JPH08288804A - 比較器回路 - Google Patents
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- JPH08288804A JPH08288804A JP8084237A JP8423796A JPH08288804A JP H08288804 A JPH08288804 A JP H08288804A JP 8084237 A JP8084237 A JP 8084237A JP 8423796 A JP8423796 A JP 8423796A JP H08288804 A JPH08288804 A JP H08288804A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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Abstract
(57)【要約】 （修正有）
【課題】 高い利得を有する比較器を提供する。
【解決手段】 比較器回路５８は、バイアス電流回路６
０、内蔵オフセットを有する差動入力段６６、ヒステリ
シス回路６２を有している。この内蔵オフセットは、比
較器の差動入力段内に抵抗７８を使用することによって
発生され、その抵抗は、バイアス電流及びヒステリシス
回路によって発生される電流によって駆動される。更
に、別の実施形態では、内蔵オフセットを具備する比較
器を使用したリセット回路が提供され、そのリセット回
路は、比較器への第一入力電圧を分圧するために分圧器
回路（１００）を使用している。比較器への第二入力電
圧を供給するためにバンドギャップ基準電圧が使用さ
れ、従って、リセット回路は、分圧された電圧がバンド
ギャップ電圧＋オフセットの値に到達するとリセット信
号を発生する。
０、内蔵オフセットを有する差動入力段６６、ヒステリ
シス回路６２を有している。この内蔵オフセットは、比
較器の差動入力段内に抵抗７８を使用することによって
発生され、その抵抗は、バイアス電流及びヒステリシス
回路によって発生される電流によって駆動される。更
に、別の実施形態では、内蔵オフセットを具備する比較
器を使用したリセット回路が提供され、そのリセット回
路は、比較器への第一入力電圧を分圧するために分圧器
回路（１００）を使用している。比較器への第二入力電
圧を供給するためにバンドギャップ基準電圧が使用さ
れ、従って、リセット回路は、分圧された電圧がバンド
ギャップ電圧＋オフセットの値に到達するとリセット信
号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、比較器として使用
される電子回路に関するものであって、更に詳細には、
内蔵されたヒステリシスを具備する比較器として使用さ
れる電子回路に関するものであって、更に詳細にはリセ
ット回路において使用される比較器に関するものであ
る。
される電子回路に関するものであって、更に詳細には、
内蔵されたヒステリシスを具備する比較器として使用さ
れる電子回路に関するものであって、更に詳細にはリセ
ット回路において使用される比較器に関するものであ
る。
【０００２】
【従来の技術】本発明によって対処される問題は、第一
電圧を第二電圧と比較するために使用される電子回路に
おいて遭遇される。例えばＬＭ２９０４などの市販され
ている比較器は容易に入手可能なものでありしばしば電
圧を比較するために使用される。ＬＭ２９０４は低ヒス
テリシス及び低オフセットに対して設計されている。し
かしながら、ある適用例においては、例えばリセット回
路においてはヒステリシスを有することが望ましい場合
がある。図１は、従来技術において公知の如くヒステリ
シスを有するように構成された例えばＬＭ２９０４など
の従来の比較器を示している。更に詳細には、図１は、
非反転入力端４、反転入力端１２、出力端８を持った比
較器１０を示している。抵抗６及び抵抗３が当該技術分
野において公知の如く回路に対してヒステリシスを与え
ている。この構成に対する典型的な抵抗の値は抵抗３に
対しては１０ＫΩ及び抵抗６に対しては１ＭΩである。
実際に、この回路における問題は、大きな抵抗値が必要
とされ及び／又はこの回路が不所望に低い利得を有して
いるということである。
電圧を第二電圧と比較するために使用される電子回路に
おいて遭遇される。例えばＬＭ２９０４などの市販され
ている比較器は容易に入手可能なものでありしばしば電
圧を比較するために使用される。ＬＭ２９０４は低ヒス
テリシス及び低オフセットに対して設計されている。し
かしながら、ある適用例においては、例えばリセット回
路においてはヒステリシスを有することが望ましい場合
がある。図１は、従来技術において公知の如くヒステリ
シスを有するように構成された例えばＬＭ２９０４など
の従来の比較器を示している。更に詳細には、図１は、
非反転入力端４、反転入力端１２、出力端８を持った比
較器１０を示している。抵抗６及び抵抗３が当該技術分
野において公知の如く回路に対してヒステリシスを与え
ている。この構成に対する典型的な抵抗の値は抵抗３に
対しては１０ＫΩ及び抵抗６に対しては１ＭΩである。
実際に、この回路における問題は、大きな抵抗値が必要
とされ及び／又はこの回路が不所望に低い利得を有して
いるということである。
【０００３】図２は従来の比較器回路１６を示してい
る。この回路は、バイアス回路１８、差動入力段２０、
ヒステリシス回路２２を有している。このバイアス回路
はＮＰＮバイポーラトランジスタ２６及び抵抗２８と直
列接続された電流源２４を有している。動作について説
明すると、電流源２４によって電流が発生されトランジ
スタ２６を順方向バイアスさせる。これはバイアス電圧
を発生し、それは差動入力段２０におけるトランジスタ
によって使用されると共に比較器１６のトランジスタ４
８によって使用される。
る。この回路は、バイアス回路１８、差動入力段２０、
ヒステリシス回路２２を有している。このバイアス回路
はＮＰＮバイポーラトランジスタ２６及び抵抗２８と直
列接続された電流源２４を有している。動作について説
明すると、電流源２４によって電流が発生されトランジ
スタ２６を順方向バイアスさせる。これはバイアス電圧
を発生し、それは差動入力段２０におけるトランジスタ
によって使用されると共に比較器１６のトランジスタ４
８によって使用される。
【０００４】差動入力段はＰＮＰトランジスタ３０，３
６，４０，４４、ＮＰＮトランジスタ３２，４６、抵抗
３８，４２、電流源３４を有している。動作について説
明すると、トランジスタ３６のベースは比較器１６の非
反転入力端であり且つトランジスタ４０のベースはその
反転入力端である。トランジスタ３６のベースがトラン
ジスタ４０のベースよりもより高い電圧にあると、トラ
ンジスタ４０がターンオンし且つ電流源３４によって供
給される電流を導通させ、一方トランジスタ３６はオフ
である。従って、トランジスタ４６がターンオフされ、
そのことはトランジスタ４４がＶout上の電圧を高状態
へ駆動することを可能とする。逆に、トランジスタ３６
のベースがトランジスタ４０のベースよりも一層低い場
合には、トランジスタ３６がオンであり且つトランジス
タ４０がオフである。この条件は、トランジスタ４６の
エミッタを低状態へ駆動しそのことはトランジスタ４６
をターンオンさせる。トランジスタ４６がオンである
と、Ｖoutは低電圧へ駆動される。
６，４０，４４、ＮＰＮトランジスタ３２，４６、抵抗
３８，４２、電流源３４を有している。動作について説
明すると、トランジスタ３６のベースは比較器１６の非
反転入力端であり且つトランジスタ４０のベースはその
反転入力端である。トランジスタ３６のベースがトラン
ジスタ４０のベースよりもより高い電圧にあると、トラ
ンジスタ４０がターンオンし且つ電流源３４によって供
給される電流を導通させ、一方トランジスタ３６はオフ
である。従って、トランジスタ４６がターンオフされ、
そのことはトランジスタ４４がＶout上の電圧を高状態
へ駆動することを可能とする。逆に、トランジスタ３６
のベースがトランジスタ４０のベースよりも一層低い場
合には、トランジスタ３６がオンであり且つトランジス
タ４０がオフである。この条件は、トランジスタ４６の
エミッタを低状態へ駆動しそのことはトランジスタ４６
をターンオンさせる。トランジスタ４６がオンである
と、Ｖoutは低電圧へ駆動される。
【０００５】ヒステリシス回路２２はＰＮＰトランジス
タ４８及び抵抗５０を有している。動作について説明す
ると、トランジスタ４８は、比較器のＶ−入力端がトラ
ンジスタ４０及び４８をターンオンさせるのに十分低い
値にある場合に、ターンオンする。トランジスタ４８が
オンしていると、抵抗５０を横断して電圧降下が発生す
る。従って、この付加的な電圧降下は、Ｖ−入力端上の
電圧が上昇する場合に比較器をスイッチ動作させるため
に打ち勝たねばならないヒステリシスである。図２の従
来の回路における問題は、差動入力段におけるトランジ
スタが飽和状態で動作することがなく回路が十分なるダ
イナミックレンジを有することが可能であるように、抵
抗３８及び４２が比較的低い抵抗値であることを必要と
することである。従って、図２の回路は利得が低いとい
う欠点を有している。
タ４８及び抵抗５０を有している。動作について説明す
ると、トランジスタ４８は、比較器のＶ−入力端がトラ
ンジスタ４０及び４８をターンオンさせるのに十分低い
値にある場合に、ターンオンする。トランジスタ４８が
オンしていると、抵抗５０を横断して電圧降下が発生す
る。従って、この付加的な電圧降下は、Ｖ−入力端上の
電圧が上昇する場合に比較器をスイッチ動作させるため
に打ち勝たねばならないヒステリシスである。図２の従
来の回路における問題は、差動入力段におけるトランジ
スタが飽和状態で動作することがなく回路が十分なるダ
イナミックレンジを有することが可能であるように、抵
抗３８及び４２が比較的低い抵抗値であることを必要と
することである。従って、図２の回路は利得が低いとい
う欠点を有している。
【０００６】図２Ａは図２と非常に類似した回路を示し
ているが、回路においてヒステリシスを得る点のみが異
なっている。図２ＡはトランジスタＭ１８，Ｑ２９及び
抵抗Ｒ４０を有するバイアス電流回路を示している。差
動入力段は、トランジスタＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ
４，Ｑ５を有している。出力段はトランジスタＭ１５及
びＭ１９を有している。トランジスタＭ１３，Ｍ１４，
Ｍ１５，Ｍ１６，Ｍ５１は回路の電流源である。トラン
ジスタＱ３のベースは差動入力段の反転入力端であり且
つトランジスタＱ０のベースはその非反転入力端であ
る。抵抗Ｒ２６，Ｒ２９，Ｒ３６は反転入力端に対する
基準電圧を設定し且つヒステリシス回路を形成するため
の分圧器を形成している。
ているが、回路においてヒステリシスを得る点のみが異
なっている。図２ＡはトランジスタＭ１８，Ｑ２９及び
抵抗Ｒ４０を有するバイアス電流回路を示している。差
動入力段は、トランジスタＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ
４，Ｑ５を有している。出力段はトランジスタＭ１５及
びＭ１９を有している。トランジスタＭ１３，Ｍ１４，
Ｍ１５，Ｍ１６，Ｍ５１は回路の電流源である。トラン
ジスタＱ３のベースは差動入力段の反転入力端であり且
つトランジスタＱ０のベースはその非反転入力端であ
る。抵抗Ｒ２６，Ｒ２９，Ｒ３６は反転入力端に対する
基準電圧を設定し且つヒステリシス回路を形成するため
の分圧器を形成している。
【０００７】動作について説明すると、この回路の出力
ＯＰＯＦＦは、入力ＤＲＡＩＮがこの回路のスレッシュ
ホールド電圧へ上昇すると、スイッチ動作する。その時
点において、トランジスタＱ０及びＱ１がターンオフ
し、一方トランジスタＱ３及びＱ２がターンオンする。
トランジスタＱ３がオンであるので、トランジスタＭ３
６及びＭ１９がターンオンし、その際にヒステリシス回
路を活性化させ且つ出力端を低電圧へプルする。ヒステ
リシス回路は、トランジスタＭ３６が実効的に抵抗Ｒ３
０を短絡させ、そのことが実効的に反転入力端上の基準
電圧を変化させることによって、活性化される。この回
路の問題は、分圧器を介して常に電流が流れるというこ
とである。更に、抵抗Ｒ３６の基準電圧が変化する傾向
がある。
ＯＰＯＦＦは、入力ＤＲＡＩＮがこの回路のスレッシュ
ホールド電圧へ上昇すると、スイッチ動作する。その時
点において、トランジスタＱ０及びＱ１がターンオフ
し、一方トランジスタＱ３及びＱ２がターンオンする。
トランジスタＱ３がオンであるので、トランジスタＭ３
６及びＭ１９がターンオンし、その際にヒステリシス回
路を活性化させ且つ出力端を低電圧へプルする。ヒステ
リシス回路は、トランジスタＭ３６が実効的に抵抗Ｒ３
０を短絡させ、そのことが実効的に反転入力端上の基準
電圧を変化させることによって、活性化される。この回
路の問題は、分圧器を介して常に電流が流れるというこ
とである。更に、抵抗Ｒ３６の基準電圧が変化する傾向
がある。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、高い利得を有する比較器を
提供することを目的とする。本発明の別の目的とすると
ころは、大きな抵抗を必要とすることがなく、従って集
積回路上において抵抗のために大きな面積を必要とする
ことのない比較器を提供することを目的とする。
鑑みなされたものであって、高い利得を有する比較器を
提供することを目的とする。本発明の別の目的とすると
ころは、大きな抵抗を必要とすることがなく、従って集
積回路上において抵抗のために大きな面積を必要とする
ことのない比較器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の広義の側面によ
れば、オフセットを内蔵した比較器が提供される。本比
較器は、バイアス電流回路と、内蔵したオフセットを具
備する差動入力段と、ヒステリシス回路とを有してい
る。内蔵したオフセットは、差動入力段において抵抗を
使用することによって構成され、その抵抗は、バイアス
電流及びヒステリシス回路によって発生される電流によ
って駆動される。
れば、オフセットを内蔵した比較器が提供される。本比
較器は、バイアス電流回路と、内蔵したオフセットを具
備する差動入力段と、ヒステリシス回路とを有してい
る。内蔵したオフセットは、差動入力段において抵抗を
使用することによって構成され、その抵抗は、バイアス
電流及びヒステリシス回路によって発生される電流によ
って駆動される。
【００１０】本発明の別の広義の側面によれば、内蔵し
たオフセットを有する比較器を使用するリセット回路が
提供される。このリセット回路は、第一入力電圧を分圧
するために分圧器回路を使用している。比較器への第二
入力電圧を与えるためにバンドギャップ基準電圧手段が
使用されている。従って、このリセット回路は、分圧さ
れた電圧がバンドギャップ電圧＋オフセットの値に到達
する場合にリセット信号を発生する。
たオフセットを有する比較器を使用するリセット回路が
提供される。このリセット回路は、第一入力電圧を分圧
するために分圧器回路を使用している。比較器への第二
入力電圧を与えるためにバンドギャップ基準電圧手段が
使用されている。従って、このリセット回路は、分圧さ
れた電圧がバンドギャップ電圧＋オフセットの値に到達
する場合にリセット信号を発生する。
【００１１】本発明の更に別の広義の側面によれば、ヒ
ステリシス回路を具備するバイアス電流回路を有する比
較器が提供される。バイアス電流回路は、比較器の差動
入力段におけるトランジスタへバイアス電圧を供給す
る。このバイアス電圧は、差動入力段におけるバイアス
電流を発生するためにトランジスタによって使用され
る。バイアス電流段におけるヒステリシス回路は、差動
入力段におけるトランジスタのうちの少なくとも一つへ
のバイアス電圧を変化させ、そのことは実効的に回路へ
ヒステリシスを加える。
ステリシス回路を具備するバイアス電流回路を有する比
較器が提供される。バイアス電流回路は、比較器の差動
入力段におけるトランジスタへバイアス電圧を供給す
る。このバイアス電圧は、差動入力段におけるバイアス
電流を発生するためにトランジスタによって使用され
る。バイアス電流段におけるヒステリシス回路は、差動
入力段におけるトランジスタのうちの少なくとも一つへ
のバイアス電圧を変化させ、そのことは実効的に回路へ
ヒステリシスを加える。
【００１２】
【発明の実施の形態】本発明の一実施例に基づいて構成
された内蔵したオフセットを有する比較器について説明
する。図３を参照すると、内蔵したオフセットを具備す
る比較器５８は、バイアス電流回路６０、オフセット回
路６６を具備する差動入力段、出力段６４、ヒステリシ
ス回路６２を有している。更に詳細には、電流バイアス
回路は、ＰＮＰトランジスタ７０及び７２によって構成
されるカレントミラーを有している。トランジスタ７０
及び７２のエミッタはＶccへ接続しており、トランジス
タ７０のベースはそのコレクタ、抵抗７４及びトランジ
スタ７２のベースへ接続している。抵抗７４の他端は基
準電圧、この場合は接地へ接続している。トランジスタ
７２のコレクタはバイアス電流回路の出力端である。
された内蔵したオフセットを有する比較器について説明
する。図３を参照すると、内蔵したオフセットを具備す
る比較器５８は、バイアス電流回路６０、オフセット回
路６６を具備する差動入力段、出力段６４、ヒステリシ
ス回路６２を有している。更に詳細には、電流バイアス
回路は、ＰＮＰトランジスタ７０及び７２によって構成
されるカレントミラーを有している。トランジスタ７０
及び７２のエミッタはＶccへ接続しており、トランジス
タ７０のベースはそのコレクタ、抵抗７４及びトランジ
スタ７２のベースへ接続している。抵抗７４の他端は基
準電圧、この場合は接地へ接続している。トランジスタ
７２のコレクタはバイアス電流回路の出力端である。
【００１３】差動入力段６６のＰＮＰトランジスタ７６
のエミッタはバイアス電流回路６０の出力端へ接続する
と共に、本実施例においては抵抗７８によって構成され
ている内蔵されているオフセット回路の一端へ接続して
いる。抵抗７８の他端はＰＮＰトランジスタ８０のエミ
ッタへ接続している。トランジスタ８０のベースは差動
入力段の非反転入力端Ｖ＋であり、且つトランジスタ７
６のベースは反転入力端Ｖ−である。トランジスタ８０
のコレクタはＮＰＮトランジスタ８２のコレクタ及びベ
ースへ接続しており、且つＮＰＮトランジスタ８４のベ
ースへ接続している。トランジスタ８２及び８４のエミ
ッタは基準電圧、この場合には接地へ接続している。ト
ランジスタ７６及び８４のコレクタは共通接続されてお
り且つ差動入力段６６の出力端を形成している。
のエミッタはバイアス電流回路６０の出力端へ接続する
と共に、本実施例においては抵抗７８によって構成され
ている内蔵されているオフセット回路の一端へ接続して
いる。抵抗７８の他端はＰＮＰトランジスタ８０のエミ
ッタへ接続している。トランジスタ８０のベースは差動
入力段の非反転入力端Ｖ＋であり、且つトランジスタ７
６のベースは反転入力端Ｖ−である。トランジスタ８０
のコレクタはＮＰＮトランジスタ８２のコレクタ及びベ
ースへ接続しており、且つＮＰＮトランジスタ８４のベ
ースへ接続している。トランジスタ８２及び８４のエミ
ッタは基準電圧、この場合には接地へ接続している。ト
ランジスタ７６及び８４のコレクタは共通接続されてお
り且つ差動入力段６６の出力端を形成している。
【００１４】出力段６４は電流源８６のドレインをＶcc
へ接続することによって構成されている。電流源８６の
ソースはバッファ増幅器９０の入力端及びＮＰＮトラン
ジスタ８８のコレクタへ接続している。トランジスタ８
８のベースは差動入力段６６の出力端へ接続している。
トランジスタ８８のエミッタは接地へ接続している。バ
ッファ増幅器９０の出力端は出力段６４の出力端及び比
較器５８の出力端である。
へ接続することによって構成されている。電流源８６の
ソースはバッファ増幅器９０の入力端及びＮＰＮトラン
ジスタ８８のコレクタへ接続している。トランジスタ８
８のベースは差動入力段６６の出力端へ接続している。
トランジスタ８８のエミッタは接地へ接続している。バ
ッファ増幅器９０の出力端は出力段６４の出力端及び比
較器５８の出力端である。
【００１５】ヒステリシス回路６２は、抵抗９２の一端
をバッファ増幅器９０の出力端へ接続し且つ他端をＰＮ
Ｐトランジスタ９４のコレクタ及びベース及びＰＮＰト
ランジスタ９６のベースへ接続することによって構成さ
れている。トランジスタ９４及び９６のエミッタはＶcc
へ接続している。トランジスタ９６のコレクタはトラン
ジスタ７６及び７２のコレクタへ接続している。
をバッファ増幅器９０の出力端へ接続し且つ他端をＰＮ
Ｐトランジスタ９４のコレクタ及びベース及びＰＮＰト
ランジスタ９６のベースへ接続することによって構成さ
れている。トランジスタ９４及び９６のエミッタはＶcc
へ接続している。トランジスタ９６のコレクタはトラン
ジスタ７６及び７２のコレクタへ接続している。
【００１６】動作について説明すると、バイアス回路６
０は、トランジスタ７０及び抵抗７４によって制御され
且つトランジスタ７２によってミラー動作される電流を
設定することによって、差動入力段６６に対するバイア
ス電流を供給する。このバイアス電流は差動入力段６６
へ供給される。差動入力段６６は、Ｖ−入力端に対する
Ｖ＋入力端上の電圧に依存して、トランジスタ８０か又
はトランジスタ７６を介してこのバイアス電流を導通さ
せることにより動作する。Ｖ＋入力端上の電圧がＶ−入
力端上の電圧よりも十分に高い場合には、トランジスタ
８０，８２，８４がオフであり且つトランジスタ７６が
オンであって、差動入力段６６の出力端を比較的高い電
圧へ駆動する。その結果、トランジスタ８８がオンとな
り、そのことはバッファ増幅器９０の入力端を低状態へ
プルし、そのことはバッファ増幅器９０の出力端を低電
圧とさせる。従って、比較器５８の出力端は比較的低電
圧となる。逆に、Ｖ−入力端上の電圧がＶ＋入力端上の
電圧よりも十分に高い場合には、トランジスタ７６がオ
フであり且つトランジスタ８０，８２，８４がオンであ
って、従って差動入力段６６の出力端を比較的低電圧と
させる。その結果、トランジスタ８８がオフとなり、そ
のことは電流源８６がバッファ増幅器９０の入力端を比
較的高い電圧へ駆動することを可能とする。従って、バ
ッファ増幅器９０及び比較器５８の出力端は比較的高電
圧となる。
０は、トランジスタ７０及び抵抗７４によって制御され
且つトランジスタ７２によってミラー動作される電流を
設定することによって、差動入力段６６に対するバイア
ス電流を供給する。このバイアス電流は差動入力段６６
へ供給される。差動入力段６６は、Ｖ−入力端に対する
Ｖ＋入力端上の電圧に依存して、トランジスタ８０か又
はトランジスタ７６を介してこのバイアス電流を導通さ
せることにより動作する。Ｖ＋入力端上の電圧がＶ−入
力端上の電圧よりも十分に高い場合には、トランジスタ
８０，８２，８４がオフであり且つトランジスタ７６が
オンであって、差動入力段６６の出力端を比較的高い電
圧へ駆動する。その結果、トランジスタ８８がオンとな
り、そのことはバッファ増幅器９０の入力端を低状態へ
プルし、そのことはバッファ増幅器９０の出力端を低電
圧とさせる。従って、比較器５８の出力端は比較的低電
圧となる。逆に、Ｖ−入力端上の電圧がＶ＋入力端上の
電圧よりも十分に高い場合には、トランジスタ７６がオ
フであり且つトランジスタ８０，８２，８４がオンであ
って、従って差動入力段６６の出力端を比較的低電圧と
させる。その結果、トランジスタ８８がオフとなり、そ
のことは電流源８６がバッファ増幅器９０の入力端を比
較的高い電圧へ駆動することを可能とする。従って、バ
ッファ増幅器９０及び比較器５８の出力端は比較的高電
圧となる。
【００１７】出力電圧が低状態である場合には、トラン
ジスタ９４は抵抗９２を介して順方向バイアスされる。
トランジスタ９４における電流がトランジスタ９６を介
してミラー動作され、それは差動入力段６６を介して電
流を供給する。従って、このエキストラな電流がオフセ
ット電圧に対してヒステリシスを付加する。
ジスタ９４は抵抗９２を介して順方向バイアスされる。
トランジスタ９４における電流がトランジスタ９６を介
してミラー動作され、それは差動入力段６６を介して電
流を供給する。従って、このエキストラな電流がオフセ
ット電圧に対してヒステリシスを付加する。
【００１８】抵抗７８によって与えられるオフセット電
圧は次式によって表わすことが可能である。
圧は次式によって表わすことが可能である。
【００１９】 Ｖoff＝（１／２）×（Ｉ72＋Ｉ96）×Ｒ78 尚、Ｖoff＝オフセット電圧 Ｉ72＝トランジスタ７２を介しての電流 Ｉ96＝ヒステリシス回路６２によって発生されるトラン
ジスタ９６を介しての電流 Ｒ78＝抵抗Ｒ78の抵抗値 上式は、Ｖoff電圧がヒステリシス回路を介しての電流
に依存していることを示している。従って、Ｖoffはヒ
ステリシス回路がターンオンされているか否かに依存す
る。この実施例においては、Ｉ72が１００μＡであり、
Ｉ96が２２μＡであり、且つＲ78が３．４ＫΩであるよ
うに設計されている。これらの値を使用すると、この実
施例は高い利得を有しており且つ従来技術におけるよう
な高い抵抗値の抵抗を必要とするものではないことが判
明した。
ジスタ９６を介しての電流 Ｒ78＝抵抗Ｒ78の抵抗値 上式は、Ｖoff電圧がヒステリシス回路を介しての電流
に依存していることを示している。従って、Ｖoffはヒ
ステリシス回路がターンオンされているか否かに依存す
る。この実施例においては、Ｉ72が１００μＡであり、
Ｉ96が２２μＡであり、且つＲ78が３．４ＫΩであるよ
うに設計されている。これらの値を使用すると、この実
施例は高い利得を有しており且つ従来技術におけるよう
な高い抵抗値の抵抗を必要とするものではないことが判
明した。
【００２０】本発明は高利得であり且つ抵抗は比較的小
さいので、Ｖ＋入力端を横断して分圧器回路を付加し且
つＶ−入力端を例えばバンドギャップ基準電圧などの基
準電圧へ接続することによって容易にリセット回路とし
て構成することが可能である。図４は二つの抵抗１０２
及び１０４を直列に接続することによって構成した簡単
な分圧器回路１００を示している。この分圧器回路から
分圧された電圧が得られ、それは当該技術において公知
の如く二つの抵抗の抵抗値の比に比例する。分圧器１０
０がＶ＋入力端へ接続し且つバンドギャップ電圧基準を
図３の比較器５８のＶ−入力端へ接続すると、本発明の
高利得及び小型の抵抗の利点を利用したリセット回路が
構成される。
さいので、Ｖ＋入力端を横断して分圧器回路を付加し且
つＶ−入力端を例えばバンドギャップ基準電圧などの基
準電圧へ接続することによって容易にリセット回路とし
て構成することが可能である。図４は二つの抵抗１０２
及び１０４を直列に接続することによって構成した簡単
な分圧器回路１００を示している。この分圧器回路から
分圧された電圧が得られ、それは当該技術において公知
の如く二つの抵抗の抵抗値の比に比例する。分圧器１０
０がＶ＋入力端へ接続し且つバンドギャップ電圧基準を
図３の比較器５８のＶ−入力端へ接続すると、本発明の
高利得及び小型の抵抗の利点を利用したリセット回路が
構成される。
【００２１】このリセット回路の一実施例においては、
バンドギャップ電圧は約１．２７Ｖであり且つ分圧され
た電圧はＶcc電圧の約０．２５倍とすることが可能であ
る。更に、Ｉ72は１００μＡに設定し且つＩ96は２２μ
Ａに設定することが可能である。これらのパラメータを
使用した場合には、トリップ点は次のように計算するこ
とが可能である。
バンドギャップ電圧は約１．２７Ｖであり且つ分圧され
た電圧はＶcc電圧の約０．２５倍とすることが可能であ
る。更に、Ｉ72は１００μＡに設定し且つＩ96は２２μ
Ａに設定することが可能である。これらのパラメータを
使用した場合には、トリップ点は次のように計算するこ
とが可能である。
【００２２】 Ｖtrip1＝０．２５｛ＶBG−（１／２）（Ｉ72＋Ｉ96）Ｒ78｝ ＝０．２５｛１．２７−０．５（１００×１０-6＋２２×１０-6 ）３．４ｋ｝ Ｖtrip2＝０．２５｛ＶBG−（１／２）（Ｉ72）Ｒ78｝ ＝０．２５｛１．２７−０．５（１００×１０-6）３．４ｋ｝ これらのパラメータを使用すると、リセット回路の出力
は非常に安定なものである。なぜならば、その回路の利
得は高く且つヒステリシスが大きく、従来の比較器と比
較して改良されたリセット回路だからである。
は非常に安定なものである。なぜならば、その回路の利
得は高く且つヒステリシスが大きく、従来の比較器と比
較して改良されたリセット回路だからである。
【００２３】次に、図５を参照して、本発明の別の実施
例に基づいて構成されたヒステリシスを有する比較器１
０８について説明する。比較器１０８は、バイアス回路
１１０、差動入力段１１２、出力段１１４を有してい
る。バイアス回路１１０は、抵抗１１６、Ｎチャンネル
ＭＯＳＦＥＴトランジスタ１１８，１２０，１３０を有
している。差動入力段は、ＰＮＰトランジスタ１２２，
１３０、ＮＰＮトランジスタ１２４，１３２、抵抗１２
６、ＮチャンネルＭＯＳＦＥＴトランジスタ１２８，１
３４を有している。出力段１１４は、ＰチャンネルＭＯ
ＳＦＥＴトランジスタ１３６，１４０，１４４，１４８
及びＮチャンネルトランジスタ１３８，１４２，１４
６，１５０を有している。
例に基づいて構成されたヒステリシスを有する比較器１
０８について説明する。比較器１０８は、バイアス回路
１１０、差動入力段１１２、出力段１１４を有してい
る。バイアス回路１１０は、抵抗１１６、Ｎチャンネル
ＭＯＳＦＥＴトランジスタ１１８，１２０，１３０を有
している。差動入力段は、ＰＮＰトランジスタ１２２，
１３０、ＮＰＮトランジスタ１２４，１３２、抵抗１２
６、ＮチャンネルＭＯＳＦＥＴトランジスタ１２８，１
３４を有している。出力段１１４は、ＰチャンネルＭＯ
ＳＦＥＴトランジスタ１３６，１４０，１４４，１４８
及びＮチャンネルトランジスタ１３８，１４２，１４
６，１５０を有している。
【００２４】より詳細に説明すると、バイアス回路１１
０は、抵抗１１６の第一端部を電源電圧Ｖccへ接続して
構成されている。抵抗１１６の第二端部はトランジスタ
１１８のドレイン及びゲート、トランジスタ１２０のド
レイン、トランジスタ１３４のゲート、及びトランジス
タ１３８のゲートへ接続している。トランジスタ１１８
のソースは基準電圧、この場合には接地へ接続してい
る。トランジスタ１２０のソースはトランジスタ１２８
のゲート及びトランジスタ１３０のドレインへ接続して
いる。トランジスタ１２０のゲートはトランジスタ１４
０及び１４２のドレイン及びトランジスタ１４４及び１
４６のゲートへ接続している。トランジスタ１３０のゲ
ートはトランジスタ１４４及び１４６のドレイン及びト
ランジスタ１４８及び１５０のゲートへ接続している。
トランジスタ１３０のソースは接地へ接続している。
０は、抵抗１１６の第一端部を電源電圧Ｖccへ接続して
構成されている。抵抗１１６の第二端部はトランジスタ
１１８のドレイン及びゲート、トランジスタ１２０のド
レイン、トランジスタ１３４のゲート、及びトランジス
タ１３８のゲートへ接続している。トランジスタ１１８
のソースは基準電圧、この場合には接地へ接続してい
る。トランジスタ１２０のソースはトランジスタ１２８
のゲート及びトランジスタ１３０のドレインへ接続して
いる。トランジスタ１２０のゲートはトランジスタ１４
０及び１４２のドレイン及びトランジスタ１４４及び１
４６のゲートへ接続している。トランジスタ１３０のゲ
ートはトランジスタ１４４及び１４６のドレイン及びト
ランジスタ１４８及び１５０のゲートへ接続している。
トランジスタ１３０のソースは接地へ接続している。
【００２５】差動入力段１１２は、トランジスタ１３０
のベースをトランジスタ１２２のコレクタ及びベースへ
接続すると共にトランジスタ１２４のコレクタへ接続す
ることによって構成されている。トランジスタ１２２及
び１３０のエミッタはＶccへ接続している。トランジス
タ１２４のベースは差動入力段のＶ＋（非反転）入力端
へ接続している。トランジスタ１２４のエミッタは抵抗
１２６の第一端部及びトランジスタ１２８のドレインへ
接続している。トランジスタ１２８のソースは接地へ接
続している。トランジスタ１３０のコレクタはトランジ
スタ１３６のゲート及びトランジスタ１３２のコレクタ
へ接続している。トランジスタ１３２のベースは差動入
力段１１２のＶ−（反転）入力端へ接続している。トラ
ンジスタ１３２のエミッタは抵抗１２６の第二端部及び
トランジスタ１３４のドレインへ接続している。トラン
ジスタ１３４のソースは接地へ接続している。
のベースをトランジスタ１２２のコレクタ及びベースへ
接続すると共にトランジスタ１２４のコレクタへ接続す
ることによって構成されている。トランジスタ１２２及
び１３０のエミッタはＶccへ接続している。トランジス
タ１２４のベースは差動入力段のＶ＋（非反転）入力端
へ接続している。トランジスタ１２４のエミッタは抵抗
１２６の第一端部及びトランジスタ１２８のドレインへ
接続している。トランジスタ１２８のソースは接地へ接
続している。トランジスタ１３０のコレクタはトランジ
スタ１３６のゲート及びトランジスタ１３２のコレクタ
へ接続している。トランジスタ１３２のベースは差動入
力段１１２のＶ−（反転）入力端へ接続している。トラ
ンジスタ１３２のエミッタは抵抗１２６の第二端部及び
トランジスタ１３４のドレインへ接続している。トラン
ジスタ１３４のソースは接地へ接続している。
【００２６】比較器１０８の出力段１１４は、トランジ
スタ１３６，１４０，１４４，１４８のソースをＶccへ
接続することによって構成されている。トランジスタ１
３８，１４２，１４６，１５０のソースは接地へ接続し
ている。トランジスタ１３６及び１３８のドレインはト
ランジスタ１４０及び１４２のゲートへ接続しており、
トランジスタ１４０及び１４２は第一インバータ１４１
を形成している。トランジスタ１４０及び１４２のドレ
インは、第二インバータ１４３を形成しているトランジ
スタ１４４及び１４６のゲートへ接続している。トラン
ジスタ１４４及び１４６のドレインは、第三インバータ
１４３を形成しているトランジスタ１４８及び１５０の
ゲートへ接続している。トランジスタ１４８及び１５０
のドレインは第三インバータの出力端及び出力段１１４
の出力端及び比較器１０８の出力端を形成している。第
一インバータ１４１、第二インバータ１４３、第三イン
バータ１４５はトランジスタ１４０及び１４２のゲート
上の電圧を反転させる。これらのインバータは、差動入
力段の出力をバッファし且つトランジスタ１２０及び１
３０のゲートに対し制御信号を供給する。
スタ１３６，１４０，１４４，１４８のソースをＶccへ
接続することによって構成されている。トランジスタ１
３８，１４２，１４６，１５０のソースは接地へ接続し
ている。トランジスタ１３６及び１３８のドレインはト
ランジスタ１４０及び１４２のゲートへ接続しており、
トランジスタ１４０及び１４２は第一インバータ１４１
を形成している。トランジスタ１４０及び１４２のドレ
インは、第二インバータ１４３を形成しているトランジ
スタ１４４及び１４６のゲートへ接続している。トラン
ジスタ１４４及び１４６のドレインは、第三インバータ
１４３を形成しているトランジスタ１４８及び１５０の
ゲートへ接続している。トランジスタ１４８及び１５０
のドレインは第三インバータの出力端及び出力段１１４
の出力端及び比較器１０８の出力端を形成している。第
一インバータ１４１、第二インバータ１４３、第三イン
バータ１４５はトランジスタ１４０及び１４２のゲート
上の電圧を反転させる。これらのインバータは、差動入
力段の出力をバッファし且つトランジスタ１２０及び１
３０のゲートに対し制御信号を供給する。
【００２７】動作について説明すると、Ｖ＋入力端上の
入力電圧がＶ−入力端上の入力電圧よりも低い場合に
は、トランジスタ１３２が順方向バイアスされ（ターン
オンされる）且つトランジスタ１２４が逆バイアスされ
る（ターンオフされる）。従って、トランジスタ１２２
及び１３０はターンオフされ、そのことは、トランジス
タ１３２がトランジスタ１３６をターンオンさせること
を可能とする。トランジスタ１３８はバイアス回路１１
０からのバイアス電圧によって電流制限されているの
で、トランジスタ１３６によって供給される電流は第一
インバータ１４１の入力端を高電圧へ駆動する。従っ
て、第一インバータ１４１の出力端は低状態であり、第
二インバータ１４３の出力端は高状態であり、且つ第三
インバータ１４５の出力端（従って、本比較器の出力
端）は低状態である。トランジスタ１２０のゲートは第
一インバータ１４１の出力端へ接続しているので、それ
はターンオフされる。同時に、トランジスタ１３０は、
そのゲートが第二インバータ１４３の出力端に接続して
いるので、ターンオンされる。従って、トランジスタ１
２０及び１３０によって形成されるヒステリシス回路
は、実効的にトランジスタ１２８をターンオフし、その
ことは、トランジスタ１２４を介して流れる電流を強制
的に抵抗１２６及びトランジスタ１３４を介して流させ
る。
入力電圧がＶ−入力端上の入力電圧よりも低い場合に
は、トランジスタ１３２が順方向バイアスされ（ターン
オンされる）且つトランジスタ１２４が逆バイアスされ
る（ターンオフされる）。従って、トランジスタ１２２
及び１３０はターンオフされ、そのことは、トランジス
タ１３２がトランジスタ１３６をターンオンさせること
を可能とする。トランジスタ１３８はバイアス回路１１
０からのバイアス電圧によって電流制限されているの
で、トランジスタ１３６によって供給される電流は第一
インバータ１４１の入力端を高電圧へ駆動する。従っ
て、第一インバータ１４１の出力端は低状態であり、第
二インバータ１４３の出力端は高状態であり、且つ第三
インバータ１４５の出力端（従って、本比較器の出力
端）は低状態である。トランジスタ１２０のゲートは第
一インバータ１４１の出力端へ接続しているので、それ
はターンオフされる。同時に、トランジスタ１３０は、
そのゲートが第二インバータ１４３の出力端に接続して
いるので、ターンオンされる。従って、トランジスタ１
２０及び１３０によって形成されるヒステリシス回路
は、実効的にトランジスタ１２８をターンオフし、その
ことは、トランジスタ１２４を介して流れる電流を強制
的に抵抗１２６及びトランジスタ１３４を介して流させ
る。
【００２８】逆に、Ｖ＋入力端上の入力電圧がＶ−入力
端上の入力電圧よりも高い場合には、トランジスタ１３
２は逆バイアスされ（ターンオフされ）且つトランジス
タ１２４が順方向バイアスされる（ターンオンされ
る）。従って、トランジスタ１２２及び１３０がターン
オンされ、そのことはトランジスタ１３６のゲートを充
填してそれをターンオフさせる。トランジスタ１３８は
常に電流を導通させているので、インバータ１４１の入
力端上の電荷は低電圧へ駆動される。従って、第一イン
バータ１４１の出力端は高状態であり、第二インバータ
１４３の出力端は低状態であり、且つ第三インバータ１
４５（従って、本比較器）の出力端は高状態である。
端上の入力電圧よりも高い場合には、トランジスタ１３
２は逆バイアスされ（ターンオフされ）且つトランジス
タ１２４が順方向バイアスされる（ターンオンされ
る）。従って、トランジスタ１２２及び１３０がターン
オンされ、そのことはトランジスタ１３６のゲートを充
填してそれをターンオフさせる。トランジスタ１３８は
常に電流を導通させているので、インバータ１４１の入
力端上の電荷は低電圧へ駆動される。従って、第一イン
バータ１４１の出力端は高状態であり、第二インバータ
１４３の出力端は低状態であり、且つ第三インバータ１
４５（従って、本比較器）の出力端は高状態である。
【００２９】バイアス回路１１０はトランジスタ１２
８，１３４，１３８のゲートへバイアス電圧を供給す
る。トランジスタ１２８及び１３４はこのバイアス電圧
を使用して差動入力段１１２に対するバイアス電流を供
給する。トランジスタ１２８は、差動入力段のＶ＋入力
端側へバイアス電流を供給し且つトランジスタ１３４は
差動入力段のＶ−入力端側へバイアス電流を供給する。
８，１３４，１３８のゲートへバイアス電圧を供給す
る。トランジスタ１２８及び１３４はこのバイアス電圧
を使用して差動入力段１１２に対するバイアス電流を供
給する。トランジスタ１２８は、差動入力段のＶ＋入力
端側へバイアス電流を供給し且つトランジスタ１３４は
差動入力段のＶ−入力端側へバイアス電流を供給する。
【００３０】バイアス回路１１０においては、トランジ
スタ１２０及び１３０がヒステリシス回路を形成してい
る。このヒステリシス回路は、出力段１１４の出力端Ｖ
ｏｕｔが低電圧にある場合にトランジスタ１２８のゲー
ト上のバイアス電圧をトランジスタ１１８のゲート上の
バイアス電圧から接地へ変化させることによって動作す
る。この状態においては、トランジスタ１３０のゲート
は高電圧であり、それはトランジスタ１３０をターンオ
ンさせる。従って、トランジスタ１２０上の電圧は低電
圧であり、それはトランジスタ１２０をターンオフさせ
る。従って、トランジスタ１２８のゲートは低電圧レベ
ルへプルされ、そのことはトランジスタ１２８を介して
のバイアス電流を約０μＡへ減少させる。このヒステリ
シス電圧は、トランジスタ１２４における電流を差動入
力段１１２のバランス点にある抵抗１２６を介して流れ
ることを要求することによって達成されている。従っ
て、この回路におけるヒステリシスは次式によって定義
される。
スタ１２０及び１３０がヒステリシス回路を形成してい
る。このヒステリシス回路は、出力段１１４の出力端Ｖ
ｏｕｔが低電圧にある場合にトランジスタ１２８のゲー
ト上のバイアス電圧をトランジスタ１１８のゲート上の
バイアス電圧から接地へ変化させることによって動作す
る。この状態においては、トランジスタ１３０のゲート
は高電圧であり、それはトランジスタ１３０をターンオ
ンさせる。従って、トランジスタ１２０上の電圧は低電
圧であり、それはトランジスタ１２０をターンオフさせ
る。従って、トランジスタ１２８のゲートは低電圧レベ
ルへプルされ、そのことはトランジスタ１２８を介して
のバイアス電流を約０μＡへ減少させる。このヒステリ
シス電圧は、トランジスタ１２４における電流を差動入
力段１１２のバランス点にある抵抗１２６を介して流れ
ることを要求することによって達成されている。従っ
て、この回路におけるヒステリシスは次式によって定義
される。
【００３１】Ｖｈｙｓ＝Ｉ134Ｒ126 尚、Ｉ134＝トランジスタ１３４を介して流れるバイア
ス電流 Ｒ126＝抵抗１２６の抵抗値 トランジスタ１２８がオフであるので、差動入力段１１
２のバランス点は、本比較器が低から高への方向に状態
を変化させる前に、Ｖ＋入力端がこのＶhysに打ち勝た
ねばならないように変化する。Ｒ126＝１ＫΩであり且
つＩ134＝１００μＡである場合には、６０ｄｂを超え
る利得を維持したまま典型的に１００ｍＶのヒステリシ
スを達成することが可能である。従って、この実施例
は、高い利得を維持しながら比較的小さな抵抗値の抵抗
１２６が大きなヒステリシスを形成するという点におい
て従来技術と比較して改善されている。更に、バイアス
電流回路においてヒステリシスを有するこの比較器は温
度及び処理変動に対してより一定の性能を有するという
ことが判明している。
ス電流 Ｒ126＝抵抗１２６の抵抗値 トランジスタ１２８がオフであるので、差動入力段１１
２のバランス点は、本比較器が低から高への方向に状態
を変化させる前に、Ｖ＋入力端がこのＶhysに打ち勝た
ねばならないように変化する。Ｒ126＝１ＫΩであり且
つＩ134＝１００μＡである場合には、６０ｄｂを超え
る利得を維持したまま典型的に１００ｍＶのヒステリシ
スを達成することが可能である。従って、この実施例
は、高い利得を維持しながら比較的小さな抵抗値の抵抗
１２６が大きなヒステリシスを形成するという点におい
て従来技術と比較して改善されている。更に、バイアス
電流回路においてヒステリシスを有するこの比較器は温
度及び処理変動に対してより一定の性能を有するという
ことが判明している。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来公知のヒステリシスを有する比較器を示
した概略図。
した概略図。
【図２】 従来公知の内部的ヒステリシスを有する比較
器を示した概略図。
器を示した概略図。
【図２Ａ】 従来公知の内部的ヒステリシスを有する別
の比較器を示した概略図。
の比較器を示した概略図。
【図３】 本発明の一実施例に基づいて構成された内部
的オフセットを有する比較器を示した概略図。
的オフセットを有する比較器を示した概略図。
【図４】 分圧器の一例を示した概略図。
【図５】 本発明の別の実施例に基づいて構成されたヒ
ステリシス回路を有するバイアス回路を具備する比較器
を示した概略図。
ステリシス回路を有するバイアス回路を具備する比較器
を示した概略図。
５８ 比較器回路 ６０ バイアス電流回路 ６２ ヒステリシス回路 ６４ 出力段 ６６ オフセット回路を有する差動入力段 ７８ 抵抗（内蔵オフセット回路） Ｖ＋ 非反転入力端 Ｖ− 反転入力端
Claims (27)
- 【請求項１】 比較器回路において、バイアス電流回
路、差動入力段、ヒステリシス回路を有しており、前記
差動入力段が前記差動入力段へオフセット電圧を付加さ
せる内蔵オフセット回路を有することを特徴とする比較
器回路。 - 【請求項２】 請求項１において、前記内蔵オフセット
回路が抵抗を有することを特徴とする比較器回路。 - 【請求項３】 バイアス電流回路と、差動入力段と、ヒ
ステリシス回路とを有する比較器回路において、前記差
動入力段が、 前記バイアス回路及びヒステリシス回路へ接続した第一
端部を具備すると共に第二端部を具備する導電経路を持
っており且つ第一入力電圧を受取るための制御要素を持
っている第一入力トランジスタ、 第一端部及び第二端部を具備する導電経路を持っており
且つ第二入力電圧を受取るための制御要素を持っている
第二入力トランジスタ、 前記第一入力電圧と第二入力電圧との間の電圧オフセッ
トを発生させるオフセット回路であって、前記第一入力
トランジスタの第一端部へ接続している第一端部を持っ
ており且つ前記第二入力トランジスタの第一端部へ接続
している第二端部を持っているオフセット回路、 前記差動入力段の出力端を駆動する出力手段であって、
前記差動入力段の出力が前記第二入力電圧に対する前記
第一入力電圧に応答するように前記第一トランジスタの
第二端部及び前記第二トランジスタの第二端部へ接続し
ている出力手段、を有することを特徴とする比較器回
路。 - 【請求項４】 請求項３において、前記オフセット回路
が抵抗を有することを特徴とする比較器回路。 - 【請求項５】 請求項４において、前記オフセット回路
が３．４ＫΩの抵抗を有することを特徴とする比較器回
路。 - 【請求項６】 請求項３において、前記第一入力トラン
ジスタがバイポーラトランジスタであることを特徴とす
る比較器回路。 - 【請求項７】 請求項６において、前記バイポーラトラ
ンジスタがＰＮＰトランジスタであることを特徴とする
比較器回路。 - 【請求項８】 請求項３において、前記第二入力トラン
ジスタがバイポーラトランジスタであることを特徴とす
る比較器回路。 - 【請求項９】 請求項８において、前記バイポーラトラ
ンジスタがＰＮＰトランジスタであることを特徴とする
比較器回路。 - 【請求項１０】 請求項３において、前記出力手段がカ
レントミラーを有することを特徴とする比較器回路。 - 【請求項１１】 バイアス電流回路と、差動入力段と、
ヒステリシス回路とを有する比較器回路において、前記
差動入力段が、 第一入力電圧を受取る第一入力手段であって、前記バイ
アス回路及びヒステリシス回路へ接続した第一端部を具
備すると共に第二端部を具備する導電経路を持っており
且つ制御要素を持っている第一入力手段、 第二入力電圧を受取るための第二入力手段であって、第
一端部及び第二端部を具備する導電経路を持っており且
つ制御要素を持っている第二入力手段、 前記第一入力電圧と第二入力電圧との間の電圧オフセッ
トを発生するオフセット手段であって、前記第一入力ト
ランジスタの第一端部へ接続した第一端部を持っており
且つ前記第二入力トランジスタの第一端部へ接続した第
二端部を持っているオフセット手段、 前記差動入力段の出力端を駆動する出力手段であって、
前記差動入力段の出力が前記第二入力電圧に対する前記
第一入力電圧に応答するように前記第一トランジスタの
第二端部及び前記第二トランジスタの第二端部へ接続し
ている出力手段、を有することを特徴とする比較器回
路。 - 【請求項１２】 請求項１１において、前記オフセット
手段が抵抗を有することを特徴とする比較器回路。 - 【請求項１３】 請求項１２において、前記オフセット
手段が３．４ＫΩの抵抗を有することを特徴とする比較
器回路。 - 【請求項１４】 請求項１１において、前記第一入力手
段がバイポーラトランジスタを有することを特徴とする
比較器回路。 - 【請求項１５】 請求項１４において、前記バイポーラ
トランジスタがＰＮＰトランジスタであることを特徴と
する比較器回路。 - 【請求項１６】 請求項１１において、前記第二入力手
段がバイポーラトランジスタを有することを特徴とする
比較器回路。 - 【請求項１７】 請求項１６において、前記バイポーラ
トランジスタがＰＮＰトランジスタであることを特徴と
する比較器回路。 - 【請求項１８】 請求項１１において、前記出力手段が
カレントミラーを有することを特徴とする比較器回路。 - 【請求項１９】 バイアス電流回路と、差動入力段と、
ヒステリシス回路とを有するリセット回路において、前
記差動入力段が、 前記バイアス回路へ接続されると共にヒステリシス回路
へ接続されている第一端部を具備すると共に第二端部を
具備する導電性経路を持っており且つ制御要素を持って
いる第一入力トランジスタ、 前記第一トランジスタの制御要素へ接続しているバンド
ギャップ基準電圧手段、 第一端部と第二端部とを具備する導電性経路を持ってお
り且つ第二入力電圧を受取るための制御要素を持ってい
る第二入力トランジスタ、 電圧源を横断して接続しており前記第二入力トランジス
タの制御要素へ分圧した電圧を供給する分圧回路、 前記第一入力電圧と第二入力電圧との間の電圧オフセッ
トを発生するオフセット回路であって、前記第一入力ト
ランジスタの第一端部へ接続している第一端部を持って
おり且つ前記第二入力トランジスタの第一端部へ接続し
ている第二端部を持っているオフセット回路、 前記差動入力段の出力端を駆動する出力手段であって、
前記第一トランジスタの第二端部及び前記第二トランジ
スタの第二端部へ接続しており、従って前記差動入力段
の出力が前記第二入力電圧に対する前記第一入力電圧に
応答する出力手段、を有することを特徴とするリセット
回路。 - 【請求項２０】 請求項１９において、前記オフセット
回路が抵抗を有することを特徴とするリセット回路。 - 【請求項２１】 比較器回路において、 第一電圧を受取るためのＶ＋入力端を持っており、第二
電圧を受取るためのＶ−入力端を持っており、第一バイ
アス電圧入力端を持っており、第二バイアス電圧入力端
を持っており、且つ前記第二電圧に対する前記第一電圧
の比較に応答する出力端を持っている差動入力段、 前記差動入力段の出力を受取るための入力端を持ってお
り且つ出力端を持っており、少なくとも１個のインバー
タを有している出力段、 前記差動入力段の第一バイアス電圧入力端へバイアス電
圧を供給し且つ前記出力段に応答して前記差動入力段の
第二バイアス電圧へバイアス電圧を選択的に印加する手
段を具備するヒステリシス回路を持っているバイアス回
路、を有することを特徴とする比較器回路。 - 【請求項２２】 請求項２１において、前記バイアス電
圧を選択的に印加する手段が、 前記バイアス電圧と前記差動入力段の第二バイアス電圧
入力端との間に電流経路を持っており且つ前記出力段の
前記少なくとも１個のインバータの入力端へ接続してい
る制御要素を持っている第一トランジスタ、 前記第二バイアス電圧入力と接地との間に接続されてお
り且つ前記出力段の前記少なくとも１個のインバータの
出力端へ接続している制御要素を持っている第二トラン
ジスタ、を有することを特徴とする比較器回路。 - 【請求項２３】 請求項２２において、前記第一及び第
二トランジスタがＭＯＳＦＥＴトランジスタであること
を特徴とする比較器回路。 - 【請求項２４】 請求項２３において、前記第一及び第
二トランジスタがＮチャンネルＭＯＳＦＥＴトランジス
タであることを特徴とする比較器回路。 - 【請求項２５】 比較器において、差動入力段が、 主接続部を持っており且つミラー電流接続部を持ってい
るカレントミラー、 第一入力電圧を受取るための制御要素を持っており、且
つ前記カレントミラーの主接続部へ接続した第一端部を
具備すると共に第二端部を具備する第一電流経路を持っ
ている第一入力トランジスタ、 第二入力電圧を受取るための制御要素を持っており、且
つ前記カレントミラーのミラー電流接続部へ接続した第
一端部を具備すると共に第二端部を具備する第二電流経
路を持っている第二入力トランジスタ、 前記第一及び第二入力トランジスタの電流経路の第二端
部を横断して接続されている抵抗、 前記第一入力トランジスタの電流経路の第二端部へ接続
している第一端部を具備すると共に接地へ接続した第二
端部を具備する電流経路を持っており且つ制御要素を持
っている第一電流バイアストランジスタ、 前記第二入力トランジスタの電流経路の第二端部へ接続
している第一端部を具備しており且つ接地へ接続した第
二端部を具備している電流経路を持っており、且つ制御
要素を持っている第二電流バイアストランジスタ、 前記第二入力トランジスタに対する電流経路の第一端部
へ接続している入力端を持っており且つ出力端を持って
おり、少なくとも１個のインバータを有している出力
段、 前記第二電流バイアストランジスタの制御要素へ接続し
ているバイアス電圧出力端を持っており、前記バイアス
電圧出力端を前記第一バイアス電流トランジスタの制御
要素へ選択的に接続させるためにヒステリシス回路を有
している、ことを特徴とする比較器。 - 【請求項２６】 請求項２５において、前記バイアス回
路のヒステリシス回路が、前記バイアス電圧出力端と前
記第一バイアス電流トランジスタの制御要素との間に接
続している電流経路を具備するトランジスタを有してお
り且つ前記出力段へ接続した制御要素を持っていること
を特徴とする比較器。 - 【請求項２７】 請求項２６において、前記ヒステリシ
ス回路が、前記第一バイアス電流トランジスタの制御要
素と接地との間に電流経路を持っており前記出力段へ接
続した制御要素を持っている第二トランジスタを有する
ことを特徴とする比較器。
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