JPS63136712A - 差動比較回路 - Google Patents
差動比較回路Info
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- JPS63136712A JPS63136712A JP61282132A JP28213286A JPS63136712A JP S63136712 A JPS63136712 A JP S63136712A JP 61282132 A JP61282132 A JP 61282132A JP 28213286 A JP28213286 A JP 28213286A JP S63136712 A JPS63136712 A JP S63136712A
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- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 3
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、ヒステリシス特性を有する差動比較回路に
関する。
関する。
（従来の技術）
゛ヒステリシス特性を有する差動型の比較回路としては
、従来より各種の回路形式のものが知られている。
、従来より各種の回路形式のものが知られている。
第５図はバイポーラトランジスタを用いたヒステリシス
特性を有する差動比較回路の構成を示す回路図である。
特性を有する差動比較回路の構成を示す回路図である。
この差動比較回路は、ＮＰＮ型トランジスタ１゜３から
なる差動対を有している。トランジスタ１は、そのベー
ス端子が入力端子ＩＮ１に接続されており、トランジス
タ３はそのベース端子が入力端子ＩＮ２に接続されてい
る。また、トランジスタ１及びトランジスタ３は、その
コレクタ端子が差動対の負荷回路となる電流ミラー回路
５に接続されている。
なる差動対を有している。トランジスタ１は、そのベー
ス端子が入力端子ＩＮ１に接続されており、トランジス
タ３はそのベース端子が入力端子ＩＮ２に接続されてい
る。また、トランジスタ１及びトランジスタ３は、その
コレクタ端子が差動対の負荷回路となる電流ミラー回路
５に接続されている。
電流ミラー回路５はＰＮＰ型トランシタ７．９から構成
されている。トランジスタ７．９は、それぞれのエミッ
タ端子が電圧源ｖＣＣに接続され、それぞれのベース端
子が互いに接続されており、それぞれのベース端子はト
ランジスタ７のコレクタ端子に接続されている。
されている。トランジスタ７．９は、それぞれのエミッ
タ端子が電圧源ｖＣＣに接続され、それぞれのベース端
子が互いに接続されており、それぞれのベース端子はト
ランジスタ７のコレクタ端子に接続されている。
さらに、差動対を構成するトランジスタ１，３は、それ
ぞれのエミッタ端子がそれぞれ抵抗１１゜１３を介して
ＮＰＮ型トランジスタ１５．１７のコレクタ端子に接続
されている。トランジスタ１５．１７は、互いにベース
端子とコレクタ端子が接続されており、互いに接続され
たそれぞれのエミッタ端子が電流源１９に接続されてお
り、左右が対称となるように構成されている。
ぞれのエミッタ端子がそれぞれ抵抗１１゜１３を介して
ＮＰＮ型トランジスタ１５．１７のコレクタ端子に接続
されている。トランジスタ１５．１７は、互いにベース
端子とコレクタ端子が接続されており、互いに接続され
たそれぞれのエミッタ端子が電流源１９に接続されてお
り、左右が対称となるように構成されている。
このような構成において、トランジスタ１５゜１７はト
ランジスタ１．３のエミッタ電流に対して負性抵抗とし
て作用し、この負性抵抗作用により、出力信号は入力端
子ＩＮ１．ＩＮ２に与えられる入力電圧Ｖ＋ 、Ｖ２の
差電圧（Ｖ＋ −Ｖ２ ）に対してヒステリシス特性を
呈するようになる。
ランジスタ１．３のエミッタ電流に対して負性抵抗とし
て作用し、この負性抵抗作用により、出力信号は入力端
子ＩＮ１．ＩＮ２に与えられる入力電圧Ｖ＋ 、Ｖ２の
差電圧（Ｖ＋ −Ｖ２ ）に対してヒステリシス特性を
呈するようになる。
（発明が解決しようとする問題点）
以上説明した従来の回路構成において、入力電圧Ｖ２を
基準電圧として入力端子ＩＮ２に与え、この入力電圧Ｖ
２と同電位の入力電圧Ｖ１を入力端子ＩＮ１に与えると
、すなわち、入力差電圧が０（Ｖ）の場合には、回路は
バランスされて対称となる個所の電位は等しくなる。し
たがって、トランジスタ１，３のコレクタ電流は等しく
なり、それぞれのコレクタ電流は電流源１９を流れる電
流の１／２となる。
基準電圧として入力端子ＩＮ２に与え、この入力電圧Ｖ
２と同電位の入力電圧Ｖ１を入力端子ＩＮ１に与えると
、すなわち、入力差電圧が０（Ｖ）の場合には、回路は
バランスされて対称となる個所の電位は等しくなる。し
たがって、トランジスタ１，３のコレクタ電流は等しく
なり、それぞれのコレクタ電流は電流源１９を流れる電
流の１／２となる。
そして、入力電圧■１を上昇させていくと、これに比例
してトランジスタ１のベース電位は上昇して、これにと
もなってトランジスタ１のエミッタ電位も上昇すること
になる。これにより、トランジスタ１７のベース電位も
上昇して、トランジスタ１７のエミッタ電位は、ベース
電位よりベース・エミッタ間電位ＶＢＥ分だけ下がって
、ベース電位の上昇とともに上昇する。
してトランジスタ１のベース電位は上昇して、これにと
もなってトランジスタ１のエミッタ電位も上昇すること
になる。これにより、トランジスタ１７のベース電位も
上昇して、トランジスタ１７のエミッタ電位は、ベース
電位よりベース・エミッタ間電位ＶＢＥ分だけ下がって
、ベース電位の上昇とともに上昇する。
一方、入力電圧Ｖ２は一定であるため、トランジスタ１
５のベース電位は変化しない。このため、トランジスタ
１７のエミッタ電位が上昇していくと、トランジスタ１
５のベース電位とエミッタ電位は一致することになる。
５のベース電位は変化しない。このため、トランジスタ
１７のエミッタ電位が上昇していくと、トランジスタ１
５のベース電位とエミッタ電位は一致することになる。
さらに、入力電圧Ｖ１が上昇してトランジスタ１７のエ
ミッタ電位が上昇すると、トランジスタ１５のエミッタ
電位はベース電位より高くなり、エミッタ電位とベース
電位の電位関係は逆転することになる。このため、トラ
ンジスタ１５のベース・エミッタ間電位はトランジスタ
１７のコレクタ・エミッタ間電位でもあり、トランジス
タ１７は飽和領域で動作することになる。
ミッタ電位が上昇すると、トランジスタ１５のエミッタ
電位はベース電位より高くなり、エミッタ電位とベース
電位の電位関係は逆転することになる。このため、トラ
ンジスタ１５のベース・エミッタ間電位はトランジスタ
１７のコレクタ・エミッタ間電位でもあり、トランジス
タ１７は飽和領域で動作することになる。
したがって、トランジスタ１７を飽和領域外で動作させ
るためには、トランジスタのコレクタ・エミッタ間飽和
電圧をＶＣＥＳ （丑０．３Ｖ）とし、ベース・エミッ
タ間電圧をＶＢＥ ｎｏ、７Ｖ）とすると、入力差電
圧の最大値は、ＶＢＥ−ＶＣＥ ｓ ＝０．４Ｖ程度と
なる。なお、入力電圧Ｖ２を基準電圧として入力電圧Ｖ
１を減少させた場合には、入力端子ＩＮ１と入力端子Ｉ
Ｎ２を逆にした場合と同様となり、トランジスタ１５を
飽和領域外で動作させるためには、上述したように入力
差電圧の最大値は０．４Ｖ程度となる。
るためには、トランジスタのコレクタ・エミッタ間飽和
電圧をＶＣＥＳ （丑０．３Ｖ）とし、ベース・エミッ
タ間電圧をＶＢＥ ｎｏ、７Ｖ）とすると、入力差電
圧の最大値は、ＶＢＥ−ＶＣＥ ｓ ＝０．４Ｖ程度と
なる。なお、入力電圧Ｖ２を基準電圧として入力電圧Ｖ
１を減少させた場合には、入力端子ＩＮ１と入力端子Ｉ
Ｎ２を逆にした場合と同様となり、トランジスタ１５を
飽和領域外で動作させるためには、上述したように入力
差電圧の最大値は０．４Ｖ程度となる。
したがって、前述した回路構成にあっては、入力差電圧
の許容範囲は狭くなり、大きな入力差電圧を扱うことが
できないという問題があった。
の許容範囲は狭くなり、大きな入力差電圧を扱うことが
できないという問題があった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、比較的簡単な構成で、ヒス
テリシス特性を損うことなく入力差電圧の許容範囲が広
い差動比較回路を提供することにある。
、その目的とするところは、比較的簡単な構成で、ヒス
テリシス特性を損うことなく入力差電圧の許容範囲が広
い差動比較回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、抵抗を介して
接続されて差動対を構成する一方のトランジスタをバイ
アスするとともに他方のトランジスタを前記抵抗を介し
てバイアスする電流源を備えた差動増幅手段と、この差
動増幅手段の出力信号にしたがって前記電流源のバイア
ス電流値を制御する電流制御手段とにより構成される。
接続されて差動対を構成する一方のトランジスタをバイ
アスするとともに他方のトランジスタを前記抵抗を介し
てバイアスする電流源を備えた差動増幅手段と、この差
動増幅手段の出力信号にしたがって前記電流源のバイア
ス電流値を制御する電流制御手段とにより構成される。
（作用）
この発明の差動比較回路においては、互いに抵抗を介し
て接続されて差動対を構成する一方のトランジスタのバ
イアス電流と、他方のトランジスタの抵抗を介したバイ
アス電流とを、出力信号にしたがって変化させるように
して、ヒステリシス特性を得るようにしている。
て接続されて差動対を構成する一方のトランジスタのバ
イアス電流と、他方のトランジスタの抵抗を介したバイ
アス電流とを、出力信号にしたがって変化させるように
して、ヒステリシス特性を得るようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係る差動比較回路の
構成を示す回路図であり、第５図と同符号のものは同一
機能を有するものであり、その説明は省略する。第１図
に示す差動比較回路は、差動入力回路を構成するＮＰＮ
型トランジスタ１゜３のエミッタ端子を流れるバイアス
電流を、出力電流■０にしたがって制御回路２５により
その電流量が変化される電流源２３で制御して、ヒステ
リシス特性を実現するようにしたものである。
構成を示す回路図であり、第５図と同符号のものは同一
機能を有するものであり、その説明は省略する。第１図
に示す差動比較回路は、差動入力回路を構成するＮＰＮ
型トランジスタ１゜３のエミッタ端子を流れるバイアス
電流を、出力電流■０にしたがって制御回路２５により
その電流量が変化される電流源２３で制御して、ヒステ
リシス特性を実現するようにしたものである。
第１図において、ベース端子が入力端子ＩＮ１に接続さ
れたＮＰＮ型のトランジスタ１のコレクタ端子及び、ベ
ース端子が入力端子ＩＮ２に接続されたＮＰＮ型のトラ
ンジスタ３のコレクタ端子は、第５図に示したと同様に
、電流ミラー回路５に接続されている。それぞれのトラ
ンジスタ１゜３は、電流ミラー回路５を介して電圧源Ｖ
ｃｃから電流が供給されている。
れたＮＰＮ型のトランジスタ１のコレクタ端子及び、ベ
ース端子が入力端子ＩＮ２に接続されたＮＰＮ型のトラ
ンジスタ３のコレクタ端子は、第５図に示したと同様に
、電流ミラー回路５に接続されている。それぞれのトラ
ンジスタ１゜３は、電流ミラー回路５を介して電圧源Ｖ
ｃｃから電流が供給されている。
抵抗２１は、その一端がトランジスタ１のエミッタ端子
に接続されており、他端がトランジスタ３のエミッタ端
子に接続されている。
に接続されており、他端がトランジスタ３のエミッタ端
子に接続されている。
電流源２３は、トランジスタ１のエミッタ端子とグラン
ドＧＮＤとの間に挿入されており、トランジスタ１．３
のエミッタ端子からバイアス電流をグランドに流し込ん
でいる。
ドＧＮＤとの間に挿入されており、トランジスタ１．３
のエミッタ端子からバイアス電流をグランドに流し込ん
でいる。
一／−
制御回路２５は、電流源２３を流れる電流量を制御する
ものであり、トランジスタ３とトランジスタ９のコレク
タ端子に接続された出力端子ＯＵＴを流れる出力電流■
０を受けて、この出力電流１ｏにより電流源２３の制御
を行っている。
ものであり、トランジスタ３とトランジスタ９のコレク
タ端子に接続された出力端子ＯＵＴを流れる出力電流■
０を受けて、この出力電流１ｏにより電流源２３の制御
を行っている。
以上説明したように、この実施例は構成されており、次
に、この実施例の作用を説明する。
に、この実施例の作用を説明する。
この実施例の差動比較回路は、回路が非対称に構成され
ているために、入力電圧Ｖ１．Ｖ２に対して入力オフセ
ットを有することになり、この入力オフセットを用いて
ヒステリシス特性を実現している。
ているために、入力電圧Ｖ１．Ｖ２に対して入力オフセ
ットを有することになり、この入力オフセットを用いて
ヒステリシス特性を実現している。
まず、入力オフセットについて説明する。出力電流Ｉｏ
は、トランジスタ３．９のそれぞれのコレクタ電流をＩ
Ｃ３，ＩＣ９とすると、Ｉｏ＝７０９−１０３となる。
は、トランジスタ３．９のそれぞれのコレクタ電流をＩ
Ｃ３，ＩＣ９とすると、Ｉｏ＝７０９−１０３となる。
ここで、トランジスタ７゜９のエミツタ面積比（電流密
度比）を１：１であるとすると、電流ミラー回路５の特
性によりトランジスタ１のコレクタ電流Ｊｃ１ すなわ
ちトランジスタ７のコレクタ電流１０７とＩＣ９は等し
くなるので、ｌｃｌ ＝ＩＯ３のときに出力電流Ｉ。
度比）を１：１であるとすると、電流ミラー回路５の特
性によりトランジスタ１のコレクタ電流Ｊｃ１ すなわ
ちトランジスタ７のコレクタ電流１０７とＩＣ９は等し
くなるので、ｌｃｌ ＝ＩＯ３のときに出力電流Ｉ。
は０″となり、ＩＣ＋ とＩＣ３は電流？ｌ！２３を流
れる電流ＩＥの１／２となる。
れる電流ＩＥの１／２となる。
次に、このような状態における入力差電圧（Ｖ＋ −Ｖ
２ ）は、トランジスタ１，３のベース・エミッタ間電
圧ＶＩＨにかかわるそれぞれのエミツタ面積比を１：Ｎ
とすると、 Ｖｌ−Ｖ２ ＝ＶＢＥ＋−ＴＯ３Ｒ−ＶＢＥ３−（ＫＴ
／Ｑ ）Ｊｔｎ （ＩＣ＋ ／Ｉｓ ）−ＩＣ３Ｒ−
（ＫＴ／Ｑ ） Ｉｎ （Ｉｃ ３ ／Ｎ ｌｓ ）
＝ （ＫＴ／Ｑ ） ｆＬｎ Ｎ −ＩＣ３Ｒ＝ （Ｋ
Ｔ／Ｑ ） ｆＬｎ Ｎ−（ＩＥ Ｒ／２）となり、こ
れが入力オフセット電圧となる。このように、入力オフ
セット電圧は電流源２３を流れる電流ＩＥに依存するこ
とになる。
２ ）は、トランジスタ１，３のベース・エミッタ間電
圧ＶＩＨにかかわるそれぞれのエミツタ面積比を１：Ｎ
とすると、 Ｖｌ−Ｖ２ ＝ＶＢＥ＋−ＴＯ３Ｒ−ＶＢＥ３−（ＫＴ
／Ｑ ）Ｊｔｎ （ＩＣ＋ ／Ｉｓ ）−ＩＣ３Ｒ−
（ＫＴ／Ｑ ） Ｉｎ （Ｉｃ ３ ／Ｎ ｌｓ ）
＝ （ＫＴ／Ｑ ） ｆＬｎ Ｎ −ＩＣ３Ｒ＝ （Ｋ
Ｔ／Ｑ ） ｆＬｎ Ｎ−（ＩＥ Ｒ／２）となり、こ
れが入力オフセット電圧となる。このように、入力オフ
セット電圧は電流源２３を流れる電流ＩＥに依存するこ
とになる。
ここで、電流源２３を流れる電流を例えばＩＥ＋ とし
て、（ＫＴ／Ｑ ）Ｉｎ Ｎ＞ ＩＥ ＋ Ｒ／２とす
ると、入力差電圧（Ｖ＋ −Ｖ２ ）と出力電流Ｉｏ
（ただし、Ｉｏの向きはトランジスタ３のコレクタ端
子に流れ込む方向を正とする）との入出力特性は、第２
図の（１）で示すようになり、入力オフセット電圧（ａ
点）はプラス側となる。
て、（ＫＴ／Ｑ ）Ｉｎ Ｎ＞ ＩＥ ＋ Ｒ／２とす
ると、入力差電圧（Ｖ＋ −Ｖ２ ）と出力電流Ｉｏ
（ただし、Ｉｏの向きはトランジスタ３のコレクタ端
子に流れ込む方向を正とする）との入出力特性は、第２
図の（１）で示すようになり、入力オフセット電圧（ａ
点）はプラス側となる。
また、電流源２３を流れる電流を増加させＩＦ５（ＩＦ
５ ＞ＩＥＩ ）として、（ＫＴ／Ｑ ） Ｉｎ Ｎ＜
ＩＥ２Ｒ／２とすると、入力差電圧（■１−Ｖ２ ）と
出力電流ＩＯとの関係は、第２図の（２）で示すように
なり、入力オフセット電圧（ｂ点）はマイナス側に偏移
することになる。
５ ＞ＩＥＩ ）として、（ＫＴ／Ｑ ） Ｉｎ Ｎ＜
ＩＥ２Ｒ／２とすると、入力差電圧（■１−Ｖ２ ）と
出力電流ＩＯとの関係は、第２図の（２）で示すように
なり、入力オフセット電圧（ｂ点）はマイナス側に偏移
することになる。
そこで、電流［２３を流れる電流をＩＥＩ として、入
力差電圧を増加させて出力電流１ｏが流れ出しはじめた
時に、これを制御回路２５が検出して電流源２３の電流
をＩＥＩからＩＦ５に増加させると、出力電流１ｏは、
ａ点から第２図の（２）に示すように変化する。また、
ＩＦ５の電流が電流［２３を流れている状態で、入力差
電圧を減少させて出力電流Ｉｏが流れ込みはじめた時に
、制御回路２５により電流源２３の電流をＩＦ５からＩ
ＥＩ に減少させると、出力電流Ｉｏは、ｂ点から第２
図の（１）に示すように変化する。このように、出力電
流■０により電流源２３を流れる電流ＩＥを変化させる
ようにすれば、出力電流Ｉ。
力差電圧を増加させて出力電流１ｏが流れ出しはじめた
時に、これを制御回路２５が検出して電流源２３の電流
をＩＥＩからＩＦ５に増加させると、出力電流１ｏは、
ａ点から第２図の（２）に示すように変化する。また、
ＩＦ５の電流が電流［２３を流れている状態で、入力差
電圧を減少させて出力電流Ｉｏが流れ込みはじめた時に
、制御回路２５により電流源２３の電流をＩＦ５からＩ
ＥＩ に減少させると、出力電流Ｉｏは、ｂ点から第２
図の（１）に示すように変化する。このように、出力電
流■０により電流源２３を流れる電流ＩＥを変化させる
ようにすれば、出力電流Ｉ。
はヒステリシス特性を呈することになる。
したがって、このような回路構成においては、入力電圧
を受けるトランジスタ１．３のバイアス電流を電流源２
３で与え、この電流源２３の電流を変化させるようにし
ているので、入力差電圧の許容範囲は、電源電位とグラ
ンド電位で制限される分を除けば、トランジスタ１，３
のＶＥＢ。
を受けるトランジスタ１．３のバイアス電流を電流源２
３で与え、この電流源２３の電流を変化させるようにし
ているので、入力差電圧の許容範囲は、電源電位とグラ
ンド電位で制限される分を除けば、トランジスタ１，３
のＶＥＢ。
（ベース・エミッタ間の逆方向飽和電圧、＝に７Ｖ程度
）で制限される範囲までとなり、従来例に比べて入力差
電圧の許容範囲を大幅に広げることができる。
）で制限される範囲までとなり、従来例に比べて入力差
電圧の許容範囲を大幅に広げることができる。
第３図は、上述した実施例の具体的な構成を示した回路
図である。これは、出力電流Ｉｏによりトランジスタ１
．３のエミッタ電流を変化させるために、図示のような
構成としたものであり、ＮＰＮ型のトランジスタ３１．
３３によりトランジスタ１，３のエミッタ電流を変化さ
せている。
図である。これは、出力電流Ｉｏによりトランジスタ１
．３のエミッタ電流を変化させるために、図示のような
構成としたものであり、ＮＰＮ型のトランジスタ３１．
３３によりトランジスタ１，３のエミッタ電流を変化さ
せている。
トランジスタ３１．３３は、抵抗３５を介してベース端
子とコレクタ端子が電圧源Ｖｃｃに接続され、エミッタ
端子がグランドＧＮＤに接続されたＮＰＮ型のトランジ
スタ３７と電流ミラー回路を構成している。トランジス
タ３１．３３は、そのベース端子が互いに接続されてト
ランジスタ３７のベース端子に接続され、コレクタ端子
が互いに接続されてトランジスタ１のエミッタ端子に接
続されている。また、トランジスタ３１は、そのエミッ
タ端子が抵抗３９を介してグランドＧＮＤに接続されて
いるとともに、ベース端子がトランジスタ３のコレクタ
端子に接続されエミッタ端子が電圧源ＶＣＣに接続され
たＰＮＰ型のトランジスタ４３のコレクタ端子に接続さ
れており、トランジスタ３３のエミッタ端子は抵抗４１
を介してグランドＧＮＤに接続されている。
子とコレクタ端子が電圧源Ｖｃｃに接続され、エミッタ
端子がグランドＧＮＤに接続されたＮＰＮ型のトランジ
スタ３７と電流ミラー回路を構成している。トランジス
タ３１．３３は、そのベース端子が互いに接続されてト
ランジスタ３７のベース端子に接続され、コレクタ端子
が互いに接続されてトランジスタ１のエミッタ端子に接
続されている。また、トランジスタ３１は、そのエミッ
タ端子が抵抗３９を介してグランドＧＮＤに接続されて
いるとともに、ベース端子がトランジスタ３のコレクタ
端子に接続されエミッタ端子が電圧源ＶＣＣに接続され
たＰＮＰ型のトランジスタ４３のコレクタ端子に接続さ
れており、トランジスタ３３のエミッタ端子は抵抗４１
を介してグランドＧＮＤに接続されている。
このような構成において、入力差電圧（Ｖｌ−Ｖ２ ）
が第２図に示したａ点の値より小さくなるように与えら
れると、Ｉ（ｉ３＞Ｉ（ｊｌ となり出力電流１ｏはト
ランジスタ３のコレクタ端子に流れ込み、トランジスタ
４３は導通状態となる。このため、トランジスタ４３の
コレクタ電流１０４３は、抵抗３９を介してグランドＧ
ＮＤに流れ、トランジスタ３１のエミッタ電位が上昇し
て、トランジスタ３１は非導通状態となる。したがって
、このような状態においては、トランジスタ１，３のエ
ミッタ電流は、常時導通状態のトランジスタ３３のコレ
クタ電流ＩＣ３３（前述したＩＥＩ＞となる。
が第２図に示したａ点の値より小さくなるように与えら
れると、Ｉ（ｉ３＞Ｉ（ｊｌ となり出力電流１ｏはト
ランジスタ３のコレクタ端子に流れ込み、トランジスタ
４３は導通状態となる。このため、トランジスタ４３の
コレクタ電流１０４３は、抵抗３９を介してグランドＧ
ＮＤに流れ、トランジスタ３１のエミッタ電位が上昇し
て、トランジスタ３１は非導通状態となる。したがって
、このような状態においては、トランジスタ１，３のエ
ミッタ電流は、常時導通状態のトランジスタ３３のコレ
クタ電流ＩＣ３３（前述したＩＥＩ＞となる。
そして、入力差電圧（Ｖ＋ −Ｖ２ ）が増加してａ点
で示した値よりも大きくなると、ｌｃ３＜ＩＣ＋ とな
り出力電流ＩＯはトランジスタ４３のベース端子に流れ
出し、トランジスタ４３は非導通状態となる。これによ
り、トランジスタ３１はそのエミッタ電位が下降して導
通状態となる。したがって、このような状態においては
、トランジスタ１．３のエミッタ電流は、トランジスタ
３１のコレクタ電流ＩＣ３１とトランジスタ３３のコレ
クタ電流ＩＣ３３の和となり、出力電流Ｉｏが流れ込む
場合に比べてトランジスタ１．３のエミッタ電流は増加
する。これにより、出力電流■０は、第２図の（２）で
示したように変化することになる。
で示した値よりも大きくなると、ｌｃ３＜ＩＣ＋ とな
り出力電流ＩＯはトランジスタ４３のベース端子に流れ
出し、トランジスタ４３は非導通状態となる。これによ
り、トランジスタ３１はそのエミッタ電位が下降して導
通状態となる。したがって、このような状態においては
、トランジスタ１．３のエミッタ電流は、トランジスタ
３１のコレクタ電流ＩＣ３１とトランジスタ３３のコレ
クタ電流ＩＣ３３の和となり、出力電流Ｉｏが流れ込む
場合に比べてトランジスタ１．３のエミッタ電流は増加
する。これにより、出力電流■０は、第２図の（２）で
示したように変化することになる。
次に、このような状態において、入力差電圧（Ｖ＋ −
Ｖ２ ）が減少し、出力電流ＩＯが第２図の（２）に示
すように変化してｂ点を通過すると、トランジスタ４３
が導通状態となり、トランジスタ３１が非導通状態とな
る。これにより、トランジスタ１．３のエミッタ電流は
減少して、出力電流■０は第２図の（１）で示したよう
に変化することになる。これにより入力差電圧（Ｖ＋
−Ｖ２ ）と出力電流■０との関係は、ヒステリシス特
性を呈することになる。
Ｖ２ ）が減少し、出力電流ＩＯが第２図の（２）に示
すように変化してｂ点を通過すると、トランジスタ４３
が導通状態となり、トランジスタ３１が非導通状態とな
る。これにより、トランジスタ１．３のエミッタ電流は
減少して、出力電流■０は第２図の（１）で示したよう
に変化することになる。これにより入力差電圧（Ｖ＋
−Ｖ２ ）と出力電流■０との関係は、ヒステリシス特
性を呈することになる。
ところで、前述した入力オフセットを示す関係式の第１
項、（ＫＴ／ｑ ） ＩＬｎ Ｎと第２項。
項、（ＫＴ／ｑ ） ＩＬｎ Ｎと第２項。
（ＩＥＲ／２）は、それぞれの値を決定する要因が異な
っている。しかしながら、第３図に示した回路構成にお
けるＩＣ３３は、次式で示すようになり、 ＩＣ３３弁（１／ＲＥ ）Ｘ （ＫＴ／Ｑ ）Ｘｕｎ
（Ｉｃ３７ ／１ｅ３３ ）この式から（ＩＣ３３
Ｒ／２）は次式で示すようになる。
っている。しかしながら、第３図に示した回路構成にお
けるＩＣ３３は、次式で示すようになり、 ＩＣ３３弁（１／ＲＥ ）Ｘ （ＫＴ／Ｑ ）Ｘｕｎ
（Ｉｃ３７ ／１ｅ３３ ）この式から（ＩＣ３３
Ｒ／２）は次式で示すようになる。
（ＩＣ３３Ｒ／２）＝ （Ｒ／２ＲＥ ）Ｘ （ＫＴ／
Ｑ ）Ｘｌｎ （ＩＣ３７／ＩＯ３３）上式により、
（Ｒ／２ＲＥ ）を設定時常数とすれば、入力オフセッ
ト電圧を示す関係式の第１項と第２項は同じ係数（ＫＴ
／Ｑ ）を有することになる。したがって、第１項と第
２項とは同じ要因でその値が決まることになり、温度特
性、バラツキ等を補償することができるようになる。
Ｑ ）Ｘｌｎ （ＩＣ３７／ＩＯ３３）上式により、
（Ｒ／２ＲＥ ）を設定時常数とすれば、入力オフセッ
ト電圧を示す関係式の第１項と第２項は同じ係数（ＫＴ
／Ｑ ）を有することになる。したがって、第１項と第
２項とは同じ要因でその値が決まることになり、温度特
性、バラツキ等を補償することができるようになる。
第４図は、この発明の第２の実施例の具体的構成を示す
回路図である。この実施例は、差動入力回路を構成する
トランジスタ１，３のバイアス電流をトランジスタ３の
エミッタ端子側から引き込むようにしたものである。こ
のようにすると、入力オフセット電圧は、トランジスタ
１．３のエミツタ面積比をＮ：１とすると、次式で表わ
される。
回路図である。この実施例は、差動入力回路を構成する
トランジスタ１，３のバイアス電流をトランジスタ３の
エミッタ端子側から引き込むようにしたものである。こ
のようにすると、入力オフセット電圧は、トランジスタ
１．３のエミツタ面積比をＮ：１とすると、次式で表わ
される。
（ＩＥ Ｒ／２ ） −（ＫＴ／Ｑ ） ｉｎ Ｎした
がって、上式から入力オフセット電圧はトランジスタ１
．３のエミッタ電流ＩＥを増加させると、プラス側に偏
移することになる。
がって、上式から入力オフセット電圧はトランジスタ１
．３のエミッタ電流ＩＥを増加させると、プラス側に偏
移することになる。
第４図に示した回路構成では、トランジスタ３のエミッ
タ端子にＮＰＮ型のトランジスタ５１゜５３で構成され
た常時導通状態にある電流ミラー回路５５と、ＮＰＮ型
のトランジスタ５７．５９で構成されトランジスタ１，
３のエミッタ電流を増減させる電流ミラー回路６１が接
続されている。
タ端子にＮＰＮ型のトランジスタ５１゜５３で構成され
た常時導通状態にある電流ミラー回路５５と、ＮＰＮ型
のトランジスタ５７．５９で構成されトランジスタ１，
３のエミッタ電流を増減させる電流ミラー回路６１が接
続されている。
さらに、ＰＮＰ型のトランジスタ６３．６５で構成され
出力電流Ｉｏにより電流ミラー回路６１の導通制御を行
う電流ミラー回路６７が設けられている。
出力電流Ｉｏにより電流ミラー回路６１の導通制御を行
う電流ミラー回路６７が設けられている。
このような回路構成にあっては、入力電圧■１（入力電
圧ｖ２の状態で入力電圧■１を上昇させて、出力電流Ｉ
Ｏが流れ出しはじめたときにトランジスタ５７を非導通
状態にさせてトランジスタ１．３のエミッタ電流を減少
させ、一方、■１ ＜＜■２の状態でＶ２を上昇させて
、出力電流Ｉｏが流れ込みはじめたときにトランジスタ
５７を導通状態にさせてトランジスタ１，３のエミッタ
電流を増加させている。
圧ｖ２の状態で入力電圧■１を上昇させて、出力電流Ｉ
Ｏが流れ出しはじめたときにトランジスタ５７を非導通
状態にさせてトランジスタ１．３のエミッタ電流を減少
させ、一方、■１ ＜＜■２の状態でＶ２を上昇させて
、出力電流Ｉｏが流れ込みはじめたときにトランジスタ
５７を導通状態にさせてトランジスタ１，３のエミッタ
電流を増加させている。
したがって、このような回路構成においても、入力差電
圧（Ｖ！ −Ｖ２ ）の変化に応じて差動入力回路のそ
れぞれのトランジスタ１，３のエミッタ電流を増減させ
るようにしているので、第３図に示したものと同様の効
果を得ることができる。
圧（Ｖ！ −Ｖ２ ）の変化に応じて差動入力回路のそ
れぞれのトランジスタ１，３のエミッタ電流を増減させ
るようにしているので、第３図に示したものと同様の効
果を得ることができる。
なお、この発明は上記実施例に限定されるのではなく、
適宜の設計的変更を行うことにより、他の態様でも実施
し得るものである。
適宜の設計的変更を行うことにより、他の態様でも実施
し得るものである。
［発明の効果］
以上説明したように、この発明によれば、互いに抵抗を
介して接続されて差動対を構成する一方のトランジスタ
のバイアス電流と、他方のトランジスタの抵抗を介した
バイアス電流とを、出力信号にしたがって変化させるよ
うにしたので、ヒステリシス特性を有し、入力差電圧の
許容節゛囲が広い差動比較回路を提供することができる
。
介して接続されて差動対を構成する一方のトランジスタ
のバイアス電流と、他方のトランジスタの抵抗を介した
バイアス電流とを、出力信号にしたがって変化させるよ
うにしたので、ヒステリシス特性を有し、入力差電圧の
許容節゛囲が広い差動比較回路を提供することができる
。
第１図はこの発明の第１の実施例に係る差動比較回路の
構成図、第２図は第１図のヒステリシス特性を示す図、
第３図は第１図の具体的構成を示す回路図、第４図はこ
の発明の第２の実施例に係る差動比較回路の具体的構成
を示す回路図、第５図は差動比較回路の一従来構成を示
す回路図である。 （図の主要な部分を表わす符号の説明）１．３・・・Ｎ
ＰＮ型トランジスタ ２１・・・抵抗 ２３・・・電流源 ２５・・・制御回路
構成図、第２図は第１図のヒステリシス特性を示す図、
第３図は第１図の具体的構成を示す回路図、第４図はこ
の発明の第２の実施例に係る差動比較回路の具体的構成
を示す回路図、第５図は差動比較回路の一従来構成を示
す回路図である。 （図の主要な部分を表わす符号の説明）１．３・・・Ｎ
ＰＮ型トランジスタ ２１・・・抵抗 ２３・・・電流源 ２５・・・制御回路
Claims (3)
- （１）抵抗を介して接続されて差動対を構成する一方の
トランジスタをバイアスするとともに他方のトランジス
タを前記抵抗を介してバイアスする電流源を備えた差動
増幅手段と、 この差動増幅手段の出力信号にしたがって前記電流源の
バイアス電流値を制御する電流制御手段とを有すること
を特徴とする差動比較回路。 - （２）前記電流源と前記電流制御手段とは、並列に接続
されたトランジスタを有する電流ミラー回路と、 前記出力信号にしたがって前記並列接続された一方のト
ランジスタをそのエミッタ電位を変化させることにより
導通制御するトランジスタとからなることを特徴とする
特許請求の範囲第１項に記載の差動比較回路。 - （３）前記電流源と前記電流制御手段とは、前記差動増
幅手段の一方のトランジスタに並列に接続されてバイア
ス電流を形成する第１の電流ミラー回路及び第２の電流
ミラー回路と、 前記出力信号にしたがつて前記第２の電流ミラー回路を
導通制御する第３の電流ミラー回路とからなることを特
徴とする特許請求の範囲第１項に記載の差動比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282132A JPS63136712A (ja) | 1986-11-28 | 1986-11-28 | 差動比較回路 |
| US07/119,080 US4806791A (en) | 1986-11-28 | 1987-11-10 | Differential comparator |
| KR1019870013505A KR910001373B1 (ko) | 1986-11-28 | 1987-11-28 | 차동비교회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282132A JPS63136712A (ja) | 1986-11-28 | 1986-11-28 | 差動比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136712A true JPS63136712A (ja) | 1988-06-08 |
Family
ID=17648529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282132A Pending JPS63136712A (ja) | 1986-11-28 | 1986-11-28 | 差動比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4806791A (ja) |
| JP (1) | JPS63136712A (ja) |
| KR (1) | KR910001373B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112214A (ja) * | 1989-09-27 | 1991-05-13 | Toshiba Corp | 電圧比較回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014087A (en) * | 1988-09-28 | 1991-05-07 | Byers Thomas L | Phototool with hinge assembly |
| US5155388A (en) * | 1990-12-20 | 1992-10-13 | Hewlett-Packard Company | Logic gates with controllable time delay |
| US5500615A (en) * | 1991-12-06 | 1996-03-19 | Tektronix, Inc. | Low power CCD driver with symmetrical output drive signal |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| US5336946A (en) * | 1992-12-22 | 1994-08-09 | National Semiconductor Corporation | Differential output stage with reduced idle current |
| WO1994022208A1 (en) * | 1993-03-17 | 1994-09-29 | National Semiconductor Corporation | Frequency shift circuit for switching regulator |
| US5367211A (en) * | 1993-06-28 | 1994-11-22 | Harris Corporation | Differential amplifier with hysteresis |
| JP2681001B2 (ja) * | 1994-08-31 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | コンパレータ回路 |
| US5587674A (en) * | 1994-12-30 | 1996-12-24 | Sgs-Thomson Microelectronics, Inc. | Comparator with built-in hysteresis |
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US6259280B1 (en) * | 1997-09-25 | 2001-07-10 | Texas Instruments Incorporated | Class AB amplifier for use in semiconductor memory devices |
| US6614285B2 (en) * | 1998-04-03 | 2003-09-02 | Cirrus Logic, Inc. | Switched capacitor integrator having very low power and low distortion and noise |
| US6407605B1 (en) * | 1999-11-01 | 2002-06-18 | Wabash Technology Corporation | Variable hysteresis circuit |
| US6448821B1 (en) * | 2000-02-25 | 2002-09-10 | National Semiconductor Corporation | Comparator circuit for comparing differential input signal with reference signal and method |
| JP4697997B2 (ja) * | 2000-04-13 | 2011-06-08 | エルピーダメモリ株式会社 | 内部電圧発生回路 |
| US6476649B1 (en) | 2000-11-17 | 2002-11-05 | International Business Machines Corporation | Driver output swing control using a mirror driver |
| US7796173B2 (en) * | 2003-08-13 | 2010-09-14 | Lettvin Jonathan D | Imaging system |
| WO2005050392A2 (en) * | 2003-11-17 | 2005-06-02 | Lettvin Jonathan D | Geometric remapping with delay lines |
| CN101847981B (zh) * | 2010-04-12 | 2012-06-06 | 无锡中星微电子有限公司 | 多输入比较器和电源转换电路 |
| US10175271B2 (en) | 2012-12-31 | 2019-01-08 | Silicon Laboratories Inc. | Apparatus for differencing comparator and associated methods |
| GB2533299A (en) * | 2014-12-15 | 2016-06-22 | Nordic Semiconductor Asa | Differential comparator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263305A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | ヒステリシスコンパレ−タ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3988595A (en) * | 1976-01-19 | 1976-10-26 | Fairchild Camera And Instrument Corporation | High-gain differential input comparator with emitter feedback input hysteresis |
| JPS5750139A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Hysteresis circuit |
| JPS6054513A (ja) * | 1983-09-06 | 1985-03-29 | Nec Corp | 差動入力コンパレ−タ |
| JPS6143014A (ja) * | 1984-08-06 | 1986-03-01 | Sharp Corp | ヒステリシス付コンパレ−タ |
| JPS61263306A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | ヒステリシス・コンパレ−タ回路 |
-
1986
- 1986-11-28 JP JP61282132A patent/JPS63136712A/ja active Pending
-
1987
- 1987-11-10 US US07/119,080 patent/US4806791A/en not_active Expired - Lifetime
- 1987-11-28 KR KR1019870013505A patent/KR910001373B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263305A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | ヒステリシスコンパレ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112214A (ja) * | 1989-09-27 | 1991-05-13 | Toshiba Corp | 電圧比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4806791A (en) | 1989-02-21 |
| KR880006838A (ko) | 1988-07-25 |
| KR910001373B1 (ko) | 1991-03-04 |
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