JPS6054513A - 差動入力コンパレ−タ - Google Patents
差動入力コンパレ−タInfo
- Publication number
- JPS6054513A JPS6054513A JP58163459A JP16345983A JPS6054513A JP S6054513 A JPS6054513 A JP S6054513A JP 58163459 A JP58163459 A JP 58163459A JP 16345983 A JP16345983 A JP 16345983A JP S6054513 A JPS6054513 A JP S6054513A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- terminal
- potential
- transistor
- differential input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入出力特性にヒステリシス特性を付けた差動入
力コンパレータに関する１、 差動入力コンパレータにおいては、差動入力がほぼ同電
９位と友うた時に入力信号にＮ畳して（・るノイズ等で
出力が反転をくり返す場合があり、この対策として一般
に入出力特性にヒステリス特性を付ケることによってノ
イズ等による誤動作を防止することが行なわれている。
力コンパレータに関する１、 差動入力コンパレータにおいては、差動入力がほぼ同電
９位と友うた時に入力信号にＮ畳して（・るノイズ等で
出力が反転をくり返す場合があり、この対策として一般
に入出力特性にヒステリス特性を付ケることによってノ
イズ等による誤動作を防止することが行なわれている。
第１図は従来広く用いられているヒステリシス特性を持
った差動入力コンパレータの例である。
った差動入力コンパレータの例である。
図において、差動入力コンパレータｌの出力端子４より
第１の抵抗５を非反転入力端子３に接続し、かかる非反
転入力端子３から共通電位へ第２の抵抗６が接続され１
反転入力端子２に入力信号が入力されるようになってい
る。すなわち、出力端子４から非反転入力端子３に帰還
が施されているので、かかる差動入力コンパレータ１に
は正帰還かかけられて（・ることＫなる。
第１の抵抗５を非反転入力端子３に接続し、かかる非反
転入力端子３から共通電位へ第２の抵抗６が接続され１
反転入力端子２に入力信号が入力されるようになってい
る。すなわち、出力端子４から非反転入力端子３に帰還
が施されているので、かかる差動入力コンパレータ１に
は正帰還かかけられて（・ることＫなる。
ここで、出力端子４の電位をＶ。、非反転入力端子３の
電位をＶＩＮＩ第１の抵抗５の抵抗値を１（、。
電位をＶＩＮＩ第１の抵抗５の抵抗値を１（、。
第２の抵抗６の抵抗値を鳥とすると、非反転入力端子３
の電位ＶＩＮは、 Ｒ２・■。
の電位ＶＩＮは、 Ｒ２・■。
ＶＨ−π〒、 −°−°、 −＝−＝゛（１１となる、
出力端子４の電位のハイレベル値をｖｏｕｔローノベル
値をＶＯＬとすると、出力端子４の電位がハイレベル時
の非反転入力端子３の電位ＶＩＮはとなり、一方、差動
入力コンパレーク１が反転して出力端子４の電位がロー
レベルになった時の非反転入力端子３の電位 ＶＩＮ’は ′ となる。ここで、差動入力コンパレータ１の特性が
理想演算特性を持っていると仮定すると、入出力特性の
ヒステリシス幅 ＶＴＲは となり、第１の抵抗５と第２の抵抗６の比を適当に設定
することにより第２図に示すような入出力特性にヒステ
リシス特性を持たせた差動入力コンパレークが実現され
て（・た。
出力端子４の電位のハイレベル値をｖｏｕｔローノベル
値をＶＯＬとすると、出力端子４の電位がハイレベル時
の非反転入力端子３の電位ＶＩＮはとなり、一方、差動
入力コンパレーク１が反転して出力端子４の電位がロー
レベルになった時の非反転入力端子３の電位 ＶＩＮ’は ′ となる。ここで、差動入力コンパレータ１の特性が
理想演算特性を持っていると仮定すると、入出力特性の
ヒステリシス幅 ＶＴＲは となり、第１の抵抗５と第２の抵抗６の比を適当に設定
することにより第２図に示すような入出力特性にヒステ
リシス特性を持たせた差動入力コンパレークが実現され
て（・た。
しかし表から、第１図に示した従来の回路では、非反転
入力端子３には必らず帰還回路である第１と第２の抵抗
５，６が接続されるために、２つの差動入力端子を接地
電位に対して完全に浮力化だ状態にして使用することは
不可能である。
入力端子３には必らず帰還回路である第１と第２の抵抗
５，６が接続されるために、２つの差動入力端子を接地
電位に対して完全に浮力化だ状態にして使用することは
不可能である。
また、差動入力コンパレークは入力信号の波形を整形す
るような用途にも使用され、その場合、要求特性上、差
動入力コンパレータの反転動作に対して独立したヒステ
リシス特性を付加させる必要が生じるが、第１図の従来
の回路では、かかる特性を満足させるためには、 （２
） ｔ （ａｔ式より出方端子４のハイレベル値ＶＯＨ
とローレベル値ＶｏＬを必要なヒステリシス特性に合せ
て設定する必要があり、設計上の自由度が大幅に制限さ
れてしまう欠点があった。
るような用途にも使用され、その場合、要求特性上、差
動入力コンパレータの反転動作に対して独立したヒステ
リシス特性を付加させる必要が生じるが、第１図の従来
の回路では、かかる特性を満足させるためには、 （２
） ｔ （ａｔ式より出方端子４のハイレベル値ＶＯＨ
とローレベル値ＶｏＬを必要なヒステリシス特性に合せ
て設定する必要があり、設計上の自由度が大幅に制限さ
れてしまう欠点があった。
本発明は上述した従来技術の欠点を解消し、２つの差動
入力端子が共通電位に対して完全に浮（・た状態で使用
でき、合せて差動入力コンパレータの反転動作に対して
独立したヒステリシス特性が設定できる差動入力コンパ
レータを提供するものである。
入力端子が共通電位に対して完全に浮（・た状態で使用
でき、合せて差動入力コンパレータの反転動作に対して
独立したヒステリシス特性が設定できる差動入力コンパ
レータを提供するものである。
本発明においては、従来技術の欠点を解消するために、
差動入力コンパレータの差動入力段を構成する第１と第
２のトランジスタのそれぞれコレクタと負荷との接続点
にそれぞれ第１と第２の定電流源を接続し、かかる第１
と第２の定電流源を差動入力コンパレークの反転の状態
に応じて制御するようにした差動入力コンパレータを構
成し−〔いる。
差動入力コンパレータの差動入力段を構成する第１と第
２のトランジスタのそれぞれコレクタと負荷との接続点
にそれぞれ第１と第２の定電流源を接続し、かかる第１
と第２の定電流源を差動入力コンパレークの反転の状態
に応じて制御するようにした差動入力コンパレータを構
成し−〔いる。
以下図面を用いて本発明を説明する。
第３図は本発明の詳細な説明するための構成図である。
第１と第２の入力トランジスタ７，８とかかる入力トラ
ンジスタ７，８の共通エミッタに接続された定電流源９
と前記入力トランジスタ７．８のそれぞれコレクタに接
続される負荷としてのトランジスタｌｏ、ｉｌ、抵抗１
２．１３からなるカレントミラーとから構成される差動
入力段と、前記差動入力段にベースが接続された出力ト
ランジスタ１７及びバイアス抵抗１８．トランジスタ１
７の負荷抵抗１９により差動入力コンパレータが構成さ
れている。２は反転入力端子、３は非反転入力端子、４
は出力端子であり、２０は正電源ライン、２１は負電源
ラインである。
ンジスタ７，８の共通エミッタに接続された定電流源９
と前記入力トランジスタ７．８のそれぞれコレクタに接
続される負荷としてのトランジスタｌｏ、ｉｌ、抵抗１
２．１３からなるカレントミラーとから構成される差動
入力段と、前記差動入力段にベースが接続された出力ト
ランジスタ１７及びバイアス抵抗１８．トランジスタ１
７の負荷抵抗１９により差動入力コンパレータが構成さ
れている。２は反転入力端子、３は非反転入力端子、４
は出力端子であり、２０は正電源ライン、２１は負電源
ラインである。
かかる差動入力コンパレークの差動入力段の第１の入力
トランジスタ７のコレクタと負荷トランジスタ１０の接
続点に第１の定電流源１４が接続され、第２の入力トラ
ンジスタ８のコレクタと９荷トランジスタ１１の接続点
には翫２の定電流源が接続され、また、出力端子４の反
転の状態によって第１と第２の定電流源１４ 、１’
５を制御するための制御回路１６が構成されている。
トランジスタ７のコレクタと負荷トランジスタ１０の接
続点に第１の定電流源１４が接続され、第２の入力トラ
ンジスタ８のコレクタと９荷トランジスタ１１の接続点
には翫２の定電流源が接続され、また、出力端子４の反
転の状態によって第１と第２の定電流源１４ 、１’
５を制御するための制御回路１６が構成されている。
ここで、いま、反転入力端子２よりも非反転入力３の電
位が充分に低い場合には、第１の入力トランジスタ７は
オフし、第２の入力トランジスタ８がオンして、かかる
第２の入力トランジスタ８のコレクタにベースが接続さ
れて（・る出力トランジスタ１７もオンして出力端子４
の電位はローレベルとなる。この時、制御回路１６は第
１の定Ｊａｔ流源１４をオフさせ、第２の定市、流源１
５をオンさぜるように動作する。
位が充分に低い場合には、第１の入力トランジスタ７は
オフし、第２の入力トランジスタ８がオンして、かかる
第２の入力トランジスタ８のコレクタにベースが接続さ
れて（・る出力トランジスタ１７もオンして出力端子４
の電位はローレベルとなる。この時、制御回路１６は第
１の定Ｊａｔ流源１４をオフさせ、第２の定市、流源１
５をオンさぜるように動作する。
つまり、第２のトランジスタ８のコレクタ電流に第２の
定電流源１５の定電流が加算されたことになる。
定電流源１５の定電流が加算されたことになる。
次に非反転入力端子３の電位が上昇し、反転入力端子２
の電位より高くなって、差動入力コンパレータが反転し
ようとする状態の場合には第１の入力トランジスタ７の
コレクタ電流工。１と、第２の入力トランジスタ８のコ
レクタ電流：工。２と第２の定電流源１５の定電流Ｔ、
とが等しくなる。
の電位より高くなって、差動入力コンパレータが反転し
ようとする状態の場合には第１の入力トランジスタ７の
コレクタ電流工。１と、第２の入力トランジスタ８のコ
レクタ電流：工。２と第２の定電流源１５の定電流Ｔ、
とが等しくなる。
すなわち、
■。１＝Ｉ。２＋工、２ ・・・・・・・・・・・・（
５１とカる。この状態における差動入力電圧■Ｉ は入
力トランジスタ７と８のベース・エミッタ間τ、圧をそ
れぞれ■ｎつ１ｌＶＢＥ２とすると、ｖ、 ＝ ＶＢＩ
ＩＩ −Ｖ。２ ・・・・・・・・・・・・（６）と力
る。ここで、トランジスタのベース・エミッタ間電圧と
エミッタ雷、流の関係式を１６）式に代入して、 が得られる。■Ｔは熱電圧であり、およそ２６ｍＶであ
る。
５１とカる。この状態における差動入力電圧■Ｉ は入
力トランジスタ７と８のベース・エミッタ間τ、圧をそ
れぞれ■ｎつ１ｌＶＢＥ２とすると、ｖ、 ＝ ＶＢＩ
ＩＩ −Ｖ。２ ・・・・・・・・・・・・（６）と力
る。ここで、トランジスタのベース・エミッタ間電圧と
エミッタ雷、流の関係式を１６）式に代入して、 が得られる。■Ｔは熱電圧であり、およそ２６ｍＶであ
る。
（５）式を（９式に代入して
が得られる。すなわち、第３図の差動入カコンノくレー
タの出力端子４の電位を四−レベルから）・イレベルに
反転させるためには、反転入力端子２よりも非反転入力
端子３の電１位を前記差動入力電圧Ｖ□以上高くする必
要がある。
タの出力端子４の電位を四−レベルから）・イレベルに
反転させるためには、反転入力端子２よりも非反転入力
端子３の電１位を前記差動入力電圧Ｖ□以上高くする必
要がある。
一方、反転入力端子２よりも非反転入力端子３の電位が
充分高い智、合には、出力端子４の電位はハイレベルと
なり、この出力端子４の電位を受けて制御回路１６は第
１の定電ヒｒ、源１４をオンさせ、第２の定電汁源１５
をオンさせるように動作する。
充分高い智、合には、出力端子４の電位はハイレベルと
なり、この出力端子４の電位を受けて制御回路１６は第
１の定電ヒｒ、源１４をオンさせ、第２の定電汁源１５
をオンさせるように動作する。
ここで、非反転入力端子３の電位が像下して汐転入力端
子２の電位より低くなって差動入カコンノ：レータがｆ
ｆ１ｋＬようとする状態の場合には、非反転入力端子３
の電位を反転入力端子２よりも以上低くする必要がある
。ここでＶ工′はかかる状態における差動入力電圧であ
り、工、１は第１の定電流源１４の定電流値である。
子２の電位より低くなって差動入カコンノ：レータがｆ
ｆ１ｋＬようとする状態の場合には、非反転入力端子３
の電位を反転入力端子２よりも以上低くする必要がある
。ここでＶ工′はかかる状態における差動入力電圧であ
り、工、１は第１の定電流源１４の定電流値である。
ここで第１の定電流源の定電流値Ｉ、□と第２の定電流
源の定寛流値工、２け独立して設定することが可能で、
これを異ならせて設定すれば、 （８） 、 （９１式
より差動入力コンパレータの反転に対して独立したヒス
テリシス特性を設定することができる。
源の定寛流値工、２け独立して設定することが可能で、
これを異ならせて設定すれば、 （８） 、 （９１式
より差動入力コンパレータの反転に対して独立したヒス
テリシス特性を設定することができる。
第４図は前述した本発明による差動入力コンパレータの
入出力特性を示す図である。ｔａｌ ｔ （９）式によ
って決定される差動入力電圧：■Ｉ、ｖ工′の分だけヒ
ステリシス特性が付けられている。
入出力特性を示す図である。ｔａｌ ｔ （９）式によ
って決定される差動入力電圧：■Ｉ、ｖ工′の分だけヒ
ステリシス特性が付けられている。
第５図は本発明を芙現するための実施例であり、第３図
における制御回路１６を具体化したものである。
における制御回路１６を具体化したものである。
ここで定電流源９ ＃ ｉ ４ ＊ １５については容
易な手段で実現可能なので具体化していない。また差動
入力段の基本動作と出力トランジスタ１７の動作につい
ても前述しであるので省略する。
易な手段で実現可能なので具体化していない。また差動
入力段の基本動作と出力トランジスタ１７の動作につい
ても前述しであるので省略する。
第５図においては、制御回路１６はトランジスタ２２．
２３で構成される第１の差動増幅器とトランジスタ２４
９２５で構成される第２の差動増幅器とバイアス源２６
で構成されている。
２３で構成される第１の差動増幅器とトランジスタ２４
９２５で構成される第２の差動増幅器とバイアス源２６
で構成されている。
かかる第１の差動増幅器の共通エミッタには第１の定電
流源１４が接続され、第２の差動増幅器の共通エミッタ
には第２の定電流源が接続されている。
流源１４が接続され、第２の差動増幅器の共通エミッタ
には第２の定電流源が接続されている。
また、トランジスタ２３と２５の両ペースは出力端子４
に接続され、トランジスタ２２と２４の両ペースはバイ
アス源２６に接続され、トランジスタ２２のコレクタは
第１の入力トランジスタ７のコレクタと負荷トランジス
タｌＯの接続点へ接続され、トランジスタ２５のコレク
タは第２の入力トランジスタ８のコレクタと負荷トラン
ジスタ１１の接続点に接続され、トランジスタ２３．２
４の両コレクタは負電源ライン２１に接続されている。
に接続され、トランジスタ２２と２４の両ペースはバイ
アス源２６に接続され、トランジスタ２２のコレクタは
第１の入力トランジスタ７のコレクタと負荷トランジス
タｌＯの接続点へ接続され、トランジスタ２５のコレク
タは第２の入力トランジスタ８のコレクタと負荷トラン
ジスタ１１の接続点に接続され、トランジスタ２３．２
４の両コレクタは負電源ライン２１に接続されている。
ここで、バイアス源２６の電位は、出力端子４のハイレ
ベル値ｖ。Ｈとローレベル値ＶＯＬノ中間ノ電位に設定
し、具体的にはダイオードチェーン等で実現できる。
ベル値ｖ。Ｈとローレベル値ＶＯＬノ中間ノ電位に設定
し、具体的にはダイオードチェーン等で実現できる。
このよう表構成になっているために、反転入力端子２の
電位より非反転入力端子３の電圧が充分低くなって出力
端子４がローレベルとなった時には、トランジスタ２３
と２５がオン、トランジスタ２２と２４がオフして、第
２の定電流源１５の定電流がトランジスタ２５を介して
第２の入力トランジスタ８のコレクタ電流に加算され、
一方、第１の定電流源１４の定電流はトランジスタ２３
を介して負電源ライン２１に捨℃られることで、差動入
力段へは伝達されガくなる。
電位より非反転入力端子３の電圧が充分低くなって出力
端子４がローレベルとなった時には、トランジスタ２３
と２５がオン、トランジスタ２２と２４がオフして、第
２の定電流源１５の定電流がトランジスタ２５を介して
第２の入力トランジスタ８のコレクタ電流に加算され、
一方、第１の定電流源１４の定電流はトランジスタ２３
を介して負電源ライン２１に捨℃られることで、差動入
力段へは伝達されガくなる。
また、反転入力端子２の電位より非反転入力端子３の電
位が充分高くなって出力端子４の電位がハイレベルにな
った時にはトランジスタ２２と２４がオン、トランジス
タ２３と２５がオフして第１の定電流源１４の定電流が
第１の入力トランジスタ７のコレクタ電流に加算され、
第２の定電流源１５の定電流は負電源ライン２１に捨て
られ、差動入力段へは伝達されなくなる。
位が充分高くなって出力端子４の電位がハイレベルにな
った時にはトランジスタ２２と２４がオン、トランジス
タ２３と２５がオフして第１の定電流源１４の定電流が
第１の入力トランジスタ７のコレクタ電流に加算され、
第２の定電流源１５の定電流は負電源ライン２１に捨て
られ、差動入力段へは伝達されなくなる。
以上説明したように第５図の本発明の実施例においては
、第３図に示した本発明の構成、動作を全て満足してい
る。また、第５図による本発明の実施例にお（・ては半
導体集積回路化が容易に火現でき、低コストで本発明が
具体化できる。
、第３図に示した本発明の構成、動作を全て満足してい
る。また、第５図による本発明の実施例にお（・ては半
導体集積回路化が容易に火現でき、低コストで本発明が
具体化できる。
第６図は半導体集積回路化を前提にした本発明の第２の
実施例である。図において、制御回路１６はマルチコレ
クタ禍造のラテンＡ／ＰＮＰ）９ンジスタ２７，２８を
エミッタ共通として差動増幅器を構成し、第１のトラン
ジスタ２７のペースはバイアス源に接続され、第２のト
ランジスタ２Ｂのペースは出力端子４に接続され、第１
のトランジスタの第１のコレクタは第１の入力トランジ
スタ７のコレクタと負荷トランジスタ１０の接続点に接
続され、かつ、第２のコレクタに負電海ライン２１に接
続され、また、第２のトランジスタの第１のコレクタは
負電源ラインに接続され、がっ、第２のコレクタは第２
の入力トランジスタ８のコレクタと負荷トランジスタ１
１の接続点に接続され′Ｃ−・る。
実施例である。図において、制御回路１６はマルチコレ
クタ禍造のラテンＡ／ＰＮＰ）９ンジスタ２７，２８を
エミッタ共通として差動増幅器を構成し、第１のトラン
ジスタ２７のペースはバイアス源に接続され、第２のト
ランジスタ２Ｂのペースは出力端子４に接続され、第１
のトランジスタの第１のコレクタは第１の入力トランジ
スタ７のコレクタと負荷トランジスタ１０の接続点に接
続され、かつ、第２のコレクタに負電海ライン２１に接
続され、また、第２のトランジスタの第１のコレクタは
負電源ラインに接続され、がっ、第２のコレクタは第２
の入力トランジスタ８のコレクタと負荷トランジスタ１
１の接続点に接続され′Ｃ−・る。
ここで、出力端子４の電位がローレベルの時はトランジ
スタ２８がオンして定電流源２９の定電流のうち、一部
はトランジスタ２８の鎖１のコレクタから負電源ライン
２１に捨てられ、残る一部は第２のコレクタから第２の
入力トランジスタ８のコレクタ電流に加算される。一方
、出力端子４の電位がハイレベルの時はトランジスタ２
７がオンして定電流源２９の定電流のうち、一部はトラ
ンジスタ２７の第１のコレクタから第１の入力トランジ
スタ７のコレクタ電流に加算され、残る一部は第２のコ
レクタから負電源ラインに捨てられる。
スタ２８がオンして定電流源２９の定電流のうち、一部
はトランジスタ２８の鎖１のコレクタから負電源ライン
２１に捨てられ、残る一部は第２のコレクタから第２の
入力トランジスタ８のコレクタ電流に加算される。一方
、出力端子４の電位がハイレベルの時はトランジスタ２
７がオンして定電流源２９の定電流のうち、一部はトラ
ンジスタ２７の第１のコレクタから第１の入力トランジ
スタ７のコレクタ電流に加算され、残る一部は第２のコ
レクタから負電源ラインに捨てられる。
マルチコレクタ構造のラテラルＰＮＰ）ランジスタにお
いては、コレクタ領域を分割して複数のコレクタを作り
、かかるコレクタ領域の面積もしくは角度分割比に比例
しくエミッタ電流を蓚影、のコレクタに分流させること
かできるが、第６図の回路におい壬はトランジスタ２７
と２８が独立して第１と第２のコレクタ分割比をマスク
設計上で設定できるので本発明の目的を完全に満足させ
られる。
いては、コレクタ領域を分割して複数のコレクタを作り
、かかるコレクタ領域の面積もしくは角度分割比に比例
しくエミッタ電流を蓚影、のコレクタに分流させること
かできるが、第６図の回路におい壬はトランジスタ２７
と２８が独立して第１と第２のコレクタ分割比をマスク
設計上で設定できるので本発明の目的を完全に満足させ
られる。
マルチコレクタのラテラルＰＮＰ ）ランジスタが使用
できない場合はエミッタとペースをそれぞれ共通接続し
てエミツタ面積比を目的の特性に合せて設定した力Ｖン
トミラー接続をマルチコレクタのトランジスタと置き換
えても良い。
できない場合はエミッタとペースをそれぞれ共通接続し
てエミツタ面積比を目的の特性に合せて設定した力Ｖン
トミラー接続をマルチコレクタのトランジスタと置き換
えても良い。
また、差動入力コンパレークの反転動作に対して独立し
たヒステリシス特性を必要としな（・場合は、第６図の
第１と第２のトランジスタ２７．２８をマルチコレクタ
構造とせず、ｉ ｌのトランジスタ２７の第２のコレク
タと第２のトランジスタ２８の第１のコレクタを省略す
ることにより簡略化した回路とすることができ、この場
分の具体例の回路図を第７図に示す。
たヒステリシス特性を必要としな（・場合は、第６図の
第１と第２のトランジスタ２７．２８をマルチコレクタ
構造とせず、ｉ ｌのトランジスタ２７の第２のコレク
タと第２のトランジスタ２８の第１のコレクタを省略す
ることにより簡略化した回路とすることができ、この場
分の具体例の回路図を第７図に示す。
以上説明したように本発明によれば、２つの差動入力端
子を接地電位に対して完全に浮かした状態にでき、また
、差動入カコンノ（レータの反転動作に対して独立した
ヒステリシス特性が付けられる差動入力コンパレークが
実現できる。
子を接地電位に対して完全に浮かした状態にでき、また
、差動入カコンノ（レータの反転動作に対して独立した
ヒステリシス特性が付けられる差動入力コンパレークが
実現できる。
第１図は従来の差動入力の例を示す回路図、第２図は第
１図の回路の入出力特性を示す図である。 第３図は本発明のＲ理的構成を示す構成図、第４図は入
出力特性を示す図、第５図は本発明を具体的に実現した
実施例の回路図、第６図と第７図はそれぞれ本発明の他
の実施例の回路図である。 １・・・・・・差動入力コンパレータ、２・・・・・・
反転入力端子、３・・・・・・非反転入力端子、４・・
・・・・出力端子、５．６，１２，１３，１８，１９・
・・・・・抵抗、７゜８．１０，１１．１７，２２，２
３，２４１２５゜２７．２Ｂ・・・・・・ｌ・ランジス
タ、９，１４，１５゜２９・・・・・・定電製源、１６
・・・・・・制御回路、２０・・・・・・正電源ライン
、２１・・・・・・負電源ライン、２６・・・・・・バ
イアス源 第１ 口
１図の回路の入出力特性を示す図である。 第３図は本発明のＲ理的構成を示す構成図、第４図は入
出力特性を示す図、第５図は本発明を具体的に実現した
実施例の回路図、第６図と第７図はそれぞれ本発明の他
の実施例の回路図である。 １・・・・・・差動入力コンパレータ、２・・・・・・
反転入力端子、３・・・・・・非反転入力端子、４・・
・・・・出力端子、５．６，１２，１３，１８，１９・
・・・・・抵抗、７゜８．１０，１１．１７，２２，２
３，２４１２５゜２７．２Ｂ・・・・・・ｌ・ランジス
タ、９，１４，１５゜２９・・・・・・定電製源、１６
・・・・・・制御回路、２０・・・・・・正電源ライン
、２１・・・・・・負電源ライン、２６・・・・・・バ
イアス源 第１ 口
Claims (1)
- 差動入力段を構成する第１および第２のトランジスタと
、これら第１と第２のトランジスタのそれぞれのコレク
タにそれぞれ接続された負荷と、前記各コレクタと各負
荷との接続点にそれぞれ接続された第１および第２の定
電流源と、該第１と第２の定電流源を前記第１と第２の
トランジスタの動作状態の反転の状態に応じて入・出力
特性にヒステリシス特性が生じるようにする手段とを有
することを％徴とする差動入力コンパレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163459A JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
| US06/647,433 US4634897A (en) | 1983-09-06 | 1984-09-05 | Comparator having a hysteresis characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163459A JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054513A true JPS6054513A (ja) | 1985-03-29 |
| JPH0449287B2 JPH0449287B2 (ja) | 1992-08-11 |
Family
ID=15774280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163459A Granted JPS6054513A (ja) | 1983-09-06 | 1983-09-06 | 差動入力コンパレ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4634897A (ja) |
| JP (1) | JPS6054513A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
| JPH01173913A (ja) * | 1987-12-26 | 1989-07-10 | Toshiba Corp | ヒステリシス付き電圧比較回路 |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| GB2235838A (en) * | 1989-08-26 | 1991-03-13 | Motorola Inc | Comparator inhibits output change until regeneration begins |
| DE59009720D1 (de) * | 1990-02-13 | 1995-11-02 | Siemens Ag | Komparatorschaltung. |
| JP2621562B2 (ja) * | 1990-03-28 | 1997-06-18 | 日本電気株式会社 | Ｒｓ２３２ｃラインレシーバｉｃ |
| IT1241394B (it) * | 1990-12-31 | 1994-01-10 | Sgs Thomson Microelectronics | Circuito comparatore con isteresi di precisione ed alta impedenza di ingresso |
| US5258661A (en) * | 1992-04-20 | 1993-11-02 | International Business Machines Corporation | High noise tolerance receiver |
| EP0623997B1 (en) * | 1993-05-07 | 1998-08-12 | STMicroelectronics S.r.l. | Hysteresis comparator working with a low voltage supply |
| US5367211A (en) * | 1993-06-28 | 1994-11-22 | Harris Corporation | Differential amplifier with hysteresis |
| DE4430032C1 (de) * | 1994-08-24 | 1995-06-08 | Sgs Thomson Microelectronics | Hysteresebehafteter Komparator in Bipolar-Technik |
| US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
| US6313667B1 (en) * | 2000-11-01 | 2001-11-06 | National Semiconductor Corporation | Apparatus and method for a turn around stage having reduced power consumption, Class AB behavior, low noise and low offset |
| US8098062B2 (en) * | 2008-08-22 | 2012-01-17 | Honeywell International Inc. | Comparator circuit having latching behavior and digital output sensors therefrom |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
| DE102018102375B4 (de) * | 2018-02-02 | 2022-02-24 | Infineon Technologies Ag | Analog-Binär-Umsetzer und Verfahren zum Umsetzen eines Analogsignals in ein Binärsignal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576138B2 (ja) * | 1975-01-17 | 1982-02-03 | ||
| US3988595A (en) * | 1976-01-19 | 1976-10-26 | Fairchild Camera And Instrument Corporation | High-gain differential input comparator with emitter feedback input hysteresis |
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
-
1983
- 1983-09-06 JP JP58163459A patent/JPS6054513A/ja active Granted
-
1984
- 1984-09-05 US US06/647,433 patent/US4634897A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449287B2 (ja) | 1992-08-11 |
| US4634897A (en) | 1987-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6054513A (ja) | 差動入力コンパレ−タ | |
| US4462005A (en) | Current mirror circuit | |
| US4642551A (en) | Current to voltage converter circuit | |
| US4053796A (en) | Rectifying circuit | |
| JPS635923B2 (ja) | ||
| KR970005292B1 (ko) | 차동증폭회로 | |
| JPS6154286B2 (ja) | ||
| US5534813A (en) | Anti-logarithmic converter with temperature compensation | |
| JPH0230902Y2 (ja) | ||
| JPS6240814A (ja) | 遅延回路 | |
| JPH0326670Y2 (ja) | ||
| JP2646721B2 (ja) | レベル変換回路 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPS62117403A (ja) | カレントミラ−回路 | |
| JPS6167310A (ja) | Ａｇｃ増幅回路 | |
| JPS6314506A (ja) | 電圧増幅回路 | |
| JPH03201809A (ja) | 差動出力回路 | |
| JPH03147414A (ja) | 増幅回路 | |
| JPH04215315A (ja) | レベルシフト回路 | |
| JPS63304706A (ja) | リミタ増幅回路 | |
| JPS58194412A (ja) | 制御回路 | |
| JPH0918252A (ja) | 高電圧演算増幅器の出力段 | |
| JPH0677783A (ja) | ヒステリシスアンプ | |
| JPH0564486B2 (ja) | ||
| JPS6252489B2 (ja) |