JPH0918252A - 高電圧演算増幅器の出力段 - Google Patents
高電圧演算増幅器の出力段Info
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- JPH0918252A JPH0918252A JP8183962A JP18396296A JPH0918252A JP H0918252 A JPH0918252 A JP H0918252A JP 8183962 A JP8183962 A JP 8183962A JP 18396296 A JP18396296 A JP 18396296A JP H0918252 A JPH0918252 A JP H0918252A
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
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- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
- H03F3/423—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with MOSFET's
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Abstract
(57)【要約】
【課題】 高電圧演算増幅器の出力段が提供される。
【解決手段】 高電圧演算増幅器の電流ソーシング出力
段は、低電圧入力信号ＶINを受信し、出力端子８におい
て、低電圧入力信号に対応して高電流出力信号を与え
る。第１ＰＮＰトランジスタＱ１は、電圧源ＶCCと、出
力端子８に結合された複数の縦続ＰＮＰトランジスタＱ
２，Ｑ３，Ｑ８からＱ１１との間に結合される。第１Ｐ
ＮＰトランジスタＱ１のベースは、入力信号ＶINを受信
するために結合され、縦続ＰＮＰトランジスタのベース
は、差動バイアス電圧を受け取るために結合される。制
御回路Ｑ５からＱ７，Ｒ１からＲ５は、電圧源ＶCCと結
合され、出力端子８と結合された入力を有して複数のバ
イアス電圧を導出し、また縦続ＰＮＰトランジスタＱ
２，Ｑ３，Ｑ８からＱ１１と結合されてバイアス電圧を
縦続ＰＮＰトランジスタの個々のベースに供給して、縦
続ＰＮＰトランジスタＱ２，Ｑ３，Ｑ８からＱ１１が、
出力信号の電圧スイングに依存するバイアス電圧によっ
てバイアスされるようにする。
段は、低電圧入力信号ＶINを受信し、出力端子８におい
て、低電圧入力信号に対応して高電流出力信号を与え
る。第１ＰＮＰトランジスタＱ１は、電圧源ＶCCと、出
力端子８に結合された複数の縦続ＰＮＰトランジスタＱ
２，Ｑ３，Ｑ８からＱ１１との間に結合される。第１Ｐ
ＮＰトランジスタＱ１のベースは、入力信号ＶINを受信
するために結合され、縦続ＰＮＰトランジスタのベース
は、差動バイアス電圧を受け取るために結合される。制
御回路Ｑ５からＱ７，Ｒ１からＲ５は、電圧源ＶCCと結
合され、出力端子８と結合された入力を有して複数のバ
イアス電圧を導出し、また縦続ＰＮＰトランジスタＱ
２，Ｑ３，Ｑ８からＱ１１と結合されてバイアス電圧を
縦続ＰＮＰトランジスタの個々のベースに供給して、縦
続ＰＮＰトランジスタＱ２，Ｑ３，Ｑ８からＱ１１が、
出力信号の電圧スイングに依存するバイアス電圧によっ
てバイアスされるようにする。
Description
【０００１】
【産業上の利用分野】本発明は高電圧演算増幅器の出力
段に関し、さらに詳しくは低電圧デバイスのみを利用す
る高出力電圧増幅器の電流ソーシング出力段に関する。
段に関し、さらに詳しくは低電圧デバイスのみを利用す
る高出力電圧増幅器の電流ソーシング出力段に関する。
【０００２】
【従来の技術】高出力電圧増幅器を必要とする通常の用
途では、増幅器は、高電圧デバイスを利用して製造され
る。このため、低電圧プロセスで増幅器を製造しようと
すると困難を生じる。このような困難は、低電圧デバイ
スを利用するがそれを高電圧の外部個別部材と組み合わ
せることによって（コストが高くつく）、または浮動差
動電源デバイスを使用して高電圧駆動機能を達成するこ
とによって、克服してきた。米国特許第４，６９７，１
５５号では、低電圧縦続ＮＰＮダーリントン・トランジ
スタを利用する高電圧増幅器の出力段が開示されてい
る。しかしながら、この増幅器は、数ボルトの高い電圧
スイングで飽和電圧を有し、このため振幅スイングが減
少した。
途では、増幅器は、高電圧デバイスを利用して製造され
る。このため、低電圧プロセスで増幅器を製造しようと
すると困難を生じる。このような困難は、低電圧デバイ
スを利用するがそれを高電圧の外部個別部材と組み合わ
せることによって（コストが高くつく）、または浮動差
動電源デバイスを使用して高電圧駆動機能を達成するこ
とによって、克服してきた。米国特許第４，６９７，１
５５号では、低電圧縦続ＮＰＮダーリントン・トランジ
スタを利用する高電圧増幅器の出力段が開示されてい
る。しかしながら、この増幅器は、数ボルトの高い電圧
スイングで飽和電圧を有し、このため振幅スイングが減
少した。
【０００３】
【発明が解決しようとする課題】したがって、これが可
能なことは証明されておらず、低電圧デバイスだけで形
成され、低い飽和電圧を有する高出力電圧演算増幅器の
出力段を設けることが本発明の目的である。
能なことは証明されておらず、低電圧デバイスだけで形
成され、低い飽和電圧を有する高出力電圧演算増幅器の
出力段を設けることが本発明の目的である。
【０００４】
【課題を解決するための手段】したがって本発明は、高
電圧演算増幅器の電流ソーシング出力段を提供し、この
出力段は：低電圧入力信号を受信する入力端子；低電圧
入力信号に対応して高電流出力信号を与える出力端子；
電圧源端子と、出力端子に結合された複数の縦続ＰＮＰ
トランジスタとの間に結合される第１ＰＮＰトランジス
タであって、第１ＰＮＰトランジスタのベースは入力端
子と結合され、縦続ＰＮＰトランジスタのベースは種々
のバイアス電圧を受け取るために結合されている第１Ｐ
ＮＰトランジスタ；および電圧源端子と結合され、出力
端子と結合されて複数のバイアス電圧を導出し、および
縦続ＰＮＰトランジスタと結合されて、各縦続ＰＮＰト
ランジスタのそれぞれのベースにバイアス電圧を供給す
る制御回路であって、これにより、縦続ＰＮＰトランジ
スタは、電流出力信号のスイングに依存するバイアス電
圧によってバイアスされる制御回路；によって構成され
る。
電圧演算増幅器の電流ソーシング出力段を提供し、この
出力段は：低電圧入力信号を受信する入力端子；低電圧
入力信号に対応して高電流出力信号を与える出力端子；
電圧源端子と、出力端子に結合された複数の縦続ＰＮＰ
トランジスタとの間に結合される第１ＰＮＰトランジス
タであって、第１ＰＮＰトランジスタのベースは入力端
子と結合され、縦続ＰＮＰトランジスタのベースは種々
のバイアス電圧を受け取るために結合されている第１Ｐ
ＮＰトランジスタ；および電圧源端子と結合され、出力
端子と結合されて複数のバイアス電圧を導出し、および
縦続ＰＮＰトランジスタと結合されて、各縦続ＰＮＰト
ランジスタのそれぞれのベースにバイアス電圧を供給す
る制御回路であって、これにより、縦続ＰＮＰトランジ
スタは、電流出力信号のスイングに依存するバイアス電
圧によってバイアスされる制御回路；によって構成され
る。
【０００５】好適な実施例では、制御回路は、出力端子
と結合される入力、入力と電圧源端子との間に結合され
て複数のバイアス電圧を与える抵抗分圧回路、および抵
抗分圧回路と縦続ＰＮＰトランジスタの個々のベースと
の間にそれぞれ結合されて、バイアス電圧をバッファす
る複数のダーリントン回路によって構成され、各ダーリ
ントン回路は、複数のデバイスによって形成される。複
数のダイオードは、抵抗分圧回路と電圧源端子との間に
結合され、ダイオードの数は、各ダーリントン回路内の
デバイスの数に１をプラスした数に等しいことが望まし
い。
と結合される入力、入力と電圧源端子との間に結合され
て複数のバイアス電圧を与える抵抗分圧回路、および抵
抗分圧回路と縦続ＰＮＰトランジスタの個々のベースと
の間にそれぞれ結合されて、バイアス電圧をバッファす
る複数のダーリントン回路によって構成され、各ダーリ
ントン回路は、複数のデバイスによって形成される。複
数のダイオードは、抵抗分圧回路と電圧源端子との間に
結合され、ダイオードの数は、各ダーリントン回路内の
デバイスの数に１をプラスした数に等しいことが望まし
い。
【０００６】またダイオードは、出力端子と制御回路の
入力との間に結合されるのが望ましい。好適な実施例で
は、クランプ回路が、制御回路の入力と電圧源端子との
間に、基準電圧源を介して結合され、これにより、縦続
ＰＮＰトランジスタを飽和状態にすることができる。
入力との間に結合されるのが望ましい。好適な実施例で
は、クランプ回路が、制御回路の入力と電圧源端子との
間に、基準電圧源を介して結合され、これにより、縦続
ＰＮＰトランジスタを飽和状態にすることができる。
【０００７】このため、増幅器の出力段で利用されるデ
バイスはすべて、低電圧プロセスで形成でき、増幅器の
出力段は低い出力飽和を有する。
バイスはすべて、低電圧プロセスで形成でき、増幅器の
出力段は低い出力飽和を有する。
【０００８】
【実施例】このため図１に示すように、高出力電圧増幅
器は、入力端子１，２から低いＤＣバイアスを有する差
動入力信号を受信するために結合された相互コンダクタ
ンス段３を含む。自動バイアス電圧バッファ段４は、相
互コンダクタンス段３と、中間電流制御電圧源段５の間
に結合され、その出力は、電圧制御インタフェース段９
と結合されて電流出力１４と電圧出力１５を有する。電
圧出力１５は、電流ソーシング段６の入力と結合され、
電流出力１４は、電流制御引き込み段７と結合される。
電流ソーシング段６の出力と電流制御引き込み段７の出
力は一緒になって、高出力電圧増幅器の出力端子８と結
合される。
器は、入力端子１，２から低いＤＣバイアスを有する差
動入力信号を受信するために結合された相互コンダクタ
ンス段３を含む。自動バイアス電圧バッファ段４は、相
互コンダクタンス段３と、中間電流制御電圧源段５の間
に結合され、その出力は、電圧制御インタフェース段９
と結合されて電流出力１４と電圧出力１５を有する。電
圧出力１５は、電流ソーシング段６の入力と結合され、
電流出力１４は、電流制御引き込み段７と結合される。
電流ソーシング段６の出力と電流制御引き込み段７の出
力は一緒になって、高出力電圧増幅器の出力端子８と結
合される。
【０００９】低電圧源１２は、相互コンダクタンス段３
を形成する相互コンダクタンス増幅器１６に電力を供給
するのに用いられる。相互コンダクタンス増幅器１６の
出力は、バッファ段４の一部を形成するＮＰＮトランジ
スタ１７と結合され、ＮＰＮトランジスタ１７のベース
は分圧回路に結合され、この回路は、接地基準電位とＪ
ＦＥＴ２０との間に結合される抵抗器１８，１９によっ
て形成され、ＪＦＥＴ２０は、高電圧源１３から電力が
供給される。ＮＰＮトランジスタ１７はもう１つのＪＦ
ＥＴ２１と結合されて、中間段５の一部を形成するトラ
ンスインピーダンス（transimpedance）増幅器２２の負
の入力にバッファ段４の出力を与え、その正の入力は高
電圧源１３と結合される。トランスインピーダンス増幅
器２２は、高電圧源１３ともう１つの低電圧源１１から
電力が供給される。トランスインピーダンス増幅器２２
の出力は、中間段５の出力を形成し、ミラー・コンデン
サ１０を介して、出力端子８と結合されて安定性を与え
る。
を形成する相互コンダクタンス増幅器１６に電力を供給
するのに用いられる。相互コンダクタンス増幅器１６の
出力は、バッファ段４の一部を形成するＮＰＮトランジ
スタ１７と結合され、ＮＰＮトランジスタ１７のベース
は分圧回路に結合され、この回路は、接地基準電位とＪ
ＦＥＴ２０との間に結合される抵抗器１８，１９によっ
て形成され、ＪＦＥＴ２０は、高電圧源１３から電力が
供給される。ＮＰＮトランジスタ１７はもう１つのＪＦ
ＥＴ２１と結合されて、中間段５の一部を形成するトラ
ンスインピーダンス（transimpedance）増幅器２２の負
の入力にバッファ段４の出力を与え、その正の入力は高
電圧源１３と結合される。トランスインピーダンス増幅
器２２は、高電圧源１３ともう１つの低電圧源１１から
電力が供給される。トランスインピーダンス増幅器２２
の出力は、中間段５の出力を形成し、ミラー・コンデン
サ１０を介して、出力端子８と結合されて安定性を与え
る。
【００１０】中間段５の出力はまた、エミッタ・ホロワ
ＰＮＰトランジスタ２３のベースにおいてインタフェー
ス段９と結合され、そのエミッタは電流源２４と結合さ
れ、コレクタは低電圧源１１と結合される。トランジス
タ２３のエミッタは、もう１つのエミッタ・ホロワＰＮ
Ｐトランジスタ２５のベースを駆動するために結合さ
れ、トランジスタ２５のエミッタはインタフェース段９
の電圧出力１５を与える。抵抗器２８は、トランジスタ
２５のエミッタと結合されてこれを分極し、トランジス
タ２５のコレクタは、ツェナ・ダイオード３０を介して
接地基準電位と結合されて、その降伏を防ぐ。トランジ
スタ２３のエミッタはまた、もう１つのＰＮＰトランジ
スタ２６のエミッタと結合されて差動対を形成し、トラ
ンジスタ２６のベースは、基準電圧源２９と結合され、
コレクタは、ツエナ・ダイオード２７を介して、インタ
フェース段９の電流出力１４を与える。
ＰＮＰトランジスタ２３のベースにおいてインタフェー
ス段９と結合され、そのエミッタは電流源２４と結合さ
れ、コレクタは低電圧源１１と結合される。トランジス
タ２３のエミッタは、もう１つのエミッタ・ホロワＰＮ
Ｐトランジスタ２５のベースを駆動するために結合さ
れ、トランジスタ２５のエミッタはインタフェース段９
の電圧出力１５を与える。抵抗器２８は、トランジスタ
２５のエミッタと結合されてこれを分極し、トランジス
タ２５のコレクタは、ツェナ・ダイオード３０を介して
接地基準電位と結合されて、その降伏を防ぐ。トランジ
スタ２３のエミッタはまた、もう１つのＰＮＰトランジ
スタ２６のエミッタと結合されて差動対を形成し、トラ
ンジスタ２６のベースは、基準電圧源２９と結合され、
コレクタは、ツエナ・ダイオード２７を介して、インタ
フェース段９の電流出力１４を与える。
【００１１】インタフェース段９の電圧出力１５は、電
流ソーシング段６のソーシングＰＮＰトランジスタ３１
を制御するのに使用される。トランジスタ３１の出力
は、複合ＰＮＰ回路３２（低電圧源１１から電力が供
給）に渡されて、ソーシング段６の出力を与える。これ
については、図２を参照して以下に詳述する。
流ソーシング段６のソーシングＰＮＰトランジスタ３１
を制御するのに使用される。トランジスタ３１の出力
は、複合ＰＮＰ回路３２（低電圧源１１から電力が供
給）に渡されて、ソーシング段６の出力を与える。これ
については、図２を参照して以下に詳述する。
【００１２】インタフェース段９の電流出力１４は、引
き込み段７と結合され、そこで、ＮＰＮ共通エミッタ・
トランジスタ３３を制御し、抵抗器３４によって分極さ
れる。引き込みトランジスタ３３のエミッタは、接地基
準電位と結合され、一方そのコレクタは、ＮＰＮカスコ
ード・トランジスタ３５のエミッタと結合され、トラン
ジスタ３５のベースは、抵抗器３６を介して低電圧源１
２と結合される。トランジスタ３５のコレクタは、ＪＦ
ＥＴ３７のソースと結合され、そのドレインは、引き込
み段７の出力を与える。
き込み段７と結合され、そこで、ＮＰＮ共通エミッタ・
トランジスタ３３を制御し、抵抗器３４によって分極さ
れる。引き込みトランジスタ３３のエミッタは、接地基
準電位と結合され、一方そのコレクタは、ＮＰＮカスコ
ード・トランジスタ３５のエミッタと結合され、トラン
ジスタ３５のベースは、抵抗器３６を介して低電圧源１
２と結合される。トランジスタ３５のコレクタは、ＪＦ
ＥＴ３７のソースと結合され、そのドレインは、引き込
み段７の出力を与える。
【００１３】出力ソーシング段６のより詳細な実施例を
図２に示し、ここで図１と同一の素子には概ね図１と同
じ参照番号を付ける。この実施例では、たとえば、イン
タフェース段９のＰＮＰトランジスタ２５のエミッタか
ら採られる低インピーダンス電圧ＶINが、ＰＮＰ出力ソ
ーシング・トランジスタＱ１（図１のトランジスタ３１
と同じ）のベースに印加される。このトランジスタは、
相互コンダクタンス増幅段４０として機能し、そのコレ
クタにおいて電流Ｉ1 を生じる。電流Ｉ1 は、ＰＮＰト
ランジスタＱ２のエミッタに流れ込み、そのコレクタ
は、もう１つのＰＮＰトランジスタＱ３のエミッタと接
続される。このようにして、トランジスタＱ２，Ｑ３に
よって形成される電流導通段４１は、電流Ｉ1 を電流Ｉ
0 として出力端子８に渡す。電流Ｉ0 は、電流を負荷に
ソーシングするため、接地基準に照らして出力電圧Ｖ0
を生じる。
図２に示し、ここで図１と同一の素子には概ね図１と同
じ参照番号を付ける。この実施例では、たとえば、イン
タフェース段９のＰＮＰトランジスタ２５のエミッタか
ら採られる低インピーダンス電圧ＶINが、ＰＮＰ出力ソ
ーシング・トランジスタＱ１（図１のトランジスタ３１
と同じ）のベースに印加される。このトランジスタは、
相互コンダクタンス増幅段４０として機能し、そのコレ
クタにおいて電流Ｉ1 を生じる。電流Ｉ1 は、ＰＮＰト
ランジスタＱ２のエミッタに流れ込み、そのコレクタ
は、もう１つのＰＮＰトランジスタＱ３のエミッタと接
続される。このようにして、トランジスタＱ２，Ｑ３に
よって形成される電流導通段４１は、電流Ｉ1 を電流Ｉ
0 として出力端子８に渡す。電流Ｉ0 は、電流を負荷に
ソーシングするため、接地基準に照らして出力電圧Ｖ0
を生じる。
【００１４】ダイオードＱ４（ダイオード・モードで構
成されるＰＮＰトランジスタ）の陰極は、出力端子８と
接続され、陽極は制御回路段４２の制御入力４３と接続
される。制御回路段４２の制御入力４３は、３つの等し
い抵抗器Ｒ１，Ｒ２，Ｒ３で形成される分圧回路の一方
の端４４と結合される。分圧回路のもう一方の端４５
は、３つの縦続ダイオードＱ５，Ｑ６，Ｑ７（ダイオー
ド・モードで構成されるＮＰＮトランジスタ）を介し
て、高電圧源ＶCCと接続される。したがって、３つの抵
抗器の両端における電圧降下は下式に等しい。
成されるＰＮＰトランジスタ）の陰極は、出力端子８と
接続され、陽極は制御回路段４２の制御入力４３と接続
される。制御回路段４２の制御入力４３は、３つの等し
い抵抗器Ｒ１，Ｒ２，Ｒ３で形成される分圧回路の一方
の端４４と結合される。分圧回路のもう一方の端４５
は、３つの縦続ダイオードＱ５，Ｑ６，Ｑ７（ダイオー
ド・モードで構成されるＮＰＮトランジスタ）を介し
て、高電圧源ＶCCと接続される。したがって、３つの抵
抗器の両端における電圧降下は下式に等しい。
【００１５】（ＶCC−Ｖ0 −４ＶBE）/ ３ ここで、ＶBEは、ダイオードのベース・エミッタ間の電
圧降下を差す。
圧降下を差す。
【００１６】図３は、回路内の各種ノードの電圧を示
す。具体的には、波形５１は、電源電圧ＶCCを表し、波
形５２は、出力電圧Ｖ0 を表す。波形５３，５４は、分
圧回路の中央ノード４６，４７それぞれの電圧ＶB およ
びＶC を表す。波形５５，５６は、トランジスタＱ１と
Ｑ２の間にあるノード４８の電圧ＶD 、トランジスタＱ
２とＱ３の間にあるノード４９の電圧ＶE をそれぞれ表
し、波形５７は、制御回路段４２の制御入力４３におけ
る電圧を表す。
す。具体的には、波形５１は、電源電圧ＶCCを表し、波
形５２は、出力電圧Ｖ0 を表す。波形５３，５４は、分
圧回路の中央ノード４６，４７それぞれの電圧ＶB およ
びＶC を表す。波形５５，５６は、トランジスタＱ１と
Ｑ２の間にあるノード４８の電圧ＶD 、トランジスタＱ
２とＱ３の間にあるノード４９の電圧ＶE をそれぞれ表
し、波形５７は、制御回路段４２の制御入力４３におけ
る電圧を表す。
【００１７】分圧回路の２つの中央ノード４６，４７は
それぞれ、ＰＮＰトランジスタＱ８，Ｑ９のベースに接
続される。トランジスタＱ８のエミッタは、トランジス
タＱ１０のベースと結合されてダーリントン・トランジ
スタ対を形成する。同様に、トランジスタＱ９，Ｑ１１
はもう１つのダーリントン・トランジスタ対を形成し、
これは、それぞれのエミッタをトランジスタＱ８，Ｑ１
０のコレクタと接続することによって、前記のＰＮＰダ
ーリントン・トランジスタ対に対し縦に接続される。こ
れらの縦続ＰＮＰダーリントン対の出力は、トランジス
タＱ１０，Ｑ１１のエミッタで採られ、ＰＮＰトランジ
スタＱ２，Ｑ３のベースを駆動する。トランジスタＱ
９，Ｑ１１の残りのコレクタは、制御回路段４２の制御
入力４３と接続されてループを完成する。抵抗器Ｒ４，
Ｒ５は、トランジスタＱ１０，Ｑ２のエミッタ・ベース
接合にそれぞれ接続され、縦続ダーリントン・トランジ
スタ対を分極するのに使用される。このため、抵抗器Ｒ
３，Ｒ２，Ｒ１の両端の電圧降下はそれぞれ、ＰＮＰト
ランジスタＱ１，Ｑ２，Ｑ３に渡される。このように、
各ＰＮＰのエミッタからコレクタまでに見られる電圧は
下式に等しい。
それぞれ、ＰＮＰトランジスタＱ８，Ｑ９のベースに接
続される。トランジスタＱ８のエミッタは、トランジス
タＱ１０のベースと結合されてダーリントン・トランジ
スタ対を形成する。同様に、トランジスタＱ９，Ｑ１１
はもう１つのダーリントン・トランジスタ対を形成し、
これは、それぞれのエミッタをトランジスタＱ８，Ｑ１
０のコレクタと接続することによって、前記のＰＮＰダ
ーリントン・トランジスタ対に対し縦に接続される。こ
れらの縦続ＰＮＰダーリントン対の出力は、トランジス
タＱ１０，Ｑ１１のエミッタで採られ、ＰＮＰトランジ
スタＱ２，Ｑ３のベースを駆動する。トランジスタＱ
９，Ｑ１１の残りのコレクタは、制御回路段４２の制御
入力４３と接続されてループを完成する。抵抗器Ｒ４，
Ｒ５は、トランジスタＱ１０，Ｑ２のエミッタ・ベース
接合にそれぞれ接続され、縦続ダーリントン・トランジ
スタ対を分極するのに使用される。このため、抵抗器Ｒ
３，Ｒ２，Ｒ１の両端の電圧降下はそれぞれ、ＰＮＰト
ランジスタＱ１，Ｑ２，Ｑ３に渡される。このように、
各ＰＮＰのエミッタからコレクタまでに見られる電圧は
下式に等しい。
【００１８】（ＶCC−Ｖ0 −４ＶB ）/ ３ Ｖ0 がゼロに等しいとき、降下は（ＶCC−４ＶBE）/ ３
の最大値に達する。このため、そのような回路ではＰＮ
Ｐエミッタ・コレクタ降伏電圧の約３倍に対処できる。
無論、より多数のＰＮＰトランジスタを選択して、電圧
容量を拡大することもできる。この実施例では、３とい
う数が選択されて、ＰＮＰダーリントン・トランジスタ
対の内部安定性を確保する。縦続ダーリントンＰＮＰト
ランジスタＱ８からＱ１１は、電流を負荷まで増加させ
るのに使用される。
の最大値に達する。このため、そのような回路ではＰＮ
Ｐエミッタ・コレクタ降伏電圧の約３倍に対処できる。
無論、より多数のＰＮＰトランジスタを選択して、電圧
容量を拡大することもできる。この実施例では、３とい
う数が選択されて、ＰＮＰダーリントン・トランジスタ
対の内部安定性を確保する。縦続ダーリントンＰＮＰト
ランジスタＱ８からＱ１１は、電流を負荷まで増加させ
るのに使用される。
【００１９】制御回路段４２は、ＶCCと出力端子８との
間に大きな電圧降下を有する。このような状況は望まし
くないため、クランプ回路３８が、この問題を排除する
ために実現される。クランプ回路３８は、ＰＮＰトラン
ジスタＱ１３およびＰＮＰダイオードＱ１２によって構
成され、後者の陰極は、前者のエミッタに接続される。
ダイオードＱ１２の陽極は、制御回路段４２の制御入力
４３と結合される。トランジスタＱ１３のベースはつい
で、低基準電圧源ＶREF を介して高い電源電圧ＶCCと結
合され、そのコレクタは、バイアス電圧ＶBIASによって
バイアスされる。
間に大きな電圧降下を有する。このような状況は望まし
くないため、クランプ回路３８が、この問題を排除する
ために実現される。クランプ回路３８は、ＰＮＰトラン
ジスタＱ１３およびＰＮＰダイオードＱ１２によって構
成され、後者の陰極は、前者のエミッタに接続される。
ダイオードＱ１２の陽極は、制御回路段４２の制御入力
４３と結合される。トランジスタＱ１３のベースはつい
で、低基準電圧源ＶREF を介して高い電源電圧ＶCCと結
合され、そのコレクタは、バイアス電圧ＶBIASによって
バイアスされる。
【００２０】図３に示すように、出力電圧Ｖ0 が、（Ｖ
CC−ＶREF ＋ＶBE）に等しいしきい電圧ＶTHを超えて上
昇すると、クランプ回路３８は、制御回路段４２の制御
入力４３を（ＶTH＋ＶBE）に固定するように動作して、
ついで、ダイオードＱ４をオフにし、出力端子８を制御
回路段４２から切り離す。これにより出力端子８が解放
され、ここで電圧は、ＰＮＰトランジスタＱ３が飽和に
達するまで上昇し始める。しきい電圧ＶTHは、ＰＮＰト
ランジスタＱ１が飽和し始めるときに、図３に示すよう
に、線５０と５８の間で、クランプ機能が作動し始める
ように選択される。これはＶTHの最適値であるが、ＶTH
は、１００ｍＶ低くして、トランジスタＱ４のオフ状態
を確保しなければならない。トランジスタＱ２のエミッ
タとコレクタの間の電圧は、トランジスタＱ１の飽和電
圧ＶSAT にＲ２．ＩB をプラスしたものに等しく、ここ
でＲ２は抵抗器Ｒ２の抵抗値であり、ＩB はＱ８のベー
ス電流である。出力電圧降下の合計値は下式に等しい。
CC−ＶREF ＋ＶBE）に等しいしきい電圧ＶTHを超えて上
昇すると、クランプ回路３８は、制御回路段４２の制御
入力４３を（ＶTH＋ＶBE）に固定するように動作して、
ついで、ダイオードＱ４をオフにし、出力端子８を制御
回路段４２から切り離す。これにより出力端子８が解放
され、ここで電圧は、ＰＮＰトランジスタＱ３が飽和に
達するまで上昇し始める。しきい電圧ＶTHは、ＰＮＰト
ランジスタＱ１が飽和し始めるときに、図３に示すよう
に、線５０と５８の間で、クランプ機能が作動し始める
ように選択される。これはＶTHの最適値であるが、ＶTH
は、１００ｍＶ低くして、トランジスタＱ４のオフ状態
を確保しなければならない。トランジスタＱ２のエミッ
タとコレクタの間の電圧は、トランジスタＱ１の飽和電
圧ＶSAT にＲ２．ＩB をプラスしたものに等しく、ここ
でＲ２は抵抗器Ｒ２の抵抗値であり、ＩB はＱ８のベー
ス電流である。出力電圧降下の合計値は下式に等しい。
【００２１】３ＶSAT ＋Ｒ２．ＩB 図２はまた、出力引き込み段７を示し、これは、ＮＰＮ
共通エミッタ・トランジスタＱ１４のベースに結合され
たインタフェース段９の電流出力ＩＮを受け取るための
入力を有する。トランジスタＱ１４のエミッタは接地さ
れ、一方そのコレクタは、ＮＰＮカスコード・トランジ
スタＱ１５のエミッタと結合される。トランジスタＱ１
５のベースは、抵抗器Ｒ６を介して低バイアス電圧ＢＩ
ＡＳと結合され、抵抗器Ｒ６は、ＮＰＮトランジスタＱ
１５を飽和状態にできる。トランジスタＱ１５のコレク
タは、ＪＦＥＴ Ｑ１６のソースに接続され、そのドレ
インは出力端子８と結合される。このＪＦＥＴ Ｑ１６
は電圧バッファとして機能する。このため、出力ソーシ
ング段と出力引き込み段の高電流出力が結合して、出力
端子において高電圧出力信号を生じる。
共通エミッタ・トランジスタＱ１４のベースに結合され
たインタフェース段９の電流出力ＩＮを受け取るための
入力を有する。トランジスタＱ１４のエミッタは接地さ
れ、一方そのコレクタは、ＮＰＮカスコード・トランジ
スタＱ１５のエミッタと結合される。トランジスタＱ１
５のベースは、抵抗器Ｒ６を介して低バイアス電圧ＢＩ
ＡＳと結合され、抵抗器Ｒ６は、ＮＰＮトランジスタＱ
１５を飽和状態にできる。トランジスタＱ１５のコレク
タは、ＪＦＥＴ Ｑ１６のソースに接続され、そのドレ
インは出力端子８と結合される。このＪＦＥＴ Ｑ１６
は電圧バッファとして機能する。このため、出力ソーシ
ング段と出力引き込み段の高電流出力が結合して、出力
端子において高電圧出力信号を生じる。
【００２２】本発明の具体的実施例は一つのみが詳述さ
れているが、本発明の範囲から逸脱することなく、当業
者には各種の変形および改良が可能であることが理解さ
れよう。
れているが、本発明の範囲から逸脱することなく、当業
者には各種の変形および改良が可能であることが理解さ
れよう。
【図１】 本発明を取り入れた完全な高電圧増幅器の回
路図を示す。
路図を示す。
【図２】 本発明による増幅器の出力段のより詳細な回
路図を示す。
路図を示す。
【図３】 図２の増幅器の出力段における各種ノードの
電圧レベルを示す。
電圧レベルを示す。
１，２ 入力端子 ３ 相互コンダクタンス段 ４ 自動バイアス電圧バッファ段 ５ 中間電流制御電圧源段 ６ 電流ソーシング段 ７ 電流制御引き込み段 ８ 出力端子 ９ 電圧制御インタフェース段 １０ ミラー・コンデンサ １１，１２ 低電圧源 １３ 高電圧源 １４ 電流出力 １５ 電圧出力 １６ 相互コンダクタンス増幅器 １７ ＮＰＮトランジスタ １８，１９ 抵抗器 ２０，２１ ＪＦＥＴ ２２ トランスインピーダンス増幅器 ２３，２５ エミッタ・ホロワＰＮＰトランジスタ ２４ 電流源 ２６ ＰＮＰトランジスタ ２７，３０ ツエナ・ダイオード ２８ 抵抗器 ２９ 基準電圧源 ３１ ソーシングＰＮＰトランジスタ ３２ 複合ＰＮＰ回路 ３３ ＮＰＮ共通エミッタ・トランジスタ ３４，３６ 抵抗器 ３５ ＮＰＮカスコード・トランジスタ ３７ ＪＦＥＴ ３８ クランプ回路 ４０ 相互コンダクタンス増幅段 ４１ 電流導通段 ４２ 制御回路段 ４３ 制御入力 ４４，４５ 分圧回路の端 ４６，４７ 分圧回路の中央ノード ４８，４９ ノード ５０，５８ 線 ５１ 電源電圧ＶCC ５２ 出力電圧Ｖ0 ５３ 中央ノード４６の電圧ＶB ５４ 中央ノード４７の電圧ＶC ５５ ノード４８の電圧ＶD ５６ ノード４９の電圧ＶE ５７ 制御入力４３の電圧 図２ Ｑ１ ＰＮＰ出力ソーシング・トランジスタ Ｑ２，Ｑ３，Ｑ４ ＰＮＰトランジスタ Ｑ５〜Ｑ７ 縦続ダイオード Ｑ８〜Ｑ１１，Ｑ１３ ＰＮＰトランジスタ Ｑ１２ ＰＮＰダイオード Ｑ１４ ＮＰＮ共通エミッタ・トランジスタ Ｑ１５ ＮＰＮカスコード・トランジスタ Ｑ１６ ＪＦＥＴ Ｒ１〜Ｒ６ 抵抗器
Claims (6)
- 【請求項１】 高電圧演算増幅器の電流ソーシング出力
段であって：低電圧入力信号を受信する入力端子；前記
低電圧入力信号に対応して高電流出力信号を与える出力
端子；電圧源端子と、前記出力端子と結合された複数の
縦続ＰＮＰトランジスタとの間に結合された第１ＰＮＰ
トランジスタであって、前記第１ＰＮＰトランジスタの
ベースは前記入力端子と結合され、前記縦続ＰＮＰトラ
ンジスタのベースは差動バイアス電圧を受け取るために
結合される第１ＰＮＰトランジスタ；前記電圧源端子と
結合され、前記出力端子と結合された入力を有して複数
のバイアス電圧を導出し、また前記縦続ＰＮＰトランジ
スタと結合されて、前記バイアス電圧を前記縦続ＰＮＰ
トランジスタの個々のベースに供給する制御回路であっ
て、これにより、前記縦続ＰＮＰトランジスタは、前記
出力信号の電圧スイングに依存するバイアス電圧によっ
てバイアスされる。 - 【請求項２】 複数のバイアス電圧を与えるために前記
入力と前記電圧源端子との間に結合される抵抗分圧回
路、および前記抵抗分圧回路と、前記縦続ＰＮＰトラン
ジスタの個々のベースとの間にそれぞれ結合されてバイ
アス電圧をバッファする複数のダーリントン回路によっ
てさらに構成され、各ダーリントン回路は、複数のデバ
イスによって形成されることを特徴とする、請求項１記
載の電流ソーシング出力段。 - 【請求項３】 前記抵抗分圧回路と前記電圧源端子との
間に結合された複数のダイオードによってさらに構成さ
れ、ダイオードの数は、各ダーリントン回路内のデバイ
スの数に１をプラスした数に等しいことを特徴とする、
請求項２記載の電流ソーシング出力段。 - 【請求項４】 前記出力端子と前記制御回路の入力との
間に結合されたダイオードによってさらに構成されるこ
とを特徴とする、請求項１記載の電流ソーシング出力
段。 - 【請求項５】 前記制御回路の入力と前記電圧源端子と
の間に、基準電圧源を介して結合されるクランプ回路に
よってさらに構成され、これにより、前記縦続ＰＮＰト
ランジスタを飽和状態にできることを特徴とする、請求
項１記載の電流ソーシング出力段。 - 【請求項６】 前記増幅器の出力段で利用されるすべて
のデバイスが、低電圧プロセスで形成され、前記増幅器
の出力段は低い出力飽和を有することを特徴とする、前
記いずれかの請求項に記載される電流ソーシング出力
段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9512945A GB2302626B (en) | 1995-06-24 | 1995-06-24 | A high voltage operational amplifier output stage |
| GB9512945.8 | 1995-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918252A true JPH0918252A (ja) | 1997-01-17 |
Family
ID=10776663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183962A Pending JPH0918252A (ja) | 1995-06-24 | 1996-06-24 | 高電圧演算増幅器の出力段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5708393A (ja) |
| EP (1) | EP0750393A3 (ja) |
| JP (1) | JPH0918252A (ja) |
| GB (1) | GB2302626B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11169366A (ja) * | 1997-12-15 | 1999-06-29 | Toshiba Corp | 超音波診断装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861909B1 (en) * | 2002-06-17 | 2005-03-01 | Sirenza Microdevices, Inc. | High voltage-wide band amplifier |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3887878A (en) * | 1974-03-04 | 1975-06-03 | Rca Corp | Transistor series amplifier |
| US3986132A (en) * | 1975-10-22 | 1976-10-12 | Rca Corporation | Series energized transistor amplifier |
| US4274016A (en) * | 1979-02-07 | 1981-06-16 | International Telephone And Telegraph Corporation | Voltage-to-current converter |
| US4492929A (en) * | 1983-05-13 | 1985-01-08 | Motorola, Inc. | Operational amplifier having enhanced gain through current feedback |
| EP0283593A1 (en) * | 1987-03-25 | 1988-09-28 | Océ-Nederland B.V. | Videoamplifier |
| US4961046A (en) * | 1988-08-19 | 1990-10-02 | U.S. Philips Corp. | Voltage-to-current converter |
| US4879523A (en) * | 1988-11-18 | 1989-11-07 | Harris Corporation | High accuracy, high impedance differential to single-ended current converter |
| US5285170A (en) * | 1992-11-30 | 1994-02-08 | Motorola, Inc. | Operational amplifier with all NPN transistor output stage |
| FR2709027B1 (fr) * | 1993-08-11 | 1995-10-20 | Liger Rene | Amplificateur détecteur pour système de veille. |
-
1995
- 1995-06-24 GB GB9512945A patent/GB2302626B/en not_active Expired - Fee Related
-
1996
- 1996-06-12 US US08/662,158 patent/US5708393A/en not_active Expired - Fee Related
- 1996-06-20 EP EP96109970A patent/EP0750393A3/en not_active Withdrawn
- 1996-06-24 JP JP8183962A patent/JPH0918252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11169366A (ja) * | 1997-12-15 | 1999-06-29 | Toshiba Corp | 超音波診断装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2302626A (en) | 1997-01-22 |
| GB2302626B (en) | 2000-05-03 |
| EP0750393A2 (en) | 1996-12-27 |
| GB9512945D0 (en) | 1995-08-30 |
| US5708393A (en) | 1998-01-13 |
| EP0750393A3 (en) | 1998-02-25 |
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