JPH0918248A - 高電圧演算増幅器 - Google Patents
高電圧演算増幅器Info
- Publication number
- JPH0918248A JPH0918248A JP8183964A JP18396496A JPH0918248A JP H0918248 A JPH0918248 A JP H0918248A JP 8183964 A JP8183964 A JP 8183964A JP 18396496 A JP18396496 A JP 18396496A JP H0918248 A JPH0918248 A JP H0918248A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- stage
- transistor
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
- H03F3/423—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 高電圧演算増幅器が提供される。
【解決手段】 高電圧演算増幅器は、差動電流出力を与
える低電圧の相互コンダクタンス段３で低電圧入力信号
を受信する。中間段５は、電圧バッファ段４を介して、
相互コンダクタンス段３の差動電流出力と結合された差
動電流入力を有し、差動入力信号を表す電圧を与える、
高電圧レベルではあるが電圧スイングは低い電圧出力を
生じる。インタフェース段９は、中間段５の電圧出力を
受け取るために結合され、中間段５の電圧出力を表す電
圧出力と電流出力を与える。出力ソーシング段６と出力
引き込み段７はそれぞれ、インタフェース段９の電圧出
力と電流出力を受け取り、差動入力信号を表す高電流を
生じる。出力ソーシング段６と出力引き込み段７の高電
流出力が結合して、出力端子８において高電圧出力信号
を生じる。
える低電圧の相互コンダクタンス段３で低電圧入力信号
を受信する。中間段５は、電圧バッファ段４を介して、
相互コンダクタンス段３の差動電流出力と結合された差
動電流入力を有し、差動入力信号を表す電圧を与える、
高電圧レベルではあるが電圧スイングは低い電圧出力を
生じる。インタフェース段９は、中間段５の電圧出力を
受け取るために結合され、中間段５の電圧出力を表す電
圧出力と電流出力を与える。出力ソーシング段６と出力
引き込み段７はそれぞれ、インタフェース段９の電圧出
力と電流出力を受け取り、差動入力信号を表す高電流を
生じる。出力ソーシング段６と出力引き込み段７の高電
流出力が結合して、出力端子８において高電圧出力信号
を生じる。
Description
【０００１】
【産業上の利用分野】本発明は高電圧演算増幅器に関
し、さらに詳しくは低電圧デバイスと低電圧入力信号の
みを利用して高電圧出力を生成し、電気的可変コンデン
サ（電圧制御コンデンサ）を駆動するのに適する高出力
電圧増幅器に関する。
し、さらに詳しくは低電圧デバイスと低電圧入力信号の
みを利用して高電圧出力を生成し、電気的可変コンデン
サ（電圧制御コンデンサ）を駆動するのに適する高出力
電圧増幅器に関する。
【０００２】
【従来の技術】高出力電圧増幅器を必要とする通常の用
途では、増幅器は、高電圧デバイスを利用して製造され
る。このため、低電圧プロセスで増幅器を製造しようと
すると困難が生じる。このような困難は、低電圧デバイ
スを利用するがそれを高電圧の外部個別部材と組み合わ
せることによって（コストが高くつく）、または浮動差
動電源デバイスを使用して高電圧駆動機能を達成するこ
とによって、克服してきた。米国特許第４，６９７，１
５５号では、低電圧縦続ＮＰＮダーリントン・トランジ
スタを利用する出力段を有する高電圧増幅器が開示され
ている。しかしながら、この増幅器は、数ボルトの高い
電圧スイングで飽和電圧を有し、このため振幅スイング
が減少した。
途では、増幅器は、高電圧デバイスを利用して製造され
る。このため、低電圧プロセスで増幅器を製造しようと
すると困難が生じる。このような困難は、低電圧デバイ
スを利用するがそれを高電圧の外部個別部材と組み合わ
せることによって（コストが高くつく）、または浮動差
動電源デバイスを使用して高電圧駆動機能を達成するこ
とによって、克服してきた。米国特許第４，６９７，１
５５号では、低電圧縦続ＮＰＮダーリントン・トランジ
スタを利用する出力段を有する高電圧増幅器が開示され
ている。しかしながら、この増幅器は、数ボルトの高い
電圧スイングで飽和電圧を有し、このため振幅スイング
が減少した。
【０００３】
【発明が解決しようとする課題】このため、これが可能
なことは証明されておらず、低電圧デバイスだけで形成
され、低い出力飽和を有する高出力電圧演算増幅器を提
供することが本発明の目的である。
なことは証明されておらず、低電圧デバイスだけで形成
され、低い出力飽和を有する高出力電圧演算増幅器を提
供することが本発明の目的である。
【０００４】
【課題を解決するための手段】したがって本発明は高電
圧演算増幅器を提供し、この増幅器は：低電圧差動入力
信号を受信する第１および第２入力端子；低電圧差動入
力信号に対応して高電圧出力信号を与える出力端子；第
１および第２入力端子とそれぞれ結合される第１および
第２入力と、差動電流出力を有する低電圧相互コンダク
タンス段；高電圧源入力と、高電圧レベルで低い差動電
圧を与える１対の差動出力を有する電圧源；前記電圧源
の前記差動出力対によって電力が供給される低電圧電流
差動増幅器によって構成され、相互コンダクタンス段の
差動電流出力と結合された差動電流入力と、低電圧差動
入力信号を表す電圧を与える、高電圧レベルであるが電
圧スイングは低い電圧出力を有する中間段；中間段の差
動電流入力と、相互コンダクタンス段の差動電流出力と
の間にあるバッファ段；中間段の電圧出力を受け取るた
めに結合され、中間段の電圧出力を表す電圧出力と、中
間段の電圧出力を表す電流出力を与える電流変換段への
電圧を与える電圧ホロワ段によって構成されるインタフ
ェース段；インタフェース段の電圧出力と結合された入
力と、出力端子と結合された出力を有し、低電圧差動入
力信号を表す高電流を生じる出力ソーシング段；およ
び、インタフェース段の電流出力と結合された入力と、
出力端子と結合された出力を有し、低電圧差動入力信号
を表す高電流を生じる出力引き込み段；によって構成さ
れ、出力ソーシング段と出力引き込み段の高電流出力が
結合して、出力端子において高電圧出力信号を生じる高
電圧演算増幅器。
圧演算増幅器を提供し、この増幅器は：低電圧差動入力
信号を受信する第１および第２入力端子；低電圧差動入
力信号に対応して高電圧出力信号を与える出力端子；第
１および第２入力端子とそれぞれ結合される第１および
第２入力と、差動電流出力を有する低電圧相互コンダク
タンス段；高電圧源入力と、高電圧レベルで低い差動電
圧を与える１対の差動出力を有する電圧源；前記電圧源
の前記差動出力対によって電力が供給される低電圧電流
差動増幅器によって構成され、相互コンダクタンス段の
差動電流出力と結合された差動電流入力と、低電圧差動
入力信号を表す電圧を与える、高電圧レベルであるが電
圧スイングは低い電圧出力を有する中間段；中間段の差
動電流入力と、相互コンダクタンス段の差動電流出力と
の間にあるバッファ段；中間段の電圧出力を受け取るた
めに結合され、中間段の電圧出力を表す電圧出力と、中
間段の電圧出力を表す電流出力を与える電流変換段への
電圧を与える電圧ホロワ段によって構成されるインタフ
ェース段；インタフェース段の電圧出力と結合された入
力と、出力端子と結合された出力を有し、低電圧差動入
力信号を表す高電流を生じる出力ソーシング段；およ
び、インタフェース段の電流出力と結合された入力と、
出力端子と結合された出力を有し、低電圧差動入力信号
を表す高電流を生じる出力引き込み段；によって構成さ
れ、出力ソーシング段と出力引き込み段の高電流出力が
結合して、出力端子において高電圧出力信号を生じる高
電圧演算増幅器。
【０００５】好適な実施例では、帰還コンデンサが、出
力端子とインタフェース段の入力との間に結合される。
出力ソーシング段は、複数の縦続ＰＮＰトランジスタ
と、各トランジスタに供給される電圧を制御するために
縦続ＰＮＰトランジスタに結合される制御回路によって
構成されるのが望ましい。出力引き込み段は，少なくと
も１個のＮＰＮトランジスタと、少なくとも１個の高電
圧トランジスタを有するカスコード回路によって構成さ
れるのが望ましい。
力端子とインタフェース段の入力との間に結合される。
出力ソーシング段は、複数の縦続ＰＮＰトランジスタ
と、各トランジスタに供給される電圧を制御するために
縦続ＰＮＰトランジスタに結合される制御回路によって
構成されるのが望ましい。出力引き込み段は，少なくと
も１個のＮＰＮトランジスタと、少なくとも１個の高電
圧トランジスタを有するカスコード回路によって構成さ
れるのが望ましい。
【０００６】バッファ段は、相互コンダクタンス段の差
動出力を形成する各出力のために、ＪＦＥＴなどの高電
圧トランジスタによって構成されるのが望ましい。また
バッファ段は、高電圧トランジスタのそれぞれとカスコ
ード構成で結合される１対の低電圧トランジスタを含む
のが望ましい。また高電圧トランジスタは、低電圧トラ
ンジスタのためのバイアス電圧を与えるために設けられ
るのが望ましい。
動出力を形成する各出力のために、ＪＦＥＴなどの高電
圧トランジスタによって構成されるのが望ましい。また
バッファ段は、高電圧トランジスタのそれぞれとカスコ
ード構成で結合される１対の低電圧トランジスタを含む
のが望ましい。また高電圧トランジスタは、低電圧トラ
ンジスタのためのバイアス電圧を与えるために設けられ
るのが望ましい。
【０００７】このため、増幅器内で利用されるデバイス
はすべて、低電圧プロセスで形成でき、増幅器は低い出
力飽和を有する。
はすべて、低電圧プロセスで形成でき、増幅器は低い出
力飽和を有する。
【０００８】
【実施例】このため図１に示すように、高出力電圧増幅
器の１実施例は、入力端子１，２から低いＤＣバイアス
を有する差動入力信号を受信するために結合された相互
コンダクタンス段３を含む。自動バイアス電圧バッファ
段４は、相互コンダクタンス段３と、中間電流制御電圧
源段５の間に結合され、その出力は、電圧制御インタフ
ェース段９と結合されて電流出力１４と電圧出力１５を
有する。電圧出力１５は、電流ソーシング段６の入力と
結合され、電流出力１４は、電流制御引き込み段７と結
合される。電流ソーシング段６の出力と電流制御引き込
み段７の出力は一緒になって、高出力電圧増幅器の出力
端子８と結合される。
器の１実施例は、入力端子１，２から低いＤＣバイアス
を有する差動入力信号を受信するために結合された相互
コンダクタンス段３を含む。自動バイアス電圧バッファ
段４は、相互コンダクタンス段３と、中間電流制御電圧
源段５の間に結合され、その出力は、電圧制御インタフ
ェース段９と結合されて電流出力１４と電圧出力１５を
有する。電圧出力１５は、電流ソーシング段６の入力と
結合され、電流出力１４は、電流制御引き込み段７と結
合される。電流ソーシング段６の出力と電流制御引き込
み段７の出力は一緒になって、高出力電圧増幅器の出力
端子８と結合される。
【０００９】低電圧源１２は、相互コンダクタンス段３
を形成する相互コンダクタンス増幅器１６に電力を供給
するのに用いられる。相互コンダクタンス増幅器１６の
出力は、バッファ段４の一部を形成するＮＰＮトランジ
スタ１７と結合され、ＮＰＮトランジスタ１７のベース
は分圧回路に結合され、この回路は、接地基準電位とＪ
ＦＥＴ２０との間に結合される抵抗器１８，１９によっ
て形成され、ＪＦＥＴ２０は、高電圧源１３から電力が
供給される。ＮＰＮトランジスタ１７はもう１つのＪＦ
ＥＴ２１と結合されて、中間段５の一部を形成するトラ
ンスインピーダンス（transimpedance）増幅器２２の負
の入力にバッファ段４の出力を与え、その正の入力は高
電圧源１３と結合される。トランスインピーダンス増幅
器２２は、高電圧源１３ともう１つの低電圧源１１から
電力が供給される。トランスインピーダンス増幅器２２
の出力は、中間段５の出力を形成し、ミラー・コンデン
サ１０を介して、出力端子８と結合されて安定性を与え
る。
を形成する相互コンダクタンス増幅器１６に電力を供給
するのに用いられる。相互コンダクタンス増幅器１６の
出力は、バッファ段４の一部を形成するＮＰＮトランジ
スタ１７と結合され、ＮＰＮトランジスタ１７のベース
は分圧回路に結合され、この回路は、接地基準電位とＪ
ＦＥＴ２０との間に結合される抵抗器１８，１９によっ
て形成され、ＪＦＥＴ２０は、高電圧源１３から電力が
供給される。ＮＰＮトランジスタ１７はもう１つのＪＦ
ＥＴ２１と結合されて、中間段５の一部を形成するトラ
ンスインピーダンス（transimpedance）増幅器２２の負
の入力にバッファ段４の出力を与え、その正の入力は高
電圧源１３と結合される。トランスインピーダンス増幅
器２２は、高電圧源１３ともう１つの低電圧源１１から
電力が供給される。トランスインピーダンス増幅器２２
の出力は、中間段５の出力を形成し、ミラー・コンデン
サ１０を介して、出力端子８と結合されて安定性を与え
る。
【００１０】中間段５の出力はまた、エミッタ・ホロワ
ＰＮＰトランジスタ２３のベースにおいてインタフェー
ス段９と結合され、そのエミッタは電流源２４と結合さ
れ、コレクタは低電圧源１１と結合される。トランジス
タ２３のエミッタは、もう１つのエミッタ・ホロワＰＮ
Ｐトランジスタ２５のベースを駆動するために結合さ
れ、トランジスタ２５のエミッタはインタフェース段９
の電圧出力１５を与える。抵抗器２８は、トランジスタ
２５のエミッタと結合されてこれを分極し、トランジス
タ２５のコレクタは、ツェナ・ダイオード３０を介して
接地基準電位と結合されて、その降伏を防ぐ。トランジ
スタ２３のエミッタはまた、もう１つのＰＮＰトランジ
スタ２６のエミッタと結合されて差動対を形成し、トラ
ンジスタ２６のベースは基準電圧源２９と結合され、コ
レクタは、ツエナ・ダイオード２７を介して、インタフ
ェース段９の電流出力１４を与える。
ＰＮＰトランジスタ２３のベースにおいてインタフェー
ス段９と結合され、そのエミッタは電流源２４と結合さ
れ、コレクタは低電圧源１１と結合される。トランジス
タ２３のエミッタは、もう１つのエミッタ・ホロワＰＮ
Ｐトランジスタ２５のベースを駆動するために結合さ
れ、トランジスタ２５のエミッタはインタフェース段９
の電圧出力１５を与える。抵抗器２８は、トランジスタ
２５のエミッタと結合されてこれを分極し、トランジス
タ２５のコレクタは、ツェナ・ダイオード３０を介して
接地基準電位と結合されて、その降伏を防ぐ。トランジ
スタ２３のエミッタはまた、もう１つのＰＮＰトランジ
スタ２６のエミッタと結合されて差動対を形成し、トラ
ンジスタ２６のベースは基準電圧源２９と結合され、コ
レクタは、ツエナ・ダイオード２７を介して、インタフ
ェース段９の電流出力１４を与える。
【００１１】インタフェース段９の電圧出力１５は、電
流ソーシング段６のソーシングＰＮＰトランジスタ３１
を制御するのに使用される。トランジスタ３１の出力
は、複合ＰＮＰデバイス３２（低電圧源１１から電力が
供給）に渡されて、ソーシング段６の出力を与える。こ
れについては、図２を参照して以下に詳述する。
流ソーシング段６のソーシングＰＮＰトランジスタ３１
を制御するのに使用される。トランジスタ３１の出力
は、複合ＰＮＰデバイス３２（低電圧源１１から電力が
供給）に渡されて、ソーシング段６の出力を与える。こ
れについては、図２を参照して以下に詳述する。
【００１２】インタフェース段９の電流出力１４は、引
き込み段７と結合され、そこで、ＮＰＮ共通エミッタ・
トランジスタ３３を制御し、抵抗器３４によって分極さ
れる。引き込みトランジスタ３３のエミッタは、接地基
準電位と結合され、一方そのコレクタは、ＮＰＮカスコ
ード・トランジスタ３５のエミッタと結合され、トラン
ジスタ３５のベースは、抵抗器３６を介して低電圧源１
２と結合される。トランジスタ３５のコレクタは、ＪＦ
ＥＴ３７のソースと結合され、そのドレインは、引き込
み段７の出力を与える。
き込み段７と結合され、そこで、ＮＰＮ共通エミッタ・
トランジスタ３３を制御し、抵抗器３４によって分極さ
れる。引き込みトランジスタ３３のエミッタは、接地基
準電位と結合され、一方そのコレクタは、ＮＰＮカスコ
ード・トランジスタ３５のエミッタと結合され、トラン
ジスタ３５のベースは、抵抗器３６を介して低電圧源１
２と結合される。トランジスタ３５のコレクタは、ＪＦ
ＥＴ３７のソースと結合され、そのドレインは、引き込
み段７の出力を与える。
【００１３】より詳細な実施例を図２に示し、ここで図
１と同一の素子には概ね図１と同じ参照番号を付ける。
この実施例では、差動入力信号１，２はそれぞれ、相互
コンダクタンス段３のトランジスタＱ５０，Ｑ５１のベ
ースと結合される。エミッタは共に、接地基準電位から
の電流源Ｉ1 と結合されて差動対を形成し、差動対は、
入力端子１，２間に見られる電圧を、トランジスタＱ５
０，Ｑ５１のコレクタにおいて、中間差動電流に変換す
る。この差動電流は、ＰＮＰカスコード・トランジスタ
Ｑ５２，Ｑ５３のエミッタを駆動し、そのベースは基準
電圧源４０と結合され、そのコレクタは差動出力電流を
与える。この差動電流は、ＮＰＮトランジスタ対Ｑ５
４，Ｑ５６とＱ５５，Ｑ５７によって構成される２つの
ＮＰＮ電流ミラーを駆動する。トランジスタＱ５６，Ｑ
５７のコレクタの電流は、相互コンダクタンス段３の差
動出力電流を与える。この段全体は、低電圧源１２から
の電流源Ｉ2 ，Ｉ3 によって供給される。
１と同一の素子には概ね図１と同じ参照番号を付ける。
この実施例では、差動入力信号１，２はそれぞれ、相互
コンダクタンス段３のトランジスタＱ５０，Ｑ５１のベ
ースと結合される。エミッタは共に、接地基準電位から
の電流源Ｉ1 と結合されて差動対を形成し、差動対は、
入力端子１，２間に見られる電圧を、トランジスタＱ５
０，Ｑ５１のコレクタにおいて、中間差動電流に変換す
る。この差動電流は、ＰＮＰカスコード・トランジスタ
Ｑ５２，Ｑ５３のエミッタを駆動し、そのベースは基準
電圧源４０と結合され、そのコレクタは差動出力電流を
与える。この差動電流は、ＮＰＮトランジスタ対Ｑ５
４，Ｑ５６とＱ５５，Ｑ５７によって構成される２つの
ＮＰＮ電流ミラーを駆動する。トランジスタＱ５６，Ｑ
５７のコレクタの電流は、相互コンダクタンス段３の差
動出力電流を与える。この段全体は、低電圧源１２から
の電流源Ｉ2 ，Ｉ3 によって供給される。
【００１４】相互コンダクタンス段３からの差動出力電
流は、バッファ段４のＮＰＮカスコード・トランジスタ
Ｑ４５，Ｑ４６の個々のエミッタと結合される。トラン
ジスタＱ４５，Ｑ４６のコレクタはそれぞれ、２つのカ
スコードＪＦＥＴトランジスタＱ４７，Ｑ４８のソース
と結合され、Ｑ４７，Ｑ４８のベースは接地される。ト
ランジスタＱ４５，Ｑ４６のベースは、抵抗器Ｒ９，Ｒ
１０間の中央ノードに接続されて、等分圧回路を形成
し、その一方の端は接地基準電位と接続され、もう一方
の端はＪＦＥＴ Ｑ４９のソースと接続される。ＪＦＥ
Ｔ Ｑ４９のドレインは、高電圧源１３と結合され、そ
のゲートは接地される。このため、抵抗分割回路は、Ｊ
ＦＥＴソースによって駆動される。トランジスタＱ４
５，Ｑ４６のベースはこのため、ソース- ゲート電圧
（ＶSG）の半分の値が見られ、一方そのコレクタには、
電圧ＶSG全部が見られる。したがって、電圧ＶSGの値の
半分が、トランジスタＱ４５，Ｑ４６のコレクタとベー
スの間に現れる。このバッファ段は、自動バイアス・バ
ファ段とも称することができる。なぜなら、電圧Ｖ
SGが、相互コンダクタンス段３の出力トランジスタＱ５
６，Ｑ５７と、バッファ段４の入力トランジスタＱ４
５，Ｑ４６との間に等しく分配されるからである。バッ
ファ段４の差動出力電流は、ＪＦＥＴ Ｑ４７，Ｑ４８
のドレインで採られ、これらは、相互コンダクタンス段
と中間段５の間の電圧バッファを構成する。
流は、バッファ段４のＮＰＮカスコード・トランジスタ
Ｑ４５，Ｑ４６の個々のエミッタと結合される。トラン
ジスタＱ４５，Ｑ４６のコレクタはそれぞれ、２つのカ
スコードＪＦＥＴトランジスタＱ４７，Ｑ４８のソース
と結合され、Ｑ４７，Ｑ４８のベースは接地される。ト
ランジスタＱ４５，Ｑ４６のベースは、抵抗器Ｒ９，Ｒ
１０間の中央ノードに接続されて、等分圧回路を形成
し、その一方の端は接地基準電位と接続され、もう一方
の端はＪＦＥＴ Ｑ４９のソースと接続される。ＪＦＥ
Ｔ Ｑ４９のドレインは、高電圧源１３と結合され、そ
のゲートは接地される。このため、抵抗分割回路は、Ｊ
ＦＥＴソースによって駆動される。トランジスタＱ４
５，Ｑ４６のベースはこのため、ソース- ゲート電圧
（ＶSG）の半分の値が見られ、一方そのコレクタには、
電圧ＶSG全部が見られる。したがって、電圧ＶSGの値の
半分が、トランジスタＱ４５，Ｑ４６のコレクタとベー
スの間に現れる。このバッファ段は、自動バイアス・バ
ファ段とも称することができる。なぜなら、電圧Ｖ
SGが、相互コンダクタンス段３の出力トランジスタＱ５
６，Ｑ５７と、バッファ段４の入力トランジスタＱ４
５，Ｑ４６との間に等しく分配されるからである。バッ
ファ段４の差動出力電流は、ＪＦＥＴ Ｑ４７，Ｑ４８
のドレインで採られ、これらは、相互コンダクタンス段
と中間段５の間の電圧バッファを構成する。
【００１５】ＪＦＥＴの電圧ＶSGはよく定義されていな
いが、このケースでは、電圧ＶSGの最大許容値は、ＮＰ
Ｎコレクタ- エミッタ降伏電圧ＶCEの２倍を超えない。
電圧ＶSGが高い場合、より多くのＮＰＮトランジスタを
使用できる。したがって、分圧器回路内の抵抗器の数は
適切に選択しなければならない。
いが、このケースでは、電圧ＶSGの最大許容値は、ＮＰ
Ｎコレクタ- エミッタ降伏電圧ＶCEの２倍を超えない。
電圧ＶSGが高い場合、より多くのＮＰＮトランジスタを
使用できる。したがって、分圧器回路内の抵抗器の数は
適切に選択しなければならない。
【００１６】高電圧源１３は電源４１の一部を形成し、
電源４１はまた、低電圧源１１を含んで、差動基準電圧
を与える。後者の正端子は、高電圧源１３の正ノードと
接続され、その負端子は、中間段５，インタフェース段
９，およびソーシング段６の負の基準レールとして使用
される。
電源４１はまた、低電圧源１１を含んで、差動基準電圧
を与える。後者の正端子は、高電圧源１３の正ノードと
接続され、その負端子は、中間段５，インタフェース段
９，およびソーシング段６の負の基準レールとして使用
される。
【００１７】中間段５は、ウィルソン・ミラーと、エミ
ッタ- ホロワ段によって構成される。バッファ段４のＪ
ＦＥＴ Ｑ４７のドレインからの出力電流は、ＰＮＰト
ランジスタＱ３４のベース、すなわちウィルソン・ミラ
ーの入力と結合される。ウィルソン・ミラーは、ＰＮＰ
トランジスタＱ３４のエミッタとベースの間に、ＰＮＰ
電流ミラー（トランジスタＱ３５，Ｑ３６，Ｑ３７によ
って形成）を接続することによって形成される。トラン
ジスタＱ３７によって形成されるＰＮＰダイオードは、
ＰＮＰトランジスタＱ３５，Ｑ３６のエミッタ- コレク
タ電圧の平衡をとるために設けられる。ウィルソン・ミ
ラーの出力、すなわちトランジスタＱ３４のコレクタ
は、ＪＦＥＴ Ｑ４８のドレインと結合される。トラン
ジスタＱ４１からＱ４４は、ＰＮＰトランジスタＱ３４
のコレクタを、降伏電圧未満の値にクランプするのに使
用されて、降伏しないように防ぐ。トランジスタＱ４２
のエミッタと直列に接続されたＮＰＮダイオードＱ４１
の実現、およびトランジスタＱ４２のコレクタと直列に
接続されたＮＰＮダイオードＱ４３，Ｑ４４の実現は、
トランジスタＱ４２を降伏から保護する。
ッタ- ホロワ段によって構成される。バッファ段４のＪ
ＦＥＴ Ｑ４７のドレインからの出力電流は、ＰＮＰト
ランジスタＱ３４のベース、すなわちウィルソン・ミラ
ーの入力と結合される。ウィルソン・ミラーは、ＰＮＰ
トランジスタＱ３４のエミッタとベースの間に、ＰＮＰ
電流ミラー（トランジスタＱ３５，Ｑ３６，Ｑ３７によ
って形成）を接続することによって形成される。トラン
ジスタＱ３７によって形成されるＰＮＰダイオードは、
ＰＮＰトランジスタＱ３５，Ｑ３６のエミッタ- コレク
タ電圧の平衡をとるために設けられる。ウィルソン・ミ
ラーの出力、すなわちトランジスタＱ３４のコレクタ
は、ＪＦＥＴ Ｑ４８のドレインと結合される。トラン
ジスタＱ４１からＱ４４は、ＰＮＰトランジスタＱ３４
のコレクタを、降伏電圧未満の値にクランプするのに使
用されて、降伏しないように防ぐ。トランジスタＱ４２
のエミッタと直列に接続されたＮＰＮダイオードＱ４１
の実現、およびトランジスタＱ４２のコレクタと直列に
接続されたＮＰＮダイオードＱ４３，Ｑ４４の実現は、
トランジスタＱ４２を降伏から保護する。
【００１８】トランジスタＱ３４のコレクタとＪＦＥＴ
Ｑ４８のドレインからくる２つの電流が結合して、シ
ングル・エンド出力電流Ｉを生じる。この出力電流Ｉ
は、エミッタ・ホロワＮＰＮトランジスタＱ３８のベー
スを駆動し、そのエミッタは、ＮＰＮトランジスタＱ３
９のコレクタから引き込む電流源によって電流が供給さ
れる。トランジスタＱ３９のベースは、ＮＰＮダイオー
ドＱ４０の陽極と接続され、Ｑ３９のエミッタはダイオ
ードＱ４０の陰極と共に、第２低電圧源１１の負端子と
接続される。高電圧源１３から供給され、ダイオードＱ
４０の陽極に与えられる電流源Ｉ4 は、ＮＰＮ電流源ト
ランジスタＱ３９，Ｑ２５によってミラー（mirror）さ
れる。
Ｑ４８のドレインからくる２つの電流が結合して、シ
ングル・エンド出力電流Ｉを生じる。この出力電流Ｉ
は、エミッタ・ホロワＮＰＮトランジスタＱ３８のベー
スを駆動し、そのエミッタは、ＮＰＮトランジスタＱ３
９のコレクタから引き込む電流源によって電流が供給さ
れる。トランジスタＱ３９のベースは、ＮＰＮダイオー
ドＱ４０の陽極と接続され、Ｑ３９のエミッタはダイオ
ードＱ４０の陰極と共に、第２低電圧源１１の負端子と
接続される。高電圧源１３から供給され、ダイオードＱ
４０の陽極に与えられる電流源Ｉ4 は、ＮＰＮ電流源ト
ランジスタＱ３９，Ｑ２５によってミラー（mirror）さ
れる。
【００１９】中間段５の出力端子４７は、トランジスタ
Ｑ３８のエミッタのところで採られる。ＮＰＮトランジ
スタＱ３８のエミッタは、インタフェース段９の一部を
形成するＰＮＰトランジスタＱ１７のベースと結合され
る。トランジスタＱ１７は、高電圧源１３からの電流源
Ｉ5 から電流が供給されるエミッタ・ホロワとして機能
し、そのコレクタと低電圧源１1 の負端子との間に接続
された限流抵抗器Ｒ８を有する。トランジスタＱ１７の
エミッタは、もう一つのＰＮＰエミッタ・ホロワ・トラ
ンジスタＱ１９のベースを駆動し、Ｑ１９は、ソーシン
グ段６の一部を形成するＰＮＰ出力トランジスタＱ１
（図１のソーシング・トランジスタ３１と等しい）のベ
ースを駆動する。このインタフェース段９で使用される
２つの縦続エミッタ・ホロワＱ１７，Ｑ１９の目的は、
ＰＮＰ出力ソーシング・トランジスタＱ１の電圧制御を
行うことである。この方式の利点は、安定性を得る便利
な方法を提供することである。抵抗器Ｒ７は、トランジ
スタＱ１のエミッタとベースの間で分路され、ＰＮＰト
ランジスタＱ１９を分極するのに使用される。
Ｑ３８のエミッタのところで採られる。ＮＰＮトランジ
スタＱ３８のエミッタは、インタフェース段９の一部を
形成するＰＮＰトランジスタＱ１７のベースと結合され
る。トランジスタＱ１７は、高電圧源１３からの電流源
Ｉ5 から電流が供給されるエミッタ・ホロワとして機能
し、そのコレクタと低電圧源１1 の負端子との間に接続
された限流抵抗器Ｒ８を有する。トランジスタＱ１７の
エミッタは、もう一つのＰＮＰエミッタ・ホロワ・トラ
ンジスタＱ１９のベースを駆動し、Ｑ１９は、ソーシン
グ段６の一部を形成するＰＮＰ出力トランジスタＱ１
（図１のソーシング・トランジスタ３１と等しい）のベ
ースを駆動する。このインタフェース段９で使用される
２つの縦続エミッタ・ホロワＱ１７，Ｑ１９の目的は、
ＰＮＰ出力ソーシング・トランジスタＱ１の電圧制御を
行うことである。この方式の利点は、安定性を得る便利
な方法を提供することである。抵抗器Ｒ７は、トランジ
スタＱ１のエミッタとベースの間で分路され、ＰＮＰト
ランジスタＱ１９を分極するのに使用される。
【００２０】ＰＮＰトランジスタＱ１７はまた、ＰＮＰ
トランジスタＱ１８と共に差動対を形成し、Ｑ１８のベ
ースは、ＰＮＰトランジスタＱ２０のエミッタと結合さ
れて、基準電圧を有する。この基準電圧は、ＰＮＰトラ
ンジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４によ
って与えられ、ＮＰＮトランジスタＱ２５のコレクタか
ら、電流シンクによって供給される。ＰＮＰトランジス
タＱ１８，Ｑ１９の各コレクタはそれぞれ、４個のツェ
ナ・ダイオード（ツェナ構成で配線されたＮＰＮトラン
ジスタでも可能）Ｑ２６，Ｑ２８，Ｑ３０，Ｑ３２とＱ
２７，Ｑ２９，Ｑ３１，Ｑ３３を介してそれぞれ接地に
結合され、トランジスタＱ１８，Ｑ１９の降伏を防止す
る。使用されるツェナ・ダイオードの数は、高電圧源１
３の値、およびＰＮＰトランジスタＱ１８，Ｑ１９のエ
ミッタ- ホロワ降伏電圧に依存する。トランジスタＱ１
８のコレクタの電流は、ＰＮＰトランジスタＱ１９のコ
レクタ電流と反対の符号を有し、引き込み段の一部を形
成する引き込みＮＰＮトランジスタＱ１４（図１のトラ
ンジスタ３３に等しい）を駆動するのに使用される。
トランジスタＱ１８と共に差動対を形成し、Ｑ１８のベ
ースは、ＰＮＰトランジスタＱ２０のエミッタと結合さ
れて、基準電圧を有する。この基準電圧は、ＰＮＰトラ
ンジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４によ
って与えられ、ＮＰＮトランジスタＱ２５のコレクタか
ら、電流シンクによって供給される。ＰＮＰトランジス
タＱ１８，Ｑ１９の各コレクタはそれぞれ、４個のツェ
ナ・ダイオード（ツェナ構成で配線されたＮＰＮトラン
ジスタでも可能）Ｑ２６，Ｑ２８，Ｑ３０，Ｑ３２とＱ
２７，Ｑ２９，Ｑ３１，Ｑ３３を介してそれぞれ接地に
結合され、トランジスタＱ１８，Ｑ１９の降伏を防止す
る。使用されるツェナ・ダイオードの数は、高電圧源１
３の値、およびＰＮＰトランジスタＱ１８，Ｑ１９のエ
ミッタ- ホロワ降伏電圧に依存する。トランジスタＱ１
８のコレクタの電流は、ＰＮＰトランジスタＱ１９のコ
レクタ電流と反対の符号を有し、引き込み段の一部を形
成する引き込みＮＰＮトランジスタＱ１４（図１のトラ
ンジスタ３３に等しい）を駆動するのに使用される。
【００２１】中間段５は、インタフェース段９と共に、
米国特許第５，０２１，７４６号に記載された内容と似
通っている。
米国特許第５，０２１，７４６号に記載された内容と似
通っている。
【００２２】ＰＮＰトランジスタＱ１８のコレクタから
の電流は、ツェナ・ダイオードＱ２６，Ｑ２８，Ｑ３
０，Ｑ３２を介して渡されて、ＮＰＮ出力引き込みトラ
ンジスタＱ１４のベースにおいて電流制御引き込み段７
に達する。Ｑ１４は、共通エミッタ構成で接続される。
抵抗器Ｒ０（図１の抵抗器Ｒ３４に等しい）は、トラン
ジスタＱ１８を分極するのに使用される。トランジスタ
Ｑ１４のエミッタは接地され、一方、そのコレクタは、
ＮＰＮカスコード・トランジスタＱ１５のエミッタと結
合される。トランジスタＱ１５のベースは、抵抗器Ｒ６
を介して低電圧源１２と結合され、Ｒ６は、ＮＰＮトラ
ンジスタＱ１５を飽和状態にできる。トランジスタＱ１
５のコレクタは、ＪＦＥＴ Ｑ１６のソースと接続さ
れ、そのドレインは出力端子８と結合される。ＪＦＥＴ
Ｑ１６は電圧バッファとして機能する。
の電流は、ツェナ・ダイオードＱ２６，Ｑ２８，Ｑ３
０，Ｑ３２を介して渡されて、ＮＰＮ出力引き込みトラ
ンジスタＱ１４のベースにおいて電流制御引き込み段７
に達する。Ｑ１４は、共通エミッタ構成で接続される。
抵抗器Ｒ０（図１の抵抗器Ｒ３４に等しい）は、トラン
ジスタＱ１８を分極するのに使用される。トランジスタ
Ｑ１４のエミッタは接地され、一方、そのコレクタは、
ＮＰＮカスコード・トランジスタＱ１５のエミッタと結
合される。トランジスタＱ１５のベースは、抵抗器Ｒ６
を介して低電圧源１２と結合され、Ｒ６は、ＮＰＮトラ
ンジスタＱ１５を飽和状態にできる。トランジスタＱ１
５のコレクタは、ＪＦＥＴ Ｑ１６のソースと接続さ
れ、そのドレインは出力端子８と結合される。ＪＦＥＴ
Ｑ１６は電圧バッファとして機能する。
【００２３】インタフェース段９のＰＮＰトランジスタ
Ｑ１９のエミッタからの低インピーダンス電圧は、ＰＮ
Ｐ出力ソーシング・トランジスタＱ１のベースに印加さ
れる。このトランジスタは、相互コンダクタンス増幅器
として機能し、そのコレクタにおいて電流Ｉ6 を生じ
る。電流Ｉ6 はＰＮＰトランジスタＱ２のエミッタに流
れ込み、Ｑ２のコレクタはもう１つのＰＮＰトランジス
タＱ３のエミッタと接続される。このようにして、トラ
ンジスタＱ２，Ｑ３は共に、電流Ｉ6 を出力端子８に渡
して、電流Ｉ0 にする。電流Ｉ0 は、電流を負荷にソー
シングして、これにより、接地基準に照らして電圧Ｖ0
を生じる。
Ｑ１９のエミッタからの低インピーダンス電圧は、ＰＮ
Ｐ出力ソーシング・トランジスタＱ１のベースに印加さ
れる。このトランジスタは、相互コンダクタンス増幅器
として機能し、そのコレクタにおいて電流Ｉ6 を生じ
る。電流Ｉ6 はＰＮＰトランジスタＱ２のエミッタに流
れ込み、Ｑ２のコレクタはもう１つのＰＮＰトランジス
タＱ３のエミッタと接続される。このようにして、トラ
ンジスタＱ２，Ｑ３は共に、電流Ｉ6 を出力端子８に渡
して、電流Ｉ0 にする。電流Ｉ0 は、電流を負荷にソー
シングして、これにより、接地基準に照らして電圧Ｖ0
を生じる。
【００２４】ダイオードＱ４（ダイオード・モードで構
成されるＰＮＰトランジスタ）の陰極は出力端子８と接
続され、その陽極は、３つの等価な抵抗器Ｒ１，Ｒ２，
Ｒ３で形成される分圧回路の一方の端に接続される。分
圧回路のもう一方の端４１は、３個の縦続ダイオードＱ
５，Ｑ６，Ｑ７（ダイオード・モードで構成されるＮＰ
Ｎトランジスタ）を介して、高電圧源１３に接続され
る。そのため、３つの抵抗器の両端の電圧降下は下式に
等しい。
成されるＰＮＰトランジスタ）の陰極は出力端子８と接
続され、その陽極は、３つの等価な抵抗器Ｒ１，Ｒ２，
Ｒ３で形成される分圧回路の一方の端に接続される。分
圧回路のもう一方の端４１は、３個の縦続ダイオードＱ
５，Ｑ６，Ｑ７（ダイオード・モードで構成されるＮＰ
Ｎトランジスタ）を介して、高電圧源１３に接続され
る。そのため、３つの抵抗器の両端の電圧降下は下式に
等しい。
【００２５】（ＶCC−Ｖ0 −４ＶBE）/ ３ ここでＶCCは、高電圧源１３からの電源電圧、Ｖ0 は出
力電圧、ＶBEはダイオードのベース- エミッタ間の電圧
降下を差す。
力電圧、ＶBEはダイオードのベース- エミッタ間の電圧
降下を差す。
【００２６】図３は、回路内の各種ノードの電圧を示
す。具体的には、曲線５１は、高電圧源１３からの電源
電圧ＶCCを表し、曲線５２は、入力端子１，２の電圧の
差を表し、曲線５３は出力電圧Ｖ0 を表す。曲線５４，
５５は、分圧回路のノード４２，４３それぞれにおける
電圧を表す。曲線５６，５７は、トランジスタＱ１とＱ
２の間のノード４４における電圧、トランジスタＱ２と
Ｑ３の間にあるノード４５における電圧をそれぞれ表
し、曲線５９は、中間段５の出力端子４７における電圧
を表す。
す。具体的には、曲線５１は、高電圧源１３からの電源
電圧ＶCCを表し、曲線５２は、入力端子１，２の電圧の
差を表し、曲線５３は出力電圧Ｖ0 を表す。曲線５４，
５５は、分圧回路のノード４２，４３それぞれにおける
電圧を表す。曲線５６，５７は、トランジスタＱ１とＱ
２の間のノード４４における電圧、トランジスタＱ２と
Ｑ３の間にあるノード４５における電圧をそれぞれ表
し、曲線５９は、中間段５の出力端子４７における電圧
を表す。
【００２７】分圧回路の２つの中央ノード４２，４３は
それぞれ、ＰＮＰトランジスタＱ８，Ｑ９のベースに接
続される。トランジスタＱ８のエミッタは、トランジス
タＱ１０のベースと結合されてダーリントン・トランジ
スタ対を形成する。同様に、トランジスタＱ９，Ｑ１１
はもう１つのダーリントン・トランジスタ対を形成し、
これは、それぞれのエミッタをトランジスタＱ８，Ｑ１
０のコレクタと接続することによって、前記のＰＮＰダ
ーリントン・トランジスタ対に対し縦に接続される。こ
れらの縦続ＰＮＰダーリントン対の出力は、トランジス
タＱ１０，Ｑ１１のエミッタで採られ、ＰＮＰトランジ
スタＱ２，Ｑ３のベースを駆動する。トランジスタＱ
９，Ｑ１１の残りのコレクタは、ＰＮＰダイオードＱ４
の陽極と接続されてループを完成する。抵抗器Ｒ４，Ｒ
５は、トランジスタＱ１０，Ｑ２のエミッタ・ベース接
合にそれぞれ接続され、縦続ダーリントン・トランジス
タ対を分極するのに使用される。このため、抵抗器Ｒ
３，Ｒ２，Ｒ１の両端の電圧降下はそれぞれ、ＰＮＰト
ランジスタＱ１，Ｑ２，Ｑ３に渡される。このように、
各ＰＮＰのエミッタからコレクタまでに見られる電圧は
下式に等しい。
それぞれ、ＰＮＰトランジスタＱ８，Ｑ９のベースに接
続される。トランジスタＱ８のエミッタは、トランジス
タＱ１０のベースと結合されてダーリントン・トランジ
スタ対を形成する。同様に、トランジスタＱ９，Ｑ１１
はもう１つのダーリントン・トランジスタ対を形成し、
これは、それぞれのエミッタをトランジスタＱ８，Ｑ１
０のコレクタと接続することによって、前記のＰＮＰダ
ーリントン・トランジスタ対に対し縦に接続される。こ
れらの縦続ＰＮＰダーリントン対の出力は、トランジス
タＱ１０，Ｑ１１のエミッタで採られ、ＰＮＰトランジ
スタＱ２，Ｑ３のベースを駆動する。トランジスタＱ
９，Ｑ１１の残りのコレクタは、ＰＮＰダイオードＱ４
の陽極と接続されてループを完成する。抵抗器Ｒ４，Ｒ
５は、トランジスタＱ１０，Ｑ２のエミッタ・ベース接
合にそれぞれ接続され、縦続ダーリントン・トランジス
タ対を分極するのに使用される。このため、抵抗器Ｒ
３，Ｒ２，Ｒ１の両端の電圧降下はそれぞれ、ＰＮＰト
ランジスタＱ１，Ｑ２，Ｑ３に渡される。このように、
各ＰＮＰのエミッタからコレクタまでに見られる電圧は
下式に等しい。
【００２８】（ＶCC−Ｖ0 −４ＶB ）/ ３ Ｖ0 がゼロに等しいとき、降下は（ＶCC−４ＶBE）/ ３
の最大値に達する。このため、そのような回路ではＰＮ
Ｐエミッタ・コレクタ降伏電圧の約３倍に対処できる。
無論、より多数のＰＮＰトランジスタを選択して、電圧
容量を拡大することもできる。この実施例では、３とい
う数が選択されて、ＰＮＰダーリントン・トランジスタ
対の内部安定性を確保する。縦続ダーリントンＰＮＰト
ランジスタＱ８からＱ１１は、電流を負荷まで増加させ
るのに使用される。
の最大値に達する。このため、そのような回路ではＰＮ
Ｐエミッタ・コレクタ降伏電圧の約３倍に対処できる。
無論、より多数のＰＮＰトランジスタを選択して、電圧
容量を拡大することもできる。この実施例では、３とい
う数が選択されて、ＰＮＰダーリントン・トランジスタ
対の内部安定性を確保する。縦続ダーリントンＰＮＰト
ランジスタＱ８からＱ１１は、電流を負荷まで増加させ
るのに使用される。
【００２９】デバイスＱ５からＱ１１とＲ１からＲ５と
が一緒になって制御回路を形成し、その入力は、ＰＮＰ
ダイオードＱ４の陽極で採られる。このような回路は、
ＶCCと出力端子８との間に大きな電圧降下を有する。こ
のような状態は望ましくないため、クランプ回路が、こ
の問題を排除するために実現される。このクランプ回路
は、ＰＮＰトランジスタＱ１３とＰＮＰダイオードＱ１
２によって構成され、後者の陰極は前者のエミッタと接
続される。トランジスタＱ１３のベースはついで、低電
圧源１１を介して高電圧源１３と結合され、そのコレク
タは、３個のツェナ・ダイオードＱ２９，Ｑ３１，Ｑ３
３を介して接地される。
が一緒になって制御回路を形成し、その入力は、ＰＮＰ
ダイオードＱ４の陽極で採られる。このような回路は、
ＶCCと出力端子８との間に大きな電圧降下を有する。こ
のような状態は望ましくないため、クランプ回路が、こ
の問題を排除するために実現される。このクランプ回路
は、ＰＮＰトランジスタＱ１３とＰＮＰダイオードＱ１
２によって構成され、後者の陰極は前者のエミッタと接
続される。トランジスタＱ１３のベースはついで、低電
圧源１１を介して高電圧源１３と結合され、そのコレク
タは、３個のツェナ・ダイオードＱ２９，Ｑ３１，Ｑ３
３を介して接地される。
【００３０】図３に示すように、出力電圧Ｖ0 が、（Ｖ
CC−ＶREF ＋ＶBE）に等しいしきい電圧ＶTHを超えて上
昇すると、クランプ回路３８は、ダイオードＱ４の陽極
を（ＶTH＋ＶBE）に固定するように動作して、ついでこ
れをオフにし、出力端子８を制御回路から切り離す。こ
れにより出力端子８が解放され、ここで電圧は、ＰＮＰ
トランジスタＱ３が飽和に達するまで上昇し始める。図
３の曲線５８は、ダイオードＱ４の陽極にあるノード４
６の電圧を表す。しきい電圧ＶTHは、ＰＮＰトランジス
タＱ１が飽和し始めるときに、図３に示すように、線５
０と５８の間でクランプ機能が作動し始めるように選択
される。これはＶTHの最適値であるが、ＶTHは、１００
ｍＶ低くして、トランジスタＱ４のオフ状態を確保しな
ければならない。トランジスタＱ２のエミッタとコレク
タの間の電圧は、トランジスタＱ１の飽和電圧ＶSAT に
Ｒ２．ＩB をプラスしたものに等しく、ここでＲ２は抵
抗器Ｒ２の抵抗値であり、ＩB はＱ８のベース電流であ
る。出力電圧降下の合計値は下式に等しい。
CC−ＶREF ＋ＶBE）に等しいしきい電圧ＶTHを超えて上
昇すると、クランプ回路３８は、ダイオードＱ４の陽極
を（ＶTH＋ＶBE）に固定するように動作して、ついでこ
れをオフにし、出力端子８を制御回路から切り離す。こ
れにより出力端子８が解放され、ここで電圧は、ＰＮＰ
トランジスタＱ３が飽和に達するまで上昇し始める。図
３の曲線５８は、ダイオードＱ４の陽極にあるノード４
６の電圧を表す。しきい電圧ＶTHは、ＰＮＰトランジス
タＱ１が飽和し始めるときに、図３に示すように、線５
０と５８の間でクランプ機能が作動し始めるように選択
される。これはＶTHの最適値であるが、ＶTHは、１００
ｍＶ低くして、トランジスタＱ４のオフ状態を確保しな
ければならない。トランジスタＱ２のエミッタとコレク
タの間の電圧は、トランジスタＱ１の飽和電圧ＶSAT に
Ｒ２．ＩB をプラスしたものに等しく、ここでＲ２は抵
抗器Ｒ２の抵抗値であり、ＩB はＱ８のベース電流であ
る。出力電圧降下の合計値は下式に等しい。
【００３１】３ＶSAT ＋Ｒ２．ＩB 増幅器の出力ブランチ（トランジスタＱ１，Ｑ２，Ｑ
３，Ｑ１４，Ｑ１５とＪＦＥＴ Ｑ１６によって構成）
のバイアス電流は、トランジスタＱ２１，Ｑ２２，Ｑ２
３とＱ１８，Ｑ１９，Ｑ１の接合電圧間が等しいことに
よって制御される。また、全体的な安定性を補償するた
め、ミラー・コンデンサ１０は、出力端子８と、中間段
のＮＰＮトランジスタＱ３８のベースとの間に結合され
て、増幅器の周波数位相ずれを補償する。
３，Ｑ１４，Ｑ１５とＪＦＥＴ Ｑ１６によって構成）
のバイアス電流は、トランジスタＱ２１，Ｑ２２，Ｑ２
３とＱ１８，Ｑ１９，Ｑ１の接合電圧間が等しいことに
よって制御される。また、全体的な安定性を補償するた
め、ミラー・コンデンサ１０は、出力端子８と、中間段
のＮＰＮトランジスタＱ３８のベースとの間に結合され
て、増幅器の周波数位相ずれを補償する。
【００３２】本発明の具体的実施例は２つのみが詳述さ
れているが、本発明の範囲から逸脱することなく、当業
者には各種の変形および改良が可能であることが理解さ
れよう。
れているが、本発明の範囲から逸脱することなく、当業
者には各種の変形および改良が可能であることが理解さ
れよう。
【図面の簡単な説明】
【図１】 本発明による高電圧増幅器の第１実施例の回
路図を示す。
路図を示す。
【図２】 本発明の第２実施例による増幅器のより詳細
な回路図を示す。
な回路図を示す。
【図３】 図２の増幅器における各種ノードの電圧レベ
ルを示す。
ルを示す。
１，２ 入力端子 ３ 相互コンダクタンス段 ４ 自動バイアス電圧バッファ段 ５ 中間電流制御電圧源段 ６ 電流ソーシング段 ７ 電流制御引き込み段 ８ 出力端子 ９ 電圧制御インタフェース段 １０ ミラー・コンデンサ １１，１２ 低電圧源 １３ 高電圧源 １４ 電流出力 １５ 電圧出力 １６ 相互コンダクタンス増幅器 １７ ＮＰＮトランジスタ １８，１９ 抵抗器 ２０，２１ ＪＦＥＴ ２２ トランスインピーダンス増幅器 ２３，２５ エミッタ・ホロワＰＮＰトランジスタ ２４ 電流源 ２６ ＰＮＰトランジスタ ２７，３０ ツエナ・ダイオード ２８ 抵抗器 ２９ 基準電圧源 ３１ ソーシングＰＮＰトランジスタ ３２ 複合ＰＮＰデバイス ３３ ＮＰＮ共通エミッタ・トランジスタ ３４，３６ 抵抗器 ３５ ＮＰＮカスコード・トランジスタ ３７ ＪＦＥＴ ３８ クランプ回路 ４０ 基準電圧源 ４１ 電源 ４２，４３ 分圧回路の中央ノード ４４，４５，４６ ノード ４７ 出力端子 ５０，５８ 線 ５１ 電源電圧ＶCC ５２ 入力端子１，２の電圧の差 ５３ 出力電圧Ｖ0 ５４ 分圧回路のノード４２の電圧 ５５ 分圧回路のノード４３の電圧 ５６ ノード４４の電圧 ５７ ノード４５の電圧 ５８ ノード４６の電圧 ５９ 出力端子４７の電圧 図２ Ｑ１ ＰＮＰ出力ソーシング・トランジスタ Ｑ２，Ｑ３ ＰＮＰトランジスタ Ｑ４ ＰＮＰダイオード Ｑ５，Ｑ６，Ｑ７ 縦続ダイオード Ｑ８〜Ｑ１１ 縦続ダーリントンＰＮＰトランジスタ Ｑ１２ ＰＮＰダイオード Ｑ１３ ＰＮＰトランジスタ Ｑ１４ 引き込みＮＰＮトランジスタ Ｑ１５ ＮＰＮカスコード・トランジスタ Ｑ１６ ＪＦＥＴ Ｑ１７ エミッタ・ホロワ・トランジスタ Ｑ１８ ＰＮＰトランジスタ Ｑ１９ ＰＮＰエミッタ・ホロワ・トランジスタ Ｑ２０〜Ｑ２４ ＰＮＰトランジスタ Ｑ２５ ＮＰＮトランジスタ Ｑ２６〜Ｑ３３ ツェナ・ダイオード Ｑ３４〜Ｑ３６ ＰＮＰトランジスタ Ｑ３７ ＰＮＰダイオード Ｑ３８ エミッタ・ホロワＮＰＮＴＲ Ｑ３９ ＮＰＮトランジスタ Ｑ４０，Ｑ４１，Ｑ４３，Ｑ４４ ＮＰＮダイオード Ｑ４２ ＮＰＮトランジスタ Ｑ４５，Ｑ４６ ＮＰＮカスコード・トランジスタ Ｑ４７，Ｑ４８ カスコードＪＦＥＴトランジスタ Ｑ４９ ＪＦＥＴ Ｑ５０，Ｑ５１ トランジスタ Ｑ５２，Ｑ５３ ＰＮＰカスコード・トランジスタ Ｑ５４，Ｑ５６，Ｑ５７，Ｑ５８ ＮＰＮトランジスタ Ｒ８ 限流抵抗器（残りのＲはすべて抵抗器）
Claims (8)
- 【請求項１】 高電圧演算増幅器であって：低電圧差動
入力信号を受信する第１および第２入力端子；前記低電
圧差動入力信号に対応して、高電圧出力信号を与える出
力端子；前記第１および第２入力端子とそれぞれ結合さ
れる第１および第２入力と、差動電流出力を有する低電
圧相互コンダクタンス段；高電圧源入力と、高電圧レベ
ルで低差動電圧を与える１対の差動出力を有する電圧
源；前記電圧源の前記差動出力対によって電力が供給さ
れる低電圧電流差動増幅器によって構成され、バッファ
段の差動電流出力と結合された差動電流入力と、前記低
電圧差動入力信号を表す電圧を与える、高電圧レベルで
はあるが電圧スイングが低い電圧出力を有する中間段；
前記中間段の前記差動電流入力と、前記相互コンダクタ
ンス段の前記差動電流出力との間に結合されるバッファ
段；前記中間段の前記電圧出力を受け取るために結合さ
れ、前記中間段の電圧出力を表す電圧出力と、前記中間
段の前記電圧出力を表す電流出力を与える電流変換段へ
の電圧を与える電圧ホロワ段によって構成されるインタ
フェース段；前記インタフェース段の電圧出力と結合さ
れた入力と、前記出力端子と結合された出力を有し、前
記低電圧差動入力信号を表す高電流を生じる出力ソーシ
ング段；および、 前記インタフェース段の電流出力と結合された入力と、
前記出力端子と結合された出力とを有して、前記低電圧
差動入力信号を表す高電流を生じる出力引き込み段；に
よって構成され、 前記出力ソーシング段と前記出力引き込み段の前記高電
流出力が結合して、前記出力端子において前記高電圧出
力信号を生じることを特徴とする増幅器。 - 【請求項２】 前記出力端子と、前記インタフェース段
の入力との間に結合された帰還コンデンサによってさら
に構成されることを特徴とする、請求項１記載の高電圧
演算増幅器。 - 【請求項３】 前記出力ソーシング段は、複数の縦続Ｐ
ＮＰトランジスタ、および各トランジスタに供給される
電圧を制御するために前記縦続ＰＮＰトランジスタと結
合された制御回路によって構成されることを特徴とす
る、請求項１記載の高電圧演算増幅器。 - 【請求項４】 前記出力引き込み段は、少なくとも１個
のＮＰＮトランジスタと少なくとも１個の高電圧トラン
ジスタを有するカスコード回路によって構成されること
を特徴とする、請求項１記載の高電圧演算増幅器。 - 【請求項５】 前記バッファ段は、前記相互コンダクタ
ンス段の前記差動出力を形成する各出力のために、高電
圧トランジスタによって構成されることを特徴とする、
請求項１記載の高電圧演算増幅器。 - 【請求項６】 前記バッファ段の前記高電圧トランジス
タのそれぞれとカスコード構成で結合される１対の低電
圧トランジスタによってさらに構成されることを特徴と
する、請求項５記載の高電圧演算増幅器。 - 【請求項７】 前記バッファ段の前記高電圧トランジス
タのそれぞれと結合されたもう１つの高電圧トランジス
タによって構成されて、前記低電圧トランジスタ対のた
めのバイアス電圧を与えることを特徴とする、請求項６
記載の高電圧演算増幅器。 - 【請求項８】 前記増幅器内で利用されるすべてのデバ
イスが、１または複数の低電圧プロセスで形成されるこ
とを特徴とする、前記いずれかの請求項に記載される高
電圧演算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9512948.2 | 1995-06-24 | ||
| GB9512948A GB2302627B (en) | 1995-06-24 | 1995-06-24 | A high voltage operational amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918248A true JPH0918248A (ja) | 1997-01-17 |
Family
ID=10776665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183964A Pending JPH0918248A (ja) | 1995-06-24 | 1996-06-24 | 高電圧演算増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5745008A (ja) |
| EP (1) | EP0750392B1 (ja) |
| JP (1) | JPH0918248A (ja) |
| DE (1) | DE69615938T2 (ja) |
| GB (1) | GB2302627B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1291363B1 (it) * | 1997-05-13 | 1999-01-07 | Sgs Thomson Microelectronics | Dispositivo in configurazione emitter-switching con mezzi per recuperare la carica elettrica durante la fase di spegnimento |
| US6784500B2 (en) | 2001-08-31 | 2004-08-31 | Analog Devices, Inc. | High voltage integrated circuit amplifier |
| US6879215B1 (en) * | 2002-05-10 | 2005-04-12 | Linear Technology Corporation | Synthetic circuit component and amplifier applications |
| JP7003227B2 (ja) | 2018-03-30 | 2022-01-20 | 株式会社日立ハイテク | 高電圧増幅器、高電圧電源装置及び質量分析装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868580A (en) * | 1973-02-12 | 1975-02-25 | Tektronix Inc | Bootstrapped amplifier |
| US3934209A (en) * | 1974-04-23 | 1976-01-20 | Minnesota Mining And Manufacturing Company | High voltage DC coupled amplifier |
| GB2174857B (en) * | 1985-05-10 | 1989-06-28 | Motorola Inc | High breakdown voltage amplifier. |
| CA1312359C (en) * | 1987-09-14 | 1993-01-05 | Stephen P. Webster | Operational amplifier stages |
| US4879523A (en) * | 1988-11-18 | 1989-11-07 | Harris Corporation | High accuracy, high impedance differential to single-ended current converter |
| US5389894A (en) * | 1992-09-03 | 1995-02-14 | Sgs-Thomson Microelectronics, Inc. | Power amplifier having high output voltage swing and high output drive current |
| US5294892A (en) * | 1992-09-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Two-stage rail-to-rail class AB operational amplifier |
| US5315264A (en) * | 1993-05-10 | 1994-05-24 | Exar Corporation | Rail-to-rail opamp with large sourcing current and small quiescent current |
-
1995
- 1995-06-24 GB GB9512948A patent/GB2302627B/en not_active Expired - Fee Related
-
1996
- 1996-06-13 US US08/662,541 patent/US5745008A/en not_active Expired - Fee Related
- 1996-06-20 DE DE69615938T patent/DE69615938T2/de not_active Expired - Fee Related
- 1996-06-20 EP EP96109956A patent/EP0750392B1/en not_active Expired - Lifetime
- 1996-06-24 JP JP8183964A patent/JPH0918248A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5745008A (en) | 1998-04-28 |
| EP0750392A2 (en) | 1996-12-27 |
| EP0750392A3 (en) | 1998-02-04 |
| GB2302627A (en) | 1997-01-22 |
| EP0750392B1 (en) | 2001-10-17 |
| DE69615938D1 (de) | 2001-11-22 |
| GB2302627B (en) | 2000-05-03 |
| DE69615938T2 (de) | 2002-04-25 |
| GB9512948D0 (en) | 1995-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4647841A (en) | Low voltage, high precision current source | |
| US5789949A (en) | Wide common mode range comparator and method | |
| US4688001A (en) | High Efficiency, low distortion amplifier | |
| US3887878A (en) | Transistor series amplifier | |
| US4454479A (en) | Operational amplifier with improved output capability | |
| US4587494A (en) | Quasi-complementary class B IC output stage | |
| US4602172A (en) | High input impedance circuit | |
| US4369410A (en) | Monolithically integrable transistor amplifier having gain control means | |
| EP0750392B1 (en) | A high voltage operational amplifier | |
| EP0043257B1 (en) | Operational amplifier with programmable gain | |
| JPH1197774A (ja) | 出力回路装置 | |
| US5343165A (en) | Amplifier having a symmetrical output characteristic | |
| JPH0580164B2 (ja) | ||
| KR950005170B1 (ko) | 증폭기 | |
| US4910477A (en) | Bridge-type linear amplifier with wide dynamic range and high efficiency | |
| US5066876A (en) | Circuit for converting ecl level signals to mos level signals | |
| US4453134A (en) | High voltage operational amplifier | |
| US5708393A (en) | High voltage operational amplifier output stage | |
| US5534813A (en) | Anti-logarithmic converter with temperature compensation | |
| US4278954A (en) | Suppressed carrier modulator using differential amplifier | |
| JPH0527282B2 (ja) | ||
| US5021744A (en) | Differential amplifier with differential or single-ended output | |
| US4933578A (en) | Voltage follower circuit | |
| JPH027715A (ja) | 信号の低ひずみスイッチングのための回路装置 | |
| JP2783797B2 (ja) | 差動出力コンパレータ |