JPS6262084B2 - - Google Patents
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- JPS6262084B2 JPS6262084B2 JP55009244A JP924480A JPS6262084B2 JP S6262084 B2 JPS6262084 B2 JP S6262084B2 JP 55009244 A JP55009244 A JP 55009244A JP 924480 A JP924480 A JP 924480A JP S6262084 B2 JPS6262084 B2 JP S6262084B2
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- Japan
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- transistor
- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、増幅器用の改良された過電流保護
回路に関するものである。
回路に関するものである。
従来、一般に使用されている過電流保護回路は
増幅器の出力トランジスタのエミツタ回路中に電
流検知抵抗器を含んでいる。出力トランジスタの
エミツタ電流に応答してこの抵抗器の両端間に現
われる電圧降下はクランプ用トランジスタのエミ
ツタ電極とベース電極との間に供給され、そのエ
ミツタ電流が過大になる傾向のあるときには出力
トランジスタからベース電流を分流させる。この
種の過電流保護回路を持つた増幅器に全直結帰還
が設けられていると、その帰還が出力トランジス
タで利用されるベース電流を一層大きくすること
によつてクランプ用トランジスタの作用を無効に
してしまう傾向がある。出力トランジスタに流れ
るベース電流の制御を維持するために、帰還路中
のある点における信号の振幅を制限する必要があ
る。
増幅器の出力トランジスタのエミツタ回路中に電
流検知抵抗器を含んでいる。出力トランジスタの
エミツタ電流に応答してこの抵抗器の両端間に現
われる電圧降下はクランプ用トランジスタのエミ
ツタ電極とベース電極との間に供給され、そのエ
ミツタ電流が過大になる傾向のあるときには出力
トランジスタからベース電流を分流させる。この
種の過電流保護回路を持つた増幅器に全直結帰還
が設けられていると、その帰還が出力トランジス
タで利用されるベース電流を一層大きくすること
によつてクランプ用トランジスタの作用を無効に
してしまう傾向がある。出力トランジスタに流れ
るベース電流の制御を維持するために、帰還路中
のある点における信号の振幅を制限する必要があ
る。
この発明は増幅器において実施され、エミツタ
負帰還抵抗器を具備した相補導電形トランジスタ
のベース電極にコレクタ電極が接続されたトラン
ジスタの飽和によつて電流制限が行なわれるもの
である。
負帰還抵抗器を具備した相補導電形トランジスタ
のベース電極にコレクタ電極が接続されたトラン
ジスタの飽和によつて電流制限が行なわれるもの
である。
以下、図示の実施例によつてこの発明を説明す
る。図において、トランジスタＱ１およびＱ２は
ロングテール・ペア回路構成に接続されており、
その各トランジスタのエミツタ電極間の相互接続
点に定電流発生手段IS１より電流が供給される。
トランジスタＱ１，Ｑ２のベース電極はそれぞれ
反転入力端子、非反転入力端子INとなつてお
り、各ベース電極は負動作電位−ＶEEと正動作電
位＋ＶCCとの間の電位にバイアスされている。ト
ランジスタＱ３はトランジスタＱ１と、トランジ
スタＱ４はトランジスタＱ２とそれぞれカスコー
ド接続されている。入力端子INおよびに供給
される電位の差に対して上記のカスコード接続が
平衡化応答して得られた結果は、電流ミラー増幅
器CMA１によつて与えられる平衡化−シングル
エンデツド信号変換によつて差動的に合成され
る。
る。図において、トランジスタＱ１およびＱ２は
ロングテール・ペア回路構成に接続されており、
その各トランジスタのエミツタ電極間の相互接続
点に定電流発生手段IS１より電流が供給される。
トランジスタＱ１，Ｑ２のベース電極はそれぞれ
反転入力端子、非反転入力端子INとなつてお
り、各ベース電極は負動作電位−ＶEEと正動作電
位＋ＶCCとの間の電位にバイアスされている。ト
ランジスタＱ３はトランジスタＱ１と、トランジ
スタＱ４はトランジスタＱ２とそれぞれカスコー
ド接続されている。入力端子INおよびに供給
される電位の差に対して上記のカスコード接続が
平衡化応答して得られた結果は、電流ミラー増幅
器CMA１によつて与えられる平衡化−シングル
エンデツド信号変換によつて差動的に合成され
る。
CMA１は主トランジスタＱ５と従トランジス
タＱ６とからなり、各々のコレクタ電極はCMA
１の入力端子、CMA１の出力端子にそれぞれ接
続されている。トランジスタＱ５およびＱ６のエ
ミツタ電極はCMA１の共通端子、こゝでは−ＶE
Ｅに接続されている。トランジスタＱ５には直接
結合されたコレクターベース帰還が与えられてお
り、Ｑ５にトランジスタＱ３のコレクタ電流を導
通させるためのエミツタ−ベース間電位を与えて
いる。またトランジスタＱ６にも同じエミツタ−
ベース電位が与えられ、このトランジスタＱ６に
Ｑ５のコレクタ電流と同じコレクタ電流を流通さ
せる。
タＱ６とからなり、各々のコレクタ電極はCMA
１の入力端子、CMA１の出力端子にそれぞれ接
続されている。トランジスタＱ５およびＱ６のエ
ミツタ電極はCMA１の共通端子、こゝでは−ＶE
Ｅに接続されている。トランジスタＱ５には直接
結合されたコレクターベース帰還が与えられてお
り、Ｑ５にトランジスタＱ３のコレクタ電流を導
通させるためのエミツタ−ベース間電位を与えて
いる。またトランジスタＱ６にも同じエミツタ−
ベース電位が与えられ、このトランジスタＱ６に
Ｑ５のコレクタ電流と同じコレクタ電流を流通さ
せる。
トランジスタＱ４，Ｑ６のコレクタ電極の相互
接続点に現われる入力信号に対してシングル・エ
ンデツドの形で応答して得られた信号は駆動用ト
ランジスタＱ７のベース電極に供給される。トラ
ンジスタＱ７のエミツタ電極と−ＶEEとの間には
エミツタ抵抗Ｒ１が接続されている。静状態のも
とでは、演算増幅器の出力端子OUTとその反転
入力端子との間に接続された直接結合帰還回
路（図示せず）は閉制御ループを構成し、定電流
発生手段IS２によつて供給され、直列接続された
自己バイアス電位の与えられたオフセツト用トラ
ンジスタＱ８およびＱ９を通つて流れる電流の実
質的にすべてがトランジスタＱ７を流れるよう
に、このトランジスタＱ７が必要とする静コレク
タ電流を調整する。電流源IS２によつて供給され
る電流のレベルはトランジスタＱ１０のベースに
それて流れ込むと、このトランジスタＱ１０を破
壊することができる大きさのコレクタ電流をこれ
に流通させるのに充分な振幅をもつている。
接続点に現われる入力信号に対してシングル・エ
ンデツドの形で応答して得られた信号は駆動用ト
ランジスタＱ７のベース電極に供給される。トラ
ンジスタＱ７のエミツタ電極と−ＶEEとの間には
エミツタ抵抗Ｒ１が接続されている。静状態のも
とでは、演算増幅器の出力端子OUTとその反転
入力端子との間に接続された直接結合帰還回
路（図示せず）は閉制御ループを構成し、定電流
発生手段IS２によつて供給され、直列接続された
自己バイアス電位の与えられたオフセツト用トラ
ンジスタＱ８およびＱ９を通つて流れる電流の実
質的にすべてがトランジスタＱ７を流れるよう
に、このトランジスタＱ７が必要とする静コレク
タ電流を調整する。電流源IS２によつて供給され
る電流のレベルはトランジスタＱ１０のベースに
それて流れ込むと、このトランジスタＱ１０を破
壊することができる大きさのコレクタ電流をこれ
に流通させるのに充分な振幅をもつている。
トランジスタＱ８およびＱ９はそれぞれ導通状
態にバイアスするためのベース−コレクタ帰還接
続をもつており、各トランジスタのエミツターコ
レクタ回路の両端間に発生する電圧は順バイアス
されたベース−エミツタ間オフセツト電圧ＶBEと
等しくなつている。これらのトランジスタＱ８，
Ｑ９の各コレクターエミツタ間オフセツト電圧の
合計は、相補出力トランジスタＱ１０，Ｑ１１の
ベース電極間にこれらのトランジスタをAB級動
作させるのに充分な大きさにバイアスすることが
できる電圧が供給される電圧値となつている。ト
ランジスタＱ１０，Ｑ１１のべース電極間に電圧
オフセツト手段が設けられていないと、当技術分
野でよく知られているように出力信号中に大きな
クロスオーバ歪が現われる。OUTにおける電圧
が＋ＶCCと−ＶEEとの中間である条件に対して
は、トランジスタＱ８，Ｑ９によつて与えられオ
フセツト電圧はトランジスタＱ１０，Ｑ１１が共
に丁度導通状態となるようにバイアスされるのに
充分な大きさであり、それ以外の他の条件ではト
ランジスタＱ１０あるいはＱ１１のいずれかが導
通するようになる。
態にバイアスするためのベース−コレクタ帰還接
続をもつており、各トランジスタのエミツターコ
レクタ回路の両端間に発生する電圧は順バイアス
されたベース−エミツタ間オフセツト電圧ＶBEと
等しくなつている。これらのトランジスタＱ８，
Ｑ９の各コレクターエミツタ間オフセツト電圧の
合計は、相補出力トランジスタＱ１０，Ｑ１１の
ベース電極間にこれらのトランジスタをAB級動
作させるのに充分な大きさにバイアスすることが
できる電圧が供給される電圧値となつている。ト
ランジスタＱ１０，Ｑ１１のべース電極間に電圧
オフセツト手段が設けられていないと、当技術分
野でよく知られているように出力信号中に大きな
クロスオーバ歪が現われる。OUTにおける電圧
が＋ＶCCと−ＶEEとの中間である条件に対して
は、トランジスタＱ８，Ｑ９によつて与えられオ
フセツト電圧はトランジスタＱ１０，Ｑ１１が共
に丁度導通状態となるようにバイアスされるのに
充分な大きさであり、それ以外の他の条件ではト
ランジスタＱ１０あるいはＱ１１のいずれかが導
通するようになる。
トランジスタＱ７は電流源IS２と関連してトラ
ンジスタＱ１０およびＱ１１からなる出力段に対
する前置駆動器を構成している。トランジスタＱ
７の瞬時コレクタ電流がIS２の出力電流よりも小
さいときにはトランジスタＱ１０にベース駆動電
流が供給され、同時にトランジスタＱ７のコレク
タ電位はトランジスタＱ１１のベースーエミツタ
接合を逆バイアスするに充分な大きさであつてそ
のベース電極から電流が流れるのを禁止し、それ
によつてそのコレクターエミツタ回路に電流が流
れるのを阻止する。これとは逆にトランジスタＱ
７の瞬時コレクタ電流が電流源IS２の出力電流以
上になるとトランジスタＱ１１にベース駆動電流
が供給される。同時にコレクタＱ７のコレクタ回
路は電流源IS２からのすべての電流を側路し、ト
ランジスタＱ１０を遮断状態とする。
ンジスタＱ１０およびＱ１１からなる出力段に対
する前置駆動器を構成している。トランジスタＱ
７の瞬時コレクタ電流がIS２の出力電流よりも小
さいときにはトランジスタＱ１０にベース駆動電
流が供給され、同時にトランジスタＱ７のコレク
タ電位はトランジスタＱ１１のベースーエミツタ
接合を逆バイアスするに充分な大きさであつてそ
のベース電極から電流が流れるのを禁止し、それ
によつてそのコレクターエミツタ回路に電流が流
れるのを阻止する。これとは逆にトランジスタＱ
７の瞬時コレクタ電流が電流源IS２の出力電流以
上になるとトランジスタＱ１１にベース駆動電流
が供給される。同時にコレクタＱ７のコレクタ回
路は電流源IS２からのすべての電流を側路し、ト
ランジスタＱ１０を遮断状態とする。
極性設定キヤパシタＣ１は一般にはトランジス
タＱ７のベース−コレクタ電極間に設けられてお
り、増幅器の開ループ周波数応答性を与えてい
る。トランジスタＱ１０およびＱ１１の各エミツ
タ電極は比較的小さな値の電流検知抵抗器Ｒ２お
よびＲ３を介してそれぞれ出力端子OUTに結合
されている。電流制限用トランジスタＱ１２のコ
レクタ電極はトランジスタＱ１０のベース電極に
接続されており、そのベース電極およびエミツタ
電極は抵抗器Ｒ２の両端間に接続されている。ト
ランジスタＱ１０のエミツタ回路が抵抗器Ｒ２の
両端間に1VBEの電位を発生させるのに充分な電
流を流通させる状態のもとでは、トランジスタＱ
１２は電流源IS２によつて供給される電流をトラ
ンジスタＱ１０のベースから分流させるようにコ
レクタ電流を流通させ、それによつてトランジス
タＱ１０によつて流通される電流を許容安全値に
制限することができる。
タＱ７のベース−コレクタ電極間に設けられてお
り、増幅器の開ループ周波数応答性を与えてい
る。トランジスタＱ１０およびＱ１１の各エミツ
タ電極は比較的小さな値の電流検知抵抗器Ｒ２お
よびＲ３を介してそれぞれ出力端子OUTに結合
されている。電流制限用トランジスタＱ１２のコ
レクタ電極はトランジスタＱ１０のベース電極に
接続されており、そのベース電極およびエミツタ
電極は抵抗器Ｒ２の両端間に接続されている。ト
ランジスタＱ１０のエミツタ回路が抵抗器Ｒ２の
両端間に1VBEの電位を発生させるのに充分な電
流を流通させる状態のもとでは、トランジスタＱ
１２は電流源IS２によつて供給される電流をトラ
ンジスタＱ１０のベースから分流させるようにコ
レクタ電流を流通させ、それによつてトランジス
タＱ１０によつて流通される電流を許容安全値に
制限することができる。
回路がトランジスタＱ１０のベースに供給する
ことのできる最大電流は電流源IS２の値に等しく
それに制限される。電流制限トランジスタＱ１２
はそのコレクターエミツタ導電路中にそのような
電流を安全に流通させるように設計されている。
ことのできる最大電流は電流源IS２の値に等しく
それに制限される。電流制限トランジスタＱ１２
はそのコレクターエミツタ導電路中にそのような
電流を安全に流通させるように設計されている。
トランジスタＱ８，Ｑ１０と電流源IS２との相
互接続点から側路される電流をトランジスタＱ７
のコレクターエミツタ電路を含む回路によつて変
調することによつてトランジスタＱ１０に信号が
供給される。トランジスタＱ１０のベース駆動電
流はほゞ電流源IS２から供給される電流からトラ
ンジスタＱ７の瞬時コレクタ電流を差引いた値と
なる。
互接続点から側路される電流をトランジスタＱ７
のコレクターエミツタ電路を含む回路によつて変
調することによつてトランジスタＱ１０に信号が
供給される。トランジスタＱ１０のベース駆動電
流はほゞ電流源IS２から供給される電流からトラ
ンジスタＱ７の瞬時コレクタ電流を差引いた値と
なる。
出力OUTと正電源との間に低インピーダンス
による短絡が生じると、負帰還ループによる回路
によつて出力電位が低下するようにトランジスタ
Ｑ１１を導通させる。さらに強い短絡が生じる
と、トランジスタＱ１１により大きなベース駆動
電流が供給され、それを一層強く導通させる。ト
ランジスタＱ１１が破損するのを防止するため
に、そのベース駆動電流を上記の破損が起る可能
性のあるコレクタ電流を流通させるのに充分な大
きさのベース駆動電流以下の最大値ＩMAXに制限
する必要がある。
による短絡が生じると、負帰還ループによる回路
によつて出力電位が低下するようにトランジスタ
Ｑ１１を導通させる。さらに強い短絡が生じる
と、トランジスタＱ１１により大きなベース駆動
電流が供給され、それを一層強く導通させる。ト
ランジスタＱ１１が破損するのを防止するため
に、そのベース駆動電流を上記の破損が起る可能
性のあるコレクタ電流を流通させるのに充分な大
きさのベース駆動電流以下の最大値ＩMAXに制限
する必要がある。
ベース電極とエミツタ電極とが電流検知抵抗器
Ｒ３の両端間に接続され、コレクタ電極がトラン
ジスタＱ１１のベース電極に接続されたトランジ
スタＱ１３が、トランジスタＱ１２がトランジス
タＱ１０に供給されるベース電流を制限したのと
同じようにトランジスタＱ１１のベース駆動電流
を側路するために設けられている。この目的を達
成するためには、トランジスタＱ１３がトランジ
スタＱ１１のベース電流を制限するためにトラン
ジスタＱ１３のコレクタとトランジスタＱ１１の
ベースとの相互接続点から流れる電流を制限しな
ければならない。例えば電流Ｉの値をＩMAXに制
限するにはトランジスタＱ７のコレクタ電流ＩC
をIS２＋ＩMAXである最大値ＩC-MAXに制限するこ
とによつて行なわれる。IS２とＩMAXの値は、回
路の構成に当つて使用される特定の過程に対する
標準の設計技術、所望の出力駆動電流、回路の出
力端子OUTに与えられるべき機能特性によつて
決定される。
Ｒ３の両端間に接続され、コレクタ電極がトラン
ジスタＱ１１のベース電極に接続されたトランジ
スタＱ１３が、トランジスタＱ１２がトランジス
タＱ１０に供給されるベース電流を制限したのと
同じようにトランジスタＱ１１のベース駆動電流
を側路するために設けられている。この目的を達
成するためには、トランジスタＱ１３がトランジ
スタＱ１１のベース電流を制限するためにトラン
ジスタＱ１３のコレクタとトランジスタＱ１１の
ベースとの相互接続点から流れる電流を制限しな
ければならない。例えば電流Ｉの値をＩMAXに制
限するにはトランジスタＱ７のコレクタ電流ＩC
をIS２＋ＩMAXである最大値ＩC-MAXに制限するこ
とによつて行なわれる。IS２とＩMAXの値は、回
路の構成に当つて使用される特定の過程に対する
標準の設計技術、所望の出力駆動電流、回路の出
力端子OUTに与えられるべき機能特性によつて
決定される。
この発明においてトランジスタＱ７によつて流
通させられる最大コレクタ電流はそのベース電位
を制限することによつて決定される。トランジス
タＱ７のコレクタ電流、ベース電流、エミツタ電
流をそれぞれＩC、ＩB、ＩEとすると、それらの
間には次式で示される関係が成立する。
通させられる最大コレクタ電流はそのベース電位
を制限することによつて決定される。トランジス
タＱ７のコレクタ電流、ベース電流、エミツタ電
流をそれぞれＩC、ＩB、ＩEとすると、それらの
間には次式で示される関係が成立する。
ＩE＝ＩB＋ＩC (1)
シリコン装置に関する技術分野では大きな共通
エミツタ順電流利得βを持つたトランジスタは極
く普通で、そのベース電流ＩBはＩEおよびＩCに
対して無視し得る程小で、ＩCはＩEに数パーセン
ト以内の違いで等しいと見ることができる。
エミツタ順電流利得βを持つたトランジスタは極
く普通で、そのベース電流ＩBはＩEおよびＩCに
対して無視し得る程小で、ＩCはＩEに数パーセン
ト以内の違いで等しいと見ることができる。
トランジスタＱ７のエミツタ電流はエミツタ回
路中の負帰還抵抗器Ｒ１の両端間に印加される電
圧によつて決定され、その電流ＩE、ＩE-MAXはそ
れぞれ次式によつて表わされる。
路中の負帰還抵抗器Ｒ１の両端間に印加される電
圧によつて決定され、その電流ＩE、ＩE-MAXはそ
れぞれ次式によつて表わされる。
ＩE＝（Ｖb−ＶBE）／R1 (3)
ＩE-MAX＝（Ｖb-MAX−ＶBE）
／R1〓ＩC-MAX (4)
こゝで、Ｖbは−ＶEEに対するトランジスタＱ
７のベース電極に与えられる電圧であり、ＶBEは
トランジスタのベース−エミツタ間オフセツト電
圧であり、Ｒ１は抵抗器Ｒ１の抵抗値を示す。
７のベース電極に与えられる電圧であり、ＶBEは
トランジスタのベース−エミツタ間オフセツト電
圧であり、Ｒ１は抵抗器Ｒ１の抵抗値を示す。
トランジスタＱ７のベース接続に与えられる最
大の電位Ｖb-MAXはトランジスタＱ４が飽和した
ときのそのコレクタの電位である。これはこの状
態ではトランジスタＱ４はそのコレクタ−エミツ
タ電極間に最少の電位降下を与えるからである。
トランジスタＱ４は、そのコレクタ電流がそのベ
ース電流が如何なる場合においても維持すること
のできる値よりも小さく、しかもトランジスタＱ
６が殆んど電流を流通させないかあるいは全く流
通させないときに飽和する。飽和時のトランジス
タＱ４のコレクタ電位は、そのエミツタ電極の電
位からそのコレクターエミツタ間飽和電位を差引
いた電位に等しい。PNPトランジスタＱ４のエミ
ツタ電位はそのベース電位よりも1VBE高い電位
である。トランジスタＱ４のベース電位は例えば
電源電圧よりも1VBE高い電位に設立される。図
示の回路では、これは−ＶEE電源とトランジスタ
Ｑ３，Ｑ４のベース電極との間に接続され、電流
源ISからの電流によつて順バイアスされたダイオ
ード接続型トランジスタＱ１７によつて達成され
る。
大の電位Ｖb-MAXはトランジスタＱ４が飽和した
ときのそのコレクタの電位である。これはこの状
態ではトランジスタＱ４はそのコレクタ−エミツ
タ電極間に最少の電位降下を与えるからである。
トランジスタＱ４は、そのコレクタ電流がそのベ
ース電流が如何なる場合においても維持すること
のできる値よりも小さく、しかもトランジスタＱ
６が殆んど電流を流通させないかあるいは全く流
通させないときに飽和する。飽和時のトランジス
タＱ４のコレクタ電位は、そのエミツタ電極の電
位からそのコレクターエミツタ間飽和電位を差引
いた電位に等しい。PNPトランジスタＱ４のエミ
ツタ電位はそのベース電位よりも1VBE高い電位
である。トランジスタＱ４のベース電位は例えば
電源電圧よりも1VBE高い電位に設立される。図
示の回路では、これは−ＶEE電源とトランジスタ
Ｑ３，Ｑ４のベース電極との間に接続され、電流
源ISからの電流によつて順バイアスされたダイオ
ード接続型トランジスタＱ１７によつて達成され
る。
電源−ＶEEから始まり、トランジスタＱ１７の
エミツタ−ベース接合、トランジスタＱ４のベー
ス−エミツタ接合、およびトランジスタＱ４のエ
ミツタ−コレクタ回路を経由するループ中の電位
を加算することにより、電源電圧−ＶEEに対する
最大電位Ｖb-MAXは次式によつて与えられる。
エミツタ−ベース接合、トランジスタＱ４のベー
ス−エミツタ接合、およびトランジスタＱ４のエ
ミツタ−コレクタ回路を経由するループ中の電位
を加算することにより、電源電圧−ＶEEに対する
最大電位Ｖb-MAXは次式によつて与えられる。
Ｖb-MAX＝ＶBE17＋ＶBE4−Ｖsat4 (5)
こゝで添字の数字は関連するトランジスタに対
応している。抵抗器Ｒ１の両端間に現われる最大
電位VR１はＶb-MAXからトランジスタＱ７のベー
ス−エミツタ間オフセツト電圧を差引いた大きさ
となり、次式で表わされる。
応している。抵抗器Ｒ１の両端間に現われる最大
電位VR１はＶb-MAXからトランジスタＱ７のベー
ス−エミツタ間オフセツト電圧を差引いた大きさ
となり、次式で表わされる。
ＶR1＝ＶBE17＋ＶBE4
−Ｖsat4−ＶBE7 (6)
ＶR1〓ＶBE−Ｖsat (7)
こゝで、各トランジスタのベース−エミツタ間
オフセツト電圧は等しいとしている。
オフセツト電圧は等しいとしている。
式(4)と(5)を組合せると、
ＩC-MAX〓（ＶBE−Ｖsat）／R1
となる。
ロングテール・ペア接続されたトランジスタＱ
１，Ｑ２と、それに関連する２連（プツシユ・プ
ル）−シングル・エンデツド変換能動負荷CMA１
との間にカスコード接続されたトランジスタ対Ｑ
３，Ｑ４を挿入することにより、−ＶEEに対する
CMA１の最大出力電位を制限することができ
る。これによつてトランジスタＱ７のエミツタ電
流を制限し、さらにこれによつてトランジスタＱ
１１のベース電流をそのエミツタ電流が安全レベ
ル内に維持されるように制限することができる。
電流ＩMAXはある範囲をもつた値内に入るように
設計されており、特定の電流レベルではない。
１，Ｑ２と、それに関連する２連（プツシユ・プ
ル）−シングル・エンデツド変換能動負荷CMA１
との間にカスコード接続されたトランジスタ対Ｑ
３，Ｑ４を挿入することにより、−ＶEEに対する
CMA１の最大出力電位を制限することができ
る。これによつてトランジスタＱ７のエミツタ電
流を制限し、さらにこれによつてトランジスタＱ
１１のベース電流をそのエミツタ電流が安全レベ
ル内に維持されるように制限することができる。
電流ＩMAXはある範囲をもつた値内に入るように
設計されており、特定の電流レベルではない。
トランジスタＱ１１のエミツタ回路中に過大な
電流が流れると抵抗器Ｒ３の両端間にトランジス
タＱ１３を導通状態とする電圧を発生させる。ト
ランジスタＱ１３は、そのコレクタ電流がトラン
ジスタＱ１１のベース電流よりも少なくとも１桁
は大きくなるように作られている。その結果とし
てトランジスタＱ１３のコレクタ電流は電流Ｉを
支配し、ＩMAXの比較的広い範囲にわたつてトラ
ンジスタＱ１１のベース電流を無視することがで
きる。従つて、抵抗器Ｒ３の値は、トランジスタ
Ｑ１３が導通してトランジスタＱ１１からそのベ
ース電流を取り去り、それによつてトランジスタ
Ｑ１１の導通を阻止するときのエミツタ電流の大
きさを決定する。
電流が流れると抵抗器Ｒ３の両端間にトランジス
タＱ１３を導通状態とする電圧を発生させる。ト
ランジスタＱ１３は、そのコレクタ電流がトラン
ジスタＱ１１のベース電流よりも少なくとも１桁
は大きくなるように作られている。その結果とし
てトランジスタＱ１３のコレクタ電流は電流Ｉを
支配し、ＩMAXの比較的広い範囲にわたつてトラ
ンジスタＱ１１のベース電流を無視することがで
きる。従つて、抵抗器Ｒ３の値は、トランジスタ
Ｑ１３が導通してトランジスタＱ１１からそのベ
ース電流を取り去り、それによつてトランジスタ
Ｑ１１の導通を阻止するときのエミツタ電流の大
きさを決定する。
カスコード・トランジスタＱ４のベース電圧を
設定するための別の装置を使用することもでき
る。第２の例として、トランジスタＱ１７のコレ
クターベース帰還をこのトランジスタＱ１７を飽
和状態にバイアスする手段と置き代えれば、トラ
ンジスタＱ１７の飽和電圧をトランジスタＱ４の
ベースをバイアスするために利用することができ
る。この例ではＲ１の両端間に現われる電圧はＶ
sat17−Ｖsat4となり、この電圧はＶBE−Ｖsatより
もかなり小さくなる。また抵抗器Ｒ１としてより
小さな値のものを使用することができる。トラン
ジスタＱ１７を図示のようなnpn型トランジスタ
に限定する必要は全くなく、適当にバイアスされ
たPNPトランジスタ、ダイオードあるいは他の電
圧発生手段と置換することもできる。
設定するための別の装置を使用することもでき
る。第２の例として、トランジスタＱ１７のコレ
クターベース帰還をこのトランジスタＱ１７を飽
和状態にバイアスする手段と置き代えれば、トラ
ンジスタＱ１７の飽和電圧をトランジスタＱ４の
ベースをバイアスするために利用することができ
る。この例ではＲ１の両端間に現われる電圧はＶ
sat17−Ｖsat4となり、この電圧はＶBE−Ｖsatより
もかなり小さくなる。また抵抗器Ｒ１としてより
小さな値のものを使用することができる。トラン
ジスタＱ１７を図示のようなnpn型トランジスタ
に限定する必要は全くなく、適当にバイアスされ
たPNPトランジスタ、ダイオードあるいは他の電
圧発生手段と置換することもできる。
さらにバイポーラ集積回路の製造に関する今日
の技術レベルは式(6)の各項を正確に決定すること
ができる程に充分進歩しており、抵抗器Ｒ１の両
端間に印加される電圧ＶR1をトランジスタＱ７の
コレクタ回路にＩC-MAXが生ずるときに出てくる
条件に対して最少にすることができる。
の技術レベルは式(6)の各項を正確に決定すること
ができる程に充分進歩しており、抵抗器Ｒ１の両
端間に印加される電圧ＶR1をトランジスタＱ７の
コレクタ回路にＩC-MAXが生ずるときに出てくる
条件に対して最少にすることができる。
入力段として適当にバイアスされたカスコード
増幅器を具備した別の回路を使用することもでき
る。この場合、上記カスコード増幅器としては、
例えばカスコード接続されたトランジスタＱ２，
Ｑ４と、これに直列に接続された電流源として動
作するようにバイアスされた適当な負荷手段とに
バイアス電流を供給するための電流源IS１からな
る段を使用する。従つて、上記のような点を考慮
すれば、当業者にとつてはこの発明の精神から離
れない範囲内で上述の発明の各種の変形を考える
ことができる。よつてこの発明の範囲は以上説明
した実施例に限定されるべきではない。
増幅器を具備した別の回路を使用することもでき
る。この場合、上記カスコード増幅器としては、
例えばカスコード接続されたトランジスタＱ２，
Ｑ４と、これに直列に接続された電流源として動
作するようにバイアスされた適当な負荷手段とに
バイアス電流を供給するための電流源IS１からな
る段を使用する。従つて、上記のような点を考慮
すれば、当業者にとつてはこの発明の精神から離
れない範囲内で上述の発明の各種の変形を考える
ことができる。よつてこの発明の範囲は以上説明
した実施例に限定されるべきではない。
図はこの発明を実施した演算増幅装置の概略回
路図である。 IS１……電流発生手段、Ｑ１〜Ｑ３，Ｑ５，Ｑ
６……トランジスタ（信号電流生成手段）、Ｑ４
……トランジスタ（別のトランジスタ）、Ｑ７…
…トランジスタ（共通エミツタトランジスタ）、
Ｑ１７，IS……トランジスタ，電流源（電位発生
手段）、Ｒ１……抵抗器（抵抗性エミツタ負帰還
手段）、Ｑ８〜Ｑ１３，Ｒ２，Ｒ３……トランジ
スタ，抵抗器（負荷回路）。
路図である。 IS１……電流発生手段、Ｑ１〜Ｑ３，Ｑ５，Ｑ
６……トランジスタ（信号電流生成手段）、Ｑ４
……トランジスタ（別のトランジスタ）、Ｑ７…
…トランジスタ（共通エミツタトランジスタ）、
Ｑ１７，IS……トランジスタ，電流源（電位発生
手段）、Ｒ１……抵抗器（抵抗性エミツタ負帰還
手段）、Ｑ８〜Ｑ１３，Ｒ２，Ｒ３……トランジ
スタ，抵抗器（負荷回路）。
Claims (1)
- 【特許請求の範囲】 １ 電流発生手段と、 上記電流発生手段に結合されており、且つ増幅
される信号を受取るための少なくとも１つの入力
を有し、上記増幅される信号を表わす信号電流を
生成するように応答する信号電流生成手段と、 コレクタと、上記信号電流を受取るように結合
されたベースと、抵抗性エミツタ負帰還手段を介
して基準電位供給点に結合されたエミツタとを有
する共通エミツタトランジスタと、 上記共通エミツタトランジスタのコレクタに結
合された負荷回路と、 上記抵抗性エミツタ負帰還手段を流れる最大電
流を制御する手段と、を備え、 上記制御手段は、上記共通エミツタトランジス
タの導電型とは反対の導電型の別のトランジスタ
であつてそのコレクタが上記共通エミツタトラン
ジスタのベースに結合され且つコレクタ・エミツ
タ路が上記信号電流を通すようにして上記信号電
流生成手段と上記共通エミツタトランジスタとに
結合されたものを有し、 更に、上記制御手段は、上記別のトランジスタ
のエミツタ電位を設定する電位を上記別のトラン
ジスタのベースに供給するようにされた電位発生
手段を有し、上記別のトランジスタのエミツタ電
位は、上記信号電流が上記別のトランジスタを飽
和させる時に、上記抵抗性エミツタ負帰還手段の
両端間に最大電位を設定してその抵抗性エミツタ
負帰還手段を流れる最大電流を上記負荷回路を破
損するレベルよりも低いレベルに設定するように
された、増幅器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/007,500 US4232273A (en) | 1979-01-29 | 1979-01-29 | PNP Output short circuit protection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55102912A JPS55102912A (en) | 1980-08-06 |
| JPS6262084B2 true JPS6262084B2 (ja) | 1987-12-24 |
Family
ID=21726559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP924480A Granted JPS55102912A (en) | 1979-01-29 | 1980-01-28 | Amplifier limited at output current |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4232273A (ja) |
| EP (1) | EP0014095B1 (ja) |
| JP (1) | JPS55102912A (ja) |
| DE (1) | DE3061832D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329600A (en) * | 1979-10-15 | 1982-05-11 | Rca Corporation | Overload protection circuit for output driver |
| US4611178A (en) * | 1985-05-08 | 1986-09-09 | Burr-Brown Corporation | Push-pull output circuit |
| JPS61277991A (ja) * | 1985-05-30 | 1986-12-08 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | スムース・スクロール方法 |
| US5221909A (en) * | 1992-04-30 | 1993-06-22 | Raytheon Company | Active load biasing circuit |
| JP2635277B2 (ja) * | 1992-12-01 | 1997-07-30 | 三菱電機株式会社 | センサユニット制御システム |
| TW234794B (ja) * | 1992-12-03 | 1994-11-21 | Philips Electronics Nv | |
| US5327100A (en) * | 1993-03-01 | 1994-07-05 | Motorola, Inc. | Negative slew rate enhancement circuit for an operational amplifier |
| US5726602A (en) * | 1996-04-12 | 1998-03-10 | Lucent Technologies Inc. | Stabilized rail-to-rail speaker driver circuit |
| FR2759822B1 (fr) * | 1997-02-14 | 1999-03-19 | Sgs Thomson Microelectronics | Dispositif amplificateur de puissance |
| FR2851859B1 (fr) * | 2003-02-27 | 2006-03-03 | St Microelectronics Sa | Circuit d'interface |
| JP5042500B2 (ja) * | 2006-01-18 | 2012-10-03 | 新日本無線株式会社 | 演算増幅器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3482177A (en) * | 1966-10-03 | 1969-12-02 | Gen Electric | Transistor differential operational amplifier |
| US3500218A (en) * | 1967-06-01 | 1970-03-10 | Analog Devices Inc | Transistor complementary pair power amplifier with active current limiting means |
| US3660773A (en) * | 1970-02-05 | 1972-05-02 | Motorola Inc | Integrated circuit amplifier having an improved gain-versus-frequency characteristic |
| US3760288A (en) * | 1971-08-09 | 1973-09-18 | Trw Inc | Operational amplifier |
| FR2243550A1 (en) * | 1973-09-12 | 1975-04-04 | Texas Instruments Inc | Integrated operational amplifier with input and output stages - with reduced intrinsic transconductance of input stage |
| US3896393A (en) * | 1973-12-26 | 1975-07-22 | Motorola Inc | Monolithic power amplifier capable of operating class a and class ab |
| US4030044A (en) * | 1975-11-13 | 1977-06-14 | Motorola, Inc. | Monolithic amplifier having a balanced, double-to-single ended converter |
-
1979
- 1979-01-29 US US06/007,500 patent/US4232273A/en not_active Expired - Lifetime
-
1980
- 1980-01-22 DE DE8080300204T patent/DE3061832D1/de not_active Expired
- 1980-01-22 EP EP80300204A patent/EP0014095B1/en not_active Expired
- 1980-01-28 JP JP924480A patent/JPS55102912A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0014095A1 (en) | 1980-08-06 |
| DE3061832D1 (en) | 1983-03-17 |
| EP0014095B1 (en) | 1983-02-09 |
| JPS55102912A (en) | 1980-08-06 |
| US4232273A (en) | 1980-11-04 |
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