JP5042500B2

JP5042500B2 - 演算増幅器

Info

Publication number: JP5042500B2
Application number: JP2006009735A
Authority: JP
Inventors: 和宏高鳥
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-01-18
Filing date: 2006-01-18
Publication date: 2012-10-03
Anticipated expiration: 2026-01-18
Also published as: JP2007194799A

Description

本発明は、高速動作状態における大振幅入力時のバッファ回路保護を図った演算増幅器に関するものである。

図２に従来の演算増幅器の構成例を示す。Ｑ１，Ｑ２，Ｑ７〜Ｑ９，Ｑ１２，Ｑ１３，Ｑ１５はＮＰＮトランジスタ、Ｑ３〜Ｑ６，Ｑ１０，Ｑ１１，Ｑ１４，Ｑ１６はＰＮＰトランジスタ、Ｒ１〜Ｒ４，Ｒ７，Ｒ８，Ｒ１３，Ｒ１４は抵抗、Ｃｃは位相補償用のコンデンサ、ＤＡ１〜ＤＡ８，Ｄ１〜Ｄ１０はダイオード、Ｉ１〜Ｉ３は電流源、Ｂ１，Ｂ２はバイアス源である。

ここで、トランジスタＱ１〜Ｑ４、抵抗Ｒ１〜Ｒ４、ダイオードＤＡ１〜ＤＡ８、バイアス源Ｂ１、および電流源Ｉ１は差動増幅回路１０を構成する。また、トランジスタＱ５〜Ｑ８、抵抗Ｒ７，Ｒ８、ダイオードＤ１，Ｄ２、コンデンサＣｃ、およびバイアス源Ｂ２は中間増幅回路２０を構成する。トランジスタＱ９〜Ｑ１６、電流源Ｉ２，Ｉ３、ダイオードＤ３〜Ｄ１０、抵抗Ｒ１３，Ｒ１４はバッファ回路３０Ａを構成する。

差動増幅回路１０は、その反転入力端子ＩＮ−と正転入力端子ＩＮ＋の間に、ダイオードＤＡ１〜ＤＡ４の直列回路とダイオードＤＡ５〜ＤＡ８の直列回路が逆並列となるように接続され、これにより入力保護回路１１が構成されている。この差動増幅回路１０の差動入力耐圧電圧ＶＭＡＸは、差動増幅回路１０の正転入力端子ＩＮ＋からみて、トランジスタＱ２のベース・エミッタ間電圧ＶＢＥ２、抵抗Ｒ２，Ｒ１に電流源Ｉ１からのバイアスス電流Ｉ１／２が流れることによって発生する電圧降下ＶＲ２，ＶＲ１、およびトランジスタＱ１のべ−ス・エミッタ間逆耐圧電圧ＶＥＢ１から求められ、下の式に示すとおりとなる。
ＶＭＡＸ＝ＶＢＥ２＋ＶＲ２＋ＶＲ１＋ＶＥＢ１ (1)

一方、この図２の演算増幅器を、その反転入力端子ＩＮ−と出力端子ＯＵＴを接続して、図３に示すようなボルテージホロワを構成したとき、その正転入力端子ＩＮ＋に低電圧がＶＬ、高電圧がＶＨのパルス信号Ｓ１が入力電圧ＶＩＮ＋として入力されると、出力端子ＯＵＴの電圧ＶＯＵＴは帰還がかかっているため、反転入力端子ＩＮ−の電圧をＶＩＮ−とすると、ＶＯＵＴ＝ＶＩＮ−となる。この結果、入力端子ＩＮ−とＩＮ＋の間に印加される入力端子間電圧差ＶＥＲＲは、次式のとおりとなる。
ＶＥＲＲ＝（ＶＩＮ＋）−（ＶＩＮ−）
＝（ＶＩＮ＋）−ＶＯＵＴ (2)

この入力端子間電圧差ＶＥＲＲは直流からパルスまであらゆる電圧信号に当てはまる変数である。演算増幅器が破壊されないためには下式を保つ必要がある。
ＶＥＲＲ≦ＶＭＡＸ (3)
低速動作時には図４に示す（ＶＩＮ＋が破線、ＶＩＮ−が実線）ように(3)式が満足できるが、高速動作時には電圧ＶＯＵＴの遅れが大きくなるため、(3)式を満足できなくなり、入力端子間電圧差ＶＥＲＲが差動入力耐圧電圧ＶＭＡＸを超えるケースが存在する。

そこで、従来ではこれを回避するために、反転入力端子ＩＮ−と正転入力端子ＩＮ＋の間に、前記した入力保護回路１１が接続されている。ダイオードＤＡ１〜ＤＡ８の順方向電圧をＶＤＡ１〜ＶＤＡ８とすると、差動入力規制電圧ＶＩＤは、
ＶＩＤ＝ＶＤＡ１＋ＶＤＡ２＋ＶＤＡ３＋ＶＤＡ４
＋ＶＤＡ５＋ＶＤＡ６＋ＶＤＡ７＋ＶＤＡ８ (4)
で表すことができる。この差動入力規制電圧ＶＩＤは、差動入力耐圧電圧ＶＭＡＸに対して、
ＶＭＡＸ≧ＶＩＤ (5)
に設定されている。このように入力保護回路１１を挿入することによって、図５に示すように、反転入力電圧ＶＩＮ−と正転入力電圧ＶＩＮ＋との入力端子間電圧差ＶＥＲＲが、差動入力耐圧電圧ＶＭＡＸを超えないようにすることができ、次式を満足することができる。
ＶＥＲＲ≦ＶＩＤ (6)

ところで、図２に示した演算増幅器の正常動作では、正転入力電圧ＶＩＮ＋が立ち上がるとき、内部のノードＰの電圧ＶＰは、あるスルーレートＳＲの傾きを維持しながら上昇する。このスルーレートＳＲは、電流源Ｉ１とコンデンサＣｃによって決定され、
ＳＲ＝Ｉ１／Ｃｃ (7)
で表される。演算増幅器の出力電圧ＶＯＵＴは、このノードＰの電圧ＶＰの電位がバッファ回路３０Ａを経由して伝達されているので、低速動作時では、そのまま同電位で上記スルーレートの傾きで上昇する。よって、
ＶＯＵＴ＝ＶＰ (8)
となる（図４）。

しかしながら、正転入力電圧ＶＩＮ＋が高速で立ち上がるとき、前記した入力保護回路１１が動作して、ＶＯＵＴ＝ＶＩＮ−が保たれる。このとき、ノードＰにおいては、本来のスルーレートＳＲを維持して電圧ＶＰが変化しているので、ノードＰと出力端子ＯＵＴとは帰還ループが切れた状態となって、前記した(8)式は満足されなくなり、そのノードＰと出力端子ＯＵＴとの間において、
ＶＶ０＝ＶＯＵＴ−ＶＰ (9)
の電圧が発生する。この電圧ＶＶ０は、トランジスタＱ９〜Ｑ１４のベース・エミッタ間の接合に対して逆電圧となるタイミングを与えることになり、その電圧ＶＶ０の値が大きくなると、ベース・エミッタ逆耐圧を超える電圧が印加されることになる。特に、図５の時刻ｔ２ではその電圧ＶＶ０が最大値Ｖ０１となるため、トランジスタＱ１４が出力端子ＯＵＴから大きな電流を引き込む方向に動作している。これは、トランジスタＱ１４のエミッタ接合に過大な電流が流れることを意味し、そのトランジスタＱ１４の破損につながる。

以上のようなことから、図２の演算増幅器では、電圧ＶＶ０の発生防止対策として、ダイオードＤ５〜Ｄ８をトランジスタＱ１１〜Ｑ１４のベース・エミッタ間に逆方向に接続して、ノードＰへの環流経路が作成されるようなバッファ保護回路を構成している。また、過大電流の制限用として、トランジスタＱ１５，Ｑ１６のトランジスタによる電流制限回路（例えば、特許文献１参照）を挿入している。
特開平４−１２７６０２号公報

ところが、図２に示した演算増幅器では、バッファ回路３０Ａの内部段数増大に伴い、ダイオードの数が増大するほか、バッファ保護回路が動作するためには電圧ＶＶ０が合計ダイオード分の大きな値に達する必要がある。また、バッファ保護回路のダイオードの数の分だけ電圧を上昇させる遅延時間が発生し、その間、電流制限回路は動作し続けることになる。しかし、この間の動作に関する安定性の設計は、短時間の急変を扱うので不可能に近いので、この時間は短い方がよい。

本発明の目的は、バッファ保護動作に必要な電圧を低くして短時間に保護動作が行われ、且つ電流制限は従来通り動作させ、さらに素子数の削減を図った演算増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明は、差動入力端子間に差動入力規制電圧を設定する入力保護回路が接続された差動増幅回路と、該差動増幅回路の出力信号を増幅する中間増幅回路と、該中間増幅回路の出力信号を増幅するバッファ回路と、該バッファ回路の保護動作を行うバッファ保護回路を備えた演算増幅器であって、前記中間増幅回路が、前記差動増幅回路の差動出力信号に応じて差動的にオン状態となるＰＮＰの第１のトランジスタおよびＮＰＮの第２のトランジスタと、前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタとの間に順方向に直列接続された第１および第２のダイオードと、該第１および第２のダイオードの共通接続点に接続され、前記第１のトランジスタによって充電され第２のトランジスタによって放電される位相補償用のコンデンサとを備え、前記バッファ回路が、前記コンデンサの電圧を転移するクロスオーバ歪み防止回路と、該クロスオーバ歪み防止回路の出力側に共通接続点が出力端子となる２個の抵抗を介してプッシュプル接続されたＮＰＮの第３のトランジスタおよびＰＮＰの第４のトランジスタとを備え、前記バッファ保護回路が、前記第３のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記第１のトランジスタのコレクタに接続されたＮＰＮの第５のトランジスタと、前記第４のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記第２のトランジスタのコレクタに接続されたＰＮＰの第６のトランジスタとを備える、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記中間増幅回路の前記クロスオーバ歪み防止回路は、前記第１のトランジスタのコレクタにベースが接続されたＰＮＰの第７のトランジスタと、該第７のトランジスタのエミッタにベースが接続され、エミッタが前記第３のトランジスタのベースに接続されたＮＰＮの第８のトランジスタと、前記第２のトランジスタのコレクタにベースが接続されたＮＰＮの第９のトランジスタと、該第９のトランジスタのエミッタにベースが接続され、エミッタが前記第４のトランジスタのベースに接続されたＰＮＰの第１０のトランジスタとを備えることを特徴とする。

本発明によれば、保護動作に必要な電圧はバッファ保護回路の第５、第６のトランジスタのベース・コレクタ間のダイオード、あるいはこれにコンデンサに接続されたダイオードの順方向電圧を加算した電圧であり、電圧ＶＶ０の低い段階で保護動作が開始するので、短時間に保護が行われる。また、且つ電流制限は従来通り動作し、さらに必要な素子は２個のトランジスタのみであり、これがバッファ保護動作と電流制限動作に共用されるので、素子数が大幅に削減される。

以下、本発明の演算増幅器の実施例について説明する。図１はその実施例の演算増幅器の構成例を示す図である。Ｑ１，Ｑ２，Ｑ７〜Ｑ９，Ｑ１２，Ｑ１３，ＱＡ１はＮＰＮトランジスタ、Ｑ３〜Ｑ６，Ｑ１０，Ｑ１１，Ｑ１４，ＱＡ２はＰＮＰトランジスタ、Ｒ１〜Ｒ４，Ｒ７，Ｒ８，Ｒ１３，Ｒ１４は抵抗、Ｃｃは位相補償用のコンデンサ、ＤＡ１〜ＤＡ８，Ｄ１〜Ｄ１０はダイオード、Ｉ１〜Ｉ３は電流源、Ｂ１，Ｂ２はバイアス源である。

ここで、トランジスタＱ１〜Ｑ４、抵抗Ｒ１〜Ｒ４、ダイオードＤＡ１〜ＤＡ８、バイアス源Ｂ１、および電流源Ｉ１は差動増幅回路１０を構成する。また、トランジスタＱ５〜Ｑ８、抵抗Ｒ７，Ｒ８、ダイオードＤ１，Ｄ２、コンデンサＣｃ、およびバイアス源Ｂ２は中間増幅回路２０を構成する。また、トランジスタＱ９〜Ｑ１４，ＱＡ１，ＱＡ２、電流源Ｉ２，Ｉ３、ダイオードＤ３，Ｄ４、抵抗Ｒ１３，Ｒ１４はバッファ回路３０を構成し、そのうちトランジスタＱＡ１，ＱＡ２はバッファ保護回路を構成し、トランジスタＱ９〜Ｑ１２、ダイオードＤ３，Ｄ４はクロスオーバ歪み防止回路を構成する。なお、中間増幅回路２０のダイオードＤ１，Ｄ２もクロスオーバ歪み防止回路を構成する。

特許請求の範囲との関係では、第１のトランジスタはＱ６、第２のトランジスタはＱ８、第３のトランジスタはＱ１３、第４のトランジスタはＱ１４、第５のトランジスタはＱＡ１、第６のトランジスタはＱＡ２、第７のトランジスタはＱ１０、第８のトランジスタはＱ１２、第９のトランジスタはＱ９、第１０のトランジスタはＱ１１である。

差動増幅回路１０は、その反転入力端子ＩＮ−と正転入力端子ＩＮ＋の間に、ダイオードＤＡ１〜ＤＡ４の直列回路とダイオードＤＡ５〜ＤＡ８の直列回路が逆並列となるように接続され、これにより入力保護回路１１が構成され、この差動増幅回路１０の差動入力耐圧電圧ＶＭＡＸと差動入力規制電圧ＶＩＤは、前記した(5)式を満足する。

さて、ここでも、前述の図３に示したように、演算増幅器の反転入力端子ＩＮ−と出力端子ＯＵＴを接続してボルテージホロワを構成し、正転入力端子ＩＮ＋に低電圧ＶＬ、高電圧ＶＨのパルス信号が入力された時の動作を説明する。

動作開始時は、正転入力端子ＩＮ＋と反転入力端子ＩＮ−は同電位ＶＬである。この後に、正転入力端子ＩＮ＋に電位ＶＨの電圧が印加されると、トランジスタＱ２がオン状態、トランジスタＱ１がオフ状態となり、この結果トランジスタＱ６がオン状態、Ｑ５がオフ状態になり、トランジスタＱ７，Ｑ８がオフ状態になる。このため、ノードＰの電圧ＶＰが高電位ＶＨに向けて上昇し、そのときの傾きであるスルーレートＳＲは前記した(7)式で表される。入力電圧ＶＩＮ＋に対して出力電圧ＶＯＵＴが遅延することにより、入出力間電位差、つまり入力端子間電圧差ＶＥＲＲが生じる（図４）。このときは前記した(8)式を満足する。

以上の動作は入力電圧ＶＩＮ＋の立上りが緩やかな場合であるが、より急峻な立上りの高速動作時には、入力端子間電圧差ＶＥＲＲが差動入力規制電圧ＶＩＤに達して入力保護回路１１が動作するので、反転入力端子ＩＮ−が入力信号源によって直接駆動されることになり、出力電圧ＶＯＵＴは入力電圧ＶＩＮ＋に対して電圧ＶＥＲＲの差分を保ちながら変化する電圧となる。このため、ノードＰと出力端子ＯＵＴとは帰還ループが切れた状態となって、前記した(8)式は満足されなくなり、出力端子ＯＵＴの電流は増大し、バッファ回路３０の各トランジスタＱ９〜Ｑ１４のベース・エミッタ間には、ノードＰの電圧ＶＰが低く出力端子ＯＵＴの電圧ＶＯＵＴが高い(9)式に示す逆電圧ＶＶ０が印加する。

しかし、本実施例では、トランジスタＱＡ１，ＱＡ２からなるバッファ保護回路を接続しているので、ノードＰと出力端子ＯＵＴの間に前記した逆電圧ＶＶ０が生じると、トランジスタＱＡ１のベース・コレクタで構成されるダイオードがオンし、ノードＰと出力端子ＯＵＴの間を、そのトランジスタＱＡ１のベース・コレクタ間ダイオードとダイオードＤ１による電圧２ＶＢＥ（＝Ｖ０２）でクランプする（図６）。このため、トランジスタＱ１２，Ｑ１３のベース・エミッタ間接合を逆電圧印加による破壊から防止できる。また、逆電圧ＶＶ０の発生と同時に帰還ループが切れ、このときバッファ回路３０ではトランジスタＱ１１がオンしているので、トランジスタＱ１４がオンして大きな電流を引き込むが、抵抗Ｒ１４でこの電流が電圧に変換され、トランジスタＱＡ２がオンし、トランジスタＱ１４へ流入する電流を分流してその制限を行うと同時に、トランジスタＱＡ２のコレクタ電流がトランジスタＱ９のベース電流として流れ、トランジスタＱ９のベースのインピーダンスによりノードＰの電圧ＶＰを出力端子ＯＵＴに対して、前記したＶ０２の電位差となるよう上昇させる。

入力電圧ＶＩＮ＋の立下り時において逆電圧が発生したときは、トランジスタＱＡ２が上記トランジスタＱＡ１と同様な動作を行う。図７に図１の演算増幅器において、トランジスタＱＡ１，ＱＡ２が無いときボルテージホロワで動作させたときの高速動作時の入出力特性のシミュレーション結果を、図８にトランジスタＱＡ１，ＱＡ２があるときの入出力特性のシミュレーション結果を示した。

なお、以上は１つの実施例であり、種々変形が可能である。例えば、バッファ回路３０のトランジスタＱ９〜Ｑ１４、電流源Ｉ２，Ｉ３からなるクロスオーバ歪み防止回路は、これを更に複数段設けることもできる。

本発明の１つの実施例の演算増幅器の回路図である。従来の演算増幅器の回路図である。演算増幅器をボルテージホロワとして構成した回路図である。ボルテージホロワで動作させたときの低速動作時の入出力特性図である。ボルテージホロワで動作させたときの高速動作時の従来の入出力特性図である。ボルテージホロワで動作させたときの高速動作時の本実施例の入出力特性図である。図１の演算増幅器において、トランジスタＱＡ１，ＱＡ２が無いときボルテージホロワで動作させたときの高速動作時の入出力特性図である。図１の演算増幅器において、トランジスタＱＡ１，ＱＡ２があるときボルテージホロワで動作させたときの高速動作時の入出力特性図である。

符号の説明

１０：差動増幅回路、１１：入力保護回路
２０：中間増幅回路
３０，３０Ａ：バッファ回路

Claims

差動入力端子間に差動入力規制電圧を設定する入力保護回路が接続された差動増幅回路と、該差動増幅回路の出力信号を増幅する中間増幅回路と、該中間増幅回路の出力信号を増幅するバッファ回路と、該バッファ回路の保護動作を行うバッファ保護回路を備えた演算増幅器であって、
前記中間増幅回路が、前記差動増幅回路の差動出力信号に応じて差動的にオン状態となるＰＮＰの第１のトランジスタおよびＮＰＮの第２のトランジスタと、前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタとの間に順方向に直列接続された第１および第２のダイオードと、該第１および第２のダイオードの共通接続点に接続され、前記第１のトランジスタによって充電され第２のトランジスタによって放電される位相補償用のコンデンサとを備え、
前記バッファ回路が、前記コンデンサの電圧を転移するクロスオーバ歪み防止回路と、該クロスオーバ歪み防止回路の出力側に共通接続点が出力端子となる２個の抵抗を介してプッシュプル接続されたＮＰＮの第３のトランジスタおよびＰＮＰの第４のトランジスタとを備え、
前記バッファ保護回路が、前記第３のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記第１のトランジスタのコレクタに接続されたＮＰＮの第５のトランジスタと、前記第４のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記第２のトランジスタのコレクタに接続されたＰＮＰの第６のトランジスタとを備える、
ことを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記中間増幅回路の前記クロスオーバ歪み防止回路は、前記第１のトランジスタのコレクタにベースが接続されたＰＮＰの第７のトランジスタと、該第７のトランジスタのエミッタにベースが接続され、エミッタが前記第３のトランジスタのベースに接続されたＮＰＮの第８のトランジスタと、前記第２のトランジスタのコレクタにベースが接続されたＮＰＮの第９のトランジスタと、該第９のトランジスタのエミッタにベースが接続され、エミッタが前記第４のトランジスタのベースに接続されたＰＮＰの第１０のトランジスタとを備えることを特徴とする演算増幅器。