JP2003060452A - オペアンプ回路 - Google Patents
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30057—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP power transistors are realised as paralleled FETs, i.e. the push or the pull transistor
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30063—A differential amplifier being used in the bias circuit or in the control circuit of the SEPP-amplifier
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30078—A resistor being added in the pull stage of the SEPP amplifier
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 高スルーレートにより、所望の機能を実現可
能なシステムに用いられるオペアンプ回路において、出
力段を構成するプッシュプル回路に流れる貫通電流を抑
制して、発熱を低減する。 【解決手段】 抵抗Ｒ７を介して負電源Ｅに接続された
能動素子ＴＲ１１と、抵抗Ｒ８を介して正電源＋Ｖ接続
された能動素子ＴＲ１２を含む増幅段２と、増幅段の出
力信号を増幅するプッシュプル出力回路３とを有するオ
ペアンプ回路において、プッシュプル出力回路を構成す
るトランジスタＴＲ１５のベースにベースが接続された
トランジスタＴＲ１３と、プッシュプル出力回路を構成
するトランジスタＴＲ１６のベースにベースが接続され
たトランジスタＴＲ１４とから構成される貫通電流低減
回路４を設け、トランジスタＴＲ１４、ＴＲ１３の電流
経路を抵抗Ｒ７、Ｒ８にそれぞれ接続した。
能なシステムに用いられるオペアンプ回路において、出
力段を構成するプッシュプル回路に流れる貫通電流を抑
制して、発熱を低減する。 【解決手段】 抵抗Ｒ７を介して負電源Ｅに接続された
能動素子ＴＲ１１と、抵抗Ｒ８を介して正電源＋Ｖ接続
された能動素子ＴＲ１２を含む増幅段２と、増幅段の出
力信号を増幅するプッシュプル出力回路３とを有するオ
ペアンプ回路において、プッシュプル出力回路を構成す
るトランジスタＴＲ１５のベースにベースが接続された
トランジスタＴＲ１３と、プッシュプル出力回路を構成
するトランジスタＴＲ１６のベースにベースが接続され
たトランジスタＴＲ１４とから構成される貫通電流低減
回路４を設け、トランジスタＴＲ１４、ＴＲ１３の電流
経路を抵抗Ｒ７、Ｒ８にそれぞれ接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、オペアンプ回路に
関し、特に高スルーレート（slew rate）のオペアンプ
回路に関する。
関し、特に高スルーレート（slew rate）のオペアンプ
回路に関する。
【０００２】
【従来の技術】高スルーレートのオペアンプ回路では、
出力信号のスルーレートを高めるため、プッシュプル出
力段を構成する２つのトランジスタに常時バイアス電流
を流している。図５は、従来のオペアンプ回路の構成を
示す回路図である。このオペアンプ回路は、差動入力回
路１と、差動入力回路１の出力信号を増幅する増幅回路
２と、増幅回路２の出力信号を更に増幅して出力するプ
ッシュプル出力回路３とを有している。図中、ＩＮ−と
ＩＮ＋は２つの差動入力端子、ＯＵＴは出力端子であ
る。この回路構成では、プッシュプル出力回路３を構成
する２つのトランジスタＴＲA、 ＴＲBは、常時オン状
態であり、いわゆる貫通電流がこれらのトランジスタに
流れている。
出力信号のスルーレートを高めるため、プッシュプル出
力段を構成する２つのトランジスタに常時バイアス電流
を流している。図５は、従来のオペアンプ回路の構成を
示す回路図である。このオペアンプ回路は、差動入力回
路１と、差動入力回路１の出力信号を増幅する増幅回路
２と、増幅回路２の出力信号を更に増幅して出力するプ
ッシュプル出力回路３とを有している。図中、ＩＮ−と
ＩＮ＋は２つの差動入力端子、ＯＵＴは出力端子であ
る。この回路構成では、プッシュプル出力回路３を構成
する２つのトランジスタＴＲA、 ＴＲBは、常時オン状
態であり、いわゆる貫通電流がこれらのトランジスタに
流れている。
【０００３】かかる高スルーレートのオペアンプ回路が
用いられる例として、自動車などの乗物のエンジンや、
電子機器の電子制御装置であるＥＣＵ（電子制御ユニッ
ト）がある。ＥＣＵは、車載されるため、その小型化と
軽量化が求められていて、その手法として、出力回路と
その周辺回路を１チップ化することが必須となってい
る。かかる１チップ回路内に出力回路を組み込む場合、
発熱量の大小により１チップ化できる回路規模が決定さ
れるので、発熱量を可能な限り抑える必要がある。
用いられる例として、自動車などの乗物のエンジンや、
電子機器の電子制御装置であるＥＣＵ（電子制御ユニッ
ト）がある。ＥＣＵは、車載されるため、その小型化と
軽量化が求められていて、その手法として、出力回路と
その周辺回路を１チップ化することが必須となってい
る。かかる１チップ回路内に出力回路を組み込む場合、
発熱量の大小により１チップ化できる回路規模が決定さ
れるので、発熱量を可能な限り抑える必要がある。
【０００４】
【発明が解決しようとする課題】一方、負荷を駆動する
出力回路は、必然的に発熱を伴うものであり、その発熱
をなくすことはできないので、１チップ全体の発熱を抑
制するためには、出力回路の前段のオペアンプ回路を中
心とする周辺回路での発熱を抑制する必要がある。しか
し、システムによっては、上記貫通電流の発生するオペ
アンプ回路を使用しないと、所望の機能を実現できな
い。かかる貫通電流による発熱は無視することができ
ず、出力回路の発熱に加えて貫通電流による発熱が生じ
ることにより、１チップに組み込める回路規模に制限が
加えられることとなる。したがって、所望の規模の回路
を１チップに組み込むという設計が事実上できなくな
る。なお、回路規模を大きくして１チップ化すること
は、放熱特性に優れたパッケージを採用するなどの工夫
により、ある程度は可能であるが、この場合には、パッ
ケージのサイズが大きくなり、車載ＥＣＵの小型化の要
求に反することとなる。
出力回路は、必然的に発熱を伴うものであり、その発熱
をなくすことはできないので、１チップ全体の発熱を抑
制するためには、出力回路の前段のオペアンプ回路を中
心とする周辺回路での発熱を抑制する必要がある。しか
し、システムによっては、上記貫通電流の発生するオペ
アンプ回路を使用しないと、所望の機能を実現できな
い。かかる貫通電流による発熱は無視することができ
ず、出力回路の発熱に加えて貫通電流による発熱が生じ
ることにより、１チップに組み込める回路規模に制限が
加えられることとなる。したがって、所望の規模の回路
を１チップに組み込むという設計が事実上できなくな
る。なお、回路規模を大きくして１チップ化すること
は、放熱特性に優れたパッケージを採用するなどの工夫
により、ある程度は可能であるが、この場合には、パッ
ケージのサイズが大きくなり、車載ＥＣＵの小型化の要
求に反することとなる。
【０００５】したがって、本発明は高スルーレートによ
り、例えばセンサ駆動やインピーダンス検出などの機能
を実現することができるシステムに用いられるオペアン
プ回路において、その出力段を構成するプッシュプル出
力回路に流れる貫通電流を抑制して、オペアンプ回路に
よる発熱を低減することを目的とする。
り、例えばセンサ駆動やインピーダンス検出などの機能
を実現することができるシステムに用いられるオペアン
プ回路において、その出力段を構成するプッシュプル出
力回路に流れる貫通電流を抑制して、オペアンプ回路に
よる発熱を低減することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では第１抵抗を介して正又は負の電源に接続
された第１の能動素子と、第２抵抗を介して負又は正の
電源に接続された第２の能動素子を含む増幅段と、増幅
段の出力信号を増幅するプッシュプル出力回路とを有す
るオペアンプ回路において、プッシュプル出力回路を構
成するＮＰＮトランジスタと共にカレントミラー回路を
構成するよう接続されたＮＰＮトランジスタと、プッシ
ュプル出力回路を構成するＰＮＰトランジスタと共にカ
レントミラー回路を構成するよう接続されたＰＮＰラン
ジスタとから構成される貫通電流低減回路を設け、この
貫通電流低減回路のＮＰＮトランジスタ及びＰＮＰトラ
ンジスタの電流経路を第１の抵抗と第２の抵抗にそれぞ
れ接続したものである。
め、本発明では第１抵抗を介して正又は負の電源に接続
された第１の能動素子と、第２抵抗を介して負又は正の
電源に接続された第２の能動素子を含む増幅段と、増幅
段の出力信号を増幅するプッシュプル出力回路とを有す
るオペアンプ回路において、プッシュプル出力回路を構
成するＮＰＮトランジスタと共にカレントミラー回路を
構成するよう接続されたＮＰＮトランジスタと、プッシ
ュプル出力回路を構成するＰＮＰトランジスタと共にカ
レントミラー回路を構成するよう接続されたＰＮＰラン
ジスタとから構成される貫通電流低減回路を設け、この
貫通電流低減回路のＮＰＮトランジスタ及びＰＮＰトラ
ンジスタの電流経路を第１の抵抗と第２の抵抗にそれぞ
れ接続したものである。
【０００７】また、本発明は上記目的達成のため、差動
入力回路と、差動入力回路の出力信号を増幅する増幅回
路と、増幅回路の出力に接続された２つのトランジスタ
により構成されるプッシュプル出力回路とを有するオペ
アンプ回路に、貫通電流低減回路を設けたものであり、
この貫通電流低減回路は、増幅回路を構成するＮＰＮト
ランジスタのエミッタに一端が接続された第１の定電流
源の他端とアース又は負電源との間に接続された第１の
抵抗と、増幅回路を構成するＰＮＰトランジスタのエミ
ッタに一端が接続された第２の定電流源の他端と正電源
との間に接続された第２の抵抗と、ＮＰＮトランジスタ
のエミッタにベースが接続され、第２の抵抗と第２の定
電流源の接続点にエミッタが接続されたＰＮＰトランジ
スタと、ＰＮＰトランジスタのエミッタにベースが接続
され、第１の抵抗と第２の定電流源の接続点にエミッタ
が接続されたＮＰＮトランジスタとからなるものであ
る。
入力回路と、差動入力回路の出力信号を増幅する増幅回
路と、増幅回路の出力に接続された２つのトランジスタ
により構成されるプッシュプル出力回路とを有するオペ
アンプ回路に、貫通電流低減回路を設けたものであり、
この貫通電流低減回路は、増幅回路を構成するＮＰＮト
ランジスタのエミッタに一端が接続された第１の定電流
源の他端とアース又は負電源との間に接続された第１の
抵抗と、増幅回路を構成するＰＮＰトランジスタのエミ
ッタに一端が接続された第２の定電流源の他端と正電源
との間に接続された第２の抵抗と、ＮＰＮトランジスタ
のエミッタにベースが接続され、第２の抵抗と第２の定
電流源の接続点にエミッタが接続されたＰＮＰトランジ
スタと、ＰＮＰトランジスタのエミッタにベースが接続
され、第１の抵抗と第２の定電流源の接続点にエミッタ
が接続されたＮＰＮトランジスタとからなるものであ
る。
【０００８】この構成により、貫通電流が抑制されて発
熱量が低減される。その結果、本発明のオペアンプ回路
を他の回路と一緒に１チップに組み込んだ場合のパッケ
ージを小型にすることに貢献することができる。なお、
従来の同様なサイズのパッケージを採用した場合は、よ
り厳しい使用環境温度での使用が可能となる。
熱量が低減される。その結果、本発明のオペアンプ回路
を他の回路と一緒に１チップに組み込んだ場合のパッケ
ージを小型にすることに貢献することができる。なお、
従来の同様なサイズのパッケージを採用した場合は、よ
り厳しい使用環境温度での使用が可能となる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施の形態について説明する。図１は本発明に係
るオペアンプ回路の好ましい実施の形態の回路図であ
る。このオペアンプ回路は、図５の従来のオペアンプ回
路と同様に、差動入力回路１と、差動入力回路１の出力
信号を増幅する増幅回路２と、増幅回路２の出力信号を
更に増幅して出力するプッシュプル出力回路３とを有し
ている。また、このオペアンプ回路は、後述する貫通電
流低減回路４を設けた点で図５の従来の回路と異なって
いる。図中、ＩＮ−とＩＮ＋は、反転と非反転の２つの
差動入力端子、ＯＵＴは出力端子である。差動入力回路
１は、差動入力用の２つのＰＮＰトランジスタＴＲ１、
ＴＲ４を有し、これらのトランジスタＴＲ１、ＴＲ４に
より制御されて差動出力を生成する２つのＮＰＮトラン
ジスタＴＲ２、ＴＲ３をも有している。
ましい実施の形態について説明する。図１は本発明に係
るオペアンプ回路の好ましい実施の形態の回路図であ
る。このオペアンプ回路は、図５の従来のオペアンプ回
路と同様に、差動入力回路１と、差動入力回路１の出力
信号を増幅する増幅回路２と、増幅回路２の出力信号を
更に増幅して出力するプッシュプル出力回路３とを有し
ている。また、このオペアンプ回路は、後述する貫通電
流低減回路４を設けた点で図５の従来の回路と異なって
いる。図中、ＩＮ−とＩＮ＋は、反転と非反転の２つの
差動入力端子、ＯＵＴは出力端子である。差動入力回路
１は、差動入力用の２つのＰＮＰトランジスタＴＲ１、
ＴＲ４を有し、これらのトランジスタＴＲ１、ＴＲ４に
より制御されて差動出力を生成する２つのＮＰＮトラン
ジスタＴＲ２、ＴＲ３をも有している。
【００１０】入力端子ＩＮ−は抵抗Ｒ１を介してトラン
ジスタＴＲ１のベースに接続され、一方他の入力端子Ｉ
Ｎ＋は、抵抗Ｒ４を介してトランジスタＴＲ４のベース
に接続されている。トランジスタＴＲ１のエミッタは、
トランジスタＴＲ２のベースに接続されるとともに、定
電流源ＣＣ１と抵抗Ｒ２を介して正電源＋Ｖに接続され
ている。トランジスタＴＲ４のエミッタは、トランジス
タＴＲ３のベースに接続されるとともに、定電流源ＣＣ
４と抵抗Ｒ３を介して正電源＋Ｖに接続されている。ト
ランジスタＴＲ１、ＴＲ４のコレクタは、それぞれアー
スＥに接続されている。トランジスタＴＲ２、ＴＲ３の
コレクタは、それぞれ定電流源ＣＣ２、ＣＣ３を介して
正電源＋Ｖに接続されている。トランジスタＴＲ２、Ｔ
Ｒ３のエミッタは、相互に接続されて定電流源ＣＣ５を
介してアースＥに接続されている。なお、アースＥは、
正電源＋Ｖより電位が低いが、０Ｖである必要はなく、
負の電位を供給する電源でもよい。したがって、本発明
では、「アース」及び「負電源」は、正電源＋Ｖより低
い電位を供給する電源として理解されるべきであり、０
Ｖや負の電位などを適宜選択できるものである。
ジスタＴＲ１のベースに接続され、一方他の入力端子Ｉ
Ｎ＋は、抵抗Ｒ４を介してトランジスタＴＲ４のベース
に接続されている。トランジスタＴＲ１のエミッタは、
トランジスタＴＲ２のベースに接続されるとともに、定
電流源ＣＣ１と抵抗Ｒ２を介して正電源＋Ｖに接続され
ている。トランジスタＴＲ４のエミッタは、トランジス
タＴＲ３のベースに接続されるとともに、定電流源ＣＣ
４と抵抗Ｒ３を介して正電源＋Ｖに接続されている。ト
ランジスタＴＲ１、ＴＲ４のコレクタは、それぞれアー
スＥに接続されている。トランジスタＴＲ２、ＴＲ３の
コレクタは、それぞれ定電流源ＣＣ２、ＣＣ３を介して
正電源＋Ｖに接続されている。トランジスタＴＲ２、Ｔ
Ｒ３のエミッタは、相互に接続されて定電流源ＣＣ５を
介してアースＥに接続されている。なお、アースＥは、
正電源＋Ｖより電位が低いが、０Ｖである必要はなく、
負の電位を供給する電源でもよい。したがって、本発明
では、「アース」及び「負電源」は、正電源＋Ｖより低
い電位を供給する電源として理解されるべきであり、０
Ｖや負の電位などを適宜選択できるものである。
【００１１】増幅回路２は、３つのＰＮＰトランジスタ
ＴＲ５、ＴＲ６、ＴＲ１２と、５つのＮＰＮトランジス
タＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１を有し
ている。トランジスタＴＲ５、ＴＲ６のエミッタは、そ
れぞれ差動増幅回路１のトランジスタＴＲ３、ＴＲ２の
コレクタに接続されている。また、トランジスタＴＲ
５、ＴＲ６のベース同士は相互に接続されるとともに、
２つのダイオードＤ１、Ｄ２の直列回路を介して正電源
＋Ｖに接続され、またトランジスタＴＲ５、ＴＲ６のベ
ース同士の接続点は、定電流源ＣＣ６を介してアースＥ
に接続されている。
ＴＲ５、ＴＲ６、ＴＲ１２と、５つのＮＰＮトランジス
タＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１を有し
ている。トランジスタＴＲ５、ＴＲ６のエミッタは、そ
れぞれ差動増幅回路１のトランジスタＴＲ３、ＴＲ２の
コレクタに接続されている。また、トランジスタＴＲ
５、ＴＲ６のベース同士は相互に接続されるとともに、
２つのダイオードＤ１、Ｄ２の直列回路を介して正電源
＋Ｖに接続され、またトランジスタＴＲ５、ＴＲ６のベ
ース同士の接続点は、定電流源ＣＣ６を介してアースＥ
に接続されている。
【００１２】トランジスタＴＲ５のコレクタはトランジ
スタＴＲ７のコレクタとベースに接続され、トランジス
タＴＲ６のコレクタは、トランジスタＴＲ８のコレクタ
と、トランジスタＴＲ１１のベースと、トランジスタＴ
Ｒ１２のベースに接続され、かつコンデンサＣ１を介し
てアースＥに接続されている。トランジスタＴＲ７のエ
ミッタは、トランジスタＴＲ９のコレクタに接続されて
いる。トランジスタＴＲ８のエミッタは、トランジスタ
ＴＲ１０のエミッタと、トランジスタＴＲ９、ＴＲ１０
のベースに接続されている。トランジスタＴＲ９、ＴＲ
１０のエミッタは、それぞれ抵抗Ｒ５、Ｒ６を介してア
ースＥに接続されている。
スタＴＲ７のコレクタとベースに接続され、トランジス
タＴＲ６のコレクタは、トランジスタＴＲ８のコレクタ
と、トランジスタＴＲ１１のベースと、トランジスタＴ
Ｒ１２のベースに接続され、かつコンデンサＣ１を介し
てアースＥに接続されている。トランジスタＴＲ７のエ
ミッタは、トランジスタＴＲ９のコレクタに接続されて
いる。トランジスタＴＲ８のエミッタは、トランジスタ
ＴＲ１０のエミッタと、トランジスタＴＲ９、ＴＲ１０
のベースに接続されている。トランジスタＴＲ９、ＴＲ
１０のエミッタは、それぞれ抵抗Ｒ５、Ｒ６を介してア
ースＥに接続されている。
【００１３】トランジスタＴＲ１１のコレクタは、正電
源＋Ｖに接続されていて、トランジスタＴＲ１１のエミ
ッタは、定電流源ＣＣ７と抵抗Ｒ７の直列回路を介して
アースＥに接続されている。トランジスタＴＲ１２のコ
レクタは、アースＥに接続されていて、トランジスタＴ
Ｒ１２のエミッタは、定電流源ＣＣ８と抵抗Ｒ８の直列
回路を介して正電源＋Ｖに接続されている。
源＋Ｖに接続されていて、トランジスタＴＲ１１のエミ
ッタは、定電流源ＣＣ７と抵抗Ｒ７の直列回路を介して
アースＥに接続されている。トランジスタＴＲ１２のコ
レクタは、アースＥに接続されていて、トランジスタＴ
Ｒ１２のエミッタは、定電流源ＣＣ８と抵抗Ｒ８の直列
回路を介して正電源＋Ｖに接続されている。
【００１４】貫通電流低減回路４は、ＮＰＮトランジス
タＴＲ１３とＰＮＰトランジスタＴＲ１４と前述の２つ
の抵抗Ｒ７、Ｒ８から構成されている。トランジスタＴ
Ｒ１３のコレクタは正電源＋Ｖに接続され、そのエミッ
タは、定電流源ＣＣ７と抵抗Ｒ７の接続点に接続されて
いる。一方、トランジスタＴＲ１４のコレクタはアース
Ｅに接続され、そのエミッタは、定電流源ＣＣ８と抵抗
Ｒ８の接続点に接続されている。トランジスタＴＲ１
３、ＴＲ１４のベースは、それぞれトランジスタＴＲ１
２、ＴＲ１１のエミッタに接続されるとともに、それぞ
れプッシュプル出力回路３を構成するトランジスタＴＲ
１５、ＴＲ１６のベースに接続されている。なお、トラ
ンジスタＴＲ１５、ＴＲ１６は、図５のトランジスタＴ
ＲA、ＴＲBにそれぞれ対応している。
タＴＲ１３とＰＮＰトランジスタＴＲ１４と前述の２つ
の抵抗Ｒ７、Ｒ８から構成されている。トランジスタＴ
Ｒ１３のコレクタは正電源＋Ｖに接続され、そのエミッ
タは、定電流源ＣＣ７と抵抗Ｒ７の接続点に接続されて
いる。一方、トランジスタＴＲ１４のコレクタはアース
Ｅに接続され、そのエミッタは、定電流源ＣＣ８と抵抗
Ｒ８の接続点に接続されている。トランジスタＴＲ１
３、ＴＲ１４のベースは、それぞれトランジスタＴＲ１
２、ＴＲ１１のエミッタに接続されるとともに、それぞ
れプッシュプル出力回路３を構成するトランジスタＴＲ
１５、ＴＲ１６のベースに接続されている。なお、トラ
ンジスタＴＲ１５、ＴＲ１６は、図５のトランジスタＴ
ＲA、ＴＲBにそれぞれ対応している。
【００１５】プッシュプル出力回路３は、上述のトラン
ジスタＴＲ１５、ＴＲ１６と２つの抵抗Ｒ９、Ｒ１０を
有している。トランジスタＴＲ１５のコレクタは、正電
源＋Ｖに接続され、そのエミッタは、抵抗Ｒ９、Ｒ１０
の直列回路を介してトランジスタＴＲ１６のエミッタに
接続されている。トランジスタＴＲ１６のコレクタは、
アースＥに接続されている。抵抗Ｒ９、Ｒ１０の接続点
は、出力端子ＯＵＴに接続されている。なお、図１で
は、差動入力回路１、増幅回路２、貫通電流低減回路
４、プッシュプル出力回路３が一点鎖線で区分けされて
いるが、１つの素子が２つ以上の回路にまたがって用い
られることもあるので、この区分けは、便宜上のもので
ある。なお、この点は従来の回路を示す図５でも同様で
ある。
ジスタＴＲ１５、ＴＲ１６と２つの抵抗Ｒ９、Ｒ１０を
有している。トランジスタＴＲ１５のコレクタは、正電
源＋Ｖに接続され、そのエミッタは、抵抗Ｒ９、Ｒ１０
の直列回路を介してトランジスタＴＲ１６のエミッタに
接続されている。トランジスタＴＲ１６のコレクタは、
アースＥに接続されている。抵抗Ｒ９、Ｒ１０の接続点
は、出力端子ＯＵＴに接続されている。なお、図１で
は、差動入力回路１、増幅回路２、貫通電流低減回路
４、プッシュプル出力回路３が一点鎖線で区分けされて
いるが、１つの素子が２つ以上の回路にまたがって用い
られることもあるので、この区分けは、便宜上のもので
ある。なお、この点は従来の回路を示す図５でも同様で
ある。
【００１６】図１の回路の動作について説明する。い
ま、反転入力端子ＩＮ−と出力端子ＯＵＴを接続し、非
反転入力端子ＩＮ＋に入力信号を印可する非反転増幅接
続の場合を例にとるものとする。非反転入力端子ＩＮ＋
の入力電圧が、所定の電圧から上昇した場合、増幅回路
２のＰＮＰトランジスタＴＲ１２がオンとなり、プッシ
ュプル出力回路３のＰＮＰトランジスタＴＲ１６がオン
となり、出力端子ＯＵＴの電圧が非反転入力端子ＩＮ＋
の入力電圧と同じ電圧となるまでオン状態が継続する。
このとき、プッシュプル出力回路３のＮＰＮトランジス
タＴＲ１５はオン状態であるから、ＰＮＰトランジスタ
ＴＲ１６の電流が、そのままＮＰＮトランジスタＴＲ１
５に流れ込む。電流が流れ込んだＮＰＮトランジスタＴ
Ｒ１５とベース同士が接続されているＮＰＮトランジス
タＴＲ１３も同時にオン状態となり、抵抗Ｒ２に電流が
流れる。なお、トランジスタＴＲ１５とトランジスタＴ
Ｒ１３はコレクタ同士も接続されているので、カレント
ミラー回路として動作する。
ま、反転入力端子ＩＮ−と出力端子ＯＵＴを接続し、非
反転入力端子ＩＮ＋に入力信号を印可する非反転増幅接
続の場合を例にとるものとする。非反転入力端子ＩＮ＋
の入力電圧が、所定の電圧から上昇した場合、増幅回路
２のＰＮＰトランジスタＴＲ１２がオンとなり、プッシ
ュプル出力回路３のＰＮＰトランジスタＴＲ１６がオン
となり、出力端子ＯＵＴの電圧が非反転入力端子ＩＮ＋
の入力電圧と同じ電圧となるまでオン状態が継続する。
このとき、プッシュプル出力回路３のＮＰＮトランジス
タＴＲ１５はオン状態であるから、ＰＮＰトランジスタ
ＴＲ１６の電流が、そのままＮＰＮトランジスタＴＲ１
５に流れ込む。電流が流れ込んだＮＰＮトランジスタＴ
Ｒ１５とベース同士が接続されているＮＰＮトランジス
タＴＲ１３も同時にオン状態となり、抵抗Ｒ２に電流が
流れる。なお、トランジスタＴＲ１５とトランジスタＴ
Ｒ１３はコレクタ同士も接続されているので、カレント
ミラー回路として動作する。
【００１７】抵抗Ｒ７は、定電流源ＣＣ７を介してトラ
ンジスタＴＲ１１のエミッタに接続されているので、ト
ランジスタＴＲ１１の電流が低減される。このため、ト
ランジスタＴＲ１２のベースエミッタ間電圧ＶBEが小さ
くなり、トランジスタＴＲ１２の電流が減少する。この
結果、プッシュプル出力回路３のＰＮＰトランジスタＴ
Ｒ１６に流れ込む電流が減少する。すなわち、ＮＰＮト
ランジスタＴＲ１５のベース電流が減少するのでＰＮＰ
トランジスタＴＲ１６のエミッタに流れ込む電流が減少
するのである。
ンジスタＴＲ１１のエミッタに接続されているので、ト
ランジスタＴＲ１１の電流が低減される。このため、ト
ランジスタＴＲ１２のベースエミッタ間電圧ＶBEが小さ
くなり、トランジスタＴＲ１２の電流が減少する。この
結果、プッシュプル出力回路３のＰＮＰトランジスタＴ
Ｒ１６に流れ込む電流が減少する。すなわち、ＮＰＮト
ランジスタＴＲ１５のベース電流が減少するのでＰＮＰ
トランジスタＴＲ１６のエミッタに流れ込む電流が減少
するのである。
【００１８】上記とは逆に、非反転入力端子ＩＮ＋の入
力電圧が、所定の電圧から下降した場合、増幅回路２の
ＮＰＮトランジスタＴＲ１１がオンとなり、プッシュプ
ル出力回路３のＮＰＮトランジスタＴＲ１５オンとな
り、出力端子ＯＵＴの電圧が非反転入力端子ＩＮ＋の入
力電圧と同じ電圧となるまでオン状態が継続する。この
場合、ＰＮＰトランジスタＴＲ１６とベース同士が接続
されているＰＮＰトランジスタＴＲ１４も同時にオン状
態となり、抵抗Ｒ８に電流が流れる。抵抗Ｒ８は、定電
流源ＣＣ８を介してトランジスタＴＲ１２のエミッタに
接続されているので、トランジスタＴＲ１２の電流が低
減される。このため、トランジスタＴＲ１１のベースエ
ミッタ間電圧ＶBEが小さくなり、トランジスタＴＲ１１
の電流が減少する。この結果、プッシュプル出力回路３
のＰＮＰトランジスタＴＲ１６に流れ込む電流が減少す
る。すなわち、ＮＰＮトランジスタＴＲ１６のベース電
流が減少するのでＰＮＰトランジスタＴＲ１５のエミッ
タに流れ込む電流が減少するのである。なお、トランジ
スタＴＲ１６とトランジスタＴＲ１４はコレクタ同士も
接続されているので、カレントミラー回路として動作す
る。
力電圧が、所定の電圧から下降した場合、増幅回路２の
ＮＰＮトランジスタＴＲ１１がオンとなり、プッシュプ
ル出力回路３のＮＰＮトランジスタＴＲ１５オンとな
り、出力端子ＯＵＴの電圧が非反転入力端子ＩＮ＋の入
力電圧と同じ電圧となるまでオン状態が継続する。この
場合、ＰＮＰトランジスタＴＲ１６とベース同士が接続
されているＰＮＰトランジスタＴＲ１４も同時にオン状
態となり、抵抗Ｒ８に電流が流れる。抵抗Ｒ８は、定電
流源ＣＣ８を介してトランジスタＴＲ１２のエミッタに
接続されているので、トランジスタＴＲ１２の電流が低
減される。このため、トランジスタＴＲ１１のベースエ
ミッタ間電圧ＶBEが小さくなり、トランジスタＴＲ１１
の電流が減少する。この結果、プッシュプル出力回路３
のＰＮＰトランジスタＴＲ１６に流れ込む電流が減少す
る。すなわち、ＮＰＮトランジスタＴＲ１６のベース電
流が減少するのでＰＮＰトランジスタＴＲ１５のエミッ
タに流れ込む電流が減少するのである。なお、トランジ
スタＴＲ１６とトランジスタＴＲ１４はコレクタ同士も
接続されているので、カレントミラー回路として動作す
る。
【００１９】図２は、本発明の効果を従来のオペアンプ
回路との対比で確認するためのシミュレーションに用い
られる、本発明及び従来のオペアンプ回路の非反転増幅
の接続状態を示す図である。すなわち、反転入力端子Ｉ
Ｎ−（図２では−で表示）が出力端子ＯＵＴに接続さ
れ、非反転入力端子ＩＮ＋（図２では＋で表示）に図示
されるようなパルス状の入力信号が与えられた場合の、
各オペアンプ回路の出力貫通電流をシミュレーションに
より確認しようとするものである。
回路との対比で確認するためのシミュレーションに用い
られる、本発明及び従来のオペアンプ回路の非反転増幅
の接続状態を示す図である。すなわち、反転入力端子Ｉ
Ｎ−（図２では−で表示）が出力端子ＯＵＴに接続さ
れ、非反転入力端子ＩＮ＋（図２では＋で表示）に図示
されるようなパルス状の入力信号が与えられた場合の、
各オペアンプ回路の出力貫通電流をシミュレーションに
より確認しようとするものである。
【００２０】図３は、本発明のオペアンプ回路における
出力貫通電流のシミュレーション結果を、図４は、従来
例における出力貫通電流のシミュレーション結果をそれ
ぞれ示している。図３と図４の対比から明らかなよう
に、図４の従来例では、常時約３．８ｍＡが出力貫通電
流として流れ、入力信号のあるときは、この出力貫通電
流がわずかな変動幅で変動するが、図３の本発明では、
出力貫通電流は、入力信号のリーディングエッジとトレ
ーリングエッジのところで、極めて瞬時に変動するもの
の、全体としては実質的に常時０ｍＡである。
出力貫通電流のシミュレーション結果を、図４は、従来
例における出力貫通電流のシミュレーション結果をそれ
ぞれ示している。図３と図４の対比から明らかなよう
に、図４の従来例では、常時約３．８ｍＡが出力貫通電
流として流れ、入力信号のあるときは、この出力貫通電
流がわずかな変動幅で変動するが、図３の本発明では、
出力貫通電流は、入力信号のリーディングエッジとトレ
ーリングエッジのところで、極めて瞬時に変動するもの
の、全体としては実質的に常時０ｍＡである。
【図１】本発明に係るオペアンプ回路の好ましい実施の
形態の回路図である。
形態の回路図である。
【図２】本発明の効果を従来のオペアンプ回路との対比
で確認するためのシミュレーションに用いられる、本発
明及び従来のオペアンプ回路の非反転増幅の接続状態を
示す図である。
で確認するためのシミュレーションに用いられる、本発
明及び従来のオペアンプ回路の非反転増幅の接続状態を
示す図である。
【図３】本発明のオペアンプ回路における出力貫通電流
のシミュレーション結果を示す電圧波形図である。
のシミュレーション結果を示す電圧波形図である。
【図４】従来例における出力貫通電流のシミュレーショ
ン結果を示す電圧波形図である。
ン結果を示す電圧波形図である。
【図５】従来のオペアンプ回路の構成を示す回路図であ
る。
る。
【符号の説明】
１ 差動入力回路
２ 増幅回路
３ プッシュプル出力回路
４ 貫通電流低減回路
ＩＮ− 反転入力端子
ＩＮ＋ 非反転入力端子
ＯＵＴ 出力端子
ＴＲ１〜ＴＲ１６ トランジスタ
Ｒ１〜Ｒ１０ 抵抗
ＣＣ１〜ＣＣ８ 定電流源
Ｄ１、Ｄ２ ダイオード
Ｃ１ コンデンサ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J091 AA01 AA18 AA47 CA36 CA65
FA04 HA08 HA19 HA25 HA29
KA00 KA02 KA05 KA09 MA21
TA01 TA06 UW09
Claims (5)
- 【請求項１】 第１の抵抗を介して正又は負の電源に接
続された第１の能動素子と、第２の抵抗を介して負又は
正の電源に接続された第２の能動素子を含む増幅段と、
前記増幅段の出力信号を増幅するプッシュプル出力回路
とを有するオペアンプ回路において、前記プッシュプル
出力回路を構成するＮＰＮトランジスタと共にカレント
ミラー回路を構成するよう接続されたＮＰＮトランジス
タと、前記プッシュプル出力回路を構成するＰＮＰトラ
ンジスタと共にカレントミラー回路を構成するよう接続
されたＰＮＰランジスタとから構成される貫通電流低減
回路を設け、前記貫通電流低減回路の前記ＮＰＮトラン
ジスタ及び前記ＰＮＰトランジスタの電流経路が前記第
１の抵抗と前記第２の抵抗にそれぞれ接続されているこ
とを特徴とするオペアンプ回路。 - 【請求項２】 前記増幅段の前段に差動入力回路が設け
られていることを特徴とする請求項１に記載のオペアン
プ回路。 - 【請求項３】 前記第１及び第２の能動素子がそれぞれ
定電流源及び前記第１の抵抗又は第２の抵抗を介して前
記電源に接続されていることを特徴とする請求項１又は
２に記載のオペアンプ回路。 - 【請求項４】 前記第１及び第２の能動素子が、ＮＰＮ
トランジスタとＰＮＰトランジスタであることを特徴と
する請求項１から３のいずれか１つに記載のオペアンプ
回路。 - 【請求項５】 差動入力回路と、 前記差動入力回路の出力信号を増幅する増幅回路と、 前記増幅回路を構成するＮＰＮトランジスタのエミッタ
に一端が接続された第１の定電流源の他端とアース又は
負電源との間に接続された第１の抵抗と、前記増幅回路
を構成するＰＮＰトランジスタのエミッタに一端が接続
された第２の定電流源の他端と正電源との間に接続され
た第２の抵抗と、前記ＮＰＮトランジスタのエミッタに
ベースが接続され、前記第２の抵抗と前記第２の定電流
源の接続点にエミッタが接続されたＰＮＰトランジスタ
と、前記ＰＮＰトランジスタのエミッタにベースが接続
され、前記第１の抵抗と前記第２の定電流源の接続点に
エミッタが接続されたＮＰＮトランジスタとからなる貫
通電流低減回路と、 前記増幅回路の前記ＰＮＰトランジスタのエミッタにベ
ースが接続されたＰＮＰトランジスタと、前記増幅回路
の前記ＮＰＮトランジスタのエミッタにベースが接続さ
れたＮＰＮトランジスタとで構成されるプッシュプル出
力回路とを、 有するオペアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249500A JP2003060452A (ja) | 2001-08-20 | 2001-08-20 | オペアンプ回路 |
| US10/223,702 US6734720B2 (en) | 2001-08-20 | 2002-08-20 | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249500A JP2003060452A (ja) | 2001-08-20 | 2001-08-20 | オペアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060452A true JP2003060452A (ja) | 2003-02-28 |
Family
ID=19078493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249500A Pending JP2003060452A (ja) | 2001-08-20 | 2001-08-20 | オペアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6734720B2 (ja) |
| JP (1) | JP2003060452A (ja) |
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| US7429972B2 (en) * | 2003-09-10 | 2008-09-30 | Samsung Electronics Co., Ltd. | High slew-rate amplifier circuit for TFT-LCD system |
| TWI228868B (en) * | 2004-02-17 | 2005-03-01 | Novatek Microelectronics Corp | Apparatus and method for increasing a slew rate of an operational amplifier |
| US8212617B2 (en) * | 2010-01-05 | 2012-07-03 | Analog Devices, Inc. | Fast class AB output stage |
| RU2677364C1 (ru) * | 2018-03-05 | 2019-01-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Входной каскад быстродействующего операционного усилителя |
| WO2020191606A1 (zh) * | 2019-03-26 | 2020-10-01 | 华为技术有限公司 | 一种推挽型驱动电路 |
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| US5977829A (en) * | 1997-11-18 | 1999-11-02 | Harris Corporation | Low distortion current feedback amplifier with dynamic biasing |
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|---|---|---|---|---|
| US5399991A (en) * | 1993-01-28 | 1995-03-21 | National Semiconductor Corporation | High speed low power op-amp circuit |
| JPH07298277A (ja) | 1994-04-21 | 1995-11-10 | Matsushita Electric Ind Co Ltd | 補正電流出力回路 |
| JP3322485B2 (ja) | 1994-09-26 | 2002-09-09 | 旭化成マイクロシステム株式会社 | Ｂ級プッシュプル増幅回路 |
| JPH1174742A (ja) | 1997-08-27 | 1999-03-16 | Denso Corp | オペアンプ |
| JP4020221B2 (ja) | 1998-04-17 | 2007-12-12 | 旭化成エレクトロニクス株式会社 | プッシュプル増幅回路 |
| US6163216A (en) * | 1998-12-18 | 2000-12-19 | Texas Instruments Tucson Corporation | Wideband operational amplifier |
| KR100537053B1 (ko) | 1998-12-25 | 2005-12-16 | 후지쯔 가부시끼가이샤 | 푸쉬풀형 증폭 회로 |
| JP4087540B2 (ja) | 1998-12-28 | 2008-05-21 | 富士通株式会社 | プッシュプル型増幅回路 |
-
2001
- 2001-08-20 JP JP2001249500A patent/JP2003060452A/ja active Pending
-
2002
- 2002-08-20 US US10/223,702 patent/US6734720B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6734720B2 (en) | 2004-05-11 |
| US20030052737A1 (en) | 2003-03-20 |
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