JPH0846443A - 高入力インピーダンス回路及び半導体装置 - Google Patents
高入力インピーダンス回路及び半導体装置Info
- Publication number
- JPH0846443A JPH0846443A JP6197362A JP19736294A JPH0846443A JP H0846443 A JPH0846443 A JP H0846443A JP 6197362 A JP6197362 A JP 6197362A JP 19736294 A JP19736294 A JP 19736294A JP H0846443 A JPH0846443 A JP H0846443A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- emitter
- base
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L5/00—Apparatus for, or methods of, measuring force, work, mechanical power, or torque, specially adapted for specific purposes
- G01L5/0052—Apparatus for, or methods of, measuring force, work, mechanical power, or torque, specially adapted for specific purposes measuring forces due to impact
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/09—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by piezoelectric pick-up
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 バイポーラのみのプロセスで、大きな抵抗を
外付けをする必要のない装置を提供する。 【構成】 差動増幅器の入力を構成する第1の極性(N
PN)のトランジスタの一方のトランジスタQ2のベー
スを正の入力端とし、他方のトランジスタQ3のベース
を負の入力端とする増幅器1と、正の入力端にはベース
が接続され、第2の極性(PNP)のトランジスタQ1
とを有している。トランジスタQ1のコレクタは、第1
の電源(GND)に直流的に接続され、エミッタは、抵
抗R2を介して第2の電源VBに直流的に接続される。
このエミッタには、正の入力端に与えられる入力信号と
同相の信号を与えることにより入力インピーダンスを高
くする。増幅器3の出力信号を負の入力端に負帰還させ
てこの入力端に現われる信号を入力信号と実質的に同相
にし、かつ出力信号をトランジスタQ1のエミッタに与
えるようにして信号を同相にする。
外付けをする必要のない装置を提供する。 【構成】 差動増幅器の入力を構成する第1の極性(N
PN)のトランジスタの一方のトランジスタQ2のベー
スを正の入力端とし、他方のトランジスタQ3のベース
を負の入力端とする増幅器1と、正の入力端にはベース
が接続され、第2の極性(PNP)のトランジスタQ1
とを有している。トランジスタQ1のコレクタは、第1
の電源(GND)に直流的に接続され、エミッタは、抵
抗R2を介して第2の電源VBに直流的に接続される。
このエミッタには、正の入力端に与えられる入力信号と
同相の信号を与えることにより入力インピーダンスを高
くする。増幅器3の出力信号を負の入力端に負帰還させ
てこの入力端に現われる信号を入力信号と実質的に同相
にし、かつ出力信号をトランジスタQ1のエミッタに与
えるようにして信号を同相にする。
Description
【0001】
【産業上の利用分野】本発明は、高インピーダンス素子
から発生する微小な電圧を取り出すための検出器として
必要な、例えば、入力インピーダンスが数100KΩ〜
数10MΩの増幅器を半導体集積回路で実現するために
用いられる高入力インピーダンス回路に関するものであ
る。
から発生する微小な電圧を取り出すための検出器として
必要な、例えば、入力インピーダンスが数100KΩ〜
数10MΩの増幅器を半導体集積回路で実現するために
用いられる高入力インピーダンス回路に関するものであ
る。
【0002】
【従来の技術】従来、高入力インピーダンスを実現する
ためには増幅器(オペアンプ)の入力に、例えば、20
MΩの抵抗でバイアスを与えて実現していた。しかし、
バイアス抵抗値の大きさから、例えば、オペアンプの入
力電流が50nAであったとしても、1Vの電圧降下が
発生するため、図4に示すように、入力電流の殆ど無い
FETトップのオペアンプを使用する必要があった。し
かし、この機能を集積化するには、MOS構造が加わる
ので、製造するために半導体基板にBiCMOSのプロ
セスを施さなければならず、また、半導体基板に20M
Ωの抵抗を形成することはチップ面積を大きくしなけれ
ばならず、経済的に製造が困難であるのでバイアス抵抗
として外付けする必要があった。
ためには増幅器(オペアンプ)の入力に、例えば、20
MΩの抵抗でバイアスを与えて実現していた。しかし、
バイアス抵抗値の大きさから、例えば、オペアンプの入
力電流が50nAであったとしても、1Vの電圧降下が
発生するため、図4に示すように、入力電流の殆ど無い
FETトップのオペアンプを使用する必要があった。し
かし、この機能を集積化するには、MOS構造が加わる
ので、製造するために半導体基板にBiCMOSのプロ
セスを施さなければならず、また、半導体基板に20M
Ωの抵抗を形成することはチップ面積を大きくしなけれ
ばならず、経済的に製造が困難であるのでバイアス抵抗
として外付けする必要があった。
【0003】図4は、従来のMOSFETを有するオペ
アンプの高入力インピーダンス回路を示している。オペ
アンプ10は、正の入力端と負の入力端を備え、出力端
は、出力端子OUTに接続されている。正の入力端は、
入力端子INに接続されるとともに20MΩの抵抗R1
の一端に接続されている。この正の入力端は、抵抗R1
及び電源VB を介して接地され、抵抗R1及び電源VB
によりバイアスされている。そして、出力信号は負の入
力端に帰還されるようになっている。このように従来の
入力インピーダンス回路ではオペアンプの入力インピー
ダンスが抵抗R1によって規定される。
アンプの高入力インピーダンス回路を示している。オペ
アンプ10は、正の入力端と負の入力端を備え、出力端
は、出力端子OUTに接続されている。正の入力端は、
入力端子INに接続されるとともに20MΩの抵抗R1
の一端に接続されている。この正の入力端は、抵抗R1
及び電源VB を介して接地され、抵抗R1及び電源VB
によりバイアスされている。そして、出力信号は負の入
力端に帰還されるようになっている。このように従来の
入力インピーダンス回路ではオペアンプの入力インピー
ダンスが抵抗R1によって規定される。
【0004】また、図5は特開昭61−18019号公
報(特公平5−80005号公報)に記載されたインピ
ーダンス回路の別の従来例である。これは、例えば、N
PNトランジスタQ10のベースにラテラルPNPトラ
ンジスタQ20のベースを接続し、このラテラルPNP
トランジスタQ20のエミッタにバイアス電圧を供給す
るようにした高入力インピーダンス回路である。NPN
トランジスタQ10のコレクタは電源(図示せず)に接
続され、そのエミッタは、電流源11を介して接地され
る。このトランジスタQ10のベースは、入力端子12
に接続され、ラテラルトランジスタQ20のベースに接
続される。このトランジスタQ20のコレクタは、接地
され、エミッタは抵抗R及び電源V1 を介して接地され
る。トランジスタQ10の動作電圧(ベース電圧)を安
定にするためには、トランジスタQ20の電流増幅率
(hfe) をトランジスタQ10のものより小さくする
と、例えば、1kΩ程度の抵抗Rとラテラルトランジス
タ1個のみで、入力インピーダンス50kΩ以上の回路
を構成することができるので、チップ面積を抑えること
ができる。しかし、例えば、20MΩ以上あるいは60
MΩ程度の高入力インピーダンスを得るためには1MΩ
を越える抵抗が必要であり、これを用いることはこの回
路を半導体基板内に集積化する上で困難である。
報(特公平5−80005号公報)に記載されたインピ
ーダンス回路の別の従来例である。これは、例えば、N
PNトランジスタQ10のベースにラテラルPNPトラ
ンジスタQ20のベースを接続し、このラテラルPNP
トランジスタQ20のエミッタにバイアス電圧を供給す
るようにした高入力インピーダンス回路である。NPN
トランジスタQ10のコレクタは電源(図示せず)に接
続され、そのエミッタは、電流源11を介して接地され
る。このトランジスタQ10のベースは、入力端子12
に接続され、ラテラルトランジスタQ20のベースに接
続される。このトランジスタQ20のコレクタは、接地
され、エミッタは抵抗R及び電源V1 を介して接地され
る。トランジスタQ10の動作電圧(ベース電圧)を安
定にするためには、トランジスタQ20の電流増幅率
(hfe) をトランジスタQ10のものより小さくする
と、例えば、1kΩ程度の抵抗Rとラテラルトランジス
タ1個のみで、入力インピーダンス50kΩ以上の回路
を構成することができるので、チップ面積を抑えること
ができる。しかし、例えば、20MΩ以上あるいは60
MΩ程度の高入力インピーダンスを得るためには1MΩ
を越える抵抗が必要であり、これを用いることはこの回
路を半導体基板内に集積化する上で困難である。
【0005】
【発明が解決しようとする課題】前述のように、入力イ
ンピーダンスが数100kΩ〜数10MΩの高インピー
ダンスの増幅器を半導体基板に集積化するには、MΩオ
ーダー以上の高抵抗が必要であり、抵抗を増幅器が形成
された半導体基板とは別体に外付けしなければならなか
った。また、集積化するにしても工程の複雑化するBi
CMOSプロセスを利用しなげればならなかった。この
様な高入力インピーダンスの増幅器は、例えば、ハード
ディスクにおいて、信号の読み出し/書き込み中に誤り
が生じるような振動が発生した場合、再度読み出し/書
き込みをし直すための振動検出装置に用いられるセラミ
ック素子などの高インピーダンス素子から発生する微小
な電圧を増幅する入力緩衝増幅器に有効である。本発明
は、このような事情により成されたものであって、バイ
ポーラのみのプロセスで、大きな抵抗を必要とせず、し
たがって、外付けをする必要のない高入力インピーダン
ス回路及びこの回路を備えた半導体装置を提供すること
を目的にしている。
ンピーダンスが数100kΩ〜数10MΩの高インピー
ダンスの増幅器を半導体基板に集積化するには、MΩオ
ーダー以上の高抵抗が必要であり、抵抗を増幅器が形成
された半導体基板とは別体に外付けしなければならなか
った。また、集積化するにしても工程の複雑化するBi
CMOSプロセスを利用しなげればならなかった。この
様な高入力インピーダンスの増幅器は、例えば、ハード
ディスクにおいて、信号の読み出し/書き込み中に誤り
が生じるような振動が発生した場合、再度読み出し/書
き込みをし直すための振動検出装置に用いられるセラミ
ック素子などの高インピーダンス素子から発生する微小
な電圧を増幅する入力緩衝増幅器に有効である。本発明
は、このような事情により成されたものであって、バイ
ポーラのみのプロセスで、大きな抵抗を必要とせず、し
たがって、外付けをする必要のない高入力インピーダン
ス回路及びこの回路を備えた半導体装置を提供すること
を目的にしている。
【0006】
【課題を解決するための手段】本発明の高入力インピー
ダンス回路は、差動対をなし増幅器の入力を構成する第
1の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、前記正の入力端にはベースが接
続され、第1の極性のトランジスタとは逆となる第2の
極性のトランジスタとを有し、前記第2の極性のトラン
ジスタのコレクタは、第1の電源に直流的に接続されこ
の第2の極性のトランジスタのエミッタは、抵抗を介し
て第2の電源に直流的に接続され、このエミッタには、
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。前記増幅器の出力信号を前記負の入力端に負
帰還させてこの入力端に現われる信号を前記入力信号と
実質的に同相にし、同様に前記出力信号を前記第2の極
性のトランジスタのエミッタに与えるようにしても良
い。前記第2の極性のトランジスタは、2つのトランジ
スタからなり、第1のトランジスタは、ベースが前記正
の入力端に接続され、コレクタが第1の電源に直流的に
接続され、エミッタが抵抗を介して第2の電源に直流的
に接続され、第2のトランジスタは、エミッタが前記第
1のトランジスタのエミッタに直流的に接続され、コレ
クタが前記第1の電源に接続され、ベースが前記負の入
力端に接続されるようにしても良い。
ダンス回路は、差動対をなし増幅器の入力を構成する第
1の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、前記正の入力端にはベースが接
続され、第1の極性のトランジスタとは逆となる第2の
極性のトランジスタとを有し、前記第2の極性のトラン
ジスタのコレクタは、第1の電源に直流的に接続されこ
の第2の極性のトランジスタのエミッタは、抵抗を介し
て第2の電源に直流的に接続され、このエミッタには、
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。前記増幅器の出力信号を前記負の入力端に負
帰還させてこの入力端に現われる信号を前記入力信号と
実質的に同相にし、同様に前記出力信号を前記第2の極
性のトランジスタのエミッタに与えるようにしても良
い。前記第2の極性のトランジスタは、2つのトランジ
スタからなり、第1のトランジスタは、ベースが前記正
の入力端に接続され、コレクタが第1の電源に直流的に
接続され、エミッタが抵抗を介して第2の電源に直流的
に接続され、第2のトランジスタは、エミッタが前記第
1のトランジスタのエミッタに直流的に接続され、コレ
クタが前記第1の電源に接続され、ベースが前記負の入
力端に接続されるようにしても良い。
【0007】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に形成され、差動対をなし増幅器の
入力を構成する第1の極性のトランジスタの1方のトラ
ンジスタのベースを正の入力端とし、他方のトランジス
タのベースを負の入力端とする増幅器と、前記半導体基
板に形成され、前記増幅器の正の入力端に接続された入
力端子と、前記半導体基板に形成され、前記増幅器の出
力端に接続された出力端子と、前記半導体基板に形成さ
れた抵抗と、前記半導体基板に形成され、ベースが前記
正の入力端に接続され、コレクタが第1の電源に直流的
に接続され、かつエミッタが前記抵抗を介して第2の電
源に直流的に接続された第2の極性のトランジスタとを
有し、前記第2の極性のトランジスタの前記エミッタに
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。
と、前記半導体基板に形成され、差動対をなし増幅器の
入力を構成する第1の極性のトランジスタの1方のトラ
ンジスタのベースを正の入力端とし、他方のトランジス
タのベースを負の入力端とする増幅器と、前記半導体基
板に形成され、前記増幅器の正の入力端に接続された入
力端子と、前記半導体基板に形成され、前記増幅器の出
力端に接続された出力端子と、前記半導体基板に形成さ
れた抵抗と、前記半導体基板に形成され、ベースが前記
正の入力端に接続され、コレクタが第1の電源に直流的
に接続され、かつエミッタが前記抵抗を介して第2の電
源に直流的に接続された第2の極性のトランジスタとを
有し、前記第2の極性のトランジスタの前記エミッタに
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。
【0008】
【作用】図5の基本回路のトランジスタのエミッタに入
力信号と同相の信号を与えることにより、入力インピー
ダンスを高くし、外付けしなければならないような高抵
抗を利用する必要がなくなる。
力信号と同相の信号を与えることにより、入力インピー
ダンスを高くし、外付けしなければならないような高抵
抗を利用する必要がなくなる。
【0009】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図1を参照して第1の実施例を説明する。
図は、高入力インピーダンス回路の回路図である。オペ
アンプ1は、差動対をなす1方のNPNトランジスタQ
2と他方のNPNトランジスタQ3から構成され、双方
のエミッタは互いに接続されている。1方のNPNトラ
ンジスタQ2のベースを正の入力端とし、他方のNPN
トランジスタのベースを負の入力端とする。このオペア
ンプ1に対し、この高入力インピーダンス回路は、PN
PトランジスタQ1を備えている。このPNPトランジ
スタQ1のベースは、オペアンプ1の正の入力端に接続
され、コレクタは、第1の電源(接地)に直流的に接続
されている。そしてエミッタは、抵抗R2を介して第2
の電源VB に接続されている。入力端子INは、オペア
ンプ1の正の入力端に接続され、また、PNPトランジ
スタQ1のベースに接続されている。オペアンプ1の出
力信号は、その負の入力端に帰還されるように構成され
ている。この様なオペアンプ1の出力は、PNPトラン
ジスタQ1のエミッタに抵抗R3及びこの抵抗に直列に
接続されているキャパシタC1を介して接続されてい
る。したがってこのエミッタには正の入力端に与えられ
る入力信号と同相の信号を与えられることになり、その
結果入力インピーダンスを高くすることになる。オペア
ンプ1の出力端は出力端子OUTに接続されている。
する。まず、図1を参照して第1の実施例を説明する。
図は、高入力インピーダンス回路の回路図である。オペ
アンプ1は、差動対をなす1方のNPNトランジスタQ
2と他方のNPNトランジスタQ3から構成され、双方
のエミッタは互いに接続されている。1方のNPNトラ
ンジスタQ2のベースを正の入力端とし、他方のNPN
トランジスタのベースを負の入力端とする。このオペア
ンプ1に対し、この高入力インピーダンス回路は、PN
PトランジスタQ1を備えている。このPNPトランジ
スタQ1のベースは、オペアンプ1の正の入力端に接続
され、コレクタは、第1の電源(接地)に直流的に接続
されている。そしてエミッタは、抵抗R2を介して第2
の電源VB に接続されている。入力端子INは、オペア
ンプ1の正の入力端に接続され、また、PNPトランジ
スタQ1のベースに接続されている。オペアンプ1の出
力信号は、その負の入力端に帰還されるように構成され
ている。この様なオペアンプ1の出力は、PNPトラン
ジスタQ1のエミッタに抵抗R3及びこの抵抗に直列に
接続されているキャパシタC1を介して接続されてい
る。したがってこのエミッタには正の入力端に与えられ
る入力信号と同相の信号を与えられることになり、その
結果入力インピーダンスを高くすることになる。オペア
ンプ1の出力端は出力端子OUTに接続されている。
【0010】図のインピーダンス回路において、入力か
らオペアンプ側を見ると、オペアンプは、出力から負の
入力端に全帰還を掛けたバッファとなっているので、入
力インピーダンスは非常に高くなっている。したがっ
て、この入力インピーダンス値は、PNPトランジスタ
Q1で構成されたバイアス側から見ると、抵抗R3及び
C1が接続されていない場合、抵抗R2とPNPトラン
ジスタQ1の内部抵抗の和にPNPトランジスタQ1の
電流増幅率(hef)を乗じた値となる。すなわちエミッ
タ接地のPNPトランジスタQ1の入力インピーダンス
に等しくなる。
らオペアンプ側を見ると、オペアンプは、出力から負の
入力端に全帰還を掛けたバッファとなっているので、入
力インピーダンスは非常に高くなっている。したがっ
て、この入力インピーダンス値は、PNPトランジスタ
Q1で構成されたバイアス側から見ると、抵抗R3及び
C1が接続されていない場合、抵抗R2とPNPトラン
ジスタQ1の内部抵抗の和にPNPトランジスタQ1の
電流増幅率(hef)を乗じた値となる。すなわちエミッ
タ接地のPNPトランジスタQ1の入力インピーダンス
に等しくなる。
【0011】ここで、キャパシタC1と抵抗R3が接続
されている状態を考えると(計算の簡略化から前記内部
抵抗を省略する。)、入力信号Viによる抵抗R2の電
流変化(I2)は、 I2=Vi/R2 (1) となる。そして、出力信号によって抵抗R2に流れる電
流(I3)は、 I3=Vi/(R2+R3) (2) また、PNPトランジスタQ1の電流変化(I1)は、
I3とI2の差であるから、 I1=I2−I3=Vi×R3/R2(R2+R3) (3) となる。したがって、出力信号を帰還させた際に抵抗R
3を介在させた場合の入力インピーダンスは、抵抗R3
を付加しない場合と比較するとI2/I1倍になってい
る。これを抵抗で表すと、 I2/I1=(R2+R3)/R3 (4) となる。
されている状態を考えると(計算の簡略化から前記内部
抵抗を省略する。)、入力信号Viによる抵抗R2の電
流変化(I2)は、 I2=Vi/R2 (1) となる。そして、出力信号によって抵抗R2に流れる電
流(I3)は、 I3=Vi/(R2+R3) (2) また、PNPトランジスタQ1の電流変化(I1)は、
I3とI2の差であるから、 I1=I2−I3=Vi×R3/R2(R2+R3) (3) となる。したがって、出力信号を帰還させた際に抵抗R
3を介在させた場合の入力インピーダンスは、抵抗R3
を付加しない場合と比較するとI2/I1倍になってい
る。これを抵抗で表すと、 I2/I1=(R2+R3)/R3 (4) となる。
【0012】以上のように、この実施例では高抵抗を用
いることなくオペアンプの入力インピーダンスを高くす
ることができるので、例えば、20MΩ以上の高抵抗を
外付けすることなく高インピーダンスの入力インピーダ
ンス回路を半導体基板に実現することができる。また、
オペアンプにFETを用いる必要がないので、この入力
インピーダンス回路を備えた半導体装置をバイポーラプ
ロセスで形成することができる。したがって、本発明
は、入力インピーダンスが数100kΩ〜数10MΩの
増幅器が半導体集積回路に実現でき、例えば、これをセ
ラミック素子などの高インピーダンス素子から発生する
微小な電圧を増幅する入力緩衝増幅器に有効である。
いることなくオペアンプの入力インピーダンスを高くす
ることができるので、例えば、20MΩ以上の高抵抗を
外付けすることなく高インピーダンスの入力インピーダ
ンス回路を半導体基板に実現することができる。また、
オペアンプにFETを用いる必要がないので、この入力
インピーダンス回路を備えた半導体装置をバイポーラプ
ロセスで形成することができる。したがって、本発明
は、入力インピーダンスが数100kΩ〜数10MΩの
増幅器が半導体集積回路に実現でき、例えば、これをセ
ラミック素子などの高インピーダンス素子から発生する
微小な電圧を増幅する入力緩衝増幅器に有効である。
【0013】次に、図2を参照して第2の実施例を説明
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ2は、差動対をなす1方のNPNトラン
ジスタQ6と他方のNPNトランジスタQ7から構成さ
れ、双方のエミッタは互いに接続されている。1方のN
PNトランジスタQ6のベースを正の入力端とし、他方
のNPNトランジスタQ7のベースを負の入力端とす
る。このオペアンプ2に対し、この高入力インピーダン
ス回路は、第1のPNPトランジスタQ5を備えてい
る。この第1のPNPトランジスタQ5のベースは、オ
ペアンプ2の正の入力端に接続され、コレクタは、第1
の電源(接地)に直流的に接続されている。そしてエミ
ッタは、抵抗R4とこの抵抗と直列に接続された抵抗R
6を介して第2の電源VB に接続されている。入力端子
INは、オペアンプ2の正の入力端に接続され、また第
1のPNPトランジスタQ5のベースに接続されてい
る。オペアンプ2の出力端は、出力端子OUTに接続さ
れ、さらに出力信号は、その負の入力端に負帰還される
ように構成されている。
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ2は、差動対をなす1方のNPNトラン
ジスタQ6と他方のNPNトランジスタQ7から構成さ
れ、双方のエミッタは互いに接続されている。1方のN
PNトランジスタQ6のベースを正の入力端とし、他方
のNPNトランジスタQ7のベースを負の入力端とす
る。このオペアンプ2に対し、この高入力インピーダン
ス回路は、第1のPNPトランジスタQ5を備えてい
る。この第1のPNPトランジスタQ5のベースは、オ
ペアンプ2の正の入力端に接続され、コレクタは、第1
の電源(接地)に直流的に接続されている。そしてエミ
ッタは、抵抗R4とこの抵抗と直列に接続された抵抗R
6を介して第2の電源VB に接続されている。入力端子
INは、オペアンプ2の正の入力端に接続され、また第
1のPNPトランジスタQ5のベースに接続されてい
る。オペアンプ2の出力端は、出力端子OUTに接続さ
れ、さらに出力信号は、その負の入力端に負帰還される
ように構成されている。
【0014】第1の実施例では、PNPトランジスタ
は、1つのトランジスタのみであったが、この実施例で
は、第2のPNPトランジスタQ4及びこれに接続され
た抵抗R5が付加されている。第2のPNPトランジス
タQ4のエミッタは、抵抗R4とこの抵抗に直列に接続
された抵抗R5とを介して第1のPNPトランジスタQ
5のエミッタに接続され、コレクタは、接地されてい
る。また、第2のPNPトランジスタQ4のベースは、
オペアンプ2の負の入力端に接続されている。第2のP
NPトランジスタQ4と抵抗R5がない場合、この回路
の入力インピーダンス(Rin)は第1のPNPトランジ
スタQ5の電流増幅率をhfeQ5とし、内部抵抗をreと
すると、 Rin=hfeQ5×(R4+R6+re) (5) となる。そして、第2のPNPトランジスタQ4及び抵
抗R5を付加したことにより、入力信号による抵抗R4
の電流変化は、第2のPNPトランジスタQ4及び抵抗
R5が無い場合と変わらないが、第1のPNPトランジ
スタQ5に流れる電流の変化は、例えば、Q4=Q5、
R5=R6の場合には、電流変化は1/2になる。した
がって、入力インピーダンスは2倍になる。
は、1つのトランジスタのみであったが、この実施例で
は、第2のPNPトランジスタQ4及びこれに接続され
た抵抗R5が付加されている。第2のPNPトランジス
タQ4のエミッタは、抵抗R4とこの抵抗に直列に接続
された抵抗R5とを介して第1のPNPトランジスタQ
5のエミッタに接続され、コレクタは、接地されてい
る。また、第2のPNPトランジスタQ4のベースは、
オペアンプ2の負の入力端に接続されている。第2のP
NPトランジスタQ4と抵抗R5がない場合、この回路
の入力インピーダンス(Rin)は第1のPNPトランジ
スタQ5の電流増幅率をhfeQ5とし、内部抵抗をreと
すると、 Rin=hfeQ5×(R4+R6+re) (5) となる。そして、第2のPNPトランジスタQ4及び抵
抗R5を付加したことにより、入力信号による抵抗R4
の電流変化は、第2のPNPトランジスタQ4及び抵抗
R5が無い場合と変わらないが、第1のPNPトランジ
スタQ5に流れる電流の変化は、例えば、Q4=Q5、
R5=R6の場合には、電流変化は1/2になる。した
がって、入力インピーダンスは2倍になる。
【0015】さらに入力インピーダンスを大きくするた
めには、第1及び第2のPNPトランジスタQ5、Q4
に流れる電流比率を変える。例えば、Q4:Q5=9:
1、R5:R4=1:9に設定すれば、この入力インピ
ーダンスは、(R4+R5)/R5=(9+1)/1=
10倍になる。以上のように、この実施例では、高抵抗
を用いることなくオペアンプの入力インピーダンスを高
くすることができる。したがって、例えば、20MΩ以
上の高抵抗を外付けすることなく高インピーダンスの入
力インピーダンス回路を半導体基板に実現することがで
きる。また、オペアンプにFETを用いる必要がないの
で、この入力インピーダンス回路を備えた半導体装置を
バイポーラプロセスで形成することができる。特にこの
実施例では、高入力インピーダンス回路を半導体基板に
組み込むのには不適当な大容量のキャパシタがいらなく
なるので、半導体集積回路化が容易になる。
めには、第1及び第2のPNPトランジスタQ5、Q4
に流れる電流比率を変える。例えば、Q4:Q5=9:
1、R5:R4=1:9に設定すれば、この入力インピ
ーダンスは、(R4+R5)/R5=(9+1)/1=
10倍になる。以上のように、この実施例では、高抵抗
を用いることなくオペアンプの入力インピーダンスを高
くすることができる。したがって、例えば、20MΩ以
上の高抵抗を外付けすることなく高インピーダンスの入
力インピーダンス回路を半導体基板に実現することがで
きる。また、オペアンプにFETを用いる必要がないの
で、この入力インピーダンス回路を備えた半導体装置を
バイポーラプロセスで形成することができる。特にこの
実施例では、高入力インピーダンス回路を半導体基板に
組み込むのには不適当な大容量のキャパシタがいらなく
なるので、半導体集積回路化が容易になる。
【0016】次に、図3を参照して第3の実施例を説明
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ3は、差動対をなす第1のNPNトラン
ジスタQ6と第2のNPNトランジスタQ7を備え、双
方のエミッタは、第3のNPNトランジスタQ8及び第
4のNPNトランジスタQ9を介して互いに接続されて
いる。第1のNPNトランジスタQ6のエミッタは、第
3のNPNトランジスタQ8のベースに接続され、第2
のNPNトランジスタQ7のエミッタは、第4のNPN
トランジスタQ9のベースに接続されている。そして、
第3のNPNトランジスタQ8と第4のNPNトランジ
スタQ9のエミッタは、互いに接続されている。また、
第1のNPNトランジスタQ6のベースを正の入力端と
し、第2のNPNトランジスタQ7のベースを負の入力
端とする。オペアンプ3に対し、この高入力インピーダ
ンス回路は、第1のPNPトランジスタQ5を備えてい
る。この第1のPNPトランジスタQ5のベースは、オ
ペアンプ3の正の入力端に接続され、コレクタは接地さ
れている。
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ3は、差動対をなす第1のNPNトラン
ジスタQ6と第2のNPNトランジスタQ7を備え、双
方のエミッタは、第3のNPNトランジスタQ8及び第
4のNPNトランジスタQ9を介して互いに接続されて
いる。第1のNPNトランジスタQ6のエミッタは、第
3のNPNトランジスタQ8のベースに接続され、第2
のNPNトランジスタQ7のエミッタは、第4のNPN
トランジスタQ9のベースに接続されている。そして、
第3のNPNトランジスタQ8と第4のNPNトランジ
スタQ9のエミッタは、互いに接続されている。また、
第1のNPNトランジスタQ6のベースを正の入力端と
し、第2のNPNトランジスタQ7のベースを負の入力
端とする。オペアンプ3に対し、この高入力インピーダ
ンス回路は、第1のPNPトランジスタQ5を備えてい
る。この第1のPNPトランジスタQ5のベースは、オ
ペアンプ3の正の入力端に接続され、コレクタは接地さ
れている。
【0017】そして、エミッタは、抵抗R4とこの抵抗
と直列に接続された抵抗R6を介して電源VB に接続さ
れている。入力端子INは、オペアンプ3の正の入力端
に接続され、また、第1のPNPトランジスタQ5のベ
ースに接続されている。オペアンプ3の出力端は出力端
子OUTに接続され、出力信号は、その負の入力端に帰
還されるように構成されている。この実施例では、第2
の実施例と同様に第2のPNPトランジスタQ4及びこ
れに接続する抵抗R5が付加されている。第2のPNP
トランジスタQ4のエミッタは、抵抗5とこの抵抗に直
列に接続された抵抗R6とを介して第1のPNPトラン
ジスタQ5のエミッタに接続され、コレクタは、接地さ
れている。また、第2のPNPトランジスタQ4のベー
スは、オペアンプ2の負の入力端に接続されている。
と直列に接続された抵抗R6を介して電源VB に接続さ
れている。入力端子INは、オペアンプ3の正の入力端
に接続され、また、第1のPNPトランジスタQ5のベ
ースに接続されている。オペアンプ3の出力端は出力端
子OUTに接続され、出力信号は、その負の入力端に帰
還されるように構成されている。この実施例では、第2
の実施例と同様に第2のPNPトランジスタQ4及びこ
れに接続する抵抗R5が付加されている。第2のPNP
トランジスタQ4のエミッタは、抵抗5とこの抵抗に直
列に接続された抵抗R6とを介して第1のPNPトラン
ジスタQ5のエミッタに接続され、コレクタは、接地さ
れている。また、第2のPNPトランジスタQ4のベー
スは、オペアンプ2の負の入力端に接続されている。
【0018】この実施例の高入力インピーダンス回路で
は、入力インピーダンスを数10MΩ得るためにさらに
改良する。図2の高入力インピーダンス回路では、NP
NトランジスタとPNPトランジスタの電流増幅率(h
fe)が全て同じで、Q4:Q5=9:1に設定すると仮
定した場合において、例えば、第1のNPNトランジス
タQ6に流す電流を5μAに設定すると、第1のPNP
トランジスタQ5に5μA、第2のPNPトランジスタ
Q4に45μAの電流が流れることになる。ここでR4
=100KΩにした場合、抵抗R4の電圧降下は、5V
にもなり、高い電源電圧が必要になってくる。また、N
PNトランジスタとPNPトランジスタの電流増幅率
(hfe)の違いにより抵抗R4の電圧降下の値もばらつ
き、安定な直流動作点が得られなくなる。
は、入力インピーダンスを数10MΩ得るためにさらに
改良する。図2の高入力インピーダンス回路では、NP
NトランジスタとPNPトランジスタの電流増幅率(h
fe)が全て同じで、Q4:Q5=9:1に設定すると仮
定した場合において、例えば、第1のNPNトランジス
タQ6に流す電流を5μAに設定すると、第1のPNP
トランジスタQ5に5μA、第2のPNPトランジスタ
Q4に45μAの電流が流れることになる。ここでR4
=100KΩにした場合、抵抗R4の電圧降下は、5V
にもなり、高い電源電圧が必要になってくる。また、N
PNトランジスタとPNPトランジスタの電流増幅率
(hfe)の違いにより抵抗R4の電圧降下の値もばらつ
き、安定な直流動作点が得られなくなる。
【0019】この実施例では、この問題を解決するため
にオペアンプの入力に第3及び第4のNPNトランジス
タQ8、Q9を加えたことを特徴としている。この場
合、上記と同じ条件で抵抗R4の抵抗値を100KΩに
すると、抵抗R4の電圧降下は5mVになる。そして、
オペアンプの入力の直流電圧は、VB −Vbe−50mV
になるので、電源電圧が高くなくても、トランジスタの
hfeのばらつきに対して安定した直流バイアス点で動作
させることが可能になる。以上のように、この実施例で
は高抵抗を用いることなくオペアンプの入力インピーダ
ンスを高くすることができる。したがって、例えば、2
0MΩ以上の高抵抗を外付けすることなく高インピーダ
ンスの入力インピーダンス回路を半導体基板に実現する
ことができる。またオペアンプにFETを用いる必要が
ないので、この入力インピーダンス回路を備えた半導体
装置をバイポーラプロセスで形成することができる。特
にこの実施例では、第2の実施例と同様に高入力インピ
ーダンス回路を半導体基板に組み込むのには不適当な大
容量キャパシタがいらなくなるので、半導体集積回路化
が容易になる。
にオペアンプの入力に第3及び第4のNPNトランジス
タQ8、Q9を加えたことを特徴としている。この場
合、上記と同じ条件で抵抗R4の抵抗値を100KΩに
すると、抵抗R4の電圧降下は5mVになる。そして、
オペアンプの入力の直流電圧は、VB −Vbe−50mV
になるので、電源電圧が高くなくても、トランジスタの
hfeのばらつきに対して安定した直流バイアス点で動作
させることが可能になる。以上のように、この実施例で
は高抵抗を用いることなくオペアンプの入力インピーダ
ンスを高くすることができる。したがって、例えば、2
0MΩ以上の高抵抗を外付けすることなく高インピーダ
ンスの入力インピーダンス回路を半導体基板に実現する
ことができる。またオペアンプにFETを用いる必要が
ないので、この入力インピーダンス回路を備えた半導体
装置をバイポーラプロセスで形成することができる。特
にこの実施例では、第2の実施例と同様に高入力インピ
ーダンス回路を半導体基板に組み込むのには不適当な大
容量キャパシタがいらなくなるので、半導体集積回路化
が容易になる。
【0020】以上、本発明を前述した実施例に基づいて
説明したが、これら実施例はその1例であり、これに限
定されるものではない。本発明は、各実施例の高入力イ
ンピーダンス回路において、PNPトランジスタをNP
Nトランジスタに、NPNトランジスタをPNPトラン
ジスタにおきかえた回路にも適用することができる。ま
た、一部のトランジスタがダーリントン接続など複数の
トランジスタを組み合わせて所定の極性の1つのトラン
ジスタを構成しているものも本発明を実現するトランジ
スタとして用いることができる。さらに前述の実施例で
は、電流比設定の方法において、Q4:Q5=R6:R
5として説明したが、これは、1例であり、任意にR
5、R6を設定しても本発明の高入力インピーダンス回
路を実現するのに何の影響も与えない。なおR5=R6
=0Ωであっても前記回路の動作には全く影響を与えな
い。
説明したが、これら実施例はその1例であり、これに限
定されるものではない。本発明は、各実施例の高入力イ
ンピーダンス回路において、PNPトランジスタをNP
Nトランジスタに、NPNトランジスタをPNPトラン
ジスタにおきかえた回路にも適用することができる。ま
た、一部のトランジスタがダーリントン接続など複数の
トランジスタを組み合わせて所定の極性の1つのトラン
ジスタを構成しているものも本発明を実現するトランジ
スタとして用いることができる。さらに前述の実施例で
は、電流比設定の方法において、Q4:Q5=R6:R
5として説明したが、これは、1例であり、任意にR
5、R6を設定しても本発明の高入力インピーダンス回
路を実現するのに何の影響も与えない。なおR5=R6
=0Ωであっても前記回路の動作には全く影響を与えな
い。
【0021】
【発明の効果】以上のように、本発明では高抵抗を用い
ることなくオペアンプの入力インピーダンスを高くする
ことができるので、例えば、20MΩ以上の高抵抗を外
付けすることなく高インピーダンスの入力インピーダン
ス回路を半導体基板に実現することができる。また、オ
ペアンプにFETを用いる必要がないので、この入力イ
ンピーダンス回路を備えた半導体装置をバイポーラプロ
セスで形成することができる。
ることなくオペアンプの入力インピーダンスを高くする
ことができるので、例えば、20MΩ以上の高抵抗を外
付けすることなく高インピーダンスの入力インピーダン
ス回路を半導体基板に実現することができる。また、オ
ペアンプにFETを用いる必要がないので、この入力イ
ンピーダンス回路を備えた半導体装置をバイポーラプロ
セスで形成することができる。
【図1】本発明の第1の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図2】本発明の第2の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図3】本発明の第3の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図4】従来の高入力インピーダンス回路の回路図。
【図5】従来の高入力インピーダンス回路の回路図。
1、2、3、10 オペアンプ 11 電流源 12 入力端子
Claims (4)
- 【請求項1】 差動対をなし増幅器の入力を構成する第
1の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、 前記正の入力端にはベースが接続され、第1の極性のト
ランジスタとは逆となる第2の極性のトランジスタとを
有し、 前記第2の極性のトランジスタのコレクタは第1の電源
に直流的に接続され、この第2の極性のトランジスタの
エミッタは、抵抗を介して第2の電源に直流的に接続さ
れ、このエミッタには、前記正の入力端に与えられる入
力信号と同相の信号を与えることにより入力インピーダ
ンスを高くしたことを特徴とする高入力インピーダンス
回路。 - 【請求項2】 前記増幅器の出力信号を前記負の入力端
に負帰還させてこの入力端に現われる信号を前記入力信
号と実質的に同相にし、前記出力信号を前記第2の極性
のトランジスタのエミッタに与えることを特徴とする請
求項1に記載の高入力インピーダンス回路。 - 【請求項3】 前記第2の極性のトランジスタは2つの
トランジスタからなり、第1のトランジスタは、ベース
が前記正の入力端に直流的に接続され、コレクタが第1
の電源に直流的に接続され、エミッタが抵抗を介して第
2の電源に直流的に接続され、第2のトランジスタは、
エミッタが前記第1のトランジスタのエミッタに直流的
に接続され、コレクタが前記第1の電源に直流的に接続
され、ベースが前記負の入力端に直流的に接続されてい
ることを特徴とする請求項1に記載の高入力インピーダ
ンス回路。 - 【請求項4】 半導体基板と、 前記半導体基板に形成され、差動対をなし増幅器の入力
を構成する第1の極性のトランジスタの1方のトランジ
スタのベースを正の入力端とし、他方のトランジスタの
ベースを負の入力端とする増幅器と、 前記半導体基板に形成され前記増幅器の正の入力端に接
続された入力端子と、 前記半導体基板に形成され前記増幅器の出力端に接続さ
れた出力端子と、 前記半導体基板に形成された抵抗と、 前記半導体基板に形成されベースが前記正の入力端に接
続され、コレクタが第1の電源に直流的に接続されかつ
エミッタが前記抵抗を介して第2の電源に直流的に接続
された第2の極性のトランジスタとを有し、 前記第2の極性のトランジスタの前記エミッタに前記正
の入力端に与えられる入力信号と同相の信号を与えるこ
とにより入力インピーダンスを高くしたことを特徴とす
る高入力インピーダンス回路を備えた半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19736294A JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
US08/508,526 US5638026A (en) | 1994-07-29 | 1995-07-28 | High input impedance circuit and semiconductor integrated device provided therewith |
KR1019950023117A KR0161364B1 (ko) | 1994-07-29 | 1995-07-29 | 고입력 임피던스 회로 및 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19736294A JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0846443A true JPH0846443A (ja) | 1996-02-16 |
JP3300539B2 JP3300539B2 (ja) | 2002-07-08 |
Family
ID=16373236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19736294A Expired - Fee Related JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5638026A (ja) |
JP (1) | JP3300539B2 (ja) |
KR (1) | KR0161364B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000266776A (ja) * | 1999-03-17 | 2000-09-29 | Murata Mfg Co Ltd | 圧電式加速度センサ用増幅回路 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194910B1 (en) | 1998-06-24 | 2001-02-27 | Teradyne, Inc. | Relayless voltage measurement in automatic test equipment |
EP1261083A1 (en) * | 2001-05-25 | 2002-11-27 | Agilent Technologies, Inc. (a Delaware corporation) | Driver circuit apparatus, measuring circuit apparatus and amplifier circuit apparatus therefor |
US20050268186A1 (en) * | 2004-05-06 | 2005-12-01 | Wei-Jung Chen | Semiconductor wafer with test circuit and manufacturing method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6057248B2 (ja) * | 1980-09-27 | 1985-12-13 | パイオニア株式会社 | 増幅器の入力バイアス調整回路 |
JPS6118019A (ja) * | 1984-07-04 | 1986-01-25 | Toshiba Corp | バイアス回路 |
JPH0580005A (ja) * | 1991-09-18 | 1993-03-30 | Shimadzu Corp | 差動形熱天秤 |
US5333138A (en) * | 1992-03-11 | 1994-07-26 | Ministor Peripherals International Limited | Apparatus and method for preventing data corruption in disk drives from mechanical shock during write operations |
-
1994
- 1994-07-29 JP JP19736294A patent/JP3300539B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-28 US US08/508,526 patent/US5638026A/en not_active Expired - Fee Related
- 1995-07-29 KR KR1019950023117A patent/KR0161364B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000266776A (ja) * | 1999-03-17 | 2000-09-29 | Murata Mfg Co Ltd | 圧電式加速度センサ用増幅回路 |
Also Published As
Publication number | Publication date |
---|---|
US5638026A (en) | 1997-06-10 |
KR0161364B1 (ko) | 1999-02-01 |
KR960005617A (ko) | 1996-02-23 |
JP3300539B2 (ja) | 2002-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0626290B2 (ja) | 差動増幅器 | |
JP2953383B2 (ja) | 電圧電流変換回路 | |
JP3300539B2 (ja) | 高入力インピーダンス回路及び半導体装置、振動検出装置 | |
JPH0770935B2 (ja) | 差動電流増幅回路 | |
JP2751747B2 (ja) | カレントミラー回路 | |
JPH09105763A (ja) | コンパレータ回路 | |
US5021744A (en) | Differential amplifier with differential or single-ended output | |
JPH0851324A (ja) | バッファアンプ | |
JPH03112214A (ja) | 電圧比較回路 | |
JPH0352031Y2 (ja) | ||
JPS6362404A (ja) | 電流増幅回路 | |
JPS5961206A (ja) | 差動増幅装置 | |
JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
JP2623954B2 (ja) | 利得可変増幅器 | |
JPS6035303Y2 (ja) | 波形整形回路 | |
JPH06140847A (ja) | 差動増幅回路 | |
JPH04208709A (ja) | 電圧比較用半導体装置 | |
JPH01168104A (ja) | カレントミラー回路 | |
JPH063868B2 (ja) | 差動型コンパレ−タ回路 | |
JPS63110804A (ja) | 増巾回路 | |
JPH06236219A (ja) | 定電流回路 | |
JPH0487407A (ja) | バッファ回路 | |
JPS6358404B2 (ja) | ||
JPH01278108A (ja) | 差動増幅回路 | |
JPH05327361A (ja) | 演算増幅器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110419 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |