JPS6057248B2 - 増幅器の入力バイアス調整回路 - Google Patents
増幅器の入力バイアス調整回路Info
- Publication number
- JPS6057248B2 JPS6057248B2 JP55134764A JP13476480A JPS6057248B2 JP S6057248 B2 JPS6057248 B2 JP S6057248B2 JP 55134764 A JP55134764 A JP 55134764A JP 13476480 A JP13476480 A JP 13476480A JP S6057248 B2 JPS6057248 B2 JP S6057248B2
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- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は増幅器の入力バイアス調整回路に関し、特に差
動入力増幅回路を有する帰還型増幅器の入力オフセット
電圧の調整をなす入力バイアス調整回路に関するもので
ある。
動入力増幅回路を有する帰還型増幅器の入力オフセット
電圧の調整をなす入力バイアス調整回路に関するもので
ある。
差動入力増幅回路構成の帰還型直結アンプにおいては、
入力差動増幅回路を構成する入力信号印加用トランジス
タのベース入力直流インピーダンスと帰還信号印加用ト
ランジスタのベース入力直流インピーダンスとが異なる
ために、入力段での｜、、、１ ＾Ｗ山３Ｌ、０台、
↓、ｒｋ↓ レ＾ マ、ノブ出力部における出力オフセ
ットが生じる。
入力差動増幅回路を構成する入力信号印加用トランジス
タのベース入力直流インピーダンスと帰還信号印加用ト
ランジスタのベース入力直流インピーダンスとが異なる
ために、入力段での｜、、、１ ＾Ｗ山３Ｌ、０台、
↓、ｒｋ↓ レ＾ マ、ノブ出力部における出力オフセ
ットが生じる。
かゝるオフセット電圧の発生を阻止する回路は種々提案
されているが、例えば第１図に示す如き回路が携げられ
る。即ち一対のＮＰＮ差動トランジスタＱ、及びＱ２の
一方の入力トランジスタＱ、のベースは入力信号印加端
子となり、このベースと接地間には入力抵抗Ｒ、が設け
られている。
されているが、例えば第１図に示す如き回路が携げられ
る。即ち一対のＮＰＮ差動トランジスタＱ、及びＱ２の
一方の入力トランジスタＱ、のベースは入力信号印加端
子となり、このベースと接地間には入力抵抗Ｒ、が設け
られている。
両トランジスタの各コレクタは負荷抵初只、及びＲ。を
それぞれ介して正電源＋Ｖに接続されると共に、後段増
幅回路Ａの一対の差動入力となつている。この増幅回路
Ａの出力は回路出力端子となると共に、抵抗Ｒ、及びＲ
５よりなる帰還回路を介して差動トランジスタＱ１及び
Ｑ２の他方のトランジスタＱ２のベース帰還入力となつ
ている。尚、レは定電流源を示す。そして、入力オフセ
ット電圧をなくすために、入力バイアス調整回路が設け
られており、これはＰＮＰトランジスタＱと調整用抵抗
２よりなる。すなわち、トランジスタＱのベースは入力
端に・接続され、エミッタは抵拮只６を介して正電源＋
Ｖに接続され、またコレクタは負電源−Ｖへ接続される
構成である。かゝる構成において入力トランジスタＱ１
のベース電流ＩＢは逆極性のＰＮＰトランジスタＱ３の
べ門−スから供給されることになり、ここでは抵抗Ｒ６
を調整して両ベース電流を等しくすれば、入力抵抗Ｒ１
には直流電流は流れず、よつて入力オフセット電圧をほ
ぼなくすことが可能となる。
それぞれ介して正電源＋Ｖに接続されると共に、後段増
幅回路Ａの一対の差動入力となつている。この増幅回路
Ａの出力は回路出力端子となると共に、抵抗Ｒ、及びＲ
５よりなる帰還回路を介して差動トランジスタＱ１及び
Ｑ２の他方のトランジスタＱ２のベース帰還入力となつ
ている。尚、レは定電流源を示す。そして、入力オフセ
ット電圧をなくすために、入力バイアス調整回路が設け
られており、これはＰＮＰトランジスタＱと調整用抵抗
２よりなる。すなわち、トランジスタＱのベースは入力
端に・接続され、エミッタは抵拮只６を介して正電源＋
Ｖに接続され、またコレクタは負電源−Ｖへ接続される
構成である。かゝる構成において入力トランジスタＱ１
のベース電流ＩＢは逆極性のＰＮＰトランジスタＱ３の
べ門−スから供給されることになり、ここでは抵抗Ｒ６
を調整して両ベース電流を等しくすれば、入力抵抗Ｒ１
には直流電流は流れず、よつて入力オフセット電圧をほ
ぼなくすことが可能となる。
しかしながら、ＰＮＰトランジスタＱ３のベース電流の
調整が必要となり、また帰還回路の抵抗Ｒ，が無視しえ
ない場合には、トランジスタＱ２のベース入力によるオ
フセット電圧も無視出来ないことになる。本発明の目的
は、入力段のオフセット電圧を自動的になくし特性良好
な増幅器を得ることのできる増幅器の入力バイアス調整
回路を提供することである。
調整が必要となり、また帰還回路の抵抗Ｒ，が無視しえ
ない場合には、トランジスタＱ２のベース入力によるオ
フセット電圧も無視出来ないことになる。本発明の目的
は、入力段のオフセット電圧を自動的になくし特性良好
な増幅器を得ることのできる増幅器の入力バイアス調整
回路を提供することである。
本発明の入力バイアス調整回路は、入力段が差動増幅回
路構成の帰還型増幅器における入力バイアス調整回路を
対象とするものであつて、その特徴とするところは差動
対トランジスタに流れる直流電流に対して所定比の電流
が流れる電流経路を設け、この経路中に差動対トランジ
スタと同導電型の第１トランジスタを挿入し、この第１
トランジスタのベース電流を別に設けた逆導電型の第２
トランジスタのベース電流とし、この第２トランジスタ
のコレクタ電流経路中に当該逆導電型の第３トランジス
タを挿入してこの第３トランジスタのベース電流を差動
対トランジスタの少くとも一方のトランジスタのベース
へ供給するようにしたことを特徴としている。
路構成の帰還型増幅器における入力バイアス調整回路を
対象とするものであつて、その特徴とするところは差動
対トランジスタに流れる直流電流に対して所定比の電流
が流れる電流経路を設け、この経路中に差動対トランジ
スタと同導電型の第１トランジスタを挿入し、この第１
トランジスタのベース電流を別に設けた逆導電型の第２
トランジスタのベース電流とし、この第２トランジスタ
のコレクタ電流経路中に当該逆導電型の第３トランジス
タを挿入してこの第３トランジスタのベース電流を差動
対トランジスタの少くとも一方のトランジスタのベース
へ供給するようにしたことを特徴としている。
以下に本発明について図面を用いて説明する。
第２図は本発明の一実施例回路図てあり、第１図と同等
部分は同一符号により示されている。図において入力差
動増幅回路の定電流源がＮＰＮトランジスタＱｉ，Ｑ５
及び抵抗Ｒ６，Ｒ７より成るカレントミラー回路により
構成されており、トランジスタＱ５がダイオード構成と
されて、このトランジスタ９に流れる電流に対してカレ
ントミラー比にて定まる電流がトランジスタｑに流れて
、この電流出力が差動増幅回路の定電流出力となる。本
例においては抵抗Ｒ７及び２を所定に選定してトランジ
スタＱ５と９の電流の比が１：２に定められている。ト
ランジスタＱ５のコレクタ電流経路中に直列ｔにＮＰＮ
トランジスタＱ７が設けられており、このベース電流を
そのま）ベース入力電流とするＰＮＰトランジスタｑが
別に設けられる。
部分は同一符号により示されている。図において入力差
動増幅回路の定電流源がＮＰＮトランジスタＱｉ，Ｑ５
及び抵抗Ｒ６，Ｒ７より成るカレントミラー回路により
構成されており、トランジスタＱ５がダイオード構成と
されて、このトランジスタ９に流れる電流に対してカレ
ントミラー比にて定まる電流がトランジスタｑに流れて
、この電流出力が差動増幅回路の定電流出力となる。本
例においては抵抗Ｒ７及び２を所定に選定してトランジ
スタＱ５と９の電流の比が１：２に定められている。ト
ランジスタＱ５のコレクタ電流経路中に直列ｔにＮＰＮ
トランジスタＱ７が設けられており、このベース電流を
そのま）ベース入力電流とするＰＮＰトランジスタｑが
別に設けられる。
このＰＮＰトランジスタＱ８のコレクタ電流路中に直列
に同じくＰＮＰトランジスタＱ９が設けられ、このベー
ス電流がそのま）差動対トランジスタＱｌ，Ｑ２のうち
入力信号印加用トランジスタＱ１のベースへ供給される
構成となつている。こ）で、ＮＰＮトランジスタがすべ
て同一特性であつて、その電流増幅率をＨｆｅとし、ま
たＰＮＰトランジスタもすべて同一特性でありその電流
増幅率をＨｆｅ″とし、かつＨｆｅ，ｈ，ｅ″共に１よ
り極めて大であるものとすれば、以下の如き電流関係が
）得られる。
に同じくＰＮＰトランジスタＱ９が設けられ、このベー
ス電流がそのま）差動対トランジスタＱｌ，Ｑ２のうち
入力信号印加用トランジスタＱ１のベースへ供給される
構成となつている。こ）で、ＮＰＮトランジスタがすべ
て同一特性であつて、その電流増幅率をＨｆｅとし、ま
たＰＮＰトランジスタもすべて同一特性でありその電流
増幅率をＨｆｅ″とし、かつＨｆｅ，ｈ，ｅ″共に１よ
り極めて大であるものとすれば、以下の如き電流関係が
）得られる。
すなわち、ＮＰＮトランジスタＱ７に流れる電流はＮＰ
ＮトランジスタＱ５のコレクタ電流と等しく１０／２で
あるから、このトランジスタＱ７のベース電流はＩ。
ＮトランジスタＱ５のコレクタ電流と等しく１０／２で
あるから、このトランジスタＱ７のベース電流はＩ。
／２ｈｆｅとなる。これはそのま）ＰＮＰトランジスタ
Ｑ８のベース入力電流となつているから、このトランジ
スタｑのコレクタ電流はＩＯ●Ｈ，ｅＶ２ｔｌｆｅとな
る。この電流がＰＮＰトランジスタＱ９のエミッタに流
入しているために、そのベース電流はＩ。／２ｔ１，ｅ
となることが判る。こ）で、差動対トランジスタＱ１の
ベース電流はＩＯ／２Ｆ１ｆｅとなつているために、Ｎ
ＰＮトランジスタＱ，のベース電流と等しくなつて、入
力抵抗Ｒ１には何等直流電流は流れないようにすること
ができる。
Ｑ８のベース入力電流となつているから、このトランジ
スタｑのコレクタ電流はＩＯ●Ｈ，ｅＶ２ｔｌｆｅとな
る。この電流がＰＮＰトランジスタＱ９のエミッタに流
入しているために、そのベース電流はＩ。／２ｔ１，ｅ
となることが判る。こ）で、差動対トランジスタＱ１の
ベース電流はＩＯ／２Ｆ１ｆｅとなつているために、Ｎ
ＰＮトランジスタＱ，のベース電流と等しくなつて、入
力抵抗Ｒ１には何等直流電流は流れないようにすること
ができる。
従つて入力オフセット電圧の発生は防止されることにな
る。これは、帰還回路の抵抗Ｒ４，Ｒ５が小なる場合に
言えることであるが、これら抵抗が大なる場合には帰還
側のトランジスタＱ２のベース電位も無視しえないもの
となる。従つて、第３図は上記問題を解決するための本
発明の他の実施例回路図であり、差動対トランジスタＱ
ｌ，Ｑ２の両ベースに共にバイアス調整電流を供給する
ようにしたものてある。第３図において第２図と同等部
分は同一符号により示されており、第２図の回路におけ
るトランジスタＱ５の電流経路中に直列にＮＰＮトラン
ジスタＱ，″を設けて、トランジスタＱ７と等価的に並
列接続された構成となつている。そして、このトランジ
スタＱ７″のベース電流をそのま）ベース電流とするＰ
ＮＰトランジスタＱ″が設けられており、このトランジ
スタｑ″のコレクタ電流路中に直列にＰＮＰトランジス
タｑ″が設けられる。そしてこのトランジスタＱ９゛の
ベース電流を差動対トランジスタＱ２のベースバイアス
調整電流として用いるものである。本例においては、ト
ランジスタＱ４，Ｑ５より成るカレントミラー回路のミ
ラー比を１に定めて、両トランジスタに流れる電流を共
に等しくＩ。
る。これは、帰還回路の抵抗Ｒ４，Ｒ５が小なる場合に
言えることであるが、これら抵抗が大なる場合には帰還
側のトランジスタＱ２のベース電位も無視しえないもの
となる。従つて、第３図は上記問題を解決するための本
発明の他の実施例回路図であり、差動対トランジスタＱ
ｌ，Ｑ２の両ベースに共にバイアス調整電流を供給する
ようにしたものてある。第３図において第２図と同等部
分は同一符号により示されており、第２図の回路におけ
るトランジスタＱ５の電流経路中に直列にＮＰＮトラン
ジスタＱ，″を設けて、トランジスタＱ７と等価的に並
列接続された構成となつている。そして、このトランジ
スタＱ７″のベース電流をそのま）ベース電流とするＰ
ＮＰトランジスタＱ″が設けられており、このトランジ
スタｑ″のコレクタ電流路中に直列にＰＮＰトランジス
タｑ″が設けられる。そしてこのトランジスタＱ９゛の
ベース電流を差動対トランジスタＱ２のベースバイアス
調整電流として用いるものである。本例においては、ト
ランジスタＱ４，Ｑ５より成るカレントミラー回路のミ
ラー比を１に定めて、両トランジスタに流れる電流を共
に等しくＩ。
に設定している。こうすることにより、トランジスタＱ
，Ｑ９″の各ベース電流は共にＩ。／７ｈとなつて、差
動対トランジスタＱｌ，Ｑ２の各ベース電流と等しくな
ることが判る。よつて両トランジスタＱｌ，Ｑ２のベー
ス抵抗Ｒｌ，Ｒ５には直流電流が流れることがないから
、オフセット電圧を抑圧することができる。叙上の如く
、本発明によれは何等の調整を要することなく、オフセ
ット電圧の抑圧が可能となり高性能の増幅回路が得られ
る。
，Ｑ９″の各ベース電流は共にＩ。／７ｈとなつて、差
動対トランジスタＱｌ，Ｑ２の各ベース電流と等しくな
ることが判る。よつて両トランジスタＱｌ，Ｑ２のベー
ス抵抗Ｒｌ，Ｒ５には直流電流が流れることがないから
、オフセット電圧を抑圧することができる。叙上の如く
、本発明によれは何等の調整を要することなく、オフセ
ット電圧の抑圧が可能となり高性能の増幅回路が得られ
る。
尚、上述の回路は集積化が容易であるために、ＮＰＮト
ランジスタやＰＮＰトランジスタの各特性は等しくする
ことができ、よつて容易に本発明の目的を達することが
可能となる。
ランジスタやＰＮＰトランジスタの各特性は等しくする
ことができ、よつて容易に本発明の目的を達することが
可能となる。
第１図は従来の入力バイアス調整回路を説明する回路図
、第２図及び第３図は本発明の各実施例の回路図である
。 主要部分の符号の説明、Ｑｌ，Ｑ２・・・・・・差動ト
ラａンジスタ、Ｑ４，Ｑ５・・・・・・カレントミラー
トランジスタ、Ｑ７，Ｑ８，Ｑ９・・・・・・バイアス
調整用電流発生トランジスタ。
、第２図及び第３図は本発明の各実施例の回路図である
。 主要部分の符号の説明、Ｑｌ，Ｑ２・・・・・・差動ト
ラａンジスタ、Ｑ４，Ｑ５・・・・・・カレントミラー
トランジスタ、Ｑ７，Ｑ８，Ｑ９・・・・・・バイアス
調整用電流発生トランジスタ。
Claims (1)
- １ 入力段が差動増幅回路構成の帰還型増幅器における
入力バイアス調整回路であつて、前記差動増幅回路回路
の差動対トランジスタに流れる直流電流に対して所定比
の電流を発生する手段と、前記所定比の電流の経路中に
挿入され前記差動対トランジスタと同導型の第１トラン
ジスタと、前記第１トランジスタのベース電流とし、前
記差動対トランジスタと逆導電型の第２トランジスタと
、前記第２トランジスタのコレクタ電流中に挿入され前
記逆導電型の第３トランジスタとを含み、前記第３トラ
ンジスタのベース電流を前記差動対トランジスタの少く
とも一方のトランジスタのベースへ供給するようにした
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55134764A JPS6057248B2 (ja) | 1980-09-27 | 1980-09-27 | 増幅器の入力バイアス調整回路 |
| US06/304,464 US4451800A (en) | 1980-09-27 | 1981-09-22 | Input bias adjustment circuit for amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55134764A JPS6057248B2 (ja) | 1980-09-27 | 1980-09-27 | 増幅器の入力バイアス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760710A JPS5760710A (en) | 1982-04-12 |
| JPS6057248B2 true JPS6057248B2 (ja) | 1985-12-13 |
Family
ID=15136005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55134764A Expired JPS6057248B2 (ja) | 1980-09-27 | 1980-09-27 | 増幅器の入力バイアス調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4451800A (ja) |
| JP (1) | JPS6057248B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500261B2 (ja) * | 1984-01-22 | 1996-05-29 | ローム 株式会社 | 差動増幅回路 |
| JP2509463Y2 (ja) * | 1986-04-15 | 1996-09-04 | 三洋電機株式会社 | 差動増幅回路 |
| JPH0260337U (ja) * | 1988-10-27 | 1990-05-02 | ||
| US4916338A (en) * | 1988-12-12 | 1990-04-10 | Tektronix, Inc. | FET buffer amplifier |
| JPH0770935B2 (ja) * | 1989-10-06 | 1995-07-31 | 株式会社東芝 | 差動電流増幅回路 |
| DE4029889A1 (de) * | 1990-09-21 | 1992-03-26 | Philips Patentverwaltung | Schaltungsanordnung zum kompensieren des steuerstromes eines transistors |
| JPH04189007A (ja) * | 1990-11-22 | 1992-07-07 | Nec Corp | 差動アンプ回路 |
| JP3300539B2 (ja) * | 1994-07-29 | 2002-07-08 | 株式会社東芝 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
| US6160450A (en) * | 1999-04-09 | 2000-12-12 | National Semiconductor Corporation | Self-biased, phantom-powered and feedback-stabilized amplifier for electret microphone |
| US20080030240A1 (en) * | 2006-08-04 | 2008-02-07 | Eric Scheuerlein | Low systematic offset, temperature independent voltage buffering |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551832A (en) * | 1969-08-01 | 1970-12-29 | Burr Brown Res Corp | Transistor base current compensation system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2833996C2 (de) * | 1978-08-03 | 1984-12-13 | Robert Bosch Gmbh, 7000 Stuttgart | Transistorverstärker |
-
1980
- 1980-09-27 JP JP55134764A patent/JPS6057248B2/ja not_active Expired
-
1981
- 1981-09-22 US US06/304,464 patent/US4451800A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551832A (en) * | 1969-08-01 | 1970-12-29 | Burr Brown Res Corp | Transistor base current compensation system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4451800A (en) | 1984-05-29 |
| JPS5760710A (en) | 1982-04-12 |
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