JP3300539B2 - 高入力インピーダンス回路及び半導体装置、振動検出装置 - Google Patents
高入力インピーダンス回路及び半導体装置、振動検出装置Info
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- G—PHYSICS
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- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
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- G11—INFORMATION STORAGE
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Description
【０００１】
【産業上の利用分野】本発明は、高インピーダンス素子
から発生する微小な電圧を取り出すための検出器として
必要な、例えば、入力インピーダンスが数１００ＫΩ〜
数１０ＭΩの増幅器を半導体集積回路で実現するために
用いられる高入力インピーダンス回路に関するものであ
る。
から発生する微小な電圧を取り出すための検出器として
必要な、例えば、入力インピーダンスが数１００ＫΩ〜
数１０ＭΩの増幅器を半導体集積回路で実現するために
用いられる高入力インピーダンス回路に関するものであ
る。
【０００２】
【従来の技術】従来、高入力インピーダンスを実現する
ためには増幅器（オペアンプ）の入力に、例えば、２０
ＭΩの抵抗でバイアスを与えて実現していた。しかし、
バイアス抵抗値の大きさから、例えば、オペアンプの入
力電流が５０ｎＡであったとしても、１Ｖの電圧降下が
発生するため、図４に示すように、入力電流の殆ど無い
ＦＥＴトップのオペアンプを使用する必要があった。し
かし、この機能を集積化するには、ＭＯＳ構造が加わる
ので、製造するために半導体基板にＢｉＣＭＯＳのプロ
セスを施さなければならず、また、半導体基板に２０Ｍ
Ωの抵抗を形成することはチップ面積を大きくしなけれ
ばならず、経済的に製造が困難であるのでバイアス抵抗
として外付けする必要があった。
ためには増幅器（オペアンプ）の入力に、例えば、２０
ＭΩの抵抗でバイアスを与えて実現していた。しかし、
バイアス抵抗値の大きさから、例えば、オペアンプの入
力電流が５０ｎＡであったとしても、１Ｖの電圧降下が
発生するため、図４に示すように、入力電流の殆ど無い
ＦＥＴトップのオペアンプを使用する必要があった。し
かし、この機能を集積化するには、ＭＯＳ構造が加わる
ので、製造するために半導体基板にＢｉＣＭＯＳのプロ
セスを施さなければならず、また、半導体基板に２０Ｍ
Ωの抵抗を形成することはチップ面積を大きくしなけれ
ばならず、経済的に製造が困難であるのでバイアス抵抗
として外付けする必要があった。
【０００３】図４は、従来のＭＯＳＦＥＴを有するオペ
アンプの高入力インピーダンス回路を示している。オペ
アンプ１０は、正の入力端と負の入力端を備え、出力端
は、出力端子ＯＵＴに接続されている。正の入力端は、
入力端子ＩＮに接続されるとともに２０ＭΩの抵抗Ｒ１
の一端に接続されている。この正の入力端は、抵抗Ｒ１
及び電源ＶB を介して接地され、抵抗Ｒ１及び電源ＶB
によりバイアスされている。そして、出力信号は負の入
力端に帰還されるようになっている。このように従来の
入力インピーダンス回路ではオペアンプの入力インピー
ダンスが抵抗Ｒ１によって規定される。
アンプの高入力インピーダンス回路を示している。オペ
アンプ１０は、正の入力端と負の入力端を備え、出力端
は、出力端子ＯＵＴに接続されている。正の入力端は、
入力端子ＩＮに接続されるとともに２０ＭΩの抵抗Ｒ１
の一端に接続されている。この正の入力端は、抵抗Ｒ１
及び電源ＶB を介して接地され、抵抗Ｒ１及び電源ＶB
によりバイアスされている。そして、出力信号は負の入
力端に帰還されるようになっている。このように従来の
入力インピーダンス回路ではオペアンプの入力インピー
ダンスが抵抗Ｒ１によって規定される。
【０００４】また、図５は特開昭６１−１８０１９号公
報（特公平５−８０００５号公報）に記載されたインピ
ーダンス回路の別の従来例である。これは、例えば、Ｎ
ＰＮトランジスタＱ１０のベースにラテラルＰＮＰトラ
ンジスタＱ２０のベースを接続し、このラテラルＰＮＰ
トランジスタＱ２０のエミッタにバイアス電圧を供給す
るようにした高入力インピーダンス回路である。ＮＰＮ
トランジスタＱ１０のコレクタは電源（図示せず）に接
続され、そのエミッタは、電流源１１を介して接地され
る。このトランジスタＱ１０のベースは、入力端子１２
に接続され、ラテラルトランジスタＱ２０のベースに接
続される。このトランジスタＱ２０のコレクタは、接地
され、エミッタは抵抗Ｒ及び電源Ｖ1 を介して接地され
る。トランジスタＱ１０の動作電圧（ベース電圧）を安
定にするためには、トランジスタＱ２０の電流増幅率
（ｈfe) をトランジスタＱ１０のものより小さくする
と、例えば、１ｋΩ程度の抵抗Ｒとラテラルトランジス
タ１個のみで、入力インピーダンス５０ｋΩ以上の回路
を構成することができるので、チップ面積を抑えること
ができる。しかし、例えば、２０ＭΩ以上あるいは６０
ＭΩ程度の高入力インピーダンスを得るためには１ＭΩ
を越える抵抗が必要であり、これを用いることはこの回
路を半導体基板内に集積化する上で困難である。
報（特公平５−８０００５号公報）に記載されたインピ
ーダンス回路の別の従来例である。これは、例えば、Ｎ
ＰＮトランジスタＱ１０のベースにラテラルＰＮＰトラ
ンジスタＱ２０のベースを接続し、このラテラルＰＮＰ
トランジスタＱ２０のエミッタにバイアス電圧を供給す
るようにした高入力インピーダンス回路である。ＮＰＮ
トランジスタＱ１０のコレクタは電源（図示せず）に接
続され、そのエミッタは、電流源１１を介して接地され
る。このトランジスタＱ１０のベースは、入力端子１２
に接続され、ラテラルトランジスタＱ２０のベースに接
続される。このトランジスタＱ２０のコレクタは、接地
され、エミッタは抵抗Ｒ及び電源Ｖ1 を介して接地され
る。トランジスタＱ１０の動作電圧（ベース電圧）を安
定にするためには、トランジスタＱ２０の電流増幅率
（ｈfe) をトランジスタＱ１０のものより小さくする
と、例えば、１ｋΩ程度の抵抗Ｒとラテラルトランジス
タ１個のみで、入力インピーダンス５０ｋΩ以上の回路
を構成することができるので、チップ面積を抑えること
ができる。しかし、例えば、２０ＭΩ以上あるいは６０
ＭΩ程度の高入力インピーダンスを得るためには１ＭΩ
を越える抵抗が必要であり、これを用いることはこの回
路を半導体基板内に集積化する上で困難である。
【０００５】
【発明が解決しようとする課題】前述のように、入力イ
ンピーダンスが数１００ｋΩ〜数１０ＭΩの高インピー
ダンスの増幅器を半導体基板に集積化するには、ＭΩオ
ーダー以上の高抵抗が必要であり、抵抗を増幅器が形成
された半導体基板とは別体に外付けしなければならなか
った。また、集積化するにしても工程の複雑化するＢｉ
ＣＭＯＳプロセスを利用しなげればならなかった。この
様な高入力インピーダンスの増幅器は、例えば、ハード
ディスクにおいて、信号の読み出し／書き込み中に誤り
が生じるような振動が発生した場合、再度読み出し／書
き込みをし直すための振動検出装置に用いられるセラミ
ック素子などの高インピーダンス素子から発生する微小
な電圧を増幅する入力緩衝増幅器に有効である。本発明
は、このような事情により成されたものであって、バイ
ポーラのみのプロセスで、大きな抵抗を必要とせず、し
たがって、外付けをする必要のない高入力インピーダン
ス回路及びこの回路を備えた半導体装置、振動検出装置
を提供することを目的にしている。
ンピーダンスが数１００ｋΩ〜数１０ＭΩの高インピー
ダンスの増幅器を半導体基板に集積化するには、ＭΩオ
ーダー以上の高抵抗が必要であり、抵抗を増幅器が形成
された半導体基板とは別体に外付けしなければならなか
った。また、集積化するにしても工程の複雑化するＢｉ
ＣＭＯＳプロセスを利用しなげればならなかった。この
様な高入力インピーダンスの増幅器は、例えば、ハード
ディスクにおいて、信号の読み出し／書き込み中に誤り
が生じるような振動が発生した場合、再度読み出し／書
き込みをし直すための振動検出装置に用いられるセラミ
ック素子などの高インピーダンス素子から発生する微小
な電圧を増幅する入力緩衝増幅器に有効である。本発明
は、このような事情により成されたものであって、バイ
ポーラのみのプロセスで、大きな抵抗を必要とせず、し
たがって、外付けをする必要のない高入力インピーダン
ス回路及びこの回路を備えた半導体装置、振動検出装置
を提供することを目的にしている。
【０００６】
【課題を解決するための手段】本発明の高入力インピー
ダンス回路は、差動対をなし増幅器の入力を構成する第
１の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、前記正の入力端にはベースが接
続され、第１の極性のトランジスタとは逆となる第２の
極性のトランジスタとを有し、前記第２の極性のトラン
ジスタのコレクタは、第１の電源に直流的に接続されこ
の第２の極性のトランジスタのエミッタは、抵抗を介し
て第２の電源に直流的に接続され、このエミッタには、
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。前記増幅器の出力信号を前記負の入力端に負
帰還させてこの入力端に現われる信号を前記入力信号と
実質的に同相にし、同様に前記出力信号を前記第２の極
性のトランジスタのエミッタに与えるようにしても良
い。前記第２の極性のトランジスタは、２つのトランジ
スタからなり、第１のトランジスタは、ベースが前記正
の入力端に接続され、コレクタが第１の電源に直流的に
接続され、エミッタが抵抗を介して第２の電源に直流的
に接続され、第２のトランジスタは、エミッタが前記第
１のトランジスタのエミッタに直流的に接続され、コレ
クタが前記第１の電源に接続され、ベースが前記負の入
力端に接続されるようにしても良い。また、本発明の高
入力インピーダンス回路は、差動対をなし増幅器の入力
を構成する第１及び第２の第１の極性のトランジスタを
有し、前記第１のトランジスタのベースを正の入力端と
し前記第２のトランジスタのベースを負の入力端とする
増幅器と、前記正の入力端に直流電圧をバイアスし、第
１の極性とは反対の第２の極性を有し、且つ前記正の入
力端に接続されたベースを有する第３のトランジスタを
備えたバイアス手段と、前記正の入力端に与えられる入
力信号と実質的に同相の信号を前記第３のトランジスタ
のエミッタに与える手段とを有することを特徴としてい
る。
ダンス回路は、差動対をなし増幅器の入力を構成する第
１の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、前記正の入力端にはベースが接
続され、第１の極性のトランジスタとは逆となる第２の
極性のトランジスタとを有し、前記第２の極性のトラン
ジスタのコレクタは、第１の電源に直流的に接続されこ
の第２の極性のトランジスタのエミッタは、抵抗を介し
て第２の電源に直流的に接続され、このエミッタには、
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。前記増幅器の出力信号を前記負の入力端に負
帰還させてこの入力端に現われる信号を前記入力信号と
実質的に同相にし、同様に前記出力信号を前記第２の極
性のトランジスタのエミッタに与えるようにしても良
い。前記第２の極性のトランジスタは、２つのトランジ
スタからなり、第１のトランジスタは、ベースが前記正
の入力端に接続され、コレクタが第１の電源に直流的に
接続され、エミッタが抵抗を介して第２の電源に直流的
に接続され、第２のトランジスタは、エミッタが前記第
１のトランジスタのエミッタに直流的に接続され、コレ
クタが前記第１の電源に接続され、ベースが前記負の入
力端に接続されるようにしても良い。また、本発明の高
入力インピーダンス回路は、差動対をなし増幅器の入力
を構成する第１及び第２の第１の極性のトランジスタを
有し、前記第１のトランジスタのベースを正の入力端と
し前記第２のトランジスタのベースを負の入力端とする
増幅器と、前記正の入力端に直流電圧をバイアスし、第
１の極性とは反対の第２の極性を有し、且つ前記正の入
力端に接続されたベースを有する第３のトランジスタを
備えたバイアス手段と、前記正の入力端に与えられる入
力信号と実質的に同相の信号を前記第３のトランジスタ
のエミッタに与える手段とを有することを特徴としてい
る。
【０００７】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に形成され、差動対をなし増幅器の
入力を構成する第１の極性のトランジスタの１方のトラ
ンジスタのベースを正の入力端とし、他方のトランジス
タのベースを負の入力端とする増幅器と、前記半導体基
板に形成され、前記増幅器の正の入力端に接続された入
力端子と、前記半導体基板に形成され、前記増幅器の出
力端に接続された出力端子と、前記半導体基板に形成さ
れた抵抗と、前記半導体基板に形成され、ベースが前記
正の入力端に接続され、コレクタが第１の電源に直流的
に接続され、かつエミッタが前記抵抗を介して第２の電
源に直流的に接続された第２の極性のトランジスタとを
有し、前記第２の極性のトランジスタの前記エミッタに
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。また、本発明の振動検出装置は、差動対をな
し増幅器の入力を構成する第１及び第２の第１の極性の
トランジスタを有し、前記第１のトランジスタのベース
を正の入力端とし前記第２のトランジスタのベースを負
の入力端とする増幅器と、前記正の入力端に直流電圧を
バイアスし、第１の極性とは反対の第２の極性を有し、
且つ前記正の入力端に接続されたベースを有する第３の
トランジスタを備えたバイアス手段と、前記正の入力端
に与えられる入力信号と実質的に同相の信号を前記第３
のトランジスタのエミッタに与える手段と、振動センサ
とを有し、前記増幅器、バイアス手段及び前記信号を前
記エミッタに与える手段は、同じ半導体基板に搭載され
ていることを特徴としている。
と、前記半導体基板に形成され、差動対をなし増幅器の
入力を構成する第１の極性のトランジスタの１方のトラ
ンジスタのベースを正の入力端とし、他方のトランジス
タのベースを負の入力端とする増幅器と、前記半導体基
板に形成され、前記増幅器の正の入力端に接続された入
力端子と、前記半導体基板に形成され、前記増幅器の出
力端に接続された出力端子と、前記半導体基板に形成さ
れた抵抗と、前記半導体基板に形成され、ベースが前記
正の入力端に接続され、コレクタが第１の電源に直流的
に接続され、かつエミッタが前記抵抗を介して第２の電
源に直流的に接続された第２の極性のトランジスタとを
有し、前記第２の極性のトランジスタの前記エミッタに
前記正の入力端に与えられる入力信号と同相の信号を与
えることにより入力インピーダンスを高くしたことを特
徴とする。また、本発明の振動検出装置は、差動対をな
し増幅器の入力を構成する第１及び第２の第１の極性の
トランジスタを有し、前記第１のトランジスタのベース
を正の入力端とし前記第２のトランジスタのベースを負
の入力端とする増幅器と、前記正の入力端に直流電圧を
バイアスし、第１の極性とは反対の第２の極性を有し、
且つ前記正の入力端に接続されたベースを有する第３の
トランジスタを備えたバイアス手段と、前記正の入力端
に与えられる入力信号と実質的に同相の信号を前記第３
のトランジスタのエミッタに与える手段と、振動センサ
とを有し、前記増幅器、バイアス手段及び前記信号を前
記エミッタに与える手段は、同じ半導体基板に搭載され
ていることを特徴としている。
【０００８】
【作用】図５の基本回路のトランジスタのエミッタに入
力信号と同相の信号を与えることにより、入力インピー
ダンスを高くし、外付けしなければならないような高抵
抗を利用する必要がなくなる。
力信号と同相の信号を与えることにより、入力インピー
ダンスを高くし、外付けしなければならないような高抵
抗を利用する必要がなくなる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して第１の実施例を説明する。
図は、高入力インピーダンス回路の回路図である。オペ
アンプ１は、差動対をなす１方のＮＰＮトランジスタＱ
２と他方のＮＰＮトランジスタＱ３から構成され、双方
のエミッタは互いに接続されている。１方のＮＰＮトラ
ンジスタＱ２のベースを正の入力端とし、他方のＮＰＮ
トランジスタのベースを負の入力端とする。このオペア
ンプ１に対し、この高入力インピーダンス回路は、ＰＮ
ＰトランジスタＱ１を備えている。このＰＮＰトランジ
スタＱ１のベースは、オペアンプ１の正の入力端に接続
され、コレクタは、第１の電源（接地）に直流的に接続
されている。そしてエミッタは、抵抗Ｒ２を介して第２
の電源ＶB に接続されている。入力端子ＩＮは、オペア
ンプ１の正の入力端に接続され、また、ＰＮＰトランジ
スタＱ１のベースに接続されている。オペアンプ１の出
力信号は、その負の入力端に帰還されるように構成され
ている。この様なオペアンプ１の出力は、ＰＮＰトラン
ジスタＱ１のエミッタに抵抗Ｒ３及びこの抵抗に直列に
接続されているキャパシタＣ１を介して接続されてい
る。したがってこのエミッタには正の入力端に与えられ
る入力信号と同相の信号を与えられることになり、その
結果入力インピーダンスを高くすることになる。オペア
ンプ１の出力端は出力端子ＯＵＴに接続されている。
する。まず、図１を参照して第１の実施例を説明する。
図は、高入力インピーダンス回路の回路図である。オペ
アンプ１は、差動対をなす１方のＮＰＮトランジスタＱ
２と他方のＮＰＮトランジスタＱ３から構成され、双方
のエミッタは互いに接続されている。１方のＮＰＮトラ
ンジスタＱ２のベースを正の入力端とし、他方のＮＰＮ
トランジスタのベースを負の入力端とする。このオペア
ンプ１に対し、この高入力インピーダンス回路は、ＰＮ
ＰトランジスタＱ１を備えている。このＰＮＰトランジ
スタＱ１のベースは、オペアンプ１の正の入力端に接続
され、コレクタは、第１の電源（接地）に直流的に接続
されている。そしてエミッタは、抵抗Ｒ２を介して第２
の電源ＶB に接続されている。入力端子ＩＮは、オペア
ンプ１の正の入力端に接続され、また、ＰＮＰトランジ
スタＱ１のベースに接続されている。オペアンプ１の出
力信号は、その負の入力端に帰還されるように構成され
ている。この様なオペアンプ１の出力は、ＰＮＰトラン
ジスタＱ１のエミッタに抵抗Ｒ３及びこの抵抗に直列に
接続されているキャパシタＣ１を介して接続されてい
る。したがってこのエミッタには正の入力端に与えられ
る入力信号と同相の信号を与えられることになり、その
結果入力インピーダンスを高くすることになる。オペア
ンプ１の出力端は出力端子ＯＵＴに接続されている。
【００１０】図のインピーダンス回路において、入力か
らオペアンプ側を見ると、オペアンプは、出力から負の
入力端に全帰還を掛けたバッファとなっているので、入
力インピーダンスは非常に高くなっている。したがっ
て、この入力インピーダンス値は、ＰＮＰトランジスタ
Ｑ１で構成されたバイアス側から見ると、抵抗Ｒ３及び
Ｃ１が接続されていない場合、抵抗Ｒ２とＰＮＰトラン
ジスタＱ１の内部抵抗の和にＰＮＰトランジスタＱ１の
電流増幅率（ｈef）を乗じた値となる。すなわちエミッ
タ接地のＰＮＰトランジスタＱ１の入力インピーダンス
に等しくなる。
らオペアンプ側を見ると、オペアンプは、出力から負の
入力端に全帰還を掛けたバッファとなっているので、入
力インピーダンスは非常に高くなっている。したがっ
て、この入力インピーダンス値は、ＰＮＰトランジスタ
Ｑ１で構成されたバイアス側から見ると、抵抗Ｒ３及び
Ｃ１が接続されていない場合、抵抗Ｒ２とＰＮＰトラン
ジスタＱ１の内部抵抗の和にＰＮＰトランジスタＱ１の
電流増幅率（ｈef）を乗じた値となる。すなわちエミッ
タ接地のＰＮＰトランジスタＱ１の入力インピーダンス
に等しくなる。
【００１１】ここで、キャパシタＣ１と抵抗Ｒ３が接続
されている状態を考えると（計算の簡略化から前記内部
抵抗を省略する。）、入力信号Ｖｉによる抵抗Ｒ２の電
流変化（Ｉ２）は、 Ｉ２＝Ｖｉ／Ｒ２ （１） となる。そして、出力信号によって抵抗Ｒ２に流れる電
流（Ｉ３）は、 Ｉ３＝Ｖｉ／（Ｒ２＋Ｒ３） （２） また、ＰＮＰトランジスタＱ１の電流変化（Ｉ１）は、
Ｉ３とＩ２の差であるから、 Ｉ１＝Ｉ２−Ｉ３＝Ｖｉ×Ｒ３／Ｒ２（Ｒ２＋Ｒ３） （３） となる。したがって、出力信号を帰還させた際に抵抗Ｒ
３を介在させた場合の入力インピーダンスは、抵抗Ｒ３
を付加しない場合と比較するとＩ２／Ｉ１倍になってい
る。これを抵抗で表すと、 Ｉ２／Ｉ１＝（Ｒ２＋Ｒ３）／Ｒ３ （４） となる。
されている状態を考えると（計算の簡略化から前記内部
抵抗を省略する。）、入力信号Ｖｉによる抵抗Ｒ２の電
流変化（Ｉ２）は、 Ｉ２＝Ｖｉ／Ｒ２ （１） となる。そして、出力信号によって抵抗Ｒ２に流れる電
流（Ｉ３）は、 Ｉ３＝Ｖｉ／（Ｒ２＋Ｒ３） （２） また、ＰＮＰトランジスタＱ１の電流変化（Ｉ１）は、
Ｉ３とＩ２の差であるから、 Ｉ１＝Ｉ２−Ｉ３＝Ｖｉ×Ｒ３／Ｒ２（Ｒ２＋Ｒ３） （３） となる。したがって、出力信号を帰還させた際に抵抗Ｒ
３を介在させた場合の入力インピーダンスは、抵抗Ｒ３
を付加しない場合と比較するとＩ２／Ｉ１倍になってい
る。これを抵抗で表すと、 Ｉ２／Ｉ１＝（Ｒ２＋Ｒ３）／Ｒ３ （４） となる。
【００１２】以上のように、この実施例では高抵抗を用
いることなくオペアンプの入力インピーダンスを高くす
ることができるので、例えば、２０ＭΩ以上の高抵抗を
外付けすることなく高インピーダンスの入力インピーダ
ンス回路を半導体基板に実現することができる。また、
オペアンプにＦＥＴを用いる必要がないので、この入力
インピーダンス回路を備えた半導体装置をバイポーラプ
ロセスで形成することができる。したがって、本発明
は、入力インピーダンスが数１００ｋΩ〜数１０ＭΩの
増幅器が半導体集積回路に実現でき、例えば、これをセ
ラミック素子などの高インピーダンス素子から発生する
微小な電圧を増幅する入力緩衝増幅器に有効である。
いることなくオペアンプの入力インピーダンスを高くす
ることができるので、例えば、２０ＭΩ以上の高抵抗を
外付けすることなく高インピーダンスの入力インピーダ
ンス回路を半導体基板に実現することができる。また、
オペアンプにＦＥＴを用いる必要がないので、この入力
インピーダンス回路を備えた半導体装置をバイポーラプ
ロセスで形成することができる。したがって、本発明
は、入力インピーダンスが数１００ｋΩ〜数１０ＭΩの
増幅器が半導体集積回路に実現でき、例えば、これをセ
ラミック素子などの高インピーダンス素子から発生する
微小な電圧を増幅する入力緩衝増幅器に有効である。
【００１３】次に、図２を参照して第２の実施例を説明
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ２は、差動対をなす１方のＮＰＮトラン
ジスタＱ６と他方のＮＰＮトランジスタＱ７から構成さ
れ、双方のエミッタは互いに接続されている。１方のＮ
ＰＮトランジスタＱ６のベースを正の入力端とし、他方
のＮＰＮトランジスタＱ７のベースを負の入力端とす
る。このオペアンプ２に対し、この高入力インピーダン
ス回路は、第１のＰＮＰトランジスタＱ５を備えてい
る。この第１のＰＮＰトランジスタＱ５のベースは、オ
ペアンプ２の正の入力端に接続され、コレクタは、第１
の電源（接地）に直流的に接続されている。そしてエミ
ッタは、抵抗Ｒ４とこの抵抗と直列に接続された抵抗Ｒ
６を介して第２の電源ＶB に接続されている。入力端子
ＩＮは、オペアンプ２の正の入力端に接続され、また第
１のＰＮＰトランジスタＱ５のベースに接続されてい
る。オペアンプ２の出力端は、出力端子ＯＵＴに接続さ
れ、さらに出力信号は、その負の入力端に負帰還される
ように構成されている。
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ２は、差動対をなす１方のＮＰＮトラン
ジスタＱ６と他方のＮＰＮトランジスタＱ７から構成さ
れ、双方のエミッタは互いに接続されている。１方のＮ
ＰＮトランジスタＱ６のベースを正の入力端とし、他方
のＮＰＮトランジスタＱ７のベースを負の入力端とす
る。このオペアンプ２に対し、この高入力インピーダン
ス回路は、第１のＰＮＰトランジスタＱ５を備えてい
る。この第１のＰＮＰトランジスタＱ５のベースは、オ
ペアンプ２の正の入力端に接続され、コレクタは、第１
の電源（接地）に直流的に接続されている。そしてエミ
ッタは、抵抗Ｒ４とこの抵抗と直列に接続された抵抗Ｒ
６を介して第２の電源ＶB に接続されている。入力端子
ＩＮは、オペアンプ２の正の入力端に接続され、また第
１のＰＮＰトランジスタＱ５のベースに接続されてい
る。オペアンプ２の出力端は、出力端子ＯＵＴに接続さ
れ、さらに出力信号は、その負の入力端に負帰還される
ように構成されている。
【００１４】第１の実施例では、ＰＮＰトランジスタ
は、１つのトランジスタのみであったが、この実施例で
は、第２のＰＮＰトランジスタＱ４及びこれに接続され
た抵抗Ｒ５が付加されている。第２のＰＮＰトランジス
タＱ４のエミッタは、抵抗Ｒ４とこの抵抗に直列に接続
された抵抗Ｒ５とを介して第１のＰＮＰトランジスタＱ
５のエミッタに接続され、コレクタは、接地されてい
る。また、第２のＰＮＰトランジスタＱ４のベースは、
オペアンプ２の負の入力端に接続されている。第２のＰ
ＮＰトランジスタＱ４と抵抗Ｒ５がない場合、この回路
の入力インピーダンス（Ｒin）は第１のＰＮＰトランジ
スタＱ５の電流増幅率をｈfeQ5とし、内部抵抗をｒｅと
すると、 Ｒin＝ｈfeQ5×（Ｒ４＋Ｒ６＋ｒｅ） （５） となる。そして、第２のＰＮＰトランジスタＱ４及び抵
抗Ｒ５を付加したことにより、入力信号による抵抗Ｒ４
の電流変化は、第２のＰＮＰトランジスタＱ４及び抵抗
Ｒ５が無い場合と変わらないが、第１のＰＮＰトランジ
スタＱ５に流れる電流の変化は、例えば、Ｑ４＝Ｑ５、
Ｒ５＝Ｒ６の場合には、電流変化は１／２になる。した
がって、入力インピーダンスは２倍になる。
は、１つのトランジスタのみであったが、この実施例で
は、第２のＰＮＰトランジスタＱ４及びこれに接続され
た抵抗Ｒ５が付加されている。第２のＰＮＰトランジス
タＱ４のエミッタは、抵抗Ｒ４とこの抵抗に直列に接続
された抵抗Ｒ５とを介して第１のＰＮＰトランジスタＱ
５のエミッタに接続され、コレクタは、接地されてい
る。また、第２のＰＮＰトランジスタＱ４のベースは、
オペアンプ２の負の入力端に接続されている。第２のＰ
ＮＰトランジスタＱ４と抵抗Ｒ５がない場合、この回路
の入力インピーダンス（Ｒin）は第１のＰＮＰトランジ
スタＱ５の電流増幅率をｈfeQ5とし、内部抵抗をｒｅと
すると、 Ｒin＝ｈfeQ5×（Ｒ４＋Ｒ６＋ｒｅ） （５） となる。そして、第２のＰＮＰトランジスタＱ４及び抵
抗Ｒ５を付加したことにより、入力信号による抵抗Ｒ４
の電流変化は、第２のＰＮＰトランジスタＱ４及び抵抗
Ｒ５が無い場合と変わらないが、第１のＰＮＰトランジ
スタＱ５に流れる電流の変化は、例えば、Ｑ４＝Ｑ５、
Ｒ５＝Ｒ６の場合には、電流変化は１／２になる。した
がって、入力インピーダンスは２倍になる。
【００１５】さらに入力インピーダンスを大きくするた
めには、第１及び第２のＰＮＰトランジスタＱ５、Ｑ４
に流れる電流比率を変える。例えば、Ｑ４：Ｑ５＝９：
１、Ｒ５：Ｒ４＝１：９に設定すれば、この入力インピ
ーダンスは、（Ｒ４＋Ｒ５）／Ｒ５＝（９＋１）／１＝
１０倍になる。以上のように、この実施例では、高抵抗
を用いることなくオペアンプの入力インピーダンスを高
くすることができる。したがって、例えば、２０ＭΩ以
上の高抵抗を外付けすることなく高インピーダンスの入
力インピーダンス回路を半導体基板に実現することがで
きる。また、オペアンプにＦＥＴを用いる必要がないの
で、この入力インピーダンス回路を備えた半導体装置を
バイポーラプロセスで形成することができる。特にこの
実施例では、高入力インピーダンス回路を半導体基板に
組み込むのには不適当な大容量のキャパシタがいらなく
なるので、半導体集積回路化が容易になる。
めには、第１及び第２のＰＮＰトランジスタＱ５、Ｑ４
に流れる電流比率を変える。例えば、Ｑ４：Ｑ５＝９：
１、Ｒ５：Ｒ４＝１：９に設定すれば、この入力インピ
ーダンスは、（Ｒ４＋Ｒ５）／Ｒ５＝（９＋１）／１＝
１０倍になる。以上のように、この実施例では、高抵抗
を用いることなくオペアンプの入力インピーダンスを高
くすることができる。したがって、例えば、２０ＭΩ以
上の高抵抗を外付けすることなく高インピーダンスの入
力インピーダンス回路を半導体基板に実現することがで
きる。また、オペアンプにＦＥＴを用いる必要がないの
で、この入力インピーダンス回路を備えた半導体装置を
バイポーラプロセスで形成することができる。特にこの
実施例では、高入力インピーダンス回路を半導体基板に
組み込むのには不適当な大容量のキャパシタがいらなく
なるので、半導体集積回路化が容易になる。
【００１６】次に、図３を参照して第３の実施例を説明
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ３は、差動対をなす第１のＮＰＮトラン
ジスタＱ６と第２のＮＰＮトランジスタＱ７を備え、双
方のエミッタは、第３のＮＰＮトランジスタＱ８及び第
４のＮＰＮトランジスタＱ９を介して互いに接続されて
いる。第１のＮＰＮトランジスタＱ６のエミッタは、第
３のＮＰＮトランジスタＱ８のベースに接続され、第２
のＮＰＮトランジスタＱ７のエミッタは、第４のＮＰＮ
トランジスタＱ９のベースに接続されている。そして、
第３のＮＰＮトランジスタＱ８と第４のＮＰＮトランジ
スタＱ９のエミッタは、互いに接続されている。また、
第１のＮＰＮトランジスタＱ６のベースを正の入力端と
し、第２のＮＰＮトランジスタＱ７のベースを負の入力
端とする。オペアンプ３に対し、この高入力インピーダ
ンス回路は、第１のＰＮＰトランジスタＱ５を備えてい
る。この第１のＰＮＰトランジスタＱ５のベースは、オ
ペアンプ３の正の入力端に接続され、コレクタは接地さ
れている。
する。図は、高入力インピーダンス回路の回路図であ
る。オペアンプ３は、差動対をなす第１のＮＰＮトラン
ジスタＱ６と第２のＮＰＮトランジスタＱ７を備え、双
方のエミッタは、第３のＮＰＮトランジスタＱ８及び第
４のＮＰＮトランジスタＱ９を介して互いに接続されて
いる。第１のＮＰＮトランジスタＱ６のエミッタは、第
３のＮＰＮトランジスタＱ８のベースに接続され、第２
のＮＰＮトランジスタＱ７のエミッタは、第４のＮＰＮ
トランジスタＱ９のベースに接続されている。そして、
第３のＮＰＮトランジスタＱ８と第４のＮＰＮトランジ
スタＱ９のエミッタは、互いに接続されている。また、
第１のＮＰＮトランジスタＱ６のベースを正の入力端と
し、第２のＮＰＮトランジスタＱ７のベースを負の入力
端とする。オペアンプ３に対し、この高入力インピーダ
ンス回路は、第１のＰＮＰトランジスタＱ５を備えてい
る。この第１のＰＮＰトランジスタＱ５のベースは、オ
ペアンプ３の正の入力端に接続され、コレクタは接地さ
れている。
【００１７】そして、エミッタは、抵抗Ｒ４とこの抵抗
と直列に接続された抵抗Ｒ６を介して電源ＶB に接続さ
れている。入力端子ＩＮは、オペアンプ３の正の入力端
に接続され、また、第１のＰＮＰトランジスタＱ５のベ
ースに接続されている。オペアンプ３の出力端は出力端
子ＯＵＴに接続され、出力信号は、その負の入力端に帰
還されるように構成されている。この実施例では、第２
の実施例と同様に第２のＰＮＰトランジスタＱ４及びこ
れに接続する抵抗Ｒ５が付加されている。第２のＰＮＰ
トランジスタＱ４のエミッタは、抵抗５とこの抵抗に直
列に接続された抵抗Ｒ６とを介して第１のＰＮＰトラン
ジスタＱ５のエミッタに接続され、コレクタは、接地さ
れている。また、第２のＰＮＰトランジスタＱ４のベー
スは、オペアンプ２の負の入力端に接続されている。
と直列に接続された抵抗Ｒ６を介して電源ＶB に接続さ
れている。入力端子ＩＮは、オペアンプ３の正の入力端
に接続され、また、第１のＰＮＰトランジスタＱ５のベ
ースに接続されている。オペアンプ３の出力端は出力端
子ＯＵＴに接続され、出力信号は、その負の入力端に帰
還されるように構成されている。この実施例では、第２
の実施例と同様に第２のＰＮＰトランジスタＱ４及びこ
れに接続する抵抗Ｒ５が付加されている。第２のＰＮＰ
トランジスタＱ４のエミッタは、抵抗５とこの抵抗に直
列に接続された抵抗Ｒ６とを介して第１のＰＮＰトラン
ジスタＱ５のエミッタに接続され、コレクタは、接地さ
れている。また、第２のＰＮＰトランジスタＱ４のベー
スは、オペアンプ２の負の入力端に接続されている。
【００１８】この実施例の高入力インピーダンス回路で
は、入力インピーダンスを数１０ＭΩ得るためにさらに
改良する。図２の高入力インピーダンス回路では、ＮＰ
ＮトランジスタとＰＮＰトランジスタの電流増幅率（ｈ
fe）が全て同じで、Ｑ４：Ｑ５＝９：１に設定すると仮
定した場合において、例えば、第１のＮＰＮトランジス
タＱ６に流す電流を５μＡに設定すると、第１のＰＮＰ
トランジスタＱ５に５μＡ、第２のＰＮＰトランジスタ
Ｑ４に４５μＡの電流が流れることになる。ここでＲ４
＝１００ＫΩにした場合、抵抗Ｒ４の電圧降下は、５Ｖ
にもなり、高い電源電圧が必要になってくる。また、Ｎ
ＰＮトランジスタとＰＮＰトランジスタの電流増幅率
（ｈfe）の違いにより抵抗Ｒ４の電圧降下の値もばらつ
き、安定な直流動作点が得られなくなる。
は、入力インピーダンスを数１０ＭΩ得るためにさらに
改良する。図２の高入力インピーダンス回路では、ＮＰ
ＮトランジスタとＰＮＰトランジスタの電流増幅率（ｈ
fe）が全て同じで、Ｑ４：Ｑ５＝９：１に設定すると仮
定した場合において、例えば、第１のＮＰＮトランジス
タＱ６に流す電流を５μＡに設定すると、第１のＰＮＰ
トランジスタＱ５に５μＡ、第２のＰＮＰトランジスタ
Ｑ４に４５μＡの電流が流れることになる。ここでＲ４
＝１００ＫΩにした場合、抵抗Ｒ４の電圧降下は、５Ｖ
にもなり、高い電源電圧が必要になってくる。また、Ｎ
ＰＮトランジスタとＰＮＰトランジスタの電流増幅率
（ｈfe）の違いにより抵抗Ｒ４の電圧降下の値もばらつ
き、安定な直流動作点が得られなくなる。
【００１９】この実施例では、この問題を解決するため
にオペアンプの入力に第３及び第４のＮＰＮトランジス
タＱ８、Ｑ９を加えたことを特徴としている。この場
合、上記と同じ条件で抵抗Ｒ４の抵抗値を１００ＫΩに
すると、抵抗Ｒ４の電圧降下は５ｍＶになる。そして、
オペアンプの入力の直流電圧は、ＶB −Ｖbe−５０ｍＶ
になるので、電源電圧が高くなくても、トランジスタの
ｈfeのばらつきに対して安定した直流バイアス点で動作
させることが可能になる。以上のように、この実施例で
は高抵抗を用いることなくオペアンプの入力インピーダ
ンスを高くすることができる。したがって、例えば、２
０ＭΩ以上の高抵抗を外付けすることなく高インピーダ
ンスの入力インピーダンス回路を半導体基板に実現する
ことができる。またオペアンプにＦＥＴを用いる必要が
ないので、この入力インピーダンス回路を備えた半導体
装置をバイポーラプロセスで形成することができる。特
にこの実施例では、第２の実施例と同様に高入力インピ
ーダンス回路を半導体基板に組み込むのには不適当な大
容量キャパシタがいらなくなるので、半導体集積回路化
が容易になる。
にオペアンプの入力に第３及び第４のＮＰＮトランジス
タＱ８、Ｑ９を加えたことを特徴としている。この場
合、上記と同じ条件で抵抗Ｒ４の抵抗値を１００ＫΩに
すると、抵抗Ｒ４の電圧降下は５ｍＶになる。そして、
オペアンプの入力の直流電圧は、ＶB −Ｖbe−５０ｍＶ
になるので、電源電圧が高くなくても、トランジスタの
ｈfeのばらつきに対して安定した直流バイアス点で動作
させることが可能になる。以上のように、この実施例で
は高抵抗を用いることなくオペアンプの入力インピーダ
ンスを高くすることができる。したがって、例えば、２
０ＭΩ以上の高抵抗を外付けすることなく高インピーダ
ンスの入力インピーダンス回路を半導体基板に実現する
ことができる。またオペアンプにＦＥＴを用いる必要が
ないので、この入力インピーダンス回路を備えた半導体
装置をバイポーラプロセスで形成することができる。特
にこの実施例では、第２の実施例と同様に高入力インピ
ーダンス回路を半導体基板に組み込むのには不適当な大
容量キャパシタがいらなくなるので、半導体集積回路化
が容易になる。
【００２０】以上、本発明を前述した実施例に基づいて
説明したが、これら実施例はその１例であり、これに限
定されるものではない。本発明は、各実施例の高入力イ
ンピーダンス回路において、ＰＮＰトランジスタをＮＰ
Ｎトランジスタに、ＮＰＮトランジスタをＰＮＰトラン
ジスタにおきかえた回路にも適用することができる。ま
た、一部のトランジスタがダーリントン接続など複数の
トランジスタを組み合わせて所定の極性の１つのトラン
ジスタを構成しているものも本発明を実現するトランジ
スタとして用いることができる。さらに前述の実施例で
は、電流比設定の方法において、Ｑ４：Ｑ５＝Ｒ６：Ｒ
５として説明したが、これは、１例であり、任意にＲ
５、Ｒ６を設定しても本発明の高入力インピーダンス回
路を実現するのに何の影響も与えない。なおＲ５＝Ｒ６
＝０Ωであっても前記回路の動作には全く影響を与えな
い。
説明したが、これら実施例はその１例であり、これに限
定されるものではない。本発明は、各実施例の高入力イ
ンピーダンス回路において、ＰＮＰトランジスタをＮＰ
Ｎトランジスタに、ＮＰＮトランジスタをＰＮＰトラン
ジスタにおきかえた回路にも適用することができる。ま
た、一部のトランジスタがダーリントン接続など複数の
トランジスタを組み合わせて所定の極性の１つのトラン
ジスタを構成しているものも本発明を実現するトランジ
スタとして用いることができる。さらに前述の実施例で
は、電流比設定の方法において、Ｑ４：Ｑ５＝Ｒ６：Ｒ
５として説明したが、これは、１例であり、任意にＲ
５、Ｒ６を設定しても本発明の高入力インピーダンス回
路を実現するのに何の影響も与えない。なおＲ５＝Ｒ６
＝０Ωであっても前記回路の動作には全く影響を与えな
い。
【００２１】
【発明の効果】以上のように、本発明では高抵抗を用い
ることなくオペアンプの入力インピーダンスを高くする
ことができるので、例えば、２０ＭΩ以上の高抵抗を外
付けすることなく高インピーダンスの入力インピーダン
ス回路を半導体基板に実現することができる。また、オ
ペアンプにＦＥＴを用いる必要がないので、この入力イ
ンピーダンス回路を備えた半導体装置をバイポーラプロ
セスで形成することができる。
ることなくオペアンプの入力インピーダンスを高くする
ことができるので、例えば、２０ＭΩ以上の高抵抗を外
付けすることなく高インピーダンスの入力インピーダン
ス回路を半導体基板に実現することができる。また、オ
ペアンプにＦＥＴを用いる必要がないので、この入力イ
ンピーダンス回路を備えた半導体装置をバイポーラプロ
セスで形成することができる。
【図１】本発明の第１の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図２】本発明の第２の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図３】本発明の第３の実施例の高入力インピーダンス
回路の回路図。
回路の回路図。
【図４】従来の高入力インピーダンス回路の回路図。
【図５】従来の高入力インピーダンス回路の回路図。
１、２、３、１０ オペアンプ １１ 電流源 １２ 入力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/56 H01L 21/8222 H01L 27/082 H03F 1/34
Claims (6)
- 【請求項１】 差動対をなし増幅器の入力を構成する第
１の極性のトランジスタの一方のトランジスタのベース
を正の入力端とし、他方のトランジスタのベースを負の
入力端とする増幅器と、 前記正の入力端にはベースが接続され、第１の極性のト
ランジスタとは逆となる第２の極性のトランジスタとを
有し、 前記第２の極性のトランジスタのコレクタは第１の電源
に直流的に接続され、この第２の極性のトランジスタの
エミッタは、抵抗を介して第２の電源に直流的に接続さ
れ、このエミッタには、前記正の入力端に与えられる入
力信号と同相の信号を与えることにより入力インピーダ
ンスを高くしたことを特徴とする高入力インピーダンス
回路。 - 【請求項２】 前記増幅器の出力信号を前記負の入力端
に負帰還させてこの入力端に現われる信号を前記入力信
号と実質的に同相にし、前記出力信号を前記第２の極性
のトランジスタのエミッタに与えることを特徴とする請
求項１に記載の高入力インピーダンス回路。 - 【請求項３】 前記第２の極性のトランジスタは２つの
トランジスタからなり、第１のトランジスタは、ベース
が前記正の入力端に直流的に接続され、コレクタが第１
の電源に直流的に接続され、エミッタが抵抗を介して第
２の電源に直流的に接続され、第２のトランジスタは、
エミッタが前記第１のトランジスタのエミッタに直流的
に接続され、コレクタが前記第１の電源に直流的に接続
され、ベースが前記負の入力端に直流的に接続されてい
ることを特徴とする請求項１に記載の高入力インピーダ
ンス回路。 - 【請求項４】 差動対をなし増幅器の入力を構成する第
１及び第２の第１の極性のトランジスタを有し、前記第
１のトランジスタのベースを正の入力端とし、前記第２
のトランジスタのベースを負の入力端とする増幅器と、 前記正の入力端に直流電圧をバイアスし、第１の極性と
は反対の第２の極性を有し、且つ前記正の入力端に接続
されたベースを有する第３のトランジスタを備えたバイ
アス手段と、 前記正の入力端に与えられる入力信号と実質的に同相の
信号を前記第３のトランジスタのエミッタに与える手段
とを有することを特徴とする高入力インピーダンス回
路。 - 【請求項５】 半導体基板と、 前記半導体基板に形成され、差動対をなし増幅器の入力
を構成する第１の極性のトランジスタの１方のトランジ
スタのベースを正の入力端とし、他方のトランジスタの
ベースを負の入力端とする増幅器と、 前記半導体基板に形成され前記増幅器の正の入力端に接
続された入力端子と、 前記半導体基板に形成され前記増幅器の出力端に接続さ
れた出力端子と、 前記半導体基板に形成された抵抗と、 前記半導体基板に形成されベースが前記正の入力端に接
続され、コレクタが第１の電源に直流的に接続されかつ
エミッタが前記抵抗を介して第２の電源に直流的に接続
された第２の極性のトランジスタとを有し、 前記第２の極性のトランジスタの前記エミッタに前記正
の入力端に与えられる入力信号と同相の信号を与えるこ
とにより入力インピーダンスを高くしたことを特徴とす
る高入力インピーダンス回路を備えた半導体装置。 - 【請求項６】 差動対をなし増幅器の入力を構成する第
１及び第２の第１の極性のトランジスタを有し、前記第
１のトランジスタのベースを正の入力端とし、前記第２
のトランジスタのベースを負の入力端とする増幅器と、 前記正の入力端に直流電圧をバイアスし、第１の極性と
は反対の第２の極性を有し、且つ前記正の入力端に接続
されたベースを有する第３のトランジスタを備えたバイ
アス手段と、 前記正の入力端に与えられる入力信号と実質的に同相の
信号を前記第３のトランジスタのエミッタに与える手段
と、 振動センサとを有し、 前記増幅器、バイアス手段及び前記信号を前記エミッタ
に与える手段は、同じ半導体基板に搭載されていること
を特徴とする振動検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19736294A JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
| US08/508,526 US5638026A (en) | 1994-07-29 | 1995-07-28 | High input impedance circuit and semiconductor integrated device provided therewith |
| KR1019950023117A KR0161364B1 (ko) | 1994-07-29 | 1995-07-29 | 고입력 임피던스 회로 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19736294A JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846443A JPH0846443A (ja) | 1996-02-16 |
| JP3300539B2 true JP3300539B2 (ja) | 2002-07-08 |
Family
ID=16373236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19736294A Expired - Fee Related JP3300539B2 (ja) | 1994-07-29 | 1994-07-29 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
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| Country | Link |
|---|---|
| US (1) | US5638026A (ja) |
| JP (1) | JP3300539B2 (ja) |
| KR (1) | KR0161364B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1261083A1 (en) * | 2001-05-25 | 2002-11-27 | Agilent Technologies, Inc. (a Delaware corporation) | Driver circuit apparatus, measuring circuit apparatus and amplifier circuit apparatus therefor |
| US20050268186A1 (en) * | 2004-05-06 | 2005-12-01 | Wei-Jung Chen | Semiconductor wafer with test circuit and manufacturing method |
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