JPH06216665A - 電圧／電流変換回路 - Google Patents
電圧／電流変換回路Info
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- JPH06216665A JPH06216665A JP5007159A JP715993A JPH06216665A JP H06216665 A JPH06216665 A JP H06216665A JP 5007159 A JP5007159 A JP 5007159A JP 715993 A JP715993 A JP 715993A JP H06216665 A JPH06216665 A JP H06216665A
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Abstract
(57)【要約】
【目的】トランジスタの電流増幅率の製造上のばらつき
によらず出力電流と入力電圧との比を設計値に等しくす
る。 【構成】電流出力型カレントミラー回路１１の電流出力
端であるＰＮＰ型トランジスタＱ２のコレクタと、電流
入力型カレントミラー回路１３Ａの電流入力端であるＮ
ＰＮ型トランジスタＱ６のコレクタとの間に、補正用の
ＰＮＰ型トランジスタＱ１２を接続し、ＰＮＰ型トラン
ジスタＱ１２及びＱ８のベースに定電圧源１４の出力電
圧ＶI を印加している。また、ＰＮＰ型トランジスタＱ
１２、Ｑ８、Ｑ９のエミッタ面積比を２：１：１にし、
ＮＰＮ型トランジスタＱ６、Ｑ７のエミッタ面積比を
２：１にしている。これにより、トランジスタＱ８とＱ
９に電流が対称に流れ、トランジスタＱ９のベース電圧
ＶO が、トランジスタＱ８のベース電圧ＶI と等しくな
る。
によらず出力電流と入力電圧との比を設計値に等しくす
る。 【構成】電流出力型カレントミラー回路１１の電流出力
端であるＰＮＰ型トランジスタＱ２のコレクタと、電流
入力型カレントミラー回路１３Ａの電流入力端であるＮ
ＰＮ型トランジスタＱ６のコレクタとの間に、補正用の
ＰＮＰ型トランジスタＱ１２を接続し、ＰＮＰ型トラン
ジスタＱ１２及びＱ８のベースに定電圧源１４の出力電
圧ＶI を印加している。また、ＰＮＰ型トランジスタＱ
１２、Ｑ８、Ｑ９のエミッタ面積比を２：１：１にし、
ＮＰＮ型トランジスタＱ６、Ｑ７のエミッタ面積比を
２：１にしている。これにより、トランジスタＱ８とＱ
９に電流が対称に流れ、トランジスタＱ９のベース電圧
ＶO が、トランジスタＱ８のベース電圧ＶI と等しくな
る。
Description
【０００１】
【産業上の利用分野】本発明は、電圧を電流に変換する
電圧／電流変換回路に関する。
電圧／電流変換回路に関する。
【０００２】
【従来の技術】図４は、従来の電圧／電流変換回路を示
す。
す。
【０００３】この回路は、半導体集積回路１０に抵抗Ｒ
が外付けされており、抵抗Ｒの端子間電圧をＶOとする
と、抵抗ＲにＩ０＝ＶO／Ｒの電流が流れ、この電流ＩO
が、半導体集積回路１０に外付けされた負荷Ｚにも流れ
る。負荷Ｚは、例えば、その入力段に増幅回路を備え、
出力段にハードディスクのヘッドが接続されてこのヘッ
ドに書込み電流が流される。
が外付けされており、抵抗Ｒの端子間電圧をＶOとする
と、抵抗ＲにＩ０＝ＶO／Ｒの電流が流れ、この電流ＩO
が、半導体集積回路１０に外付けされた負荷Ｚにも流れ
る。負荷Ｚは、例えば、その入力段に増幅回路を備え、
出力段にハードディスクのヘッドが接続されてこのヘッ
ドに書込み電流が流される。
【０００４】電流出力型カレントミラー回路１１は、Ｐ
ＮＰ型トランジスタＱ１〜Ｑ５と、定電流源１２とを備
えており、ＰＮＰ型トランジスタＱ１に電流Ｉが流れる
ように、定電流源１２がＰＮＰ型トランジスタＱ１に接
続されている。また、電流出力型カレントミラー回路１
１の電流出力端であるＰＮＰ型トランジスタＱ２及びＱ
３のコレクタからいずれも電流２Ｉを出力するために、
ＰＮＰ型トランジスタＱ２及びＱ３のエミッタ面積２Ｓ
をいずれも、ＰＮＰ型トランジスタＱ１のエミッタ面積
Ｓの２倍にしている。
ＮＰ型トランジスタＱ１〜Ｑ５と、定電流源１２とを備
えており、ＰＮＰ型トランジスタＱ１に電流Ｉが流れる
ように、定電流源１２がＰＮＰ型トランジスタＱ１に接
続されている。また、電流出力型カレントミラー回路１
１の電流出力端であるＰＮＰ型トランジスタＱ２及びＱ
３のコレクタからいずれも電流２Ｉを出力するために、
ＰＮＰ型トランジスタＱ２及びＱ３のエミッタ面積２Ｓ
をいずれも、ＰＮＰ型トランジスタＱ１のエミッタ面積
Ｓの２倍にしている。
【０００５】ＰＮＰ型トランジスタＱ２のコレクタに
は、電流入力型カレントミラー回路１３の一方の電流入
力端であるＮＰＮ型トランジスタＱ６のコレクタが接続
されている。電流入力型カレントミラー回路１３は、こ
のＮＰＮ型トランジスタＱ６と、コレクタが他方の電流
入力端となっているＮＰＮ型トランジスタＱ７とを備
え、ＮＰＮ型トランジスタＱ６のコレクタ・ベース間が
接続され、ＮＰＮ型トランジスタＱ６のベースとＮＰＮ
型トランジスタＱ７のベースとが接続されている。ＮＰ
Ｎ型トランジスタのエミッタ接地の電流増幅率βは一般
に大きいため、ＮＰＮ型トランジスタのベース電流は無
視でき、ＮＰＮ型トランジスタＱ６のコレクタ電流は２
Ｉとなる。また、ＮＰＮ型トランジスタＱ６のエミッタ
面積２Ｓは、ＮＰＮ型トランジスタＱ７のエミッタ面積
Ｓの２倍となっており、ＮＰＮ型トランジスタＱ７のコ
レクタ電流はＩとなる。
は、電流入力型カレントミラー回路１３の一方の電流入
力端であるＮＰＮ型トランジスタＱ６のコレクタが接続
されている。電流入力型カレントミラー回路１３は、こ
のＮＰＮ型トランジスタＱ６と、コレクタが他方の電流
入力端となっているＮＰＮ型トランジスタＱ７とを備
え、ＮＰＮ型トランジスタＱ６のコレクタ・ベース間が
接続され、ＮＰＮ型トランジスタＱ６のベースとＮＰＮ
型トランジスタＱ７のベースとが接続されている。ＮＰ
Ｎ型トランジスタのエミッタ接地の電流増幅率βは一般
に大きいため、ＮＰＮ型トランジスタのベース電流は無
視でき、ＮＰＮ型トランジスタＱ６のコレクタ電流は２
Ｉとなる。また、ＮＰＮ型トランジスタＱ６のエミッタ
面積２Ｓは、ＮＰＮ型トランジスタＱ７のエミッタ面積
Ｓの２倍となっており、ＮＰＮ型トランジスタＱ７のコ
レクタ電流はＩとなる。
【０００６】ＰＮＰ型トランジスタＱ３のコレクタに
は、一対のＰＮＰ型トランジスタＱ８及びＱ９の両エミ
ッタが接続されている。ＰＮＰ型トランジスタＱ８のコ
レクタは、ＮＰＮ型トランジスタＱ７のコレクタに接続
され、ＰＮＰ型トランジスタＱ９のコレクタは、グラン
ド線ＧＮＤに接続されている。ＰＮＰ型トランジスタＱ
８のベースには定電圧源１４の出力電圧ＶIが印加さ
れ、ＰＮＰ型トランジスタＱ９のベースとコレクタ間に
抵抗Ｒが接続されている。
は、一対のＰＮＰ型トランジスタＱ８及びＱ９の両エミ
ッタが接続されている。ＰＮＰ型トランジスタＱ８のコ
レクタは、ＮＰＮ型トランジスタＱ７のコレクタに接続
され、ＰＮＰ型トランジスタＱ９のコレクタは、グラン
ド線ＧＮＤに接続されている。ＰＮＰ型トランジスタＱ
８のベースには定電圧源１４の出力電圧ＶIが印加さ
れ、ＰＮＰ型トランジスタＱ９のベースとコレクタ間に
抵抗Ｒが接続されている。
【０００７】
【発明が解決しようとする課題】ＰＮＰ型トランジスタ
Ｑ８のコレクタ電流がＩであるので、ＰＮＰ型トランジ
スタのベース接地の電流増幅率をαとすると、ＰＮＰ型
トランジスタＱ８のエミッタ電流はＩ／αとなり、ＰＮ
Ｐ型トランジスタＱ９のエミッタ電流は、２Ｉ−Ｉ／α
＝（２−１／α）Ｉとなる。
Ｑ８のコレクタ電流がＩであるので、ＰＮＰ型トランジ
スタのベース接地の電流増幅率をαとすると、ＰＮＰ型
トランジスタＱ８のエミッタ電流はＩ／αとなり、ＰＮ
Ｐ型トランジスタＱ９のエミッタ電流は、２Ｉ−Ｉ／α
＝（２−１／α）Ｉとなる。
【０００８】一般にモノリシック集積回路では、ＮＰＮ
型トランジスタを製造するのと同様な工程でラテラルＰ
ＮＰ型トランジスタが同一シリコン基板上に形成される
が、ＮＰＮ型トランジスタに比較してＰＮＰ型トランジ
スタの電流増幅率ｈFEは低く５〜４０程度であるため、
α＝０．８３〜０．９７程度となる。例えば、α＝０．
９とすると、ＰＮＰ型トランジスタＱ８のエミッタ電流
はＩ／α＝１．１１Ｉとなり、ＰＮＰ型トランジスタＱ
９のエミッタ電流は（２−１／α）Ｉ＝０．８９Ｉとな
って、両電流が等しくならない。
型トランジスタを製造するのと同様な工程でラテラルＰ
ＮＰ型トランジスタが同一シリコン基板上に形成される
が、ＮＰＮ型トランジスタに比較してＰＮＰ型トランジ
スタの電流増幅率ｈFEは低く５〜４０程度であるため、
α＝０．８３〜０．９７程度となる。例えば、α＝０．
９とすると、ＰＮＰ型トランジスタＱ８のエミッタ電流
はＩ／α＝１．１１Ｉとなり、ＰＮＰ型トランジスタＱ
９のエミッタ電流は（２−１／α）Ｉ＝０．８９Ｉとな
って、両電流が等しくならない。
【０００９】このため、抵抗Ｒの端子間電圧ＶOが定電
圧源１４の出力電圧ＶIに等しくならず、負荷Ｚに流れ
る電流ＩOを正確に設計値ＶI／Ｒにすることができな
い。電流増幅率αの値は、半導体集積回路１０の製造条
件のばらつきに依存するので、入力電圧ＶIと出力電流
ＩOの関係にもばらつきが生じ、好ましくない。
圧源１４の出力電圧ＶIに等しくならず、負荷Ｚに流れ
る電流ＩOを正確に設計値ＶI／Ｒにすることができな
い。電流増幅率αの値は、半導体集積回路１０の製造条
件のばらつきに依存するので、入力電圧ＶIと出力電流
ＩOの関係にもばらつきが生じ、好ましくない。
【００１０】本発明の目的は、このような問題点に鑑
み、トランジスタの電流増幅率の製造上のばらつきによ
らず出力電流と入力電圧との比を設計値に等しくするこ
とができる電圧／電流変換回路を提供することにある。
み、トランジスタの電流増幅率の製造上のばらつきによ
らず出力電流と入力電圧との比を設計値に等しくするこ
とができる電圧／電流変換回路を提供することにある。
【００１１】
【課題を解決するための手段及びその作用】本発明に係
る電圧／電流変換回路を、実施例図中の対応する構成要
素の符号を引用して説明する。
る電圧／電流変換回路を、実施例図中の対応する構成要
素の符号を引用して説明する。
【００１２】本発明は、例えば図１に示す如く、入力電
圧ＶIに比例した電流を負荷Ｚに供給する電圧／電流変
換回路において、第１電流出力端及び第２電流出力端か
らそれぞれ一定の電流（ｍ／ｎ）Ｉ（図１ではｍ＝２、
ｎ＝１）及び２Ｉを出力する電流出力型カレントミラー
回路１１と、エミッタが該第１電流出力端に接続された
ＰＮＰ型補正トランジスタＱ１２と、エミッタが該第２
電流出力端に接続された１対のＰＮＰ型の第１差動トラ
ンジスタＱ８及び第２差動トランジスタＱ９と、第１電
流入力端が補正トランジスタＱ１２のコレクタに接続さ
れ、第２電流入力端が第１差動トランジスタＱ８のコレ
クタに接続され、電流出力端が第２差動トランジスタＱ
９のコレクタに接続され、該第１電流入力端に流入する
電流と該第２電流入力端に流入する電流の比をｍ：ｎに
する電流入力型カレントミラー回路１３と、一端及び他
端がそれぞれ第２差動トランジスタＱ９のベ−ス及びコ
レクタに接続された抵抗Ｒとを有し、補正トランジスタ
Ｑ１２のベース及び第１差動トランジスタＱ８のベース
に入力電圧ＶIが印加され、抵抗Ｒに流れる電流ＩOを負
荷Ｚにも流す。
圧ＶIに比例した電流を負荷Ｚに供給する電圧／電流変
換回路において、第１電流出力端及び第２電流出力端か
らそれぞれ一定の電流（ｍ／ｎ）Ｉ（図１ではｍ＝２、
ｎ＝１）及び２Ｉを出力する電流出力型カレントミラー
回路１１と、エミッタが該第１電流出力端に接続された
ＰＮＰ型補正トランジスタＱ１２と、エミッタが該第２
電流出力端に接続された１対のＰＮＰ型の第１差動トラ
ンジスタＱ８及び第２差動トランジスタＱ９と、第１電
流入力端が補正トランジスタＱ１２のコレクタに接続さ
れ、第２電流入力端が第１差動トランジスタＱ８のコレ
クタに接続され、電流出力端が第２差動トランジスタＱ
９のコレクタに接続され、該第１電流入力端に流入する
電流と該第２電流入力端に流入する電流の比をｍ：ｎに
する電流入力型カレントミラー回路１３と、一端及び他
端がそれぞれ第２差動トランジスタＱ９のベ−ス及びコ
レクタに接続された抵抗Ｒとを有し、補正トランジスタ
Ｑ１２のベース及び第１差動トランジスタＱ８のベース
に入力電圧ＶIが印加され、抵抗Ｒに流れる電流ＩOを負
荷Ｚにも流す。
【００１３】上記構成において、ＰＮＰ型の補正トラン
ジスタＱ１２は、エミッタ電流が（ｍ／ｎ）Ｉであるの
で、コレクタ電流はα（ｍ／ｎ）Ｉとなる。ここに、α
はベース接地の電流増幅率である。電流入力型カレント
ミラー回路１３は、その第１電流入力端に流入する電流
と第２電流入力端に流入する電流の比がｍ：ｎであるの
で、第１差動トランジスタＱ８のコレクタ電流はα（ｍ
／ｎ）（ｎ／ｍ）Ｉ＝αＩとなる。第１差動トランジス
タＱ８のエミッタ電流はαＩ／α＝Ｉとなり、一方、第
２差動トランジスタＱ９のエミッタ電流は２Ｉ−Ｉ＝Ｉ
となって、第１差動トランジスタＱ８と第２差動トラン
ジスタＱ９に電流が対称に流れ、第２差動トランジスタ
Ｑ９のコレクタ電流もαＩとなる。
ジスタＱ１２は、エミッタ電流が（ｍ／ｎ）Ｉであるの
で、コレクタ電流はα（ｍ／ｎ）Ｉとなる。ここに、α
はベース接地の電流増幅率である。電流入力型カレント
ミラー回路１３は、その第１電流入力端に流入する電流
と第２電流入力端に流入する電流の比がｍ：ｎであるの
で、第１差動トランジスタＱ８のコレクタ電流はα（ｍ
／ｎ）（ｎ／ｍ）Ｉ＝αＩとなる。第１差動トランジス
タＱ８のエミッタ電流はαＩ／α＝Ｉとなり、一方、第
２差動トランジスタＱ９のエミッタ電流は２Ｉ−Ｉ＝Ｉ
となって、第１差動トランジスタＱ８と第２差動トラン
ジスタＱ９に電流が対称に流れ、第２差動トランジスタ
Ｑ９のコレクタ電流もαＩとなる。
【００１４】したがって、第２差動トランジスタＱ９の
ベース電圧ＶOが、第１差動トランジスタＱ８のベース
電圧ＶIと等しくなり、負荷Ｚに流れる電流ＩOは、ＶO
／Ｒ＝ＶI／Ｒとなり、電圧／電流変換回路の出力電流
ＩOと入力電圧ＶIとの比が設計値１／Ｒに等しくなる。
ベース電圧ＶOが、第１差動トランジスタＱ８のベース
電圧ＶIと等しくなり、負荷Ｚに流れる電流ＩOは、ＶO
／Ｒ＝ＶI／Ｒとなり、電圧／電流変換回路の出力電流
ＩOと入力電圧ＶIとの比が設計値１／Ｒに等しくなる。
【００１５】また、電流増幅率αの値は半導体集積回路
１０Ａの製造条件のばらつきに依存するが、電流増幅率
αの値によらず第１差動トランジスタＱ８と第２差動ト
ランジスタＱ９に電流が対称に流れるので、電流増幅率
αの値はＶI＝ＶOの関係に影響しない。
１０Ａの製造条件のばらつきに依存するが、電流増幅率
αの値によらず第１差動トランジスタＱ８と第２差動ト
ランジスタＱ９に電流が対称に流れるので、電流増幅率
αの値はＶI＝ＶOの関係に影響しない。
【００１６】本発明の一態様では、第１図に示す如く、
ｍ：ｎは２：１であり、補正トランジスタＱ１２のエミ
ッタ面積と第１差動トランジスタＱ８のエミッタ面積と
第２差動トランジスタＱ９のエミッタ面積との比が２：
１：１である。
ｍ：ｎは２：１であり、補正トランジスタＱ１２のエミ
ッタ面積と第１差動トランジスタＱ８のエミッタ面積と
第２差動トランジスタＱ９のエミッタ面積との比が２：
１：１である。
【００１７】この構成の場合、補正トランジスタＱ１
２、第１差動トランジスタＱ８及び第２差動トランジス
タＱ９の各コレクタを互いにより同一条件になるように
することができ、上記効果がより確実となる。
２、第１差動トランジスタＱ８及び第２差動トランジス
タＱ９の各コレクタを互いにより同一条件になるように
することができ、上記効果がより確実となる。
【００１８】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１９】［第１実施例］図１は、第１実施例の電圧
／電流変換回路を示す。図４と同一構成要素には、同一
符号を付してその説明を省略する。
／電流変換回路を示す。図４と同一構成要素には、同一
符号を付してその説明を省略する。
【００２０】この電圧／電流変換回路では、半導体集積
回路１０Ａにおいて、電流出力型カレントミラー回路１
１の電流出力端であるＰＮＰ型トランジスタＱ２のコレ
クタと、電流入力型カレントミラー回路１３の電流入力
端であるＮＰＮ型トランジスタＱ６のコレクタとの間
に、補正用のＰＮＰ型トランジスタＱ１２を接続してい
る。すなわち、ＰＮＰ型トランジスタＱ２のコレクタに
ＰＮＰ型トランジスタＱ１２のエミッタを接続し、ＰＮ
Ｐ型トランジスタＱ１２のコレクタにＮＰＮ型トランジ
スタＱ６のコレクタを接続し、ＰＮＰ型トランジスタＱ
１２のベースとＰＮＰ型トランジスタＱ８のベースに共
に、定電圧源１４の出力電圧ＶIを印加している。
回路１０Ａにおいて、電流出力型カレントミラー回路１
１の電流出力端であるＰＮＰ型トランジスタＱ２のコレ
クタと、電流入力型カレントミラー回路１３の電流入力
端であるＮＰＮ型トランジスタＱ６のコレクタとの間
に、補正用のＰＮＰ型トランジスタＱ１２を接続してい
る。すなわち、ＰＮＰ型トランジスタＱ２のコレクタに
ＰＮＰ型トランジスタＱ１２のエミッタを接続し、ＰＮ
Ｐ型トランジスタＱ１２のコレクタにＮＰＮ型トランジ
スタＱ６のコレクタを接続し、ＰＮＰ型トランジスタＱ
１２のベースとＰＮＰ型トランジスタＱ８のベースに共
に、定電圧源１４の出力電圧ＶIを印加している。
【００２１】ＰＮＰ型トランジスタＱ１２、Ｑ８及びＱ
９の各コレクタが互いに同一条件になるようにするた
め、ＰＮＰ型トランジスタＱ１２のエミッタ面積を、Ｐ
ＮＰ型トランジスタＱ８のエミッタ面積ＳとＰＮＰ型ト
ランジスタＱ９のエミッタ面積Ｓの和２Ｓに等しくして
いる。
９の各コレクタが互いに同一条件になるようにするた
め、ＰＮＰ型トランジスタＱ１２のエミッタ面積を、Ｐ
ＮＰ型トランジスタＱ８のエミッタ面積ＳとＰＮＰ型ト
ランジスタＱ９のエミッタ面積Ｓの和２Ｓに等しくして
いる。
【００２２】他の点は、図４と同一である。
【００２３】なお、図１において、ＰＮＰ型トランジス
タＱ４、ＮＰＮ型トランジスタＱ１０及びＱ１１は、負
荷Ｚに抵抗Ｒと同じ電流を流させ、かつ、ＰＮＰ型トラ
ンジスタＱ８に流れる電流とＰＮＰ型トランジスタＱ９
に流れる電流が等しい場合にＰＮＰ型トランジスタＱ９
のベース電位をＰＮＰ型トランジスタＱ８のベース電位
に等しくさせるためのものである。また、ＮＰＮ型トラ
ンジスタＱ１０のコレクタ・ベース間に接続されたコン
デンサＣは、位相補償用であり、電圧ＶOが変動した際
にＮＰＮ型トランジスタＱ１１、コンデンサＣを通って
その変動をＰＮＰ型トランジスタＱ８のコレクタに伝達
することにより、ＰＮＰ型トランジスタＱ８に流れる電
流とＰＮＰ型トランジスタＱ９に流れる電流とに差が生
ずるのを防止して、出力電圧ＶOを入力電圧ＶIに等しく
し安定させるためのものである。
タＱ４、ＮＰＮ型トランジスタＱ１０及びＱ１１は、負
荷Ｚに抵抗Ｒと同じ電流を流させ、かつ、ＰＮＰ型トラ
ンジスタＱ８に流れる電流とＰＮＰ型トランジスタＱ９
に流れる電流が等しい場合にＰＮＰ型トランジスタＱ９
のベース電位をＰＮＰ型トランジスタＱ８のベース電位
に等しくさせるためのものである。また、ＮＰＮ型トラ
ンジスタＱ１０のコレクタ・ベース間に接続されたコン
デンサＣは、位相補償用であり、電圧ＶOが変動した際
にＮＰＮ型トランジスタＱ１１、コンデンサＣを通って
その変動をＰＮＰ型トランジスタＱ８のコレクタに伝達
することにより、ＰＮＰ型トランジスタＱ８に流れる電
流とＰＮＰ型トランジスタＱ９に流れる電流とに差が生
ずるのを防止して、出力電圧ＶOを入力電圧ＶIに等しく
し安定させるためのものである。
【００２４】次に、上記の如く構成された第１実施例の
動作を説明する。
動作を説明する。
【００２５】ＰＮＰ型トランジスタＱ１２は、エミッタ
電流が２Ｉであるので、コレクタ電流は２αＩとなる。
ここに、αはベース接地の電流増幅率である。ＮＰＮ型
トランジスタＱ７のエミッタ面積ＳがＮＰＮ型トランジ
スタＱ６のエミッタ面積２Ｓの１／２であるので、ＮＰ
Ｎ型トランジスタＱ７のコレクタ電流はαＩとなる。こ
れにより、ＰＮＰ型トランジスタＱ８のエミッタ電流は
αＩ／α＝Ｉとなり、一方、ＰＮＰ型トランジスタＱ９
のエミッタ電流は２Ｉ−Ｉ＝Ｉとなって、ＰＮＰ型トラ
ンジスタＱ８とＰＮＰ型トランジスタＱ９に電流が対称
に流れ、ＰＮＰ型トランジスタＱ９のコレクタ電流もα
Ｉとなり、ＰＮＰ型トランジスタＱ９のベース電圧ＶO
が、ＰＮＰ型トランジスタＱ８のベース電圧ＶIと等し
くなる。
電流が２Ｉであるので、コレクタ電流は２αＩとなる。
ここに、αはベース接地の電流増幅率である。ＮＰＮ型
トランジスタＱ７のエミッタ面積ＳがＮＰＮ型トランジ
スタＱ６のエミッタ面積２Ｓの１／２であるので、ＮＰ
Ｎ型トランジスタＱ７のコレクタ電流はαＩとなる。こ
れにより、ＰＮＰ型トランジスタＱ８のエミッタ電流は
αＩ／α＝Ｉとなり、一方、ＰＮＰ型トランジスタＱ９
のエミッタ電流は２Ｉ−Ｉ＝Ｉとなって、ＰＮＰ型トラ
ンジスタＱ８とＰＮＰ型トランジスタＱ９に電流が対称
に流れ、ＰＮＰ型トランジスタＱ９のコレクタ電流もα
Ｉとなり、ＰＮＰ型トランジスタＱ９のベース電圧ＶO
が、ＰＮＰ型トランジスタＱ８のベース電圧ＶIと等し
くなる。
【００２６】したがって、負荷Ｚに流れる電流ＩOは、
ＶO／Ｒ＝ＶI／Ｒとなり、電圧／電流変換回路の出力電
流ＩOと入力電圧ＶIとの比が設計値１／Ｒに等しくな
る。電流増幅率αの値は半導体集積回路１０Ａの製造条
件のばらつきに依存するが、電流増幅率αの値によらず
ＰＮＰ型トランジスタＱ８とＰＮＰ型トランジスタＱ９
に電流が対称に流れるので、電流増幅率αの値はＶI＝
ＶOの関係に影響しない。
ＶO／Ｒ＝ＶI／Ｒとなり、電圧／電流変換回路の出力電
流ＩOと入力電圧ＶIとの比が設計値１／Ｒに等しくな
る。電流増幅率αの値は半導体集積回路１０Ａの製造条
件のばらつきに依存するが、電流増幅率αの値によらず
ＰＮＰ型トランジスタＱ８とＰＮＰ型トランジスタＱ９
に電流が対称に流れるので、電流増幅率αの値はＶI＝
ＶOの関係に影響しない。
【００２７】［第２実施例］図２は、第２実施例の電圧
／電流変換回路を示す。図１と同一構成要素には、同一
符号を付してその説明を省略する。
／電流変換回路を示す。図１と同一構成要素には、同一
符号を付してその説明を省略する。
【００２８】この電圧／電流変換回路は、半導体集積回
路１０Ｂの電流出力型カレントミラー回路１１Ａ及び電
流入力型カレントミラー回路１３Ａがそれぞれ、図１の
電流出力型カレントミラー回路１１及び電流入力型カレ
ントミラー回路１３と異なっている。
路１０Ｂの電流出力型カレントミラー回路１１Ａ及び電
流入力型カレントミラー回路１３Ａがそれぞれ、図１の
電流出力型カレントミラー回路１１及び電流入力型カレ
ントミラー回路１３と異なっている。
【００２９】すなわち、電流出力型カレントミラー回路
１１Ａは、ＰＮＰ型トランジスタＱ１〜Ｑ４のエミッタ
と電源配線ＶＣＣとの間にそれぞれ抵抗Ｒ１〜Ｒ４が接
続されている。ＰＮＰ型トランジスタＱ１〜Ｑ４の各コ
レクタ電位を同一にするため、抵抗Ｒ１〜Ｒ４の抵抗値
の比が、ＰＮＰ型トランジスタＱ１〜Ｑ４のエミッタ面
積の逆数の比に等しくされている。
１１Ａは、ＰＮＰ型トランジスタＱ１〜Ｑ４のエミッタ
と電源配線ＶＣＣとの間にそれぞれ抵抗Ｒ１〜Ｒ４が接
続されている。ＰＮＰ型トランジスタＱ１〜Ｑ４の各コ
レクタ電位を同一にするため、抵抗Ｒ１〜Ｒ４の抵抗値
の比が、ＰＮＰ型トランジスタＱ１〜Ｑ４のエミッタ面
積の逆数の比に等しくされている。
【００３０】また、電流入力型カレントミラー回路１３
Ａは、ＮＰＮ型トランジスタＱ６のコレクタ・ベース間
を直接に接続せずに、ＮＰＮ型トランジスタＱ６のコレ
クタをＮＰＮ型トランジスタＱ１３のベースに接続し、
ＮＰＮ型トランジスタＱ１３のエミッタをＮＰＮ型トラ
ンジスタＱ６のベースに接続し、ＮＰＮ型トランジスタ
Ｑ１３のコレクタを電源配線ＶＣＣに接続している。こ
れにより、ＰＮＰ型トランジスタＱ１２のコレクタから
ＮＰＮ型トランジスタＱ６及びＱ７のベースへ流れる微
小電流が図１の場合よりもさらに小さくなって、ＰＮＰ
型トランジスタＱ８のコレクタ電流がより正確にαＩと
なり、結果として、ＰＮＰ型トランジスタＱ９のベース
電圧ＶOがより正確にＰＮＰ型トランジスタＱ８のベー
ス電圧ＶIに等しくなる。
Ａは、ＮＰＮ型トランジスタＱ６のコレクタ・ベース間
を直接に接続せずに、ＮＰＮ型トランジスタＱ６のコレ
クタをＮＰＮ型トランジスタＱ１３のベースに接続し、
ＮＰＮ型トランジスタＱ１３のエミッタをＮＰＮ型トラ
ンジスタＱ６のベースに接続し、ＮＰＮ型トランジスタ
Ｑ１３のコレクタを電源配線ＶＣＣに接続している。こ
れにより、ＰＮＰ型トランジスタＱ１２のコレクタから
ＮＰＮ型トランジスタＱ６及びＱ７のベースへ流れる微
小電流が図１の場合よりもさらに小さくなって、ＰＮＰ
型トランジスタＱ８のコレクタ電流がより正確にαＩと
なり、結果として、ＰＮＰ型トランジスタＱ９のベース
電圧ＶOがより正確にＰＮＰ型トランジスタＱ８のベー
ス電圧ＶIに等しくなる。
【００３１】他の点は、上記第１実施例と同一である。
【００３２】［第３実施例］図３は、第３実施例の電圧
／電流変換回路を示す。図１と同一構成要素には、同一
符号を付してその説明を省略する。
／電流変換回路を示す。図１と同一構成要素には、同一
符号を付してその説明を省略する。
【００３３】この電圧／電流変換回路は、半導体集積回
路１０Ｃの電流出力型カレントミラー回路１１Ｂにおい
て、図１のＰＮＰ型トランジスタＱ５を除き、ＰＮＰ型
トランジスタＱ１のベース・コレクタ間を接続している
外は、図１と同一である。
路１０Ｃの電流出力型カレントミラー回路１１Ｂにおい
て、図１のＰＮＰ型トランジスタＱ５を除き、ＰＮＰ型
トランジスタＱ１のベース・コレクタ間を接続している
外は、図１と同一である。
【００３４】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００３５】例えば、ＰＮＰ型トランジスタＱ２、Ｑ１
２、ＮＰＮ型トランジスタＱ６及びＱ７のエミッタ面積
をいずれもＳにしてもよい。また、抵抗Ｒは、半導体集
積回路１０Ａに内蔵してもよい。さらに、電圧ＶIは、
一定でなくてもよい。
２、ＮＰＮ型トランジスタＱ６及びＱ７のエミッタ面積
をいずれもＳにしてもよい。また、抵抗Ｒは、半導体集
積回路１０Ａに内蔵してもよい。さらに、電圧ＶIは、
一定でなくてもよい。
【００３６】
【発明の効果】以上説明した如く、本発明に係る電圧／
電流変換回路によれば、トランジスタの電流増幅率の製
造上のばらつきによらず第１差動トランジスタと第２差
動トランジスタに電流が対称に流れるので、このばらつ
きによらず出力電流と入力電圧との比が設計値に等しく
なるという優れた効果を奏する。
電流変換回路によれば、トランジスタの電流増幅率の製
造上のばらつきによらず第１差動トランジスタと第２差
動トランジスタに電流が対称に流れるので、このばらつ
きによらず出力電流と入力電圧との比が設計値に等しく
なるという優れた効果を奏する。
【００３７】また、本発明の一態様によれば、補正トラ
ンジスタ、第１差動トランジスタ及び第２差動トランジ
スタの各コレクタを互いにより同一条件になるようにす
ることができ、上記効果がより確実となる。
ンジスタ、第１差動トランジスタ及び第２差動トランジ
スタの各コレクタを互いにより同一条件になるようにす
ることができ、上記効果がより確実となる。
【図１】本発明の第１実施例の電圧／電流変換回路図で
ある。
ある。
【図２】本発明の第２実施例の電圧／電流変換回路図で
ある。
ある。
【図３】本発明の第３実施例の電圧／電流変換回路図で
ある。
ある。
【図４】従来の電圧／電流変換回路図である。
１０、１０Ａ〜１０Ｃ 半導体集積回路 １１、１１Ａ、１１Ｂ 電流出力型カレントミラー回路 １２ 定電流源 １３、１３Ａ 電流入力型カレントミラー回路 １４ 定電圧源 Ｑ１〜Ｑ５、Ｑ８、Ｑ９、Ｑ１２ ＰＮＰ型トランジス
タ Ｑ６、Ｑ７、Ｑ１０、Ｑ１１、Ｑ１３ ＮＰＮ型トラン
ジスタ
タ Ｑ６、Ｑ７、Ｑ１０、Ｑ１１、Ｑ１３ ＮＰＮ型トラン
ジスタ
Claims (2)
- 【請求項１】 入力電圧ＶIに比例した電流を負荷
（Ｚ）に供給する電圧／電流変換回路において、 第１電流出力端及び第２電流出力端からそれぞれ一定の
電流（ｍ／ｎ）Ｉ及び２Ｉを出力する電流出力型カレン
トミラー回路（１１）と、 エミッタが該第１電流出力端に接続されたＰＮＰ型補正
トランジスタ（Ｑ１２）と、 エミッタが該第２電流出力端に接続された１対のＰＮＰ
型の第１差動トランジスタ（Ｑ８）及び第２差動トラン
ジスタ（Ｑ９）と、 第１電流入力端が該補正トランジスタのコレクタに接続
され、第２電流入力端が該第１差動トランジスタのコレ
クタに接続され、電流出力端が該第２差動トランジスタ
のコレクタに接続され、該第２電流入力端に流入する電
流と該第１電流入力端に流入する電流の比をｍ：ｎにす
る電流入力型カレントミラー回路（１３）と、 一端及び他端がそれぞれ該第２差動トランジスタのベ−
ス及びコレクタに接続された抵抗（Ｒ）と、 を有し、該補正トランジスタのベース及び該第１差動ト
ランジスタのベースに該入力電圧ＶIが印加され、該抵
抗に流れる電流を該負荷にも流すことを特徴とする電圧
／電流変換回路。 - 【請求項２】 前記ｍ：ｎは２：１であり、前記補正ト
ランジスタ（Ｑ１２）のエミッタ面積と前記第１差動ト
ランジスタ（Ｑ８）のエミッタ面積と前記第２差動トラ
ンジスタ（Ｑ９）のエミッタ面積との比が２：１：１で
あることを特徴とする請求項１記載の電圧／電流変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007159A JPH06216665A (ja) | 1993-01-20 | 1993-01-20 | 電圧／電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007159A JPH06216665A (ja) | 1993-01-20 | 1993-01-20 | 電圧／電流変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216665A true JPH06216665A (ja) | 1994-08-05 |
Family
ID=11658299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007159A Withdrawn JPH06216665A (ja) | 1993-01-20 | 1993-01-20 | 電圧／電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831513B2 (en) * | 2002-01-16 | 2004-12-14 | Oki Electric Industry Co., Ltd. | Differential amplifier |
-
1993
- 1993-01-20 JP JP5007159A patent/JPH06216665A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831513B2 (en) * | 2002-01-16 | 2004-12-14 | Oki Electric Industry Co., Ltd. | Differential amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |