JPH0151207B2 - - Google Patents
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- Publication number
- JPH0151207B2 JPH0151207B2 JP58142828A JP14282883A JPH0151207B2 JP H0151207 B2 JPH0151207 B2 JP H0151207B2 JP 58142828 A JP58142828 A JP 58142828A JP 14282883 A JP14282883 A JP 14282883A JP H0151207 B2 JPH0151207 B2 JP H0151207B2
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- JP
- Japan
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- transistor
- current
- collector
- resistor
- voltage
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- Expired
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- 238000010586 diagram Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路用等に好適するカレントミ
ラー回路に係り、特にその低電圧動作化を図つた
ものに関する。
ラー回路に係り、特にその低電圧動作化を図つた
ものに関する。
従来、音響機器を含む電子機器一般に広く使用
されるカレントミラー回路として第１図に示すよ
うに構成されたものが知られている。
されるカレントミラー回路として第１図に示すよ
うに構成されたものが知られている。
すなわち、入力電流源IINより入力電流がコレ
クタに供給されるダイオード接続トランジスタ
Q1とベースを共通に接続したトランジスタQ2の
コレクタから定電流出力IOUTを得るようにしたも
のである。
クタに供給されるダイオード接続トランジスタ
Q1とベースを共通に接続したトランジスタQ2の
コレクタから定電流出力IOUTを得るようにしたも
のである。
しかしながら、かかる第１図のカレントミラー
回路は、第２図に示すように、入力電圧源VINに
接続された差動接続トランジスタQ3，Q4により
駆動しようとした場合、トランジスタQ1のベー
ス・エミツタ間電圧VBE（約0.7V）が妨げとなつ
て、トランジスタQ4が飽和してしまうために、
カレントミラー動作をなし得ないという問題を有
していた。
回路は、第２図に示すように、入力電圧源VINに
接続された差動接続トランジスタQ3，Q4により
駆動しようとした場合、トランジスタQ1のベー
ス・エミツタ間電圧VBE（約0.7V）が妨げとなつ
て、トランジスタQ4が飽和してしまうために、
カレントミラー動作をなし得ないという問題を有
していた。
このため、第３図に示すようにエミツタを入力
電流源IINと抵抗R1との接続点に且つベースを定
電流源IOとダイオードQ11および抵抗R2との接続
点に接続したトランジスタQ12のコレクタから定
電流出力IOUTを得るようにしたカレントミラー回
路が考えられている。
電流源IINと抵抗R1との接続点に且つベースを定
電流源IOとダイオードQ11および抵抗R2との接続
点に接続したトランジスタQ12のコレクタから定
電流出力IOUTを得るようにしたカレントミラー回
路が考えられている。
そして、かかる第３図のカレントミラー回路
は、第４図に示すように上記第２図のそれと同様
な関係で駆動した場合に、正常なカレントミラー
動作をなすことができる。
は、第４図に示すように上記第２図のそれと同様
な関係で駆動した場合に、正常なカレントミラー
動作をなすことができる。
しかしながら、この場合抵抗R1，R2による電
圧降下がダイオードQ11およびトランジスタQ12
のVBEと直列になるため、電源VCC電圧が1V以下
の如き低電圧動作化を図ることが困難であるとい
う問題を有していた。
圧降下がダイオードQ11およびトランジスタQ12
のVBEと直列になるため、電源VCC電圧が1V以下
の如き低電圧動作化を図ることが困難であるとい
う問題を有していた。
そこで、この発明は以上のような点に鑑みてな
されたもので、可及的に簡易な構成で電源電圧が
1V以下の如き低電圧動作化を図ることが容易に
可能となるように改良した極めて良好なカレント
ミラー回路を提供することを目的としている。
されたもので、可及的に簡易な構成で電源電圧が
1V以下の如き低電圧動作化を図ることが容易に
可能となるように改良した極めて良好なカレント
ミラー回路を提供することを目的としている。
すなわち、この発明によるカレントミラー回路
は、各エミツタが基準電位点または電源に接続さ
れると共に各ベースが互いに共通に接続された第
１および第２のトランジスタと、これら第１およ
び第２のトランジスタの共通ベースと電源または
基準電位点間に接続された定電流源と、前記第１
のトランジスタのベース・コレクタ間に接続され
た抵抗とを具備し、前記定電流源および抵抗とに
より前記第１のトランジスタのコレクタ電位をベ
ース電位よりも低く設定すると共に、前記第１の
トランジスタのコレクタに入力電流を供給し、且
つ前記第２のトランジスタのコレクタから出力電
流を導出するように構成したことを特徴としてい
る。
は、各エミツタが基準電位点または電源に接続さ
れると共に各ベースが互いに共通に接続された第
１および第２のトランジスタと、これら第１およ
び第２のトランジスタの共通ベースと電源または
基準電位点間に接続された定電流源と、前記第１
のトランジスタのベース・コレクタ間に接続され
た抵抗とを具備し、前記定電流源および抵抗とに
より前記第１のトランジスタのコレクタ電位をベ
ース電位よりも低く設定すると共に、前記第１の
トランジスタのコレクタに入力電流を供給し、且
つ前記第２のトランジスタのコレクタから出力電
流を導出するように構成したことを特徴としてい
る。
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
詳細に説明する。
すなわち、第５図に示すように第１のトランジ
スタQ21は、そのコレクタが入力電流源IINを介し
て電源VCCに接続されると共に抵抗R11を介して
自らのベースに接続され且つそのエミツタが基準
電位点GNDに接続されている。
スタQ21は、そのコレクタが入力電流源IINを介し
て電源VCCに接続されると共に抵抗R11を介して
自らのベースに接続され且つそのエミツタが基準
電位点GNDに接続されている。
また、第２のトランジスタQ22はそのベースが
上記第１のトランジスタQ21のベースに共通に接
続されると共に定電流源IOを介して電源VCCに接
続され、且つそのエミツタが基準電位点GNDに
接続され、さらにそのコレクタが定電流出力IOUT
を導出可能なようになされている。
上記第１のトランジスタQ21のベースに共通に接
続されると共に定電流源IOを介して電源VCCに接
続され、且つそのエミツタが基準電位点GNDに
接続され、さらにそのコレクタが定電流出力IOUT
を導出可能なようになされている。
而して、以上の構成において、入力電流源IIN
からの電流が０のときは、第１図に示したカレン
トミラー回路と同様な動作をし、第１および第２
のトランジスタQ21，Q22にはIBなる電流が流れる
ようになる。
からの電流が０のときは、第１図に示したカレン
トミラー回路と同様な動作をし、第１および第２
のトランジスタQ21，Q22にはIBなる電流が流れる
ようになる。
また、抵抗R11にもIB（＝IO）なる電流が流れる
ようになるため、その両端にはR11・IOなる電圧
降下が生じる。
ようになるため、その両端にはR11・IOなる電圧
降下が生じる。
これによつて、第１のトランジスタQ21のコレ
クタ・エミツタ間電圧VCEはVBE−R11・IOとなる
ので、R11・IOを0.35V程度に設定してやればVCE
〔Q21〕も0.35V程度となる。
クタ・エミツタ間電圧VCEはVBE−R11・IOとなる
ので、R11・IOを0.35V程度に設定してやればVCE
〔Q21〕も0.35V程度となる。
次に、入力電流源IINからの電流が増大する方
向に加えられた場合には、第１のトランジスタ
Q21の動作電流はIO＋IINとなる。
向に加えられた場合には、第１のトランジスタ
Q21の動作電流はIO＋IINとなる。
また、上記第１のトランジスタQ21とベース共
通の第２のトランジスタQ22に流れる電流も（IO
＋IIN）となる。
通の第２のトランジスタQ22に流れる電流も（IO
＋IIN）となる。
このとき、抵抗R11に流れる電流はIOであつて、
入力電流源IINによる変化は生じない。
入力電流源IINによる変化は生じない。
つまり、抵抗R11の電圧降下は一定であり、第
１のトランジスタQ21のコレクタ・エミツタ間電
圧VCEも一定となるもので、該VCEすなわち図示
(A)点の電位を低くすることができるため、第６図
に示すような適用が可能となる。
１のトランジスタQ21のコレクタ・エミツタ間電
圧VCEも一定となるもので、該VCEすなわち図示
(A)点の電位を低くすることができるため、第６図
に示すような適用が可能となる。
すなわち、第６図は第５図の入力信号源IINを
第３および第４のトランジスタQ23，Q24でなる
差動回路に置き換えたもので、図中のVINは入力
電圧源、Ｉは定電流源である。
第３および第４のトランジスタQ23，Q24でなる
差動回路に置き換えたもので、図中のVINは入力
電圧源、Ｉは定電流源である。
ここで、第１のトランジスタQ21のコレクタ・
エミツタ間電圧VCEを0.35V程度とすることによ
り、第４のトランジスタQ24はそのVCEが0.35V程
度となつて、飽和することなく正常なカレントミ
ラー動作をなすことができるようになる。
エミツタ間電圧VCEを0.35V程度とすることによ
り、第４のトランジスタQ24はそのVCEが0.35V程
度となつて、飽和することなく正常なカレントミ
ラー動作をなすことができるようになる。
この場合、電源VCCと基準電位点GND間には使
用するトランジスタのベース・エミツタ間電圧
VBEとコレクタ・エミツタ間電圧VCE以外には直
列につながらない如く電圧ロスが小さくなつてお
り、VCC＜0.8Vの如き可及的に低電圧動作化が可
能となるものである。
用するトランジスタのベース・エミツタ間電圧
VBEとコレクタ・エミツタ間電圧VCE以外には直
列につながらない如く電圧ロスが小さくなつてお
り、VCC＜0.8Vの如き可及的に低電圧動作化が可
能となるものである。
そして、定電流源IOの電流値をVBEに比例した
電流値として適切な値に設定することにより、第
１のトランジスタQ21のVCEを温度変化によらず、
常に1/2VBEとすることができる。
電流値として適切な値に設定することにより、第
１のトランジスタQ21のVCEを温度変化によらず、
常に1/2VBEとすることができる。
第７図は他の実施例として第５図のトランジス
タの極性を入れ換えた場合を示している。そし
て、ベース電流の影響を小さくするための補償抵
抗R12が挿入されていると共に、エミツタ面積を
大きくして電流利得をとるための出力用トランジ
スタQ25が挿入されている。
タの極性を入れ換えた場合を示している。そし
て、ベース電流の影響を小さくするための補償抵
抗R12が挿入されていると共に、エミツタ面積を
大きくして電流利得をとるための出力用トランジ
スタQ25が挿入されている。
この場合、各トランジスタQ21，Q22，Q23に挿
入されたエミツタ抵抗R13，R14，R15の比を１：
１：0.5とし、且つ各トランジスタQ21，Q22，Q25
のエミツタ面積比を１：１：２とすると、Q22お
よびQ25の各コレクタからの定電流出力はそれぞ
れ IOUT1＝IO＋IIN IOUT2＝２（IO＋IIN） となる。
入されたエミツタ抵抗R13，R14，R15の比を１：
１：0.5とし、且つ各トランジスタQ21，Q22，Q25
のエミツタ面積比を１：１：２とすると、Q22お
よびQ25の各コレクタからの定電流出力はそれぞ
れ IOUT1＝IO＋IIN IOUT2＝２（IO＋IIN） となる。
第８図もまた他の実施例を示すもので、差動対
トランジスタQ31，Q32の出力電流をカレントミ
ラー対トランジスタQ33，Q35およびQ34，Q36で
おり返した後、トランジスタQ36，Q38でその差
電流を生成して負荷抵抗RLに供給することによ
り、電圧出力に変換した場合である。
トランジスタQ31，Q32の出力電流をカレントミ
ラー対トランジスタQ33，Q35およびQ34，Q36で
おり返した後、トランジスタQ36，Q38でその差
電流を生成して負荷抵抗RLに供給することによ
り、電圧出力に変換した場合である。
なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
〔発明の効果〕
従つて、以上詳述したようにこの発明によれ
ば、可及的に簡易な構成で電源電圧が1V以下の
如き低電圧動作化を図ることが容易に可能となる
ように改良した極めて良好なカレントミラー回路
を提供することができる。
ば、可及的に簡易な構成で電源電圧が1V以下の
如き低電圧動作化を図ることが容易に可能となる
ように改良した極めて良好なカレントミラー回路
を提供することができる。
第１図乃至第４図は従来のカレントミラー回路
を示す構成説明図、第５図乃至第８図はこの発明
に係るカレントミラー回路の一実施例および他の
実施例を示す構成説明図である。 Q21，Q22……トランジスタ、IIN……入力電流
源、VCC……電源、R11……抵抗、GND……基準
電位点、IO……定電流源。
を示す構成説明図、第５図乃至第８図はこの発明
に係るカレントミラー回路の一実施例および他の
実施例を示す構成説明図である。 Q21，Q22……トランジスタ、IIN……入力電流
源、VCC……電源、R11……抵抗、GND……基準
電位点、IO……定電流源。
Claims (1)
- １ 各エミツタが基準電位点または電源に接続さ
れると共に各ベースが互いに共通に接続された第
１および第２のトランジスタと、これら第１およ
び第２のトランジスタの共通ベースと電源または
基準電位点間に接続された定電流源と、前記第１
のトランジスタのベース・コレクタ間に接続され
た抵抗とを具備し、前記定電流源および抵抗とに
より前記第１のトランジスタのコレクタ電位をベ
ース電位よりも低く設定すると共に、前記第１の
トランジスタのコレクタに入力電流を供給し、且
つ前記第２のトランジスタのコレクタから出力電
流を導出するように構成したことを特徴とするカ
レントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142828A JPS6033717A (ja) | 1983-08-04 | 1983-08-04 | カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142828A JPS6033717A (ja) | 1983-08-04 | 1983-08-04 | カレントミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033717A JPS6033717A (ja) | 1985-02-21 |
| JPH0151207B2 true JPH0151207B2 (ja) | 1989-11-02 |
Family
ID=15324559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142828A Granted JPS6033717A (ja) | 1983-08-04 | 1983-08-04 | カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033717A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187406A (ja) * | 1985-02-14 | 1986-08-21 | Toshiba Corp | 低電圧用カレントミラ−回路 |
| JP2542623B2 (ja) * | 1987-07-17 | 1996-10-09 | 株式会社東芝 | カレントミラ−回路 |
| US5721512A (en) * | 1996-04-23 | 1998-02-24 | Analog Devices, Inc. | Current mirror with input voltage set by saturated collector-emitter voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335350A (en) * | 1976-09-13 | 1978-04-01 | Hitachi Ltd | Current mirror circuit |
| JPS5367335A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Integrated circuit formation current matching circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536662U (ja) * | 1978-08-31 | 1980-03-08 |
-
1983
- 1983-08-04 JP JP58142828A patent/JPS6033717A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335350A (en) * | 1976-09-13 | 1978-04-01 | Hitachi Ltd | Current mirror circuit |
| JPS5367335A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Integrated circuit formation current matching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6033717A (ja) | 1985-02-21 |
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