JPS6155805B2 - - Google Patents
Info
- Publication number
- JPS6155805B2 JPS6155805B2 JP55082485A JP8248580A JPS6155805B2 JP S6155805 B2 JPS6155805 B2 JP S6155805B2 JP 55082485 A JP55082485 A JP 55082485A JP 8248580 A JP8248580 A JP 8248580A JP S6155805 B2 JPS6155805 B2 JP S6155805B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- voltage conversion
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003503 early effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は集積用電子回路に関するもので、特に
電流反電回路に関する。
電流反電回路に関する。
従来、この種の電流回路は第１図に示すように
極性の異なるカレント・ミラー回路の組合せで構
成している。しかし、この様な回路では、各ミラ
ー回路のミラー比の誤差による伝達精度（入力電
流対出力電流）の悪化が避けられない。ここでミ
ラー比の誤差を生じる原因としては、ペアーを構
成する各々のトランジスタのベース電流に帰因す
るもの、VCEバイアス電圧の不揃いによるもの
（アーリー効果）、両者のβの不揃いによるもの、
Ios（飽和電流）の不揃いによるもの、その他で
ある。
極性の異なるカレント・ミラー回路の組合せで構
成している。しかし、この様な回路では、各ミラ
ー回路のミラー比の誤差による伝達精度（入力電
流対出力電流）の悪化が避けられない。ここでミ
ラー比の誤差を生じる原因としては、ペアーを構
成する各々のトランジスタのベース電流に帰因す
るもの、VCEバイアス電圧の不揃いによるもの
（アーリー効果）、両者のβの不揃いによるもの、
Ios（飽和電流）の不揃いによるもの、その他で
ある。
この発明の目的は、特に集積回路構成に適する
進歩した電流反転回路を提供することである。
進歩した電流反転回路を提供することである。
本発明は、カレントミラー回路のバイマス回路
の信号系からの独立化と、演算増巾器を併用する
ことにより上記原因による、ミラー比の悪化を大
巾に低減し、入出力電流伝達精度を大巾に向上す
る電流反転回路を提供するものである。
の信号系からの独立化と、演算増巾器を併用する
ことにより上記原因による、ミラー比の悪化を大
巾に低減し、入出力電流伝達精度を大巾に向上す
る電流反転回路を提供するものである。
この発明による電流反転回路は入力段のカレン
トミラー回路は、能動負荷として動作し、出力段
の演算増巾器は、前述のカレント・ミラー回路と
逆極性のカレント・ミラー回路を構成する為に用
いられる。なお入力段と出力段を継ぐ電流径路に
於いては、レベル・シフト回路を設置している。
トミラー回路は、能動負荷として動作し、出力段
の演算増巾器は、前述のカレント・ミラー回路と
逆極性のカレント・ミラー回路を構成する為に用
いられる。なお入力段と出力段を継ぐ電流径路に
於いては、レベル・シフト回路を設置している。
次にこの発明を添付図面を参照しつつ詳細に説
明する。第２図に於いて、１はpnp形の第１のト
ランジスタ。２はpnp形の第２のトランジスタで
トランジスタ１とトランジスタ２２のエミツタは
互いに接続され、さらに正極性の電源３に接続さ
れる。５は電流源で吸込み側の端子４は第１のト
ランジスタ１のベースと第２のトランジスタ２の
ベースが互いに接続されている。一方、トランジ
スタ１のコレクタは入力端子７と２端子のレベル
シフト回路１２に接続し、さらに前記入力端子７
には、入力信号となる電流源８に接続されてい
る。又、トランジスタ２のコレクタは、前記レベ
ルシフト回路１２と同じ電圧を発生するレベル・
シフト回路１０が接続される。そして、レベルシ
フト回路１０の他方の端子は片側が接地された抵
抗１１と演算増巾器１３の非反転入力端子に接続
され、同じく演算増巾器１３の反転入力端子はレ
ベル・シフト回路１２の残る端子と、演算増巾器
１３の出力端子とベースを接続されたnpn型の第
３のトランジスタである１６のエミツタに接続さ
れる。又、トランジスタ１６のエミツタは抵抗１
５を介して接地され、そのコレクタは出力端子１
７に接続される。この回路で、各素子を流れる電
流を次の記号で表わす。即ち、トランジスタ１の
コレクタ電流I1、入力電流源８の電流I2レベル・
シフト回路１２を流れる電流をI3、レベル・シフ
ト回路１０を流れる電流をI5、トランジスタ１６
のコレクタ電流をI6とする。
明する。第２図に於いて、１はpnp形の第１のト
ランジスタ。２はpnp形の第２のトランジスタで
トランジスタ１とトランジスタ２２のエミツタは
互いに接続され、さらに正極性の電源３に接続さ
れる。５は電流源で吸込み側の端子４は第１のト
ランジスタ１のベースと第２のトランジスタ２の
ベースが互いに接続されている。一方、トランジ
スタ１のコレクタは入力端子７と２端子のレベル
シフト回路１２に接続し、さらに前記入力端子７
には、入力信号となる電流源８に接続されてい
る。又、トランジスタ２のコレクタは、前記レベ
ルシフト回路１２と同じ電圧を発生するレベル・
シフト回路１０が接続される。そして、レベルシ
フト回路１０の他方の端子は片側が接地された抵
抗１１と演算増巾器１３の非反転入力端子に接続
され、同じく演算増巾器１３の反転入力端子はレ
ベル・シフト回路１２の残る端子と、演算増巾器
１３の出力端子とベースを接続されたnpn型の第
３のトランジスタである１６のエミツタに接続さ
れる。又、トランジスタ１６のエミツタは抵抗１
５を介して接地され、そのコレクタは出力端子１
７に接続される。この回路で、各素子を流れる電
流を次の記号で表わす。即ち、トランジスタ１の
コレクタ電流I1、入力電流源８の電流I2レベル・
シフト回路１２を流れる電流をI3、レベル・シフ
ト回路１０を流れる電流をI5、トランジスタ１６
のコレクタ電流をI6とする。
トランジスタ１とトランジスタ２はカレントミ
ラーを構成しているので、 I1＝I5 ………(1) ここでI1（もしくはI5）はI4とトランジスタ１，２
の各々の電流増巾率により決定される。
ラーを構成しているので、 I1＝I5 ………(1) ここでI1（もしくはI5）はI4とトランジスタ１，２
の各々の電流増巾率により決定される。
又、I3は I3＝I1−I2 ………(2)
演算増巾器１３の非反転入力端子の電位Ｖは、
抵抗１１の抵抗値をＲとすれば、 Ｖ＝RI5 ………(3) 従つて負帰還効果によりトランジスタ１６のエミ
ツタ電位もＶに等しくなる。
抵抗１１の抵抗値をＲとすれば、 Ｖ＝RI5 ………(3) 従つて負帰還効果によりトランジスタ１６のエミ
ツタ電位もＶに等しくなる。
いま抵抗１５の抵抗値を抵抗１１と等しくすれ
ば、抵抗１５にも抵抗１１に流れる電流I5と等し
い電流が流れる。従つて、トランジスタ１６のコ
レクタ電流I6は、ベース電流を無視すれば、 I6＝I5−I3 ………(4) ＝I5−（I1−I2） ………(5) ＝I1−（I1−I2） ………(6) ＝I2 従つて、この回路の出力電流として、入力電流
と等しく、又逆極性の電流が流れ、電流反転回路
としての機能をを持つことがわかる。
ば、抵抗１５にも抵抗１１に流れる電流I5と等し
い電流が流れる。従つて、トランジスタ１６のコ
レクタ電流I6は、ベース電流を無視すれば、 I6＝I5−I3 ………(4) ＝I5−（I1−I2） ………(5) ＝I1−（I1−I2） ………(6) ＝I2 従つて、この回路の出力電流として、入力電流
と等しく、又逆極性の電流が流れ、電流反転回路
としての機能をを持つことがわかる。
なお、回路に於いて、レベルシフト回路１０，
１２は発生電圧を等しくすることにより、トラン
ジスタ１と２のVCEの不揃いによるアーリー効
果の差によるI1とI5のミス、マツチングを防ぐこ
とが出来る。
１２は発生電圧を等しくすることにより、トラン
ジスタ１と２のVCEの不揃いによるアーリー効
果の差によるI1とI5のミス、マツチングを防ぐこ
とが出来る。
又、発生電圧をトランジスタ１，２が飽和しな
い程度迄上げることにより、入力端子７は、ほぼ
電源電圧に設定することが可能となり、ダイナミ
ツクレンジの大巾な拡大が期待出来る。さらに、
トランジスタ１とトランジスタ２の電流増巾率が
等しいとすれば、ベース電流によるミラー比のエ
ラーは原理的に起こらない。又、ミラー比の精度
を決める抵抗１１と抵抗１５の相対比は、集積回
路に於いては高精度を実現出来る。
い程度迄上げることにより、入力端子７は、ほぼ
電源電圧に設定することが可能となり、ダイナミ
ツクレンジの大巾な拡大が期待出来る。さらに、
トランジスタ１とトランジスタ２の電流増巾率が
等しいとすれば、ベース電流によるミラー比のエ
ラーは原理的に起こらない。又、ミラー比の精度
を決める抵抗１１と抵抗１５の相対比は、集積回
路に於いては高精度を実現出来る。
上述の本発明トランジスタ回路によれば、集積
回路に於いては、PNP型トランジスターは、劣悪
な特性のものしか得られないが、カレント・ミラ
ー回路のペアーのトランジスターのVCEを合わ
せることにより、低アーリー電圧の影響を受け
ず、さらに電源変動によるPNPの低出力インピー
ダンスによるコレクタ電流の増減は内部で相殺さ
れ出力には現われない。従つて電源変動抑圧比は
極めて大きいといえる。又、PNPの低電流増巾率
による影響はバイアス電流を信号系と全く独立し
て供給する為皆無である。
回路に於いては、PNP型トランジスターは、劣悪
な特性のものしか得られないが、カレント・ミラ
ー回路のペアーのトランジスターのVCEを合わ
せることにより、低アーリー電圧の影響を受け
ず、さらに電源変動によるPNPの低出力インピー
ダンスによるコレクタ電流の増減は内部で相殺さ
れ出力には現われない。従つて電源変動抑圧比は
極めて大きいといえる。又、PNPの低電流増巾率
による影響はバイアス電流を信号系と全く独立し
て供給する為皆無である。
さらに、入力のダイナミツク・レンジは、レベ
ルシフト回路を適当に設定することにより、ほぼ
電源電圧迄上げることが出来る。
ルシフト回路を適当に設定することにより、ほぼ
電源電圧迄上げることが出来る。
第１図は、従来例としての電流反転回路を示す
図であり、第２図は本発明の一実施例を示す図で
ある。 １，２，１６……トランジスタ、１３……演算
増巾器、１０，１２……レベル・シフト回路、１
１，１５……抵抗、５……ベース・バイアス用定
電流源、８……入力電流源、７……入力端、１７
……出力端。
図であり、第２図は本発明の一実施例を示す図で
ある。 １，２，１６……トランジスタ、１３……演算
増巾器、１０，１２……レベル・シフト回路、１
１，１５……抵抗、５……ベース・バイアス用定
電流源、８……入力電流源、７……入力端、１７
……出力端。
Claims (1)
- １ 各々のベース同志、エミツタ同志が接続され
かつベースは独立した電源でバイアスされた一導
電型の同じ第１のトランジスタと第２のトランジ
スタとを有し、上記第１のトランジスタのコレク
タは、入力端として導出され、かつ第１の直流電
圧変換回路の一端に接続され、上記第２のトラン
ジスタのコレクタは第２の直流電圧変換回路の一
端に接続され、第１の直流電圧変換回路の他端は
演算増巾器の反転入力端子に接続され、かつ、逆
導電型の第３のトランジスタのエミツタに接続さ
れ、第２の直流電圧変換回路の他端は該演算増巾
器の非反転入力端子に接続され、第１および第２
の直流電圧変換回路の両他端はさらに一定の比率
を有する電流源を介して共通に接続され、該演算
増巾器の出力は該第３のトランジスタのベースに
接続され、コレクタが出力端として導出される電
流反転回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248580A JPS579110A (en) | 1980-06-18 | 1980-06-18 | Current inverting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248580A JPS579110A (en) | 1980-06-18 | 1980-06-18 | Current inverting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS579110A JPS579110A (en) | 1982-01-18 |
| JPS6155805B2 true JPS6155805B2 (ja) | 1986-11-29 |
Family
ID=13775806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248580A Granted JPS579110A (en) | 1980-06-18 | 1980-06-18 | Current inverting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS579110A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254402U (ja) * | 1988-10-14 | 1990-04-19 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5677641B1 (ja) * | 2014-04-04 | 2015-02-25 | 三菱電機株式会社 | 電気機器の絶縁支持物 |
-
1980
- 1980-06-18 JP JP8248580A patent/JPS579110A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254402U (ja) * | 1988-10-14 | 1990-04-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS579110A (en) | 1982-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61230411A (ja) | 電気回路 | |
| US4059808A (en) | Differential amplifier | |
| KR0136875B1 (ko) | 전압-전류 변환기 | |
| JPH027522B2 (ja) | ||
| JPH0544845B2 (ja) | ||
| JPS6136407B2 (ja) | ||
| KR870002693B1 (ko) | 증폭기 장치 | |
| JPH07271461A (ja) | 安定化電圧発生制御回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| JPS6155805B2 (ja) | ||
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JP3178716B2 (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| US6339319B1 (en) | Cascoded current mirror circuit | |
| JPH0321927B2 (ja) | ||
| JP2504075B2 (ja) | トランジスタ増幅器 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH0352031Y2 (ja) | ||
| JPH06169225A (ja) | 電圧電流変換回路 | |
| JPH0151207B2 (ja) | ||
| JP2596151B2 (ja) | 電圧比較器 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPH0434567Y2 (ja) | ||
| JPH05343933A (ja) | 電圧電流変換回路 |