JPS6136407B2 - - Google Patents
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- JPS6136407B2 JPS6136407B2 JP53103333A JP10333378A JPS6136407B2 JP S6136407 B2 JPS6136407 B2 JP S6136407B2 JP 53103333 A JP53103333 A JP 53103333A JP 10333378 A JP10333378 A JP 10333378A JP S6136407 B2 JPS6136407 B2 JP S6136407B2
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- JP
- Japan
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- output
- transistor
- circuit
- electrodes
- collector
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- 239000004020 conductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 5
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- 230000003247 decreasing effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
- H03F3/085—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light using opto-couplers between stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
- H03F3/3072—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage using Darlington transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Led Devices (AREA)
Description
【発明の詳細な説明】
本発明は、相補型トランジスタ増幅器出力段に
関する。さらに詳しくは交差ひずみを減少または
排除するため相補型トランジスタ出力段の出力ト
ランジスタを通るコンスタントなバイアス電流を
維持するための回路に関する。
関する。さらに詳しくは交差ひずみを減少または
排除するため相補型トランジスタ出力段の出力ト
ランジスタを通るコンスタントなバイアス電流を
維持するための回路に関する。
二つの電源電圧間に、直列に結合したNPN出
力トランジスタとPNP出力トランジスタとを有す
る相補型トランジスタ増幅器出力段は良く知られ
ている。前記PNPおよびNPN出力トランジスタ
内にバイアス電流を維持するために前記NPN出
力トランジスタおよび前記PNP出力トランジスタ
のベース間にバイアス電流を発生せしめるための
バイアス構成もまた既知である。そのようなバイ
アス電流は交差ひずみの量が最小である、高忠実
度出力信号を得るために非常に望ましい。先行技
術のバイアス回路は交差ひずみを解消するように
試みられているが、破壊的ともなり得る熱暴走を
しばしばおこす。フイードバツク方式は前記熱暴
走の問題を減らすかも知れないが、普通コンスタ
ントなバイアス電流を満足に維持しない。
力トランジスタとPNP出力トランジスタとを有す
る相補型トランジスタ増幅器出力段は良く知られ
ている。前記PNPおよびNPN出力トランジスタ
内にバイアス電流を維持するために前記NPN出
力トランジスタおよび前記PNP出力トランジスタ
のベース間にバイアス電流を発生せしめるための
バイアス構成もまた既知である。そのようなバイ
アス電流は交差ひずみの量が最小である、高忠実
度出力信号を得るために非常に望ましい。先行技
術のバイアス回路は交差ひずみを解消するように
試みられているが、破壊的ともなり得る熱暴走を
しばしばおこす。フイードバツク方式は前記熱暴
走の問題を減らすかも知れないが、普通コンスタ
ントなバイアス電流を満足に維持しない。
本発明の目的は、実質上コンスタントであつて
かつ回路設計値に依存するが、トランジスタおよ
び／またはダイオードの整合に依存しない、出力
トランジスタを通るバイアス電流を確立するバイ
アス回路を含んでいる相補型トランジスタ出力段
を提供することである。
かつ回路設計値に依存するが、トランジスタおよ
び／またはダイオードの整合に依存しない、出力
トランジスタを通るバイアス電流を確立するバイ
アス回路を含んでいる相補型トランジスタ出力段
を提供することである。
本発明の他の目的は、熱暴走を解消する相補型
トランジスタ出力段を提供することである。
トランジスタ出力段を提供することである。
本発明のさらに他の目的は、低レベルの交差ひ
ずみを有する相補型出力段を提供することであ
る。
ずみを有する相補型出力段を提供することであ
る。
本発明の他の目的は電力供給電圧の変化に実質
的に無関係な出力トランジスタ中の零入力バイア
ス電流を有する相補型トランジスタ出力段を提供
することである。
的に無関係な出力トランジスタ中の零入力バイア
ス電流を有する相補型トランジスタ出力段を提供
することである。
第１図に示す回路は、ABクラスの相補型トラ
ンジスタ出力段１０である。NPN出力トランジ
スタ２４およびPNP出力トランジスタ２６は一対
の相補型出力として連結される。前記トランジス
タ２４および２６のエミツタは抵抗体２２によつ
て代表される負荷を駆動する出力端子１４へ接続
される。入力端子１２はPNP出力トランジスタ２
６のベースへ接続された接続点４２へ連結され
る。また、発光ダイオード３６とフオトトランジ
スタ３４とを含むオプチカルカツプラーは、前記
出力トランジスタ２４および２６のコレクタから
の負のフイードバツクに応答して動作し、出力ト
ランジスタ２４および２６を通る直流すなわち零
入力バイアス電流を正確に設定する。電流源回路
３２は、Ｖ＋コンダクタ１６と前記NPN出力ト
ランジスタ２４のベースとの間に結合される。ま
た電流源回路４４は前記PNPトランジスタ２６の
ベースとＶ−コンダクタ１８との間に連結され
る。前記電流源回路３２および４４用として用い
られる多種類の定電流源回路が教科書や技術雑誌
に見られる。前記電流源回路３２および４４用と
して利用し得る代表的回路を第３−ａ図および第
３−ｂ図に示す。これら回路の動作および利点は
当業者には容易に理解できるものであり、従つ
て、さらにこれ以上説明する必要はないであろ
う。
ンジスタ出力段１０である。NPN出力トランジ
スタ２４およびPNP出力トランジスタ２６は一対
の相補型出力として連結される。前記トランジス
タ２４および２６のエミツタは抵抗体２２によつ
て代表される負荷を駆動する出力端子１４へ接続
される。入力端子１２はPNP出力トランジスタ２
６のベースへ接続された接続点４２へ連結され
る。また、発光ダイオード３６とフオトトランジ
スタ３４とを含むオプチカルカツプラーは、前記
出力トランジスタ２４および２６のコレクタから
の負のフイードバツクに応答して動作し、出力ト
ランジスタ２４および２６を通る直流すなわち零
入力バイアス電流を正確に設定する。電流源回路
３２は、Ｖ＋コンダクタ１６と前記NPN出力ト
ランジスタ２４のベースとの間に結合される。ま
た電流源回路４４は前記PNPトランジスタ２６の
ベースとＶ−コンダクタ１８との間に連結され
る。前記電流源回路３２および４４用として用い
られる多種類の定電流源回路が教科書や技術雑誌
に見られる。前記電流源回路３２および４４用と
して利用し得る代表的回路を第３−ａ図および第
３−ｂ図に示す。これら回路の動作および利点は
当業者には容易に理解できるものであり、従つ
て、さらにこれ以上説明する必要はないであろ
う。
NPNフオトトランジスタ３４は、NPN出力ト
ランジスタ２４のベースに連結したコレクタと、
PNP出力トランジスタ２６のベースに連結したエ
ミツタとを有する。抵抗体３０は抵抗値（R1）を
有し、かつ前記Ｖ＋コンダクタと前記NPN出力
トランジスタ２４のコレクタとの間に接続されて
いる。PNP制御トランジスタ４６は、接続点２８
に接続されたベースと、Ｖ＋端子に接続されたエ
ミツタと、発光ダイオード３６の陽極に接続され
たコレクタとを有する。抵抗体５２は抵抗値
（R2）を有し、Ｖ−端子１８と接続点５０との間
に接続される。NPN制御トランジスタ４８は、
Ｖ−端子１８に接続されたエミツタと、接続点５
０に接続されたベースと、さらに発光ダイオード
３６の陰極に接続されたコレクタとを有する。補
償コンデンサ３８のキヤパシタンスは、接続点４
０と４２との間の電圧差におけるすべての変化に
対して、該接続点４０と４２とに印加される任意
の信号周波数期間に比較して大きい時間定数を発
生し得るほど十分に高い。前記コンデンサ３８の
典型値は10マイクロフアラツドの範囲内にあるの
が好ましい。
ランジスタ２４のベースに連結したコレクタと、
PNP出力トランジスタ２６のベースに連結したエ
ミツタとを有する。抵抗体３０は抵抗値（R1）を
有し、かつ前記Ｖ＋コンダクタと前記NPN出力
トランジスタ２４のコレクタとの間に接続されて
いる。PNP制御トランジスタ４６は、接続点２８
に接続されたベースと、Ｖ＋端子に接続されたエ
ミツタと、発光ダイオード３６の陽極に接続され
たコレクタとを有する。抵抗体５２は抵抗値
（R2）を有し、Ｖ−端子１８と接続点５０との間
に接続される。NPN制御トランジスタ４８は、
Ｖ−端子１８に接続されたエミツタと、接続点５
０に接続されたベースと、さらに発光ダイオード
３６の陰極に接続されたコレクタとを有する。補
償コンデンサ３８のキヤパシタンスは、接続点４
０と４２との間の電圧差におけるすべての変化に
対して、該接続点４０と４２とに印加される任意
の信号周波数期間に比較して大きい時間定数を発
生し得るほど十分に高い。前記コンデンサ３８の
典型値は10マイクロフアラツドの範囲内にあるの
が好ましい。
第１図に示す相補型出力段の動作は、もし入力
信号を加えなければ、ＶBE（46）÷R1に等しい電
流が前記抵抗体３０を通つて流れ、その場合ＶBE
（46）は前記PNP制御トランジスタ４６のエミツ
タ／ベース間電圧である。同様に、前記抵抗体５
２を通る電流はＶBE（48）÷R2である。
信号を加えなければ、ＶBE（46）÷R1に等しい電
流が前記抵抗体３０を通つて流れ、その場合ＶBE
（46）は前記PNP制御トランジスタ４６のエミツ
タ／ベース間電圧である。同様に、前記抵抗体５
２を通る電流はＶBE（48）÷R2である。
さらに、この相補型トランジスタ出力段１０の
零入力作用を理解するためには、前記負荷２２の
抵抗値が無限大であり、従つて出力電圧がないと
仮定した条件において、コンダクター１６および
１８への電源電圧がそれぞれ接地電圧からＶ＋へ
増加し、および接地電圧からＶ−へ減少した時の
その作動を考えることが助けとなる。
零入力作用を理解するためには、前記負荷２２の
抵抗値が無限大であり、従つて出力電圧がないと
仮定した条件において、コンダクター１６および
１８への電源電圧がそれぞれ接地電圧からＶ＋へ
増加し、および接地電圧からＶ−へ減少した時の
その作動を考えることが助けとなる。
当初制御トランジスタ４６および４８はオフで
ある。発光ダイオード３６およびフオトトランジ
スタ３４もオフである。電流源３２はNPN出力
トランジスタ２４のベースに電流（I1）を加え、
電流源４４は前記PNP出力トランジスタ２６か電
流（I2）を流す。これにより前記抵抗体３０と前
記抵抗体５２とに電流を流す。トランジスタ４６
またはトランジスタ４８の何れか一方（どちらで
もよい）が抵抗R1またはR2両端間の電圧により
まずオンとなり、この時点では発光ダイオード３
６を通つて電流は流れない。この理由はトランジ
スタ４６または４８の他方はなおオフとなつてい
るからである。従つてフオトトランジスタ３４は
オフのまゝである。最後に前記トランジスタ４６
または４８の他方がオンに転ずる。これにより発
光ダイオード３６を通つて電流が流れ、該発光ダ
イオードが発光し、それによりフオトトランジス
タ３４をオンにし、さらに各ベース駆動電流I1お
よびI2の一部を分路せしめ、接続点４０と４２間
の電圧差を減少する。これによりトランジスタ２
４と２６とを通る電流、すなわち零入力バイアス
電流を無負荷状態においては抵抗体３０または５
２を流れる電流の中の大なる方の電流と等しくす
る。従つて前記抵抗R1およびR2の値は、相補型
トランジスタ出力段１０の出力における交差ひず
みを適切に減少する零入力バイアス電流の値を与
えるように選択される。例えば、前記零入力バイ
アス電流の典型値は50ミリアンペアであろう。抵
抗体３０と、PNP制御トランジスタ４６と、発光
ダイオード３６およびフオトトランジスタ３４と
を含む回路は、NPN出力トランジスタ２４のコ
レクタからNPN出力トランジスタ２４のベース
に至る第１の負のフイードバツク経路を形成し、
一方、抵抗体５２と、NPN制御トランジスタ４
８と、発光ダイオード３６およびフオトトランジ
スタ３４とを含む回路は、PNP出力トランジスタ
２６のコレクタからPNP出力トランジスタ２６の
ベースに至る第２の負のフイードバツク経路を形
成することが理解されるであろう。
ある。発光ダイオード３６およびフオトトランジ
スタ３４もオフである。電流源３２はNPN出力
トランジスタ２４のベースに電流（I1）を加え、
電流源４４は前記PNP出力トランジスタ２６か電
流（I2）を流す。これにより前記抵抗体３０と前
記抵抗体５２とに電流を流す。トランジスタ４６
またはトランジスタ４８の何れか一方（どちらで
もよい）が抵抗R1またはR2両端間の電圧により
まずオンとなり、この時点では発光ダイオード３
６を通つて電流は流れない。この理由はトランジ
スタ４６または４８の他方はなおオフとなつてい
るからである。従つてフオトトランジスタ３４は
オフのまゝである。最後に前記トランジスタ４６
または４８の他方がオンに転ずる。これにより発
光ダイオード３６を通つて電流が流れ、該発光ダ
イオードが発光し、それによりフオトトランジス
タ３４をオンにし、さらに各ベース駆動電流I1お
よびI2の一部を分路せしめ、接続点４０と４２間
の電圧差を減少する。これによりトランジスタ２
４と２６とを通る電流、すなわち零入力バイアス
電流を無負荷状態においては抵抗体３０または５
２を流れる電流の中の大なる方の電流と等しくす
る。従つて前記抵抗R1およびR2の値は、相補型
トランジスタ出力段１０の出力における交差ひず
みを適切に減少する零入力バイアス電流の値を与
えるように選択される。例えば、前記零入力バイ
アス電流の典型値は50ミリアンペアであろう。抵
抗体３０と、PNP制御トランジスタ４６と、発光
ダイオード３６およびフオトトランジスタ３４と
を含む回路は、NPN出力トランジスタ２４のコ
レクタからNPN出力トランジスタ２４のベース
に至る第１の負のフイードバツク経路を形成し、
一方、抵抗体５２と、NPN制御トランジスタ４
８と、発光ダイオード３６およびフオトトランジ
スタ３４とを含む回路は、PNP出力トランジスタ
２６のコレクタからPNP出力トランジスタ２６の
ベースに至る第２の負のフイードバツク経路を形
成することが理解されるであろう。
フオトトランジスタ３４は、接続点４０と４２
との間の電圧を、発光ダイオード３６およびフオ
トトランジスタ３４を通るフイードバツク経路か
らの負のフイードバツクに応答して、出力トラン
ジスタ２４を通るバイアス電流の正確な量を得る
のに必要な任意の値へ調節するフイードバツクで
制御される電圧源として作動する。コンデンサ３
８の値はトランジスタ２４および２６のベース電
極における時間定数がループ安定性を維持するの
に適切となるように選択される。
との間の電圧を、発光ダイオード３６およびフオ
トトランジスタ３４を通るフイードバツク経路か
らの負のフイードバツクに応答して、出力トラン
ジスタ２４を通るバイアス電流の正確な量を得る
のに必要な任意の値へ調節するフイードバツクで
制御される電圧源として作動する。コンデンサ３
８の値はトランジスタ２４および２６のベース電
極における時間定数がループ安定性を維持するの
に適切となるように選択される。
発光ダイオード３６およびフオトトランジスタ
３４を有するようなオプチカルカツプラーは市場
で容易に入手できる。また、前記フオトトランジ
スタ３４の代わりにフオトレジスターを有するも
のも使用できよう。
３４を有するようなオプチカルカツプラーは市場
で容易に入手できる。また、前記フオトトランジ
スタ３４の代わりにフオトレジスターを有するも
のも使用できよう。
前記相補型トランジスタ出力段１０の作動は以
下の通りである。もし入力端子１２に加わる電圧
が増加するとフオトトランジスタ３４はコンデン
サ３８の助けにより接続点４０と４２との間の電
圧を実質的に一定に維持するように作用する。し
かしながらNPN出力トランジスタ２４のベー
ス／エミツタ間電圧は、対応して増加した量の出
力電流を前記NPN出力トランジスタ２４および
負荷抵抗体２２を通つて大地へ流すのに十分なよ
うに増加する。ここで、NPNトランジスタ２４
とPNPトランジスタ２６のベース／エミツタ間電
圧の和である接続点４０と４２との間の電圧が実
質的に一定であるということは、該電圧が絶対的
に一定であることを意味せず、この分野において
オンへ転じたトランジスタのベース／エミツタ間
電圧は真に一定でないにもかかわらず習慣として
一定と呼んでいるように、相対的に非常に小さい
値で変動することが許容される趣旨である。従つ
てNPN出力トランジスタのベース／エミツタ間
電圧が前記のように増加するために、PNPトラン
ジスタ２６のベース／エミツタ間電圧が減少し、
抵抗体２２を通つて流れる電流が減少することを
要しない。むしろ接続点４０と４２との間の電圧
は、負荷抵抗体２２を通つて大地へ流れる出力電
流を増加させるためにNPNトランジスタ２４の
ベース／エミツタ間電圧が増加する量と同じだ
け、僅かに増加することができる。抵抗R1を通
る電流は増加し、従つて制御トランジスタ４６の
ベース／エミツタ間電圧を増加し、トランジスタ
４６を飽和せしめる。しかしながら、抵抗体５２
を通つて流れる電流は変化せず、そのため制御ト
ランジスタ４８および発光ダイオード３６の両方
を通つて流れる電流も不変のまゝであり、その結
果、フオトトランジスタ３４を通る分路電流も不
変のまゝである。フオトトランジスタ３４は前記
電流源４４に正確に十分な電流を分路し、十分な
ベース電流をPNP出力トランジスタ２６のベース
から流さしめてPNP出力トランジスタ２６を通る
零入力バイアス電流をＶBE（48）÷R2に等しい値
に維持する。これと同じ零入力バイアス電流は勿
論前記NPN出力トランジスタ２４を通つても流
れ、また入力端子１２における電圧増加の結果、
NPN出力トランジスタ２４をやはり通つて流れ
る信号電流も増加する。従つて、入力電圧（ＶI
Ｎ）が増加すると、抵抗器５２とNPNトランジ
スタ４８は出力トランジスタ２４および２６を通
る零入力バイアス電流を確立する制御エレメント
となり、そして該零入力バイアス電流はこの相補
型トランジスタ出力段１０の出力電流に左右され
ないことがわかる。
下の通りである。もし入力端子１２に加わる電圧
が増加するとフオトトランジスタ３４はコンデン
サ３８の助けにより接続点４０と４２との間の電
圧を実質的に一定に維持するように作用する。し
かしながらNPN出力トランジスタ２４のベー
ス／エミツタ間電圧は、対応して増加した量の出
力電流を前記NPN出力トランジスタ２４および
負荷抵抗体２２を通つて大地へ流すのに十分なよ
うに増加する。ここで、NPNトランジスタ２４
とPNPトランジスタ２６のベース／エミツタ間電
圧の和である接続点４０と４２との間の電圧が実
質的に一定であるということは、該電圧が絶対的
に一定であることを意味せず、この分野において
オンへ転じたトランジスタのベース／エミツタ間
電圧は真に一定でないにもかかわらず習慣として
一定と呼んでいるように、相対的に非常に小さい
値で変動することが許容される趣旨である。従つ
てNPN出力トランジスタのベース／エミツタ間
電圧が前記のように増加するために、PNPトラン
ジスタ２６のベース／エミツタ間電圧が減少し、
抵抗体２２を通つて流れる電流が減少することを
要しない。むしろ接続点４０と４２との間の電圧
は、負荷抵抗体２２を通つて大地へ流れる出力電
流を増加させるためにNPNトランジスタ２４の
ベース／エミツタ間電圧が増加する量と同じだ
け、僅かに増加することができる。抵抗R1を通
る電流は増加し、従つて制御トランジスタ４６の
ベース／エミツタ間電圧を増加し、トランジスタ
４６を飽和せしめる。しかしながら、抵抗体５２
を通つて流れる電流は変化せず、そのため制御ト
ランジスタ４８および発光ダイオード３６の両方
を通つて流れる電流も不変のまゝであり、その結
果、フオトトランジスタ３４を通る分路電流も不
変のまゝである。フオトトランジスタ３４は前記
電流源４４に正確に十分な電流を分路し、十分な
ベース電流をPNP出力トランジスタ２６のベース
から流さしめてPNP出力トランジスタ２６を通る
零入力バイアス電流をＶBE（48）÷R2に等しい値
に維持する。これと同じ零入力バイアス電流は勿
論前記NPN出力トランジスタ２４を通つても流
れ、また入力端子１２における電圧増加の結果、
NPN出力トランジスタ２４をやはり通つて流れ
る信号電流も増加する。従つて、入力電圧（ＶI
Ｎ）が増加すると、抵抗器５２とNPNトランジ
スタ４８は出力トランジスタ２４および２６を通
る零入力バイアス電流を確立する制御エレメント
となり、そして該零入力バイアス電流はこの相補
型トランジスタ出力段１０の出力電流に左右され
ないことがわかる。
同様に、もし入力電圧（ＶIN）が減少する場合
は、電流増加分は接地から負荷抵抗体２２および
PNPトランジスタ２６を通つて流れる。この場
合、抵抗R2両端の電圧が増加するためNPNトラ
ンジスタ４８は飽和する。さらにこの場合、PNP
トランジスタ４６は発光ダイオード３６を通つて
流れる電流量を制御し、かつトランジスタ２４お
よび２６を通つて流れるバイアス電流はＶBE
（46）÷R1となり、しかも出力電流には左右され
ない。
は、電流増加分は接地から負荷抵抗体２２および
PNPトランジスタ２６を通つて流れる。この場
合、抵抗R2両端の電圧が増加するためNPNトラ
ンジスタ４８は飽和する。さらにこの場合、PNP
トランジスタ４６は発光ダイオード３６を通つて
流れる電流量を制御し、かつトランジスタ２４お
よび２６を通つて流れるバイアス電流はＶBE
（46）÷R1となり、しかも出力電流には左右され
ない。
本発明の相補型トランジスタ出力段１０は、出
力トランジスタ２４または２６のエミツタ−ベー
ス接合部温度の変化に全く依存しない、出力トラ
ンジスタ２４および２６を通る零入力バイアス電
流を提供することが容易に理解される。従つて第
１図の回路は先行技術の相補型出力回路の特徴と
もいえる熱暴走の問題を回避でき、そして実質的
に一定レベルのバイアス電流と、これに比例した
低レベルの交差ひずみとを提供する。前記した電
子的フイードバツクは、エミツタ−ベース接合部
温度変化、供給電力変動、および出力電流変動に
関して、接続点４０および４２間に発生するバイ
アス電流のすぐれたトラツキングをもたらす。そ
のため熱暴走が回避され、そして一定レベルのバ
イアス電流および低レベルの交差ひずみが達成さ
れる。
力トランジスタ２４または２６のエミツタ−ベー
ス接合部温度の変化に全く依存しない、出力トラ
ンジスタ２４および２６を通る零入力バイアス電
流を提供することが容易に理解される。従つて第
１図の回路は先行技術の相補型出力回路の特徴と
もいえる熱暴走の問題を回避でき、そして実質的
に一定レベルのバイアス電流と、これに比例した
低レベルの交差ひずみとを提供する。前記した電
子的フイードバツクは、エミツタ−ベース接合部
温度変化、供給電力変動、および出力電流変動に
関して、接続点４０および４２間に発生するバイ
アス電流のすぐれたトラツキングをもたらす。そ
のため熱暴走が回避され、そして一定レベルのバ
イアス電流および低レベルの交差ひずみが達成さ
れる。
電流源回路３２および４４は抵抗体または利得
段として、または第３ａまたは３ｂ図に示した従
来の電流源回路によつても実現できることに留意
すべきである。
段として、または第３ａまたは３ｂ図に示した従
来の電流源回路によつても実現できることに留意
すべきである。
第１図の出力トランジスタ２４および２６は、
第２図に示すように、出力段に増加した電流利得
を得るために、ダーリントン段によつて置き換え
ることができる。第２図の回路もまた高電流ダイ
オード６２，６４，８０および８２、および抵抗
体７０と７６とを設けることにより、制御トラン
ジスタ４６と４８用の安価な低電流トランジスタ
の使用を可能とする。この理由は、抵抗R3によ
り除算されたダイオード６２と６４との順方向電
圧降下合計量を超える量の出力電流は制御トラン
ジスタ４６のエミツタ−ベース接合部を通ること
なくむしろダイオード６２と６４とを通つて流れ
るからである。
第２図に示すように、出力段に増加した電流利得
を得るために、ダーリントン段によつて置き換え
ることができる。第２図の回路もまた高電流ダイ
オード６２，６４，８０および８２、および抵抗
体７０と７６とを設けることにより、制御トラン
ジスタ４６と４８用の安価な低電流トランジスタ
の使用を可能とする。この理由は、抵抗R3によ
り除算されたダイオード６２と６４との順方向電
圧降下合計量を超える量の出力電流は制御トラン
ジスタ４６のエミツタ−ベース接合部を通ること
なくむしろダイオード６２と６４とを通つて流れ
るからである。
図面は本発明の実施例を示すもので、第１図は
本発明の好ましい具体例の概略図、第２図は本発
明の他の高電流実施例の概略図、第３ａ図および
３ｂ図は第１図の電流源３２および４４に用いる
回路の概略図である。 １０は出力段、２４はNPN出力トランジス
タ、２６はPNP出力トランジスタ、２２，３０は
抵抗器、３４はフオトトランジスタ、３２，４４
は電流源回路、３６は発光ダイオードである。
本発明の好ましい具体例の概略図、第２図は本発
明の他の高電流実施例の概略図、第３ａ図および
３ｂ図は第１図の電流源３２および４４に用いる
回路の概略図である。 １０は出力段、２４はNPN出力トランジス
タ、２６はPNP出力トランジスタ、２２，３０は
抵抗器、３４はフオトトランジスタ、３２，４４
は電流源回路、３６は発光ダイオードである。
Claims (1)
- 【特許請求の範囲】 １ 出力および入力を有する相補型トランジスタ
出力回路であつて、 (a) 第１および第２の電極と第１の制御電極とを
有する第１の導電型の第１の出力トランジスタ
と、 (b) 第１および第２の電極と第２の制御電極とを
有する第２の導電型の第２の出力トランジスタ
にして、前記第１の出力トランジスタの第１の
電極は第２の出力トランジスタの第１の電極お
よび前記出力へ接続されており、前記入力は前
記第１および第２の出力トランジスタの一方の
制御電極へ接続されている該第２の出力トラン
ジスタと、 (c) 前記第１および第２の制御電極へ連結されか
つ前記第１および第２の出力トランジスタそれ
ぞれの前記第２の電極へも連結され、前記第１
および第２の出力トランジスタ中のバイアス電
流成分の増加に応答して該第１および第２の制
御電極間の電圧差を僅かに減少させそして前記
第１および第２の出力トランジスタ中のバイア
ス電流成分の減少に応答して該第１および第２
の制御電極間の電圧差を僅かに増加させ、それ
により前記第１および第２の出力トランジスタ
のどちらかの温度変化に起因する前記第１およ
び第２の出力トランジスタのどちらかを通る出
力電流成分の変動を含む、前記第１および第２
の出力トランジスタのどちらかを通る出力電流
成分の変動によつて実質上左右されない実質上
コンスタントなバイアス電流成分を前記第１お
よび第２の出力トランジスタ中に発生させる負
のフイードバツク回路手段を備えていることを
特徴とする相補型トランジスタ出力回路。 ２ 前記フイードバツク回路手段は、前記第１お
よび第２の出力トランジスタ中の電流に応答しか
つ、前記第１および第２の制御電極間の電圧差を
前記バイアス電流の大きさの増加に応答して減少
させるために前記第１および第２の出力トランジ
スタの前記第１および第２の制御電極へ連結され
たオプチカルカツプラーを含んでいる第１項の相
補型トランジスタ出力回路。 ３ 前記第１の出力トランジスタはPNP出力トラ
ンジスタであり、前記第２の出力トランジスタは
NPN出力トランジスタであり、前記第１および
第２の出力トランジスタのめいめいの制御電極は
それらのベース電極であり、前記第１および第２
の出力トランジスタのめいめいの第１の電極はそ
れらのエミツタ電極であり、前記第１および第２
の出力トランジスタのめいめいの第２の電極はそ
れらのコレクタ電極である第２項の相補型トラジ
スタ出力回路。 ４ 前記入力は前記第１の出力トランジスタのベ
ース電極へ直結されている第３項の相補型トラン
ジスタ出力回路。 ５ 前記オプチカルカツプラーは発光ダイオード
とフオトトランジスタとを含み、該フオトトラン
ジスタは該発光ダイオードに関し、該発光ダイオ
ードから発光された光を該フオトトランジスタが
受光することによつて該フオトトランジスタのコ
レクタから該トランジスタのエミツタへ電流が流
れるように位置し、かつ前記フオトトランジスタ
は前記第１および第２の出力トランジスタのベー
ス電極間に連結されている第４項の相補型トラン
ジスタ出力回路。 ６ 前記フイードバツク回路手段は、前記NPN
出力トランジスタのコレクタと前記発光ダイオー
ドの陽極との間に連結され、かつ該NPNトラン
ジスタのコレクタ電流の増加に応答して該発光ダ
イオードの陽極電圧を増加させる第１のフイード
バツク手段を含んでおり、そして前記相補型トラ
ンジスタ出力回路は、前記発光ダイオードの陰極
と前記PNP出力トランジスタのコレクタとの間に
連結され、かつ前記PNP出力トランジスタのコレ
クタを流れる電流の大きさの増加に応答して前記
発光ダイオードの陰極電圧を減少させる第２のフ
イードバツク手段をさらに備えている第５項の相
補型トランジスタ出力回路。 ７ 前記第１のフイードバツク手段は、正の電圧
コンダクタへ連結されたエミツタと前記発光ダイ
オードの陽極へ連結されたコレクタと前記NPN
出力トランジスタのコレクタへ連結されたベース
とを有するPNP制御トランジスタを備え、そして
前記第２のフイードバツク手段は、前記発光ダイ
オードの陰極へ連結されたコレクタと前記PNP出
力トランジスタのコレクタへ連結されたベースと
を有するNPN制御トランジスタを備えている第
６項の相補型トランジスタ出力回路。 ８ 前記第１の出力トランジスタを通る前記バイ
アス電流を前記第１の出力トランジスタを通るバ
イアス電流の増加に応答して減少させるための、
前記第１の出力トランジスタの制御電極へ連結し
た第１の制御回路をさらに含み、そして前記第２
の出力トランジスタを通る前記バイアス電流を前
記第２の出力トランジスタを通る前記バイアス電
流の増加に応答して減少させるための、前記第２
の出力トランジスタの制御電極へ連結した第２の
制御回路をさらに含んでいる第２項の相補型トラ
ンジスタ出力回路。 ９ 前記PNP出力トランジスタおよび前記NPN
出力トランジスタのベース電極間に連結され、前
記入力へ印加された信号の期間に比較して相対的
に大きい時間定数を前記ベース電極に発生させる
ための補償コンデンサをさらに含んでいる第５項
の相補型トランジスタ出力回路。 １０ 前記NPN出力トランジスタは、前記フオ
トトランジスタのコレクタへ接続された入力を持
つ第１のダーリントン出力段の出力トランジスタ
であり、前記PNP出力トランジスタは、前記フオ
トトランジスタのエミツタへ接続された入力を持
つ第２のダーリントン出力段の出力トランジスタ
である第５項の相補型トランジスタ出力回路。 １１ 前記NPN出力トランジスタのコレクタと
前記正の電圧コンダクタとの間に並列に連結され
た第１の抵抗体および第１の一対の直列に連結し
たダイオードとをさらに含み、前記PNP出力トラ
ンジスタのコレクタと前記負の電圧コンダクタと
の間に並列に連結された第２の抵抗体および第２
の一対の直列に連結されたダイオードとをさらに
含む第７項の相補型トランジスタ出力回路。 １２ 前記バイアス電流の大きさは前記相補型ト
ランジスタ出力回路の交差ひずみを最小にするよ
うに選定される第１項の相補型トランジスタ出力
回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/827,212 US4121168A (en) | 1977-08-24 | 1977-08-24 | Optically coupled bias circuit for complementary output circuit and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5445557A JPS5445557A (en) | 1979-04-10 |
| JPS6136407B2 true JPS6136407B2 (ja) | 1986-08-18 |
Family
ID=25248597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333378A Granted JPS5445557A (en) | 1977-08-24 | 1978-08-23 | Optically coupling bias circuit and method for complementary output circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4121168A (ja) |
| JP (1) | JPS5445557A (ja) |
| DE (1) | DE2836914A1 (ja) |
| FR (1) | FR2401548A1 (ja) |
| GB (1) | GB2003352B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193907U (ja) * | 1987-05-30 | 1988-12-14 | ||
| JPS63194006U (ja) * | 1987-11-12 | 1988-12-14 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6023528B2 (ja) * | 1978-02-17 | 1985-06-07 | パイオニア株式会社 | プツシユプル増幅回路 |
| JPS56160112A (en) * | 1980-04-30 | 1981-12-09 | Sony Corp | Biasing circuit of electric power amplifier |
| GB2113495B (en) * | 1981-11-10 | 1985-02-27 | Whitmore Adkin F | Low supply voltage amplifier |
| US4471323A (en) * | 1981-11-19 | 1984-09-11 | Trilling Ted R | Protection circuits for complementary direct-coupled amplifiers |
| FR2534749B1 (fr) * | 1982-10-15 | 1988-03-04 | Schreiber Marc | Amplificateur basse frequence de puissance a configuration symetrique comportant un circuit symetriseur |
| JPS5969522U (ja) * | 1982-10-29 | 1984-05-11 | 日本電気ホームエレクトロニクス株式会社 | オ−デイオ増幅回路 |
| DE3311489A1 (de) * | 1983-03-29 | 1984-10-11 | Siemens AG, 1000 Berlin und 8000 München | Vorrichtung zur erzeugung einer gate-vorspannung an feldeffekttransistoren |
| FR2547470A1 (fr) * | 1983-06-08 | 1984-12-14 | Scherer Rene | Regulateur de courant de polarisation pour amplificateurs a symetrie complementaire et etages de sortie utilisant ce regulateur |
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| JP2867756B2 (ja) * | 1991-08-30 | 1999-03-10 | 日本電気株式会社 | 消費電力制御装置 |
| JP4814769B2 (ja) * | 2006-11-29 | 2011-11-16 | 日本オプネクスト株式会社 | 光送信器 |
| EP2114008A1 (en) * | 2008-04-29 | 2009-11-04 | VLSI Solution Oy | A method for controlling an amplifier and an amplifier |
| CN108226593B (zh) * | 2016-12-15 | 2024-04-19 | 成都长城开发科技股份有限公司 | 电能表及其防窃电检测方法 |
| KR102553197B1 (ko) * | 2017-04-28 | 2023-07-10 | 부르메스터 아우디오시스테메 게엠베하 | 신호 증폭기 회로, 전압 변환기 및 시스템 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DK106043C (da) * | 1964-08-22 | 1966-12-12 | Philips Ind Handel As | Kredsløb til stabilisering af arbejdspunktet for flere transistorer over for variationer i temperatur og fødespænding ved hjælp af et temperaturafhængigt element. |
| US3424992A (en) * | 1965-06-30 | 1969-01-28 | Us Navy | Wideband power amplifier |
| US3529254A (en) * | 1966-03-22 | 1970-09-15 | Texas Instruments Inc | Class b amplifier circuit |
| US3434066A (en) * | 1966-06-16 | 1969-03-18 | Automatic Elect Lab | Low-distortion bias-controlled transistor amplifier |
| DE1258903B (de) * | 1966-09-23 | 1968-01-18 | Holmberg & Co | Transformatorlose Gegentakt-Endstufe mit transistorisierter Treiberstufe und komplementaeren Endstufentransistoren |
| US3500218A (en) * | 1967-06-01 | 1970-03-10 | Analog Devices Inc | Transistor complementary pair power amplifier with active current limiting means |
| US3553599A (en) * | 1968-02-20 | 1971-01-05 | Mitsubishi Electric Corp | Bias control circuit for semiconductor amplifier |
| US3529252A (en) * | 1968-02-28 | 1970-09-15 | Tektronix Inc | Self-adaptive amplifier |
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-
1977
- 1977-08-24 US US05/827,212 patent/US4121168A/en not_active Expired - Lifetime
-
1978
- 1978-08-23 DE DE19782836914 patent/DE2836914A1/de active Granted
- 1978-08-23 JP JP10333378A patent/JPS5445557A/ja active Granted
- 1978-08-23 GB GB7834249A patent/GB2003352B/en not_active Expired
- 1978-08-23 FR FR7824523A patent/FR2401548A1/fr active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193907U (ja) * | 1987-05-30 | 1988-12-14 | ||
| JPS63194006U (ja) * | 1987-11-12 | 1988-12-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2003352B (en) | 1982-09-22 |
| FR2401548A1 (fr) | 1979-03-23 |
| GB2003352A (en) | 1979-03-07 |
| DE2836914A1 (de) | 1979-03-08 |
| FR2401548B1 (ja) | 1984-05-18 |
| US4121168A (en) | 1978-10-17 |
| JPS5445557A (en) | 1979-04-10 |
| DE2836914C2 (ja) | 1990-03-15 |
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