JPS6119548Y2

JPS6119548Y2 -

Info

Publication number: JPS6119548Y2
Application number: JP1979115345U
Authority: JP
Priority date: 1979-08-22
Filing date: 1979-08-22
Publication date: 1986-06-12
Also published as: JPS5633812U

Description

【考案の詳細な説明】本考案はコンプリメンタリプツシユプル増幅回
路の改良に関する。

従来、オーデオパワーアンプとして多用される
出力増幅回路は、種々のものが提供されている
が、その動作は基本的にＡ級又はＢ級で動作させ
るものが多かつた。特に、前記パワーアンプとし
ては、特性のそろつたNPNとPNPのトランジス
タを用いてプツシユプル増幅回路を構成させたコ
ンプリメンタリプツシユプル増幅回路が一般的で
あつた。そして、出力電力・電力効率・音質等に
応じて、前記コンプリメンタリプツシユプル増幅
回路をＡ級又はＢ級で動作させていた。

周知のようにＡ級動作のコンプリメンタリ増幅
回路は、前記一対のトランジスタを能動領域で動
作させるために電力効率が悪いという点で不利で
あるが、後述するＢ級動作にみられるようなスイ
ツチング歪がないという点で音質を重視するオー
デオ機器に好適である。

一方、Ｂ級動作のコンプリメンタリ増幅回路
は、前述した動作とは逆であり、無信号時には一
対の出力トランジスタに電流が流れず信号の入力
されたときのみ該出力トランジスタに電流が流れ
るから電力効率が良いという点で一対の出力トラ
ンジスタが交互にオン・オフするためスイツチン
グ歪が生じるという不都合があつた。

このようなことから、前述したＡ級及びＢ級動
作の両方の利点を併せもつコンプリメンタリプツ
シユプル増幅回路が従来より種々提供されてい
た。すなわち、Ｂ級動作をさせつつ信号が零付近
になつたときは一対の出力トランジスタの動作点
をＡ級に移行させてスイツチング歪を生じさせな
いようにした構成を有するコンプリメンタリプツ
シユプル増幅回路が提供されており、その一実施
例を以下に説明する。

第１図は、前述したＡ級及びＢ級動作の両者の
利点円併せもつ従来のコンプリメンタリプツシユ
プル増幅回路を示したものである。

以下第１図を参照して説明する。

NPN型のトランジスタ１，２は周知のダーリ
ントン回路を構成しており、トランジスタ１のコ
レクタは、電源＋Ｖ_CCに、エミツタは出力トラン
ジスタ２のベースに接続されると共に抵抗３を介
して出力点に接続されている。出力トランジスタ
２のコレクタも電源Ｖ_CCに接続され、エミツタは
抵抗４を介して出力点に接続されている。以上の
構成により第１の出力ダーリントン回路を構成し
ている。

同様にPNP型のトランジスタ５，６も周知のダ
ーリントン回路を構成していて、トランジスタ５
のコレクタが電源−Ｖ_CCに接続され、かつエミツ
タが出力トランジスタ６のベースに接続されると
共に抵抗７を介して出力点に接続されている。出
力トランジスタ６のコレクタも電源−Ｖ_CCに接続
され、エミツタは抵抗８を介して出力点に接続さ
れている。以上の構成により第２の出力ダーリン
トン回路を構成している。

以上、第１及び第２のダーリントン回路をもつ
て、コンプリメンタリプツシユプル増幅回路が構
成されている。このコンプリメンタリプツシユプ
ル増幅回路のベースバイアス回路は、電源＋Ｖ_C
_Ｃ・−Ｖ_CC間に設けた定電流源９，１０の間に抵
抗１１，１２，１３の直列回路が配接された構成
となつている。定電流源９と抵抗１１の接続点に
は、第１の出力ダーリントン回路用トランジスタ
１のベースが接続されると共に前記ベースのバイ
アスを制御するための第２のトランジスタ１４の
コレクタが接続されている。

定電流源１０と抵抗１３との接続には、第２の
出力ダーリントン回路用トランジスタ５のベース
が接続されると共に、前記ベースのバイアスを制
御するための第２のトランジスタ１５のコレクタ
が接続されている。前記第１及び第２のトランジ
スタ１４，１５のエミツタは夫々接続されてい
る。

抵抗１１と抵抗１２との接続点Ｘには、トラン
ジスタ１４のベースが接続され、かつ基準電圧１
６、ダイオード１７の直列回路の一方が接続され
ている。前記直列回路の他方は出力点Ｚに接続さ
れている。

抵抗１２と抵抗１３との接続点Ｙには、トラン
ジスタ１５のベースが接続され、しかも基準電圧
１８・ダイオード１９の直列回路の一方が接続さ
れる。前記直列回路の他方は、出力点Ｚに接続さ
れている。

２０は入力端子であつて第２のダーリントン回
路用トランジスタ５のベースに接続されており、
トランジスタ５のベースと、ベースバイアス用抵
抗１１，１２，１３を介した第１のダーリントン
回路用トランジスタ１のベースとに入力信号を印
加するためのものである。

２１はコンプリメンタリプツシユプル増幅回路
の出力端子で、負荷抵抗２２が前記出力端子とア
ースとの間に配接れている。

以上の構成になるコンプリメンタリプツシユプ
ル増幅回路は、入力信号の無いときは、Ａ級にバ
イアスされている。いま信号が入力されて出力点
が変動すると入力信号の正の半サイクルにおいて
は、トランジスタ１４が動作して第１の出力ダー
リントン回路をＢ級動作に移行さてて、能率の良
いＢ級動作をさせる。

さらに入力信号が零付近になると、一対の出力
ダーリントン回路は、Ａ級にバイアスされるため
スイツチング歪が生じない。

入力信号が負の半サイクルに変化しても前述と
同様に第２の出力ダーリントン回路がＢ級動作す
る。

以上のように動作するこの種のコンプリメンタ
リプツシユプル増幅回路は、スイツチング歪が無
く電力効率も高いという利点があるのだが、出力
点電圧によつてバイアスが制御される構成のた
め、負荷抵抗が大小に変化すると出力ダーリント
ン回路を構成する出力トランジスタ２，６に流れ
る電流をその負荷変動に応じて制御することがで
きないという欠点があつた。

特に、無負荷の状態にあつても出力点電圧が生
じているときは出力トランジスタ２，６に電流が
流れてしまうという不都合があつた。

本考案は上述した欠点を解消するためになされ
たもので、スイツチング歪を無くし、かつ電力効
率の高い、しかも負荷の変化に応じて第１及び第
２の出力トランジスタに流れる電流を制御できる
ようにしたコンプリメンタリプツシユプル増幅回
路を提供することを目的とする。

以下、本考案の前提となる増幅回路例を第２図
及び第３図に基づいて説明する。

トランジスタ３１，３２は、本回路の入力部で
周知の差動増幅器を構成し、そのエミツタは共通
接続され抵抗３３を介して電源＋Ｖ_CCに接続され
ている。そして斯る差動増幅用トランジスタ３
１，３２のベースは、入力端子３４，３５に導か
れ、信号を入力できるようになつている。またト
ランジスタ３１のコレクタは、抵抗３６、ダイオ
ード３７及び抵抗３８の直列回路を介して電源−
Ｖ_CCに接続されている。

トランジスタ３９は、そのベースが、前記抵抗
３６とダイオード３７との接点に接続され、エミ
ツタは抵抗４０を介して電源−Ｖ_CCに接続されて
おり、前記差動増幅器を構成する一方のトランジ
スタ３２のコレクタの負荷として作用するように
してある。すなわち、トランジスタ３９は、定電
流源を構成し、そのコレクタ内部抵抗が大なるこ
とを利用して大きな電圧利得を得ると同時に、差
動入力を単一出力へ変換する作用ももつているの
である。

そして、前記差動増幅器のトランジスタ３２の
コレクタと、定電流源を構成するトランジスタ３
９とコレクタとの間には、トランジスタ３２のコ
レクタにそのコレクタが接続されたトランジスタ
４１と、トランジスタ３９のコレクタにそのコレ
クタが接続されたトランジスタ４４とが配置さ
れ、斯るトランジスタ４１，４４の両エミツタ間
にはダイオード４２，４３が直列に挿入されてい
る。

トランジスタ４５，４６はダーリントン接続さ
れており、トランジスタ４５のベースが前記差動
増幅器用トランジスタ３２のコレクタに接続さ
れ、両トランジスタ４５，４６ともエミツタがそ
れぞれ抵抗４７，４８を介して出力点に接続され
ると共に両トランジスタ４５，４６のコレクタは
電源＋Ｖ_CCに共通接続され、以上の構成をもつ
て、第１の出力ダーリントン回路をなしている。

同様にして、トランジスタ４９，５０は、第２
の出力ダーリントン回路を構成している。

以上、第１及び第２の出力ダーリントン回路
は、NPN型とPNP型の特性のそろつたもので構
成して、コンプリメンタリプツシユプル増幅回路
をなしている。

第１の基準電源は、電源＋Ｖ_CCと出力点との間
に配接された抵抗５３とツエナーダイオード５４
の直列回路からなるもので、該抵抗５３が電源側
に、ツエナーダイオード５４が出力点側に接続さ
れており、更に平滑用としてツエナーダイオード
５４の両端にコンデンサ５５が並列接続されてい
る。

第２の基準電源も、前記第１の基準電源と同様
に抵抗５６とツエナーダイオード５７から構成さ
れ、これもまた同様に平滑用のコンデンサ５８が
該ツエナーダイオード５７の両端に並列接続され
ている。

以上の第１及び第２の基準電源は、ツエナーダ
イオード５４，５７及びコンデンサ５５，５８が
出力点に接続されているため出力電圧に応じてそ
の電圧が変動する。すなわち、いわゆる、内部フ
ローテイング電源を形成している。

次に第１及び第２の基準電源の電圧と、出力ト
ランジスタ４６，５０のエミツタに接続された抵
抗４８，５２の両端電圧とを比較する比較回路
は、以下の通り構成されている。

第１の比較手段は次の通りである。第１の基準
電源を構成する抵抗５３とツエナーダイオード５
４との接続点に抵抗５９及び抵抗６０の一端がそ
れぞれ共通接続され、抵抗６０の他端はトランジ
スタ６１のコレクタに接続されている。抵抗５９
の他端には、トランジスタ６１のベースが接続さ
れると共に、ダイオード６２のアノードが接続さ
れている。ダイオード６２のカソードは抵抗６３
を介して出力点に接続されている。前記トランジ
スタ６１のエミツタが出力トランジスタ４６のエ
ミツタに接続されている。そしてこの比較用のト
ランジスタ６１のコレクタは、前記ベース制御用
のトランジスタ４１のベースに接続されていて、
該比較用のトランジスタ６１の出力信号が前記ト
ランジスタ４１に印加されるようにしてある。

第２の比較手段は、前記第１の比較手段と同様
にして抵抗６４，６５、トランジスタ６６、ツエ
ナーダイオード６７、抵抗６８によつて図に示す
ように構成されており、比較用の該トランジスタ
６６の出力信号がトランジスタ４４に印加される
ようになつている。

６９は本回路の出力点用の出力端子であり、負
荷７０が出力端子とアースとの間に配続されてい
る。

以上のような構成になる本考案のコンプリメン
タリプツシユプル増幅回路の前提となる回路例の
動作について以下に説明す。

まず、抵抗６３の両端電圧をＶ_E1とし、抵抗４
８の両端電圧をV₁とする。また抵抗６８の両端
電圧をＶ_E2とし、抵抗５２の両端電圧をV₂とす
る。

無信号時には、Ｖ_E1＞V₁及びＶ_E2＞V₂となり、
トランジスタ６１，６６は、オンとなる。従つ
て、トランジスタ４１，４４のベース電流が小さ
くなりトランジスタ４５，４９のベースバイアス
は増大してこの増幅回路がＡ級動作をする方向に
移動させる。

信号入力時で入力信号が正の半サイクルの場合
には、Ｖ_E1＞V₁のときは無信号時と同じてあるか
ら、Ａ級動作をしていて、Ｖ_E1≦V₁となつたと
き、すなわち出力トランジスタ４６のエミツタ電
流が一定値以上流れたときは、前記トランジスタ
６１はオフとなつて前記トランジスタ４１は十分
にオンとなり、ダイオードと同じ状態となるか
ら、前記トランジスタ４５のバイアスは減小し、
第１の出力ダーリントン回路側はＢ級動作を行な
う。この正の半サイクルの時間中、Ｖ_E2＞V₂に保
たれているので第２の出力ダーリントン回路側は
Ａ級動作のままである。

信号が負の半サイクルに変化すると、その動作
は、前述と逆になり、第１の出力ダーリントン回
路側がＶ_E1＞V₁をその半サイクル中維持してＡ級
動作をし、第２の出力ダーリントン回路側がＶ_E2
≦V₂となつてＢ級動作に移行することになる。

この状況を、入力信号が正弦波であるとして本
回路の出力信号波形を示せば第３図ａのようにな
る。図中上側の曲線がトランジスタ４６のエミツ
タ電流、下側の曲線がトランジスタ５０のエミツ
タ電流をそれぞれ示している。図から明らかなよ
うに、両トランジスタ４６，５０は如何なる時点
においてもカツトオフとはならず、常に増幅を行
なつて負荷に電流を供給しているから、スイツチ
ング歪は大幅に低減できることになる。

次に前記回路例における出力信号中のスイツチ
ング歪を更に減らすことのできる、本考案の一実
施例につき、第３図及び第４図に基づいて説明す
る。

本実施例は、第２図に示す前記回路例の構成
に、抵抗及びコンデンサからなる簡単な回路を付
加したものであるから、第４図にその付加部分付
近のみを示す。従つて５９〜６８の各素子は第２
図に示すものと同一であり、その他の部分は図示
を省略する。

抵抗７１とコンデンサ７２からなる直列回路の
一端が第１の比較用のトランジスタ６１のベース
に接続され、他端が第２の比較用のトランジスタ
６６のエミツタに接続されており、一方抵抗７３
とコンデンサ７４からなる直列回路の一端が第２
の比較用のトランジスタ６６のベースに接続さ
れ、他端が第１の比較用のトランジスタ６１のエ
ミツタに接続されて、前記付加部分が構成されて
いる。

以上の付加部分を有するプツシユプル増幅回路
において、例えば入力信号が負の半サイクル時を
考えると、出力トランジスタ５０のエミツタ電流
は増加して抵抗５２の両端電圧が下がり、その結
果電流が抵抗５９、抵抗７１及びコンデンサ７２
を通つて流れるからトランジスタ６１のバイアス
が変化し、第１の出力ダーリントン回路（トラン
ジスタ４５，４６）のバイアスをゆつくり変化さ
せる。入力信号が正の半サイクル時も同様にして
第２のダーリントン回路のバイアス変化の速度を
緩くする。従つて入力信号が正弦波であるとして
本回路の出力信号波形を示せば第３図ｂのように
なる。図中上側の曲線がトランジスタ４６のエミ
ツタ電流、下側の曲線がトランジスタ５０のエミ
ツタ電流をそれぞれ示している。本図を前記回路
例の出力信号波形を示す同図ａと比較してみる
と、両トランジスタ４６，５０の動作がスイツチ
ングする点付近が前記回路例に比して滑らかにな
つているのがわかる。すなわち、本実施例の方が
このスイツチング点付近の出力電流の変化状態が
ゆるやかであるため、高周波成分が非常に少なく
なつて電流路からの電磁輻射などが減少し、従つ
てスイツチング歪が前記の回路例に比して更に低
減されることになるのである。

以上述べたように本考案に係るコンプリメンタ
リプツシユプル増幅回路は、出力信号電圧に従つ
て変動する基準電源と出力トランジスタのエミツ
タ電圧とを比較する比較手段と、この比較手段の
出力よつて第１及び第２の出力トランジスタのベ
ースバイアスを制御する制御手段と、基準電源と
出力トランジスタのエミツタ間に接続された抵抗
とを設けてなるもので、本回路によればスイツチ
ング歪を無くし、かつ電力効率が高く、しかも出
力トランジスタの電流を直接に制御できるから負
荷抵抗が変化しても、それに応じて出力段電流を
制御することができ、またバイアス回路が負帰還
系を構成しているので調整等の工数が減少できる
という効果があり、さらに信号系に何ら負荷回路
が付加される訳ではないので発振、スルーレート
等に影響がなく音質の劣化がない等数々の利点が
ある。

【図面の簡単な説明】

第１図は、従来のコンプリメンタリプツシユプ
ル増幅回路を示す回路図、第２図は本考案に係る
コンプリメンタリプツシユプル増幅回路の前提と
なる回路例を示す回路図、第３図は出力信号波形
を示すダラフ、第４図は本考案の一実施例を示す
回路図である。４１，４４……第１及び第２のバイアス制御手
段用トランジスタ、６１，６６……第１及び第２
の比較手段用のトランジスタ、４５，４６……第
１の出力ダーリントン回路用トランジスタ、４
９，５０……第２の出力ダーリントン回路用トラ
ンジスタ、５４，５７……第１及び第２基準電源
用ツエナーダイオード。

Claims

【実用新案登録請求の範囲】１コレクタが電源に、エミツタが抵抗を介して
出力点にそれぞれ接続された第１及び第２の出
力トランジスタと、出力点に対して一定電位を
保持する第１及び第２の基準電源と、この基準
電源の電圧と前記第１及び第２の出力トランジ
スタのエミツタに接続された抵抗の両端電圧と
を比較する第１及び第２の比較手段と、信号系
内に直列に配接され前記比較手段の出力に応じ
て前記第１及び第２の出力トランジスタのベー
スバイアスを変化させる第１及び第２のベース
バイアス制御手段と、前記第１の基準電源と前
記第２の出力トランジスタのエミツタ間に接続
された第１の抵抗と、前記第２の基準電源と前
記第１の出力トランジスタのエミツタ間に接続
された第２の抵抗とからなることを特徴とする
プツシユプル増幅回路。２前記第１及び第２の比較手段は、基準電源と
出力点との間に配接された直列抵抗の接続点に
そのベースが第１及び第２の出力トランジスタ
のエミツタにそのエミツタがそれぞれ接続され
た比較回路用トランジスタを含む構成である実
用新案登録請求の範囲第１項記載のプツシユプ
ル増幅回路。３前記第１及び第２のベースバイアス制御手段
は、駆動電源の正負極の間に設けられた差動増
幅器を構成する一方のトランジスタのコレクタ
と、駆動電源の正負極の間に設けられた定電流
を構成するトランジスタのコレクタとの間に、
それぞれのエミツタがダイオードを介して相互
に接続された２のトランジスタからなり、該２
のトランジスタのそれぞれのベースが前記第１
及び第２の比較手段のそれぞれの出力端に、コ
レクタが第１及び第２の出力トランジスタのそ
れぞれのベースに接続されている実用新案登録
請求の範囲第１項記載のプツシユプル増幅回
路。