JPS6119540Y2 - - Google Patents
Info
- Publication number
- JPS6119540Y2 JPS6119540Y2 JP3293579U JP3293579U JPS6119540Y2 JP S6119540 Y2 JPS6119540 Y2 JP S6119540Y2 JP 3293579 U JP3293579 U JP 3293579U JP 3293579 U JP3293579 U JP 3293579U JP S6119540 Y2 JPS6119540 Y2 JP S6119540Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- resistor
- transistors
- output stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は低周波増幅回路に関し、特に高忠実度
を要求されるステレオ装置等に好適なSEPP（シ
ングルエンデツドプツシユプル）回路に関する。
以下、図面に基づき本考案の実施例を説明する。
を要求されるステレオ装置等に好適なSEPP（シ
ングルエンデツドプツシユプル）回路に関する。
以下、図面に基づき本考案の実施例を説明する。
従来のSEPP回路にあつては単にＢ級で動作さ
せていた為に出力段を構成するトランジスタがタ
ーン・オンする際にキヤリア蓄積効果によるスイ
ツチング歪が生じ、このスイツチング歪が増幅回
路の歪特性を悪化させ、特に高域の周波数で問題
になつていた。
せていた為に出力段を構成するトランジスタがタ
ーン・オンする際にキヤリア蓄積効果によるスイ
ツチング歪が生じ、このスイツチング歪が増幅回
路の歪特性を悪化させ、特に高域の周波数で問題
になつていた。
従来は上記スイツチング歪を低減させる為に出
力段を構成するトランジスタをＡ級で動作させる
か、又はカツトオフ状態にすべきトランジスタに
強制的にバイアス電流を流す等の手段を講じてい
た。しかしながら出力段のトランジスタをＡ級で
動作させる場合には大容量の電源及び放熱器が必
要であるばかりでなく、小出力時における電力効
率が極端に悪かつた。
力段を構成するトランジスタをＡ級で動作させる
か、又はカツトオフ状態にすべきトランジスタに
強制的にバイアス電流を流す等の手段を講じてい
た。しかしながら出力段のトランジスタをＡ級で
動作させる場合には大容量の電源及び放熱器が必
要であるばかりでなく、小出力時における電力効
率が極端に悪かつた。
他方、強制的にバイアス電流を流す方式ではク
ロスオーバ歪は改善されるものの、第１図ａに示
す如く出力段トランジスタ（正電源側のトランジ
スタ）のコレクタ電流は急激に変化する為に多く
の高調波成分を含み、これが他の回路へ悪影響を
及ぼすと共に、前記スイツチング歪も極端に少な
くならない。
ロスオーバ歪は改善されるものの、第１図ａに示
す如く出力段トランジスタ（正電源側のトランジ
スタ）のコレクタ電流は急激に変化する為に多く
の高調波成分を含み、これが他の回路へ悪影響を
及ぼすと共に、前記スイツチング歪も極端に少な
くならない。
本考案は上記従来技術の欠点に鑑み、第１図ｂ
に示す如く出力段トランジスタに従来、カツトオ
フ状態にしていた期間に出力信号のレベルに応じ
て変化するコレクタ電流を流すことにより高調波
成分の減少並びにスイツチング歪の低減を図つた
低周波増幅回路を提供することを目的とする。
に示す如く出力段トランジスタに従来、カツトオ
フ状態にしていた期間に出力信号のレベルに応じ
て変化するコレクタ電流を流すことにより高調波
成分の減少並びにスイツチング歪の低減を図つた
低周波増幅回路を提供することを目的とする。
第２図は本考案の一実施例であり、同図におい
て１はSEPP回路の初段を構成する差動増幅回路
であり、該差動増幅回路１において２，３は入力
端、４，５は電源端子、６１，６２は出力端子で
ある。そして前記入力端３は抵抗R1を介して接
地される一方、抵抗Ｒfを介してSEPP回路の出力
端７に接続され、更に前記電源端子４，５は
夫々、正電源＋Ｂ、負電源−Ｂに接続されてい
る。
て１はSEPP回路の初段を構成する差動増幅回路
であり、該差動増幅回路１において２，３は入力
端、４，５は電源端子、６１，６２は出力端子で
ある。そして前記入力端３は抵抗R1を介して接
地される一方、抵抗Ｒfを介してSEPP回路の出力
端７に接続され、更に前記電源端子４，５は
夫々、正電源＋Ｂ、負電源−Ｂに接続されてい
る。
また前記差動増幅回路１の出力端６１，６２は
トランジスタQ1，Q2のエミツタに夫々、接続さ
れており、更にこれらトランジスタQ1，Q2のエ
ミツタは温度補償及びバイアス兼用ダイオード
D1と可変抵抗器VR1との直列回路を介して、また
ベースは抵抗R2，R3の直列回路を介して夫々、
接続されている。そして抵抗R2，R3の接続点は
前記出力端７に接続されている。
トランジスタQ1，Q2のエミツタに夫々、接続さ
れており、更にこれらトランジスタQ1，Q2のエ
ミツタは温度補償及びバイアス兼用ダイオード
D1と可変抵抗器VR1との直列回路を介して、また
ベースは抵抗R2，R3の直列回路を介して夫々、
接続されている。そして抵抗R2，R3の接続点は
前記出力端７に接続されている。
一方、出力段を構成するトランジスタQ3，Q4
のエミツタは抵抗R4，R5の直列回路を介して接
続され、コレクタは、正電源＋Ｂ、負電源−Ｂ
に、更にベースは前記トランジスタQ1，Q2のコ
レクタに夫々、接続されている。また前記トラン
ジスタQ3，Q4のベースはバイアス用抵抗R6，R7
を介して夫々、正電源＋Ｂ、負電源−Ｂに接続さ
れ、エミツタは出力信号検出用抵抗R8，R9を介
して夫々、前記トランジスタQ2，Q1のベースに
接続されている。そして前記抵抗R4，R5の接続
点は出力端７に接続され、該出力端７は負荷ＲL
を介して接地されている。尚、トランジスタ
Q1、抵抗R2，R5，R9又はトランジスタQ2、抵抗
R3，R4，R8は夫々、可変インピーダンス回路の
主要部を構成している。
のエミツタは抵抗R4，R5の直列回路を介して接
続され、コレクタは、正電源＋Ｂ、負電源−Ｂ
に、更にベースは前記トランジスタQ1，Q2のコ
レクタに夫々、接続されている。また前記トラン
ジスタQ3，Q4のベースはバイアス用抵抗R6，R7
を介して夫々、正電源＋Ｂ、負電源−Ｂに接続さ
れ、エミツタは出力信号検出用抵抗R8，R9を介
して夫々、前記トランジスタQ2，Q1のベースに
接続されている。そして前記抵抗R4，R5の接続
点は出力端７に接続され、該出力端７は負荷ＲL
を介して接地されている。尚、トランジスタ
Q1、抵抗R2，R5，R9又はトランジスタQ2、抵抗
R3，R4，R8は夫々、可変インピーダンス回路の
主要部を構成している。
以上の如き構成からなる本考案に係る低周波増
幅回路の動作について説明する。
幅回路の動作について説明する。
無信号時においては出力段トランジスタQ3，
Q4には適当なアイドリング電流が流れるように
前記可変抵抗器VR1により設定されている。ここ
で前記抵抗R2，R3，R8，R9の抵抗値はトランジ
スタQ1，Q2が常に能動領域で動作するように適
当に選択されている。
Q4には適当なアイドリング電流が流れるように
前記可変抵抗器VR1により設定されている。ここ
で前記抵抗R2，R3，R8，R9の抵抗値はトランジ
スタQ1，Q2が常に能動領域で動作するように適
当に選択されている。
まず出力段トランジスタQ3の動作について考
察すると、無信号時には該トランジスタQ3のベ
ースには正電源＋Ｂからバイアス用抵抗R6を介
して流れる電流と前記トランジスタQ1のコレク
タ電流の総和がバイアス電流として供給されてい
る。
察すると、無信号時には該トランジスタQ3のベ
ースには正電源＋Ｂからバイアス用抵抗R6を介
して流れる電流と前記トランジスタQ1のコレク
タ電流の総和がバイアス電流として供給されてい
る。
さて、前記差動増幅回路１の入力端２に低周波
信号（第３図ａ）が入力された場合にその正の半
周期ではトランジスタQ1，Q2のエミツタ電位は
正方向に移動するのでトランジスタQ1は導通状
態に、トランジスタQ2はカツトオフ状態に
夫々、移行する。但し、トランジスタQ2は後述
の如く完全にカツトオフ状態になることはない。
更にトランジスタQ3のベースには無信号時にお
けるバイアス電流に低周波入力信号が重畳された
電流が流れ込むので、入力信号のレベルに応じて
正電源側の出力段トランジスタQ3のコレクタ電
流は第３図ｂの１の如くなる。但し、トランジス
タQ1を飽和領域で動作させると、バイアス電流
は正電源＋Ｂ→抵抗R6→トランジスタQ1→ダイ
オードD1→可変抵抗器VR1→差動増幅器１→負電
源−Ｂのループで流れ、前記トランジスタQ3の
ベースには流れなくなるので、既述の如くトラン
ジスタQ1を能動領域で動作させるようにしてあ
る。
信号（第３図ａ）が入力された場合にその正の半
周期ではトランジスタQ1，Q2のエミツタ電位は
正方向に移動するのでトランジスタQ1は導通状
態に、トランジスタQ2はカツトオフ状態に
夫々、移行する。但し、トランジスタQ2は後述
の如く完全にカツトオフ状態になることはない。
更にトランジスタQ3のベースには無信号時にお
けるバイアス電流に低周波入力信号が重畳された
電流が流れ込むので、入力信号のレベルに応じて
正電源側の出力段トランジスタQ3のコレクタ電
流は第３図ｂの１の如くなる。但し、トランジス
タQ1を飽和領域で動作させると、バイアス電流
は正電源＋Ｂ→抵抗R6→トランジスタQ1→ダイ
オードD1→可変抵抗器VR1→差動増幅器１→負電
源−Ｂのループで流れ、前記トランジスタQ3の
ベースには流れなくなるので、既述の如くトラン
ジスタQ1を能動領域で動作させるようにしてあ
る。
次に入力信号の負の半周期では入力信号のレベ
ルの変化に応じて前記トランジスタQ1，Q2のコ
レクタ電位は負方向に移動するので、該トランジ
スタQ1はカツトオフ状態に、Q2は導通状態に移
行する。しかしながら、この時負荷ＲLより抵抗
R5を介してトランジスタQ4に第３図ｃにおける
２′の如くコレクタ電流が流れ、該トランジスタ
Q4のエミツタ電位が負方向に移動する。このエ
ミツタ電位は負荷電流（出力信号）のレベルに応
じて負方向に移動し、前記トランジスタQ1のベ
ース電位も負荷電流のレベルに応じて負方向に移
動する。それ故、トランジスタQ1は完全なカツ
トオフ状態になることはない。そしてトランジス
タQ1のコレクタ電流は負荷電流のレベルに応じ
て変化し、更に出力段トランジスタQ3のベース
バイアス電流も結局、負荷電流のレベルに応じて
変化するので、前記抵抗R2，R3，R4，R5，R8，
R9の抵抗値を適当に選択すれば前記トランジス
タQ3のコレクタ電流波形は第３図ｂにおける２
の如くなる。
ルの変化に応じて前記トランジスタQ1，Q2のコ
レクタ電位は負方向に移動するので、該トランジ
スタQ1はカツトオフ状態に、Q2は導通状態に移
行する。しかしながら、この時負荷ＲLより抵抗
R5を介してトランジスタQ4に第３図ｃにおける
２′の如くコレクタ電流が流れ、該トランジスタ
Q4のエミツタ電位が負方向に移動する。このエ
ミツタ電位は負荷電流（出力信号）のレベルに応
じて負方向に移動し、前記トランジスタQ1のベ
ース電位も負荷電流のレベルに応じて負方向に移
動する。それ故、トランジスタQ1は完全なカツ
トオフ状態になることはない。そしてトランジス
タQ1のコレクタ電流は負荷電流のレベルに応じ
て変化し、更に出力段トランジスタQ3のベース
バイアス電流も結局、負荷電流のレベルに応じて
変化するので、前記抵抗R2，R3，R4，R5，R8，
R9の抵抗値を適当に選択すれば前記トランジス
タQ3のコレクタ電流波形は第３図ｂにおける２
の如くなる。
一方、負電源側の出力段トランジスタQ4も同
様に動作し、入力信号の正の半周期ではトランジ
スタQ1，Q2のエミツタ電位は既述の如く正方向
に移動するために該トランジスタQ1は導通状態
に、トランジスタQ2はカツトオフ状態に移行す
る。そして前記出力段トランジスタQ3には第３
図ｂにおける１の如きコレクタ電流が流れ、該コ
レクタ電流の大半が抵抗R4を介して負荷ＲLに流
れる。従つてトランジスタQ3のエミツタ電位は
負荷電流のレベルに応じて変化し、それ故トラン
ジスタQ2のベース電位も負荷電流のレベルに応
じて変化するので該トランジスタQ2は完全にカ
ツトオフ状態にならない。そして該トランジスタ
Q2のコレクタ電流、延いては出力段トランジス
タQ4のコレクタ電流も負荷電流のレベルに応じ
て変化することとなり、結局第３図ｃにおける
１′の如き電流波形が得られる。
様に動作し、入力信号の正の半周期ではトランジ
スタQ1，Q2のエミツタ電位は既述の如く正方向
に移動するために該トランジスタQ1は導通状態
に、トランジスタQ2はカツトオフ状態に移行す
る。そして前記出力段トランジスタQ3には第３
図ｂにおける１の如きコレクタ電流が流れ、該コ
レクタ電流の大半が抵抗R4を介して負荷ＲLに流
れる。従つてトランジスタQ3のエミツタ電位は
負荷電流のレベルに応じて変化し、それ故トラン
ジスタQ2のベース電位も負荷電流のレベルに応
じて変化するので該トランジスタQ2は完全にカ
ツトオフ状態にならない。そして該トランジスタ
Q2のコレクタ電流、延いては出力段トランジス
タQ4のコレクタ電流も負荷電流のレベルに応じ
て変化することとなり、結局第３図ｃにおける
１′の如き電流波形が得られる。
入力信号の負の半周期においては既述の通りで
ある。以上の如く出力段を構成するトランジスタ
Q3，Q4は上記動作を繰り返し、結局出力端７に
は第３図ｄの如き合成出力が得られる。
ある。以上の如く出力段を構成するトランジスタ
Q3，Q4は上記動作を繰り返し、結局出力端７に
は第３図ｄの如き合成出力が得られる。
尚、バイアス用抵抗R6，R7を定電流回路で置
換してもよいし、また前記一対の出力段トランジ
スタを夫々、ダーリントン接続にしてもよく、更
に出力段トランジスタをダーリントン接続にした
場合にはこのダーリントン接続されるトランジス
タの中間に既述の如き可変インピーダンス回路を
設けてもよい。
換してもよいし、また前記一対の出力段トランジ
スタを夫々、ダーリントン接続にしてもよく、更
に出力段トランジスタをダーリントン接続にした
場合にはこのダーリントン接続されるトランジス
タの中間に既述の如き可変インピーダンス回路を
設けてもよい。
以上、本考案はSEPP回路の出力段トランジス
タに従来、カツトオフ状態にすべき期間に出力信
号のレベルに応じて変化するバイアス電流を流す
如く構成したので、本考案によればスイツチング
歪及び出力段トランジスタに流れる電流に含まれ
る高調波成分の低減を可能とした低周波増幅回路
が得られる。
タに従来、カツトオフ状態にすべき期間に出力信
号のレベルに応じて変化するバイアス電流を流す
如く構成したので、本考案によればスイツチング
歪及び出力段トランジスタに流れる電流に含まれ
る高調波成分の低減を可能とした低周波増幅回路
が得られる。
第１図はSEPP回路における正電源側の出力段
トランジスタの出力電流波形図、第２図は本考案
に係る低周波増幅回路の一実施例を示す回路図、
第３図は第２図の回路の動作を説明するための波
形図である。 １……差動増幅回路、２……入力端、７……出
力端、D1……ダイオード、Q1〜Q4……トランジ
スタ、R1〜R9……抵抗、VR1……可変抵抗器、＋
Ｂ……正電源、−Ｂ……負電源。
トランジスタの出力電流波形図、第２図は本考案
に係る低周波増幅回路の一実施例を示す回路図、
第３図は第２図の回路の動作を説明するための波
形図である。 １……差動増幅回路、２……入力端、７……出
力端、D1……ダイオード、Q1〜Q4……トランジ
スタ、R1〜R9……抵抗、VR1……可変抵抗器、＋
Ｂ……正電源、−Ｂ……負電源。
Claims (1)
- 第１の抵抗を介してエミツタが出力端に接続さ
れた第１のトランジスタと、第２の抵抗を介して
エミツタが出力端に接続された第２のトランジス
タと、コレクタが前記第１のトランジスタのベー
スに接続され、エミツタに入力信号が加えられ、
前記第２の抵抗の電圧降下によりバイアスが与え
られる第３のトランジスタと、コレクタが前記第
２のトランジスタのベースに接続され、エミツタ
に入力信号が加えられ、前記第１の抵抗の電圧降
下によりバイアスが与えられる第４のトランジス
タとからなることを特徴とする低周波増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293579U JPS6119540Y2 (ja) | 1979-03-14 | 1979-03-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293579U JPS6119540Y2 (ja) | 1979-03-14 | 1979-03-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55133608U JPS55133608U (ja) | 1980-09-22 |
| JPS6119540Y2 true JPS6119540Y2 (ja) | 1986-06-12 |
Family
ID=28887415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293579U Expired JPS6119540Y2 (ja) | 1979-03-14 | 1979-03-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119540Y2 (ja) |
-
1979
- 1979-03-14 JP JP3293579U patent/JPS6119540Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55133608U (ja) | 1980-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6245724B2 (ja) | ||
| US4315221A (en) | Switching circuit | |
| JPH0766643A (ja) | 電圧−電流変換器 | |
| JPS6119540Y2 (ja) | ||
| JPS585594B2 (ja) | 整流回路 | |
| JPS6144406B2 (ja) | ||
| JPS6318362B2 (ja) | ||
| JP2509462Y2 (ja) | 増幅器 | |
| JPS622818Y2 (ja) | ||
| JPS5915124Y2 (ja) | 電力増幅回路 | |
| JPS6214731Y2 (ja) | ||
| JPS6119548Y2 (ja) | ||
| JP2684837B2 (ja) | 差動増幅回路 | |
| JPS6123852Y2 (ja) | ||
| JPH0317512Y2 (ja) | ||
| JPS593607Y2 (ja) | 相補差動増幅器 | |
| JPS607548Y2 (ja) | 電力増幅器 | |
| JPH0540578Y2 (ja) | ||
| JPS6119549Y2 (ja) | ||
| JPH0233385Y2 (ja) | ||
| JPS6119546Y2 (ja) | ||
| JPS5811059Y2 (ja) | トランジスタ増巾器 | |
| JPH036022Y2 (ja) | ||
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPH032985Y2 (ja) |