JPS6119546Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はＢ級増幅動作の場合とほぼ同様の電力
効率で動作し、かつスイツチング歪の発生しない
電力増幅回路に関する。

従来、オーデイオ用の電力増幅回路にはシング
ルエンデツドプツシユプル（以下SEPPと略記す
る。）回路が多用され、特に電力効率の良好なた
めに所定のアイドリング電流を流すようにバイア
ス設定をしたＢ級SEPP電力増幅回路が採用され
ている。

しかるにＢ級SEPP電力増幅回路においては正
の半サイクルの入力期間と負の半サイクルの入力
期間との切替りに応じてトランジスタのスイツチ
ングが行われ、トランジスタのキヤリヤ蓄積効果
などに寄因してスイツチング歪が発生する欠点が
あつた。

本考案は上記にかんがみなされたもので、上記
の欠点を解消してＢ級増幅動作の場合とほぼ同様
の電力効率で動作し、かつ入力信号の正、負の半
サイクルの期間の切替りに応じてトランジスタの
スイツチングをさせないようにしてスイツチング
歪の発生しない電力増幅回路を提供することを目
的とするものである。

以下、本考案を実施例により説明する。

第１図は本考案の一実施例の回路図である。本
実施例の電力増幅回路は駆動段を構成するトラン
ジスタ１のエミツタと出力段を構成するトランジ
スタ２のコレクタとの間に抵抗７とダイオード８
とのとの並列回路を接続し、トランジスタ１と２
とをインバーテツドダーリントン接続し、トラン
ジスタ２のコレクタを抵抗１１を通して一端を接
地した負荷１３に接続し、同様に駆動段を構成す
るトランジスタ３のエミツタと出力段を構成する
トランジスタ４のコレクタとの間に抵抗９とダイ
オード１０との並列回路を接続し、トランジスタ
３と４とをインバーテツドダーリントン接続し、
トランジスタ４のコレクタを抵抗１２を通して負
荷１３に接続し、トランジスタ１と３のベース間
に図示しない電圧増幅段の出力電流により一定電
圧のバイアス電圧を与えるバイアス回路１４を接
続してSEPP電力増幅回路を構成する。なお１
５，１６および１９，２０はトランジスタ２，４
のエミツタと電源＋Ｂ、−Ｂとの間に接続した抵
抗およびトランジスタ１，３のコレクタと電源＋
Ｂ、−Ｂとの間に接続した抵抗である。

上記のSEPP電力増幅回路にさらに、ベースを
トランジスタ１のコレクタに、エミツタを抵抗１
７を通して電源＋Ｂに、コレクタをトランジスタ
３のエミツタに接続してトランジスタ３のエミツ
タ電流の電流路を形成するトランジスタ５と、ベ
ースをトランジスタ３のコレクタに、エミツタを
抵抗１８を通して電源−Ｂに、コレクタをトラン
ジスタ１のエミツタに接続しトランジスタ１のエ
ミツタ電流の電流路を形成するトランジスタ６を
接続する。

上記の如く構成した本実施例の電力増幅回路に
おいて、無入力信号時にはトランジスタ１のエミ
ツタ電流は抵抗７とダイオード８の並列回路と、
トランジスタ６と抵抗１８との直列回路とに分流
し、トランジスタ１をオン状態にし、トランジス
タ３のエミツタ電流は抵抗９とダイオード１０の
並列回路と、トランジスタ５と抵抗１７との直列
回路に分流して、トランジスタ３をオン状態に
し、トランジスタ２および４に所定のアイドリン
グ電流が流れる様に設定してある。

いま上記の回路に負の半サイクルの入力信号が
印加されているときは、トランジスタ３および４
のエミツタ電流およびコレクタ電流は無入力信号
時の値から増加し、トランジスタ３のエミツタ電
流およびトランジスタ４のコレクタ電流は抵抗１
２を通つて負荷１３に流入する。そこで抵抗１２
の電圧降下は無入力信号時のアイドリング電流に
よる電圧降下の値から増加し、ダイオード８をオ
フ状態にする。しかしこのときトランジスタ１の
エミツタ電流はトランジスタ６および抵抗１８を
通して流れ、トランジスタ１はオフ状態になるこ
とは無くオン状態に維持される。従つてトランジ
スタ２もオン状態に維持される。すなわち負の半
サイクルの入力期間中においてトランジスタ３お
よび４は増幅作用に直接寄与し、増幅作用に直接
寄与しないトランジスタ１および２もオン状態に
維持される。

またこの状態において抵抗１１に流れる電流は
微少なため抵抗１１を無視すれば、第２図に示し
た如く抵抗７，１２，１６および１８からなるブ
リツヂ回路が形成される。いま抵抗７，１２，１
６および１８の抵抗値をそれぞれR₇，R₁₂，R₁₆
およびR₁₈とする。そこで抵抗７，１２，１６お
よび１８の間に、R₇・R₁₆＝R₁₂・R₁₈の関係が成
立するように抵抗７，１２，１６および１８の抵
抗値を選定すれば第２図に示すブリツヂ回路は平
衡する。従つて抵抗１２に流れる電流の大小にか
かわらず、トランジスタ４のコレクタＡ点とトラ
ンジスタ１のエミツタＢ点との間の電位差には変
化はなく、無入力信号時のＡ点とＢ点との間の電
位差と等しい。このためトランジスタ１および２
は無入力信号時のアイドリング電流を流した状態
のオン状態に維持される。

また抵抗７，１２，１６および１８の間に前記
の平衡条件が成立しない抵抗値に選択されている
ときも前記の如くトランジスタ１および２はオン
状態に維持されるが、この場合はトランジスタ１
および２は無入力信号時のアイドリング電流と異
なる電流を流した状態でのオン状態となる。

また正の半サイクルの入力信号が印加されてい
るときの作用についても上記と同様であり、その
詳細な説明は省略する。ただこの場合のブリツヂ
回路の平衡条件はR₉・R₁₅＝R₁₁・R₁₇となる。
R₉，R₁₁，R₁₅およびR₁₇は抵抗９，１１，１５お
よび１７の抵抗値である。

なお抵抗１９および２０は省略しても上記作用
に変りはなく、省略しても差支えない。

また抵抗７および９は入力信号の正の半サイク
ルの期間と負の半サイクルの期間の切替時におけ
るトランジスタ１，２，３および４の電流の変化
を円滑ならしめる作用を有するが、省略しても前
記のトランジスタ１，２，３および４をオン状態
に維持する作用に変りはない。

つぎに本考案の他の実施例について説明する。
第３図は本考案の他の実施例の回路図である。本
実施例の電力増幅回路は第１図に示した実施例の
電力増幅回路のトランジスタ５，６および抵抗１
７，１８に代つて、トランジスタ２１，２３およ
び抵抗２２，２４を用いたものである。すなわ
ち、本実施例の電力増幅回路はトランジスタ１，
２，３および４からなるSEPP電力増幅回路にさ
らにベースをトランジスタ１のエミツタに、コレ
クタを電源＋Ｂに、エミツタを抵抗２２を通して
トランジスタ３のエミツタに接続してトランジス
タ３のエミツタ電流の電流路を形成するトランジ
スタ２３と、ベースをトランジスタ３のエミツタ
に、コレクタを電源−Ｂに、エミツタを抵抗２４
を通してトランジスタ１のエミツタに接続してト
ランジスタ１のエミツタ電流の電流路を形成する
トランジスタ２１とを接続して構成する。

上記の如く構成した本実施例の電力増幅回路に
おいて、無入力信号時にはトランジスタ１のエミ
ツタ電流はダイオード８と、トランジスタ２１と
抵抗２４との直列回路とに分流し、トランジスタ
１をオン状態にし、トランジスタ３のエミツタ電
流はダイオード１０と、トランジスタ２３と抵抗
２２との直列回路とに分流し、トランジスタ３を
オン状態にし、トランジスタ２および４に所定の
アイドリング電流が流れるように設定してある。

なお本実施例の場合、トランジスタ２１および
抵抗２４と、トランジスタ２３および抵抗２２と
に流れている電流はバイアス回路１４の電圧が一
定であるため、入力信号の有無にかかわらず一定
である。

いま本実施例の電力増幅回路に負の半サイクル
の入力信号が印加されているときは、トランジス
タ３および４のエミツタ電流およびコレクタ電流
は無入力信号時の値から増加し、トランジスタ３
のエミツタ電流およびトランジスタ４のコレクタ
電流は抵抗１２を通つて負荷１３に流れ込む。そ
こで抵抗１２の電圧降下は無入力信号時のアイド
リング電流による電圧降下の値から増加し、ダイ
オード８をオフ状態にする。しかしこのときトラ
ンジスタ１のエミツタ電流は抵抗２４およびトラ
ンジスタ２１を通つて電源−Ｂに流れ、トランジ
スタ１はオフ状態になることは無くオン状態に維
持される。従つてトランジスタ２もオン状態に維
持される。すなわち負の半サイクルの入力期間中
においてトランジスタ３および４は増幅作用に直
接寄与し、増幅作用に直接寄与しないトランジス
タ１および２もオン状態に維持される。

また正の半サイクルの入力信号が印加されてい
るときの作用についても上記と同様であるため、
その詳細は省略する。

さらに本実施例においては、それぞれ正の半サ
イクルの入力期間においてダイオード１０が、負
の半サイクルの入力期間においてダイオード８が
スイツチング動作をする。このためダイオード１
０および８のキヤリヤ蓄積効果によるスイツチン
グ電流がそれぞれのダイオードの逆方向に流れ
る。しかしこのスイツチング電流はダイオード８
に対しては抵抗２４とトランジスタ２１の電流路
が、ダイオード１０に対しては抵抗２２とトラン
ジスタ２３の電流路が形成されていてそれぞれ電
源−Ｂおよび＋Ｂに流れ込み、スイツチング電流
が増幅されることはなく、ダイオード８および１
０のスイツチングによるスイツチング歪も無くな
る。

以上説明した如く本考案によれば、入力信号の
極性により負荷に電流を流すトランジスタは入れ
替り、その電力効率もＢ級増幅動作の場合とほぼ
同様の効率で動作し、かつ入力信号の極性にかか
わらずまたその極性の切替り時に応じても総ての
トランジスタはオン状態に維持され、また負荷イ
ンピーダンスの大小、出力電力の大小にかかわら
ず、トランジスタはスイツチングすることなく、
常にオン状態で動作し、スイツチング歪が発生す
ることはない。

【図面の簡単な説明】

第１図は本考案の一実施例の回路図。第２図は
本考案の一実施例の作用の説明に供する図。第３
図は本考案の他の実施例の回路図。 １，２，３，４，５，６，２１および２３……
トランジスタ、８および１０……ダイオード、１
３……負荷、１４……バイアス回路。

Claims (1)

【実用新案登録請求の範囲】
1. 第１のトランジスタのエミツタと第２のトラン
   ジスタのコレクタとの間に少なくとも第１のダイ
   オードを接続して第１のトランジスタと第２のト
   ランジスタとをインバーテツドダーリントン接続
   し、第３のトランジスタのエミツタと第４のトラ
   ンジスタのコレクタとの間に少なくとも第２のダ
   イオードを接続して第３のトランジスタと第４の
   トランジスタとをインバーテツドダーリントン接
   続し、第２および第４のトランジスタのコレクタ
   をそれぞれ第１のおよび第２の抵抗を通して負荷
   に接続し、第１のおよび第３のトランジスタのベ
   ース間に一定のバイアス電圧を与えるバイアス回
   路を接続したシングルエンデツドプツシユプル増
   幅回路に、ベースが第３のトランジスタの電流路
   に接続され、コレクタ・エミツタ電流路により、
   第１のトランジスタのエミツタ電流を一方の電源
   に分流させる第５のトランジスタと第５のトラン
   ジスタに直列に接続した第３の抵抗とからなる第
   １の電流路と、ベースが第１のトランジスタの電
   流路に接続され、コレクタ・エミツタ電流路によ
   り、第３のトランジスタのエミツタ電流を他方の
   電源に分流させる第６のトランジスタと第６のト
   ランジスタに直列に接続した第４の抵抗とからな
   る第２の電流路とを接続してなることを特徴とす
   る電力増幅回路。