JP3157746B2 - 定電流回路 - Google Patents
定電流回路Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- Control Of Electrical Variables (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
定電流回路において、特にｈＦＥ（電流増幅率）や所謂
アーリー電圧による出力電流の変動を抑制した定電流回
路に関する。
定電流回路において、特にｈＦＥ（電流増幅率）や所謂
アーリー電圧による出力電流の変動を抑制した定電流回
路に関する。
【０００２】
【従来の技術】エミッタの大きさが異なる２つのトラン
ジスタのコレクタに、等しい電流を流し、２つのトタン
ジスタのベースとエミッタとの間に生じる電圧の差異に
基づた定電流を出力させる定電流回路は良く知られてい
る。図２は、従来のこの種の定電流回路を示す回路図で
ある。図２に示す回路は、トランジスタのエミッタサイ
ズ比が、１：ｎ１で与えられたＮＰＮトランジスタＱ２
１，Ｑ２２と、抵抗Ｒ２１から構成される定電流発生部
の出力に、ＰＮＰトランジスタＱ２３，Ｑ２４からなる
カレントミラー回路が接続され、トランジスタＱ２３，
Ｑ２４と、そのベースが共通のＰＮＰトランジスタＱ２
５によって、出力電流Ｉout を得る構成としている。
ジスタのコレクタに、等しい電流を流し、２つのトタン
ジスタのベースとエミッタとの間に生じる電圧の差異に
基づた定電流を出力させる定電流回路は良く知られてい
る。図２は、従来のこの種の定電流回路を示す回路図で
ある。図２に示す回路は、トランジスタのエミッタサイ
ズ比が、１：ｎ１で与えられたＮＰＮトランジスタＱ２
１，Ｑ２２と、抵抗Ｒ２１から構成される定電流発生部
の出力に、ＰＮＰトランジスタＱ２３，Ｑ２４からなる
カレントミラー回路が接続され、トランジスタＱ２３，
Ｑ２４と、そのベースが共通のＰＮＰトランジスタＱ２
５によって、出力電流Ｉout を得る構成としている。
【０００３】図２の回路において、トランジスタＱ２２
のエミッタに流れる基準電流を、Ｉref 、トランジスタ
Ｑ２１のエミッタに流れる電流をＩ１、トランジスタＱ
２５のコレクタに流れる出力電流をＩout とし、トラン
ジスタＱ２１，Ｑ２２のエミッタサイズ比を１：ｎ１、
トランジスタＱ２４，Ｑ２５のエミッタサイズ比を１：
ｎ２、トランジスタＱ２２にシリーズに接続される抵抗
をＲ２１とすると、ＰＮＰトランジスタの電流増幅率ｈ
ＦＥの影響について考えると、以下の計算式が得られ
る。
のエミッタに流れる基準電流を、Ｉref 、トランジスタ
Ｑ２１のエミッタに流れる電流をＩ１、トランジスタＱ
２５のコレクタに流れる出力電流をＩout とし、トラン
ジスタＱ２１，Ｑ２２のエミッタサイズ比を１：ｎ１、
トランジスタＱ２４，Ｑ２５のエミッタサイズ比を１：
ｎ２、トランジスタＱ２２にシリーズに接続される抵抗
をＲ２１とすると、ＰＮＰトランジスタの電流増幅率ｈ
ＦＥの影響について考えると、以下の計算式が得られ
る。
【０００４】Ｉref ＝（１／Ｒ２１）・（Ｋ・Ｔ／ｑ）
・１ｎ（ｎ１・Ｉ１／Ｉref ） Ｉ１＝Ｉref ・ｈＦＥ／（ｈＦＥ＋２＋ｎ２） Ｉout ＝Ｉref ・ｎ２・ｈＦＥ／（ｈＦＥ＋２＋ｎ２）
となり、ｈＦＥに大きく依存する。 （但し、Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子
の電荷を示す。）
・１ｎ（ｎ１・Ｉ１／Ｉref ） Ｉ１＝Ｉref ・ｈＦＥ／（ｈＦＥ＋２＋ｎ２） Ｉout ＝Ｉref ・ｎ２・ｈＦＥ／（ｈＦＥ＋２＋ｎ２）
となり、ｈＦＥに大きく依存する。 （但し、Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子
の電荷を示す。）
【０００５】同様に、アーリー電圧ＶA についても、 Ｉ１＝Ｉref ・（１＋ＶCEＱ２３／ＶA ）／（１＋ＶCEＱ２４／ＶA ） ＝Ｉref ・（１＋ＶCEＱ２３／ＶA ）／（１＋ＶBEＱ２４／ＶA ） Ｉout ＝Ｉref ・ｎ２・（１＋ＶCEＱ２５／ＶA ）／
（１＋ＶBEＱ２４／ＶA ） となり、アーリー電圧ＶA にも依存する。図４はシミュ
レーションによる出力電流のｈＦＥ依存特性を示す図、
図５はシミュレーションによる出力電流のアーリー電圧
依存特性を示す図であり、図４，図５において点線２０
はこの回路の出力特性を示す。
（１＋ＶBEＱ２４／ＶA ） となり、アーリー電圧ＶA にも依存する。図４はシミュ
レーションによる出力電流のｈＦＥ依存特性を示す図、
図５はシミュレーションによる出力電流のアーリー電圧
依存特性を示す図であり、図４，図５において点線２０
はこの回路の出力特性を示す。
【０００６】図３は、出力電流のｈＦＥ依存性を改善し
た従来のこの種の他の定電流回路の回路構成を示す図で
あり、トランスコンダクタンスアンプ（ＴＣＡ）回路６
を設けた定電流回路を示す。図３に示す回路の構成は、
トランジスタＱ３１，Ｑ３２と、ベースを共通にトラン
ジスタＱ４０，Ｑ４１とが接続されており、トランジス
タＱ３１と４０、トランジスタＱ３２とＱ４１とは同一
エミッタサイズとしている。また抵抗Ｒ３１とＲ３２の
抵抗値も同じ値としている。またトランジスタＱ４０の
コレクタはＴＣＡ回路６を構成する差動回路の反転入力
端に接続され、トタンジスタＱ４１のコレクタはこの差
動回路の非反転入力端に接続され、この差動回路の出力
はトランジスタＱ２のコレクタに接続された構成となっ
ている。
た従来のこの種の他の定電流回路の回路構成を示す図で
あり、トランスコンダクタンスアンプ（ＴＣＡ）回路６
を設けた定電流回路を示す。図３に示す回路の構成は、
トランジスタＱ３１，Ｑ３２と、ベースを共通にトラン
ジスタＱ４０，Ｑ４１とが接続されており、トランジス
タＱ３１と４０、トランジスタＱ３２とＱ４１とは同一
エミッタサイズとしている。また抵抗Ｒ３１とＲ３２の
抵抗値も同じ値としている。またトランジスタＱ４０の
コレクタはＴＣＡ回路６を構成する差動回路の反転入力
端に接続され、トタンジスタＱ４１のコレクタはこの差
動回路の非反転入力端に接続され、この差動回路の出力
はトランジスタＱ２のコレクタに接続された構成となっ
ている。
【０００７】次に図３に示す従来の回路の動作について
説明する。トランジスタＱ３１のコレクタ電流ＩＣ１
と、トランジスタＱ３２のコレクタ電流ＩＣ２とで生じ
る電流誤差と、同一の誤差電流をトランジスタＱ４０の
コレクタ電流ＩＣ１０とトランジスタＱ４１のコレクタ
電流ＩＣ１１とで発生させ、抵抗Ｒ３３，Ｒ３４で誤差
電圧ΔＶｄに変換し、この誤差電圧をＴＣＡ回路６を構
成する差動回路で電流に変換して、トランジスタＱ３
２，Ｑ３４のコレクタ接続点に加えるように動作させて
いる。
説明する。トランジスタＱ３１のコレクタ電流ＩＣ１
と、トランジスタＱ３２のコレクタ電流ＩＣ２とで生じ
る電流誤差と、同一の誤差電流をトランジスタＱ４０の
コレクタ電流ＩＣ１０とトランジスタＱ４１のコレクタ
電流ＩＣ１１とで発生させ、抵抗Ｒ３３，Ｒ３４で誤差
電圧ΔＶｄに変換し、この誤差電圧をＴＣＡ回路６を構
成する差動回路で電流に変換して、トランジスタＱ３
２，Ｑ３４のコレクタ接続点に加えるように動作させて
いる。
【０００８】例えば、ＰＮＰトランジスタのｈＦＥが低
下した場合、 トランジスタＱ３３，Ｑ３４，Ｑ３９のｈＦＥ（電流
増幅率）が小となり、 トランジスタＱ３３，Ｑ３４，Ｑ３９のベース電流が
大となり、 電流誤差（ＩＣ２−ＩＣ１）は大となり、 誤差電流（ＩＣ１１−ＩＣ１０）も大となり、 ＴＣＡ入力電圧（ΔＶｄ）が大となり、 ＴＣＡ出力電流（ＩＣ６−ＩＣ７＝ＩF ８）が大とな
ってフィードバックされ、 電流誤差（ＩＣ２−ＩＣ１）が小となる。 このようなフィードバック制御によって、ｈＦＥ低下に
よっても出力電流Ｉout の変化を小さくすることとして
いる。
下した場合、 トランジスタＱ３３，Ｑ３４，Ｑ３９のｈＦＥ（電流
増幅率）が小となり、 トランジスタＱ３３，Ｑ３４，Ｑ３９のベース電流が
大となり、 電流誤差（ＩＣ２−ＩＣ１）は大となり、 誤差電流（ＩＣ１１−ＩＣ１０）も大となり、 ＴＣＡ入力電圧（ΔＶｄ）が大となり、 ＴＣＡ出力電流（ＩＣ６−ＩＣ７＝ＩF ８）が大とな
ってフィードバックされ、 電流誤差（ＩＣ２−ＩＣ１）が小となる。 このようなフィードバック制御によって、ｈＦＥ低下に
よっても出力電流Ｉout の変化を小さくすることとして
いる。
【０００９】
【発明が解決しようとする課題】上記のような従来の定
電流回路は、図２に示す回路ではｈＦＥ（電流増幅率）
およびアーリー電圧の両方に出力電流が依存するという
問題がある。また図３に示す回路では、ｈＦＥ（電流増
幅率）変動による影響を小さくすることはできるが、出
力電流がアーリー電圧に依存する。すなわちアーリー電
圧が低い場合、電源電圧が高くなるとトランジスタＱ３
２，Ｑ３３，Ｑ４０，Ｑ４１のＶCEが大きくなり、ＩＣ
１，ＩＣ２，ＩＣ１０，ＩＣ１１が増加するが、トラン
ジスタＱ３２とＱ３３は異なる導電型のトランジスタで
アーリー電圧が異なるため、ＩＣ１とＩＣ２の増加量が
異なる。さらにトランジスタＱ３１とＱ４０のＶCEも異
なっており、正確な電流誤差と電圧誤差を得ることは難
しく、結果的にはアーリー電圧のバラツキや電源電圧の
変動によって出力電流Ｉout が変動してしまうという問
題点があった。
電流回路は、図２に示す回路ではｈＦＥ（電流増幅率）
およびアーリー電圧の両方に出力電流が依存するという
問題がある。また図３に示す回路では、ｈＦＥ（電流増
幅率）変動による影響を小さくすることはできるが、出
力電流がアーリー電圧に依存する。すなわちアーリー電
圧が低い場合、電源電圧が高くなるとトランジスタＱ３
２，Ｑ３３，Ｑ４０，Ｑ４１のＶCEが大きくなり、ＩＣ
１，ＩＣ２，ＩＣ１０，ＩＣ１１が増加するが、トラン
ジスタＱ３２とＱ３３は異なる導電型のトランジスタで
アーリー電圧が異なるため、ＩＣ１とＩＣ２の増加量が
異なる。さらにトランジスタＱ３１とＱ４０のＶCEも異
なっており、正確な電流誤差と電圧誤差を得ることは難
しく、結果的にはアーリー電圧のバラツキや電源電圧の
変動によって出力電流Ｉout が変動してしまうという問
題点があった。
【００１０】本発明はかかる問題点を解決するためにな
されたものであり、ｈＦＥ（電流増幅率）およびアーリ
ー電圧に依存しない定電流回路を提供することを目的と
している。
されたものであり、ｈＦＥ（電流増幅率）およびアーリ
ー電圧に依存しない定電流回路を提供することを目的と
している。
【００１１】
【課題を解決するための手段】本発明の定電流回路は、
エミッタの大きさがそれぞれ異なるトランジスタのコレ
クタに等しい電流を流し、各トランジスタのベース・エ
ミッタ間に生じる電圧の差異に基づく定電流を出力する
定電流回路において、各トランジスタ間に差動回路によ
る帰還回路を形成することにより、ｈＦＥやアーリー電
圧による出力電流のバラツキや変動を抑える構成とした
ものである。
エミッタの大きさがそれぞれ異なるトランジスタのコレ
クタに等しい電流を流し、各トランジスタのベース・エ
ミッタ間に生じる電圧の差異に基づく定電流を出力する
定電流回路において、各トランジスタ間に差動回路によ
る帰還回路を形成することにより、ｈＦＥやアーリー電
圧による出力電流のバラツキや変動を抑える構成とした
ものである。
【００１２】具体的には、エミッタが接続されて第２の
抵抗を介して接地された第１の極性の第６、第９のバイ
ポーラトランジスタと、エミッタが電源に接続され、ベ
ースが前記第６のトランジスタのコレクタに接続され、
コレクタがそれぞれ前記第６、第９のトランジスタのコ
レクタに接続された前記第１の極性とは反対極性の第２
の極性の第７、第８のバイポーラトランジスタを有し、
前記第６、第９のトランジスタのベースをそれぞれ非反
転及び反転入力端とし、前記第６、第９のトランジスタ
のコレクタをそれぞれ非反転及び反転出力端とする差動
回路と、前記差動回路の反転入力端にコレクタおよびベ
ースが接続されエミッタが接地される前記第１の極性の
第１のバイポーラトランジスタと、前記差動回路の非反
転入力端にそのコレクタおよびベースが接続されエミッ
タが第１の抵抗を介して接地される前記第１の極性の第
２のバイポーラトランジスタと、エミッタが前記電源に
接続されコレクタが前記第１のトランジスタのコレクタ
に接続されベースが前記差動回路の反転出力端に接続さ
れた前記第２の極性の第３のバイポーラトランジスタ
と、エミッタが前記電源に接続されコレクタが前記第２
のトランジスタのコレクタに接続されベースが前記差動
回路の反転出力端に接続された前記第２の極性の第４の
バイポーラトランジスタと、エミッタが前記電源に接続
されベースが前記第３および第４のトランジスタのベー
スと共通接続され、コレクタを出力端に接続した前記第
２の極性の第５のバイポーラトランジスタとを備えた定
電流回路を特徴とする。
抵抗を介して接地された第１の極性の第６、第９のバイ
ポーラトランジスタと、エミッタが電源に接続され、ベ
ースが前記第６のトランジスタのコレクタに接続され、
コレクタがそれぞれ前記第６、第９のトランジスタのコ
レクタに接続された前記第１の極性とは反対極性の第２
の極性の第７、第８のバイポーラトランジスタを有し、
前記第６、第９のトランジスタのベースをそれぞれ非反
転及び反転入力端とし、前記第６、第９のトランジスタ
のコレクタをそれぞれ非反転及び反転出力端とする差動
回路と、前記差動回路の反転入力端にコレクタおよびベ
ースが接続されエミッタが接地される前記第１の極性の
第１のバイポーラトランジスタと、前記差動回路の非反
転入力端にそのコレクタおよびベースが接続されエミッ
タが第１の抵抗を介して接地される前記第１の極性の第
２のバイポーラトランジスタと、エミッタが前記電源に
接続されコレクタが前記第１のトランジスタのコレクタ
に接続されベースが前記差動回路の反転出力端に接続さ
れた前記第２の極性の第３のバイポーラトランジスタ
と、エミッタが前記電源に接続されコレクタが前記第２
のトランジスタのコレクタに接続されベースが前記差動
回路の反転出力端に接続された前記第２の極性の第４の
バイポーラトランジスタと、エミッタが前記電源に接続
されベースが前記第３および第４のトランジスタのベー
スと共通接続され、コレクタを出力端に接続した前記第
２の極性の第５のバイポーラトランジスタとを備えた定
電流回路を特徴とする。
【００１３】また、エミッタが接続されて第２の抵抗を
介して接地された第１の極性の第６、第９のバイポーラ
トランジスタと、エミッタが電源に接続され、ベースが
前記第６のトランジスタのコレクタに接続され、コレク
タがそれぞれ前記第６、第９のトランジスタのコレクタ
に接続された前記第１の極性とは反対極性の第２の極性
の第７、第８のバイポーラトランジスタを有し、前記第
６、第９のトランジスタのベースをそれぞれ非反転及び
反転入力端とし、前記第６、第９のトランジスタのコレ
クタをそれぞれ非反転及び反転出力端とする差動回路
と、前記差動回路の反転入力端にコレクタおよびベース
が接続されエミッタが接地される前記第１の極性の第１
のバイポーラトランジスタと、前記差動回路の非反転入
力端にそのコレクタおよびベースが接続されエミッタが
第１の抵抗を介して接地される前記第１の極性の第２の
バイポーラトランジスタと、エミッタが前記電源に接続
されコレクタが前記第１のトランジスタのコレクタに接
続されベースが前記差動回路の反転出力端に接続された
前記第２の極性の第３のバイポーラトランジスタと、エ
ミッタが前記電源に接続されコレクタが前記第２のトラ
ンジスタのコレクタに接続されベースが前記差動回路の
反転出力端に接続された前記第２の極性の第４のバイポ
ーラトランジスタと、それぞれのエミッタが前記電源に
接続されそれぞれのベースが前記第３および第４のトラ
ンジスタのベースと共通接続され、それぞれのコレクタ
を出力端に接続した前記第２の極性の複数個のバイポー
ラトランジスタとを備えた定電流回路を特徴とする。
介して接地された第１の極性の第６、第９のバイポーラ
トランジスタと、エミッタが電源に接続され、ベースが
前記第６のトランジスタのコレクタに接続され、コレク
タがそれぞれ前記第６、第９のトランジスタのコレクタ
に接続された前記第１の極性とは反対極性の第２の極性
の第７、第８のバイポーラトランジスタを有し、前記第
６、第９のトランジスタのベースをそれぞれ非反転及び
反転入力端とし、前記第６、第９のトランジスタのコレ
クタをそれぞれ非反転及び反転出力端とする差動回路
と、前記差動回路の反転入力端にコレクタおよびベース
が接続されエミッタが接地される前記第１の極性の第１
のバイポーラトランジスタと、前記差動回路の非反転入
力端にそのコレクタおよびベースが接続されエミッタが
第１の抵抗を介して接地される前記第１の極性の第２の
バイポーラトランジスタと、エミッタが前記電源に接続
されコレクタが前記第１のトランジスタのコレクタに接
続されベースが前記差動回路の反転出力端に接続された
前記第２の極性の第３のバイポーラトランジスタと、エ
ミッタが前記電源に接続されコレクタが前記第２のトラ
ンジスタのコレクタに接続されベースが前記差動回路の
反転出力端に接続された前記第２の極性の第４のバイポ
ーラトランジスタと、それぞれのエミッタが前記電源に
接続されそれぞれのベースが前記第３および第４のトラ
ンジスタのベースと共通接続され、それぞれのコレクタ
を出力端に接続した前記第２の極性の複数個のバイポー
ラトランジスタとを備えた定電流回路を特徴とする。
【００１４】また、前記第１のトランジスタと前記第２
のトランジスタを第１の導電型ＭＯＳＦＥＴとし、前記
第３のトランジスタと前記第４のトランジスタと前記第
５のトランジスタまたは前記複数個のトランジスタを前
記第１の導電型とは逆の第２の導電型ＭＯＳＦＥＴとし
たことを特徴とする。
のトランジスタを第１の導電型ＭＯＳＦＥＴとし、前記
第３のトランジスタと前記第４のトランジスタと前記第
５のトランジスタまたは前記複数個のトランジスタを前
記第１の導電型とは逆の第２の導電型ＭＯＳＦＥＴとし
たことを特徴とする。
【００１５】さらに、半導体集積回路上に形成される定
電流回路であることを特徴とする。
電流回路であることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明の定電流回路の構成
の一実施形態を示す回路図である。図１に示すように本
実施形態の定電流回路は、トランジスタＱ９，Ｑ６，Ｑ
７，Ｑ８と抵抗Ｒ５とで差動回路５が構成され、この差
動回路５の反転入力端にはトランジスタＱ１のコレクタ
とベースが共通接続され、非反転入力端にはトランジス
タＱ２のコレクタとベースが共通接続され、このトラン
ジスタＱ２のエミッタに抵抗Ｒ１がシリーズに接続され
ている。そして差動回路５の反転出力端にはトランジス
タＱ１と、トランジスタＱ２とは逆導電型のトランジス
タＱ３，Ｑ４のベースが接続され、差動回路５の非反転
入力端にはトランジスタＱ４のコレクタが各々接続され
ている。また定電流出力端には、トランジスタＱ３，Ｑ
４とベースを共通にするトランジスタＱ５が接続され、
このトランジスタＱ５のコレクタから定電流が出力され
る構成となっている。
参照して説明する。図１は、本発明の定電流回路の構成
の一実施形態を示す回路図である。図１に示すように本
実施形態の定電流回路は、トランジスタＱ９，Ｑ６，Ｑ
７，Ｑ８と抵抗Ｒ５とで差動回路５が構成され、この差
動回路５の反転入力端にはトランジスタＱ１のコレクタ
とベースが共通接続され、非反転入力端にはトランジス
タＱ２のコレクタとベースが共通接続され、このトラン
ジスタＱ２のエミッタに抵抗Ｒ１がシリーズに接続され
ている。そして差動回路５の反転出力端にはトランジス
タＱ１と、トランジスタＱ２とは逆導電型のトランジス
タＱ３，Ｑ４のベースが接続され、差動回路５の非反転
入力端にはトランジスタＱ４のコレクタが各々接続され
ている。また定電流出力端には、トランジスタＱ３，Ｑ
４とベースを共通にするトランジスタＱ５が接続され、
このトランジスタＱ５のコレクタから定電流が出力され
る構成となっている。
【００１７】次に動作について説明する。図１におい
て、トランジスタＱ２のエミッタに流れる基準電流をＩ
ref 、トランジスタＱ１のエミッタに流れる電流をＩ
１、トランジスタＱ５のコレクタに流れる電流をＩout
とし、トランジスタＱ１，Ｑ２のエミッタサイズ比を
１：ｎ１、トタンジスタＱ４とＱ５のエミッタサイズ比
を１：ｎ２、トランジスタＱ２にシリーズに接続される
抵抗をＲ１とすると、 Ｉref ＝（１／Ｒ１）・（Ｋ・Ｔ／ｑ）・１ｎ（ｎ１・Ｉ１／Ｉref ） （Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉref ／Ｉｓ｝ ＝（Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉ１／Ｉｓ｝ ＝（Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉout ／Ｉｓ｝ 以上により、 Ｉ１＝Ｉref 、Ｉout ＝ｎ２・Ｉref が得られ、ｈＦＥの影響を受けない。 （但し、Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子
の電荷、Ｉｓ：飽和電流である。）
て、トランジスタＱ２のエミッタに流れる基準電流をＩ
ref 、トランジスタＱ１のエミッタに流れる電流をＩ
１、トランジスタＱ５のコレクタに流れる電流をＩout
とし、トランジスタＱ１，Ｑ２のエミッタサイズ比を
１：ｎ１、トタンジスタＱ４とＱ５のエミッタサイズ比
を１：ｎ２、トランジスタＱ２にシリーズに接続される
抵抗をＲ１とすると、 Ｉref ＝（１／Ｒ１）・（Ｋ・Ｔ／ｑ）・１ｎ（ｎ１・Ｉ１／Ｉref ） （Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉref ／Ｉｓ｝ ＝（Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉ１／Ｉｓ｝ ＝（Ｋ・Ｔ／ｑ）・１ｎ｛（１＋ｈＦＥ）／ｈＦＥ・Ｉout ／Ｉｓ｝ 以上により、 Ｉ１＝Ｉref 、Ｉout ＝ｎ２・Ｉref が得られ、ｈＦＥの影響を受けない。 （但し、Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子
の電荷、Ｉｓ：飽和電流である。）
【００１８】またアーリー電圧Ｖ A については、 Ｉ１＝Ｉref ・（１＋ＶCEＱ３／ＶA ）／（１＋ＶCEＱ
４／ＶA ） Ｉout ＝Ｉref ・ｎ２・｛（１＋ＶCEＱ５／ＶA ）／
（１＋ＶCEＱ４／ＶA ） となるが、Ｑ４のコレクタ電圧は、トランジスタＱ４，
Ｑ９，Ｑ６からなる帰還回路によって、Ｑ３のコレクタ
電圧と同じになるため、ＶCEＱ３＝ＶCEＱ４となり、Ｉ
１＝Ｉref となり、アーリー電圧の影響を受けない。
またＩout も、ＶCEＱ４≠ＶBEなので、従来の定電流回
路に比べてアーリー電圧ＶA の影響が少なくなる。
４／ＶA ） Ｉout ＝Ｉref ・ｎ２・｛（１＋ＶCEＱ５／ＶA ）／
（１＋ＶCEＱ４／ＶA ） となるが、Ｑ４のコレクタ電圧は、トランジスタＱ４，
Ｑ９，Ｑ６からなる帰還回路によって、Ｑ３のコレクタ
電圧と同じになるため、ＶCEＱ３＝ＶCEＱ４となり、Ｉ
１＝Ｉref となり、アーリー電圧の影響を受けない。
またＩout も、ＶCEＱ４≠ＶBEなので、従来の定電流回
路に比べてアーリー電圧ＶA の影響が少なくなる。
【００１９】図４はシミュレーションによる出力電流の
ｈＦＥ依存特性を示す図、図５はシミュレーションによ
る出力電流のアーリー電圧依存特性を示す図であり、図
４，図５において実線１０は、本実施形態の回路の特性
を示す。実線１０と図２に示す従来の回路の出力特性を
示す点線２０とを比較すれば明らかなように、本実施形
態ではトランジスタＱ４のコレクタ・ベース間をショー
トせずにトランジスタＱ３，Ｑ４，Ｑ５のベースを共通
にしたのでミラー係数はｈＥＦの影響を受けず、またト
ランジスタＱ４のコレクタ・ベース間電圧とトランジス
タＱ３のコレクタ・ベース間電圧が、差動回路５の非反
転入力の電圧が反転入力の電圧と同じになるように帰還
をかけることで、トランジスタＱ４とＱ３のミラー係数
がアーリー電圧の影響を受けないため、実線１０に示す
ような良好な特性が得られることになる。
ｈＦＥ依存特性を示す図、図５はシミュレーションによ
る出力電流のアーリー電圧依存特性を示す図であり、図
４，図５において実線１０は、本実施形態の回路の特性
を示す。実線１０と図２に示す従来の回路の出力特性を
示す点線２０とを比較すれば明らかなように、本実施形
態ではトランジスタＱ４のコレクタ・ベース間をショー
トせずにトランジスタＱ３，Ｑ４，Ｑ５のベースを共通
にしたのでミラー係数はｈＥＦの影響を受けず、またト
ランジスタＱ４のコレクタ・ベース間電圧とトランジス
タＱ３のコレクタ・ベース間電圧が、差動回路５の非反
転入力の電圧が反転入力の電圧と同じになるように帰還
をかけることで、トランジスタＱ４とＱ３のミラー係数
がアーリー電圧の影響を受けないため、実線１０に示す
ような良好な特性が得られることになる。
【００２０】なお図１に示す実施形態では、定電流出力
端はトランジスタＱ３，Ｑ４とベースを共通にする１個
のトランジスタＱ５を接続する構成としているが、複数
個のトランジスタ（トランジスタ群）を接続する構成と
しても良い。またバイポーラトランジスタのみでなく、
ＭＯＳＦＥＴを用いてもアーリー電圧に対する依存性を
少なくできることは言うまでもなく、ＭＯＳＦＥＴの場
合、図１のＮＰＮトランジスタをＮ−ｃｈトランジスタ
に、ＰＮＰトランジスタをＰ−ｃｈトランジスタに変更
すれば良い。さらにまた、図１に示す実施形態において
ＰＮＰトランジスタおよびＮＰＮトランジスタを、それ
ぞれ逆特性を持つＮＰＮトランジスタおよびＰＮＰトラ
ンジスタに置き換えてもよい。
端はトランジスタＱ３，Ｑ４とベースを共通にする１個
のトランジスタＱ５を接続する構成としているが、複数
個のトランジスタ（トランジスタ群）を接続する構成と
しても良い。またバイポーラトランジスタのみでなく、
ＭＯＳＦＥＴを用いてもアーリー電圧に対する依存性を
少なくできることは言うまでもなく、ＭＯＳＦＥＴの場
合、図１のＮＰＮトランジスタをＮ−ｃｈトランジスタ
に、ＰＮＰトランジスタをＰ−ｃｈトランジスタに変更
すれば良い。さらにまた、図１に示す実施形態において
ＰＮＰトランジスタおよびＮＰＮトランジスタを、それ
ぞれ逆特性を持つＮＰＮトランジスタおよびＰＮＰトラ
ンジスタに置き換えてもよい。
【００２１】
【発明の効果】以上説明したように本発明の定電流回路
は、簡単な回路構成でトランジスタの電流増幅率の変動
やアーリー電圧のバラツキによる変動を抑制した回路が
得られるという効果がある。
は、簡単な回路構成でトランジスタの電流増幅率の変動
やアーリー電圧のバラツキによる変動を抑制した回路が
得られるという効果がある。
【図１】本発明の定電流回路の構成の一実施形態を示す
回路図である。
回路図である。
【図２】従来のこの種の定電流回路の構成の一例を示す
回路図である。
回路図である。
【図３】従来のこの種の定電流回路の構成の他の一例を
示す回路図である。
示す回路図である。
【図４】シミュレーションによる出力電流のｈＦＥ依存
特性を示す図である。
特性を示す図である。
【図５】シミュレーションによる出力電流のアーリー電
圧依存特性を示す図である。
圧依存特性を示す図である。
１ Ｖｃｃ（電源）端子 ２ ＧＮＤ（接地）端子 ５ 差動回路 Ｑ１，Ｑ２，Ｑ９，Ｑ６ ＮＰＮトランジスタ Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８ ＰＮＰトランジスタ Ｒ１，Ｒ５ 抵抗
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/30
Claims (4)
- 【請求項１】 トランジスタのベース・エミッタ間に生
じる電圧の差異に基づく定電流を出力する定電流回路に
おいて、 エミッタが接続されて第２の抵抗を介して接地された第
１の極性の第６、第９のバイポーラトランジスタと、エ
ミッタが電源に接続され、ベースが前記第６のトランジ
スタのコレクタに接続され、コレクタがそれぞれ前記第
６、第９のトランジスタのコレクタに接続された前記第
１の極性とは反対極性の第２の極性の第７、第８のバイ
ポーラトランジスタを有し、前記第６、第９のトランジ
スタのベースをそれぞれ非反転及び反転入力端とし、前
記第６、第９のトランジスタのコレクタをそれぞれ非反
転及び反転出力端とする差動回路と、 前記差動回路の反転入力端にコレクタおよびベースが接
続されエミッタが接地される前記第１の極性の第１のバ
イポーラトランジスタと、 前記差動回路の非反転入力端にそのコレクタおよびベー
スが接続されエミッタが第１の抵抗を介して接地される
前記第１の極性の第２のバイポーラトランジスタと、 エミッタが前記電源に接続されコレクタが前記第１のト
ランジスタのコレクタに接続されベースが前記差動回路
の反転出力端に接続された前記第２の極性の第３のバイ
ポーラトランジスタと、 エミッタが前記電源に接続されコレクタが前記第２のト
ランジスタのコレクタに接続されベースが前記差動回路
の反転出力端に接続された前記第２の極性の第４のバイ
ポーラトランジスタと、 エミッタが前記電源に接続されベースが前記第３および
第４のトランジスタのベースと共通接続され、コレクタ
を出力端に接続した前記第２の極性の第５のバイポーラ
トランジスタとを備えたことを特徴とする定電流回路。 - 【請求項２】 トランジスタのベース・エミッタ間に生
じる電圧の差異に基づく定電流を出力する定電流回路に
おいて、 エミッタが接続されて第２の抵抗を介して接地された第
１の極性の第６、第９のバイポーラトランジスタと、エ
ミッタが電源に接続され、ベースが前記第６のトランジ
スタのコレクタに接続され、コレクタがそれぞれ前記第
６、第９のトランジスタのコレクタに接続された前記第
１の極性とは反対極性の第２の極性の第７、第８のバイ
ポーラトランジスタを有し、前記第６、第９のトランジ
スタのベースをそれぞれ非反転及び反転入力端とし、前
記第６、第９のトランジスタのコレクタをそれぞれ非反
転及び反転出力端とする差動回路と、 前記差動回路の反転入力端にコレクタおよびベースが接
続されエミッタが接地される前記第１の極性の第１のバ
イポーラトランジスタと、 前記差動回路の非反転入力端にそのコレクタおよびベー
スが接続されエミッタが第１の抵抗を介して接地される
前記第１の極性の第２のバイポーラトランジスタと、 エミッタが前記電源に接続されコレクタが前記第１のト
ランジスタのコレクタに接続されベースが前記差動回路
の反転出力端に接続された前記第２の極性の第３のバイ
ポーラトランジスタと、 エミッタが前記電源に接続されコレクタが前記第２のト
ランジスタのコレクタに接続されベースが前記差動回路
の反転出力端に接続された前記第２の極性の第４のバイ
ポーラトランジスタと、 それぞれのエミッタが前記電源に接続されそれぞれのベ
ースが前記第３および第４のトランジスタのベースと共
通接続され、それぞれのコレクタを出力端に接続した前
記第２の極性の複数個のバイポーラトランジスタとを備
えたことを特徴とする定電流回路。 - 【請求項３】 前記第１のトランジスタと前記第２のト
ランジスタを第１の導電型ＭＯＳＦＥＴとし、前記第３
のトランジスタと前記第４のトランジスタと前記第５の
トランジスタまたは前記複数個のトランジスタを前記第
１の導電型とは逆の第２の導電型ＭＯＳＦＥＴとしたこ
とを特徴とする請求項１乃至請求項２の何れかに記載の
定電流回路。 - 【請求項４】 半導体集積回路上に形成されることを特
徴とする請求項１，請求項２，乃至請求項３の何れかに
記載の定電流回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18716097A JP3157746B2 (ja) | 1997-06-30 | 1997-06-30 | 定電流回路 |
| CN98102740A CN1081841C (zh) | 1997-06-30 | 1998-06-25 | 具有小的输出电流波动的恒流电路 |
| KR1019980024765A KR19990007418A (ko) | 1997-06-30 | 1998-06-29 | 정전류 회로 |
| US09/106,595 US6031414A (en) | 1997-06-30 | 1998-06-29 | Constant current circuit with small output current fluctuation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18716097A JP3157746B2 (ja) | 1997-06-30 | 1997-06-30 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124769A JPH1124769A (ja) | 1999-01-29 |
| JP3157746B2 true JP3157746B2 (ja) | 2001-04-16 |
Family
ID=16201182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18716097A Expired - Fee Related JP3157746B2 (ja) | 1997-06-30 | 1997-06-30 | 定電流回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6031414A (ja) |
| JP (1) | JP3157746B2 (ja) |
| KR (1) | KR19990007418A (ja) |
| CN (1) | CN1081841C (ja) |
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|---|---|---|---|---|
| IT1304670B1 (it) * | 1998-10-05 | 2001-03-28 | Cselt Centro Studi Lab Telecom | Circuito in tecnologia cmos per la generazione di un riferimento incorrente. |
| JP2002108468A (ja) * | 2000-09-28 | 2002-04-10 | Toshiba Corp | 電流源回路 |
| JP2004248014A (ja) * | 2003-02-14 | 2004-09-02 | Matsushita Electric Ind Co Ltd | 電流源および増幅器 |
| US6784625B1 (en) | 2003-04-30 | 2004-08-31 | Agilent Technologies, Inc. | EMI reduction of voltage inverters by way of controlled randomized modulation of oscillating signals |
| US6960961B2 (en) * | 2003-04-30 | 2005-11-01 | Agilent Technologies, Inc. | EMI reduction of oscillating signals by way of controlled randomized modulation |
| US6833693B2 (en) * | 2003-04-30 | 2004-12-21 | Agilent Technologies, Inc. | EMI reduction of power converters by way of controlled randomized modulation of oscillating signals |
| JP4401178B2 (ja) * | 2004-01-27 | 2010-01-20 | Ｎｅｃエレクトロニクス株式会社 | 出力トランジスタの電流制限回路 |
| US20050237106A1 (en) * | 2004-04-22 | 2005-10-27 | Oki Electric Industry Co., Ltd. | Constant-current generating circuit |
| US20070027349A1 (en) * | 2005-07-28 | 2007-02-01 | Stephan Brandstadter | Halogenated Compositions |
| JP4851192B2 (ja) * | 2006-01-27 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 差動信号受信回路 |
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|---|---|---|---|---|
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| JPH071471B2 (ja) * | 1988-09-27 | 1995-01-11 | シャープ株式会社 | 定電流回路 |
| JP2900207B2 (ja) * | 1992-04-02 | 1999-06-02 | シャープ株式会社 | 定電流回路 |
| US5381083A (en) * | 1992-07-15 | 1995-01-10 | Sharp Kabushiki Kaisha | Constant-current power-supply circuit formed on an IC |
| US5654665A (en) * | 1995-05-18 | 1997-08-05 | Dynachip Corporation | Programmable logic bias driver |
| US5760639A (en) * | 1996-03-04 | 1998-06-02 | Motorola, Inc. | Voltage and current reference circuit with a low temperature coefficient |
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1997
- 1997-06-30 JP JP18716097A patent/JP3157746B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 CN CN98102740A patent/CN1081841C/zh not_active Expired - Fee Related
- 1998-06-29 KR KR1019980024765A patent/KR19990007418A/ko active Search and Examination
- 1998-06-29 US US09/106,595 patent/US6031414A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| KR19990007418A (ko) | 1999-01-25 |
| CN1081841C (zh) | 2002-03-27 |
| US6031414A (en) | 2000-02-29 |
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