JP4401178B2

JP4401178B2 - 出力トランジスタの電流制限回路

Info

Publication number: JP4401178B2
Application number: JP2004018078A
Authority: JP
Inventors: 剛田辺
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-01-27
Filing date: 2004-01-27
Publication date: 2010-01-20
Anticipated expiration: 2024-01-27
Also published as: DE102005003643A1; US20050162189A1; CN1649266A; CN100542032C; US7199606B2; JP2005217472A; DE102005003643B4

Description

本発明は電力用半導体装置に関し、特に出力トランジスタ電流制御回路を有した装置に関する。

電力用半導体装置は、入力回路、出力ＭＯＳトランジスタ、出力ＭＯＳトランジスタ制御回路等により形成される。電力用出力ＭＯＳトランジスタは、電流値が増えるほどそのエネルギー増加に伴い発熱するが、流れすぎると遂には出力ＭＯＳトランジスタ自身の熱的破壊に至ってしまう。それを防ぐために、出力ＭＯＳトランジスタ制御回路中に電流制限回路があり、出力ＭＯＳトランジスタの電流をモニターしてゲート電圧をコントロールすることにより出力電流を制限し、高エネルギー印加による出力ＭＯＳトランジスタの自己破壊を防止する役割を担っている。しかし、ドレイン−ソース間電圧が高ければ高いほど出力ＭＯＳトランジスタは高エネルギーがかかることになるため、ドレイン−ソース間電圧の上昇に伴い電流制限値を下げる必要がある。このようなドレイン−ソース間電圧に比例した電流制限回路が望まれている。

図６および図７（図６と同一の構成部は同一の番号で示し、その説明は省略する）に示すように、第１の電源６１と第２の電源６２との間に、出力ＭＯＳトランジスタ６４と負荷６８が直列接続されて、Ｎｃｈソースホロワ構成となっている。出力ＭＯＳトランジスタ６４と負荷の接続点は出力端子６９が接続されている。出力ＭＯＳトランジスタ６４は，そのゲート端子に入力される制御信号６３により、オン／オフ制御される。電流検出用ＭＯＳトランジスタ６５は出力ＭＯＳトランジスタ６４に対して一定比の大きさで作られ、その電流比により出力ＭＯＳトランジスタ６４電流をモニターしている。そのソース−出力端子６９間には制御用抵抗素子６７またはドレイン−ゲート間ショートされた制御用ＭＯＳトランジスタ６１１が接続されている。ノードＡと出力端子６９の間には保護用ＭＯＳトランジスタ６６が接続され、そのゲートは電流検出用ＭＯＳトランジスタ６５のソースに接続されている。

次に動作について説明する。このような構成の回路に対して、出力ＭＯＳトランジスタ６４がオンしている時の動作に着目する。制御信号６３は出力ＭＯＳトランジスタのオン抵抗を下げるため昇圧回路により第１の電源よりも高く設定されているため、ノードＡが第１の電源６１よりも高く、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高い場合、出力ＭＯＳトランジスタ６４のドレイン電流は大きくなる。この時このドレイン電流に比例した電流が電流検知用ＭＯＳトランジスタ６５に流れ、図６の制御用抵抗素子６７または図７の制御用ＭＯＳトランジスタ６１１のドレイン−ソース間にかかる電圧が保護用ＭＯＳトランジスタ６６のゲート電圧となり電流が流れて、出力ＭＯＳトランジスタ６４のゲート即ちノードＡの電圧を下げる結果、電流制限回路として動作して、出力ＭＯＳトランジスタ６４の電流を下げるよう機能する。上述した従来例と同様な先行技術が特許文献１に開示されている。

特開平２−２２６８０８号公報（第４〜５頁、図１）

電力用出力ＭＯＳトランジスタの電流制御について、ドレイン−ソース間電圧が高くなればなるほど出力ＭＯＳトランジスタに生じるエネルギーも高くなり、ついにはそのエネルギーによる発熱で出力ＭＯＳトランジスタが自己破壊してしまう。そのため出力ＭＯＳトランジスタのゲート電位を下げて出力電流を制限する必要があるが、単に出力電流を下げるだけでは得られる出力電流が下がるため、電力用出力ＭＯＳトランジスタとして十分に機能しなくなる。

したがって、出力ＭＯＳトランジスタが破壊することなく最大限の出力電流を得られるように、出力ＭＯＳトランジスタのドレイン−ソース間電圧が低いときは電流制限値を高く、ドレイン−ソース間電圧が高いときは電流制限値を低く制御し、ドレイン−ソース間電圧に依存した電流制限回路が必要となっている。

出力ＭＯＳトランジスタ６４と電流検知用ＭＯＳトランジスタ６５に流れる電流比は一定であると前述した。しかし厳密には、出力ＭＯＳトランジスタ６４の電流の増加に伴い電流検知用ＭＯＳトランジスタ６５のソース電圧が高くなるため、電流検知用ＭＯＳトランジスタ６５電流のドレイン−ソース間電圧が出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧に対して小さくなっていく。すなわち、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高くなればなるほど電流検出用ＭＯＳトランジスタ６５に流れる電流が相対的に減少し、保護用ＭＯＳトランジスタ６６に流れる電流が減少し、入力端子６３の電位が上昇して、電流の制限量が少なくなる。さらに、出力ＭＯＳトランジスタの第１の電源６１−出力端子電圧６９に対する電流特性図は図８のようになる。したがって出力ＭＯＳトランジスタ６４のドレイン―ソース間の両端に掛かる電圧の上昇に伴い、出力ＭＯＳトランジスタ６４に掛かるエネルギーが高くなるため、制限電流が高くなると出力ＭＯＳトランジスタ６４が破壊することになる。

したがって、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高くなればなるほど電流制限値を下げることが望まれる。これを改善するために段階制御等を用いた電流制限値波形を図９に示すが、回路規模が大きくなる上に電流制限値の波形がなめらかにできないという問題がある。

以上より、本発明の目的は、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧の上昇に伴い、制限値を下げる電流制限回路を提供することにある。

本発明の出力トランジスタの電流制限回路は、前記出力トランジスタと負荷を直列接続し、且つこの出力トランジスタのゲートまたはベースを制御信号の入力端子に接続して、前記出力トランジスタと前記負荷の接続点を出力端子に接続し、前記電流検出用トランジスタのゲートまたはベースとドレイン、またはコレクタをそれぞれ前記出力トランジスタと共通に接続し、前記電流検出用トランジスタのソース、またはエミッタと前記出力端子の間に制御用素子を接続し、この制御素子に発生する電圧または電流を、前記入力端子と前記出力端子の間に接続された保護用トランジスタのゲートまたはベースに流す前記出力トランジスタの電流を制限する回路において、
前記保護用トランジスタのゲートまたはベースと前記制御用素子との間にカレントミラー回路を接続し、前記カレントミラー回路のチャネル長変調効果で増加した電流を前記保護用トランジスタのゲートまたはベースに流すことを特徴とする出力トランジスタの電流制限回路。
また、前記カレントミラー回路は、電流の制限値を調整するにため少なくとも２つのカレントミラーから構成されることを特徴とする。
また、前記カレントミラー回路は、第１の電源と前記出力端子との間に接続され、前記制御信号が供給されたトランジスタから独立した電流経路を有することを特徴とする。
また、第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２
のトランジスタのドレインと出力端子の間には第４のトランジスタが接続され、この第４
のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトラン
ジスタのドレインと出力端子間には第３のトランジスタが接続され、この第３のトランジ
スタのゲートには前記制御用素子にかかる電圧が印加される、ことを特徴とする。
また、第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２
のトランジスタのドレインと出力端子の間には第４のトランジスタが接続され、この第４
のトランジスタと前記保護用トランジスタはカレントミラー構成とし、前記第１のトラン
ジスタのドレインと出力端子間には第３のトランジスタが接続され、この第３のトランジ
スタのゲートには前記制御用素子のドレインとソース間にかかる電圧が印加され、前記第
３のトランジスタと前記制御用素子をカレントミラー構成とした、ことを特徴とする。

本発明によれば以下の効果がもたらされる。電流検出回路と保護トランジスタとの間にカレントミラー回路を挿入することにより、出力ＭＯＳトランジスタの熱破壊を防止した上で最大限の出力電流を得ることができる。

次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図１および図２を参照すると、第１の電源１と第２の電源２との間に、出力ＭＯＳトランジスタ４と負荷８が直列接続されて、Ｎｃｈソースホロワ構成となっている。出力ＭＯＳトランジスタ４と負荷８の接続点は出力端子９が接続されている。出力ＭＯＳトランジスタ４は，そのゲート端子に入力される第１の制御信号３により、オンとオフに制御される。電流検出用ＭＯＳトランジスタ５は出力ＭＯＳトランジスタ４に対して一定比の大きさで作られ、これらのトランジスタの電流比により出力ＭＯＳトランジスタ４の電流をモニターしている。そのソース−出力端子９間には制御用抵抗素子７または図２に示す構成の場合はドレイン−ゲート間ショートされた制御用ＭＯＳトランジスタ１１が接続されている。ノードＡと出力端子９の間には保護用ＭＯＳトランジスタ６が接続されている。

つぎに、多段カレントミラー１０の構成は、ＭＯＳトランジスタＰ２とＰ１がカレントミラー構成をとり、ＭＯＳトランジスタＰ２のドレイン−出力端子９間にはＭＯＳトランジスタＮ２が接続されている。ＭＯＳトランジスタＮ２と保護用ＭＯＳトランジスタ６はカレントミラー構成をとっている。ＭＯＳトランジスタＰ１のドレイン−出力端子９間にはＭＯＳトランジスタＮ１が接続され、ＭＯＳトランジスタＮ１のゲートには図１に示される制御用抵抗素子７、または図２に示される制御用ＭＯＳトランジスタ１１のドレイン−ソース間にかかる電圧が印加される。また、図２の制御用ＭＯＳトランジスタ１１の場合はカレントミラー構成になる。

本発明の部分についてのみ説明する。その他の動作については従来技術と同様である。従来回路構成と異なる点は、多段カレントミラー回路１０の追加である。

多段カレントミラー回路１０について説明する。ＭＯＳトランジスタＮ１のゲートに電流検出回路である制御用抵抗素子７、または制御用ＭＯＳトランジスタ１１の出力信号を入力するよう構成し、ＭＯＳトランジスタＰ１とＭＯＳトランジスタＰ２でカレントミラー構成し、そのＭＯＳトランジスタＰ２電流をＭＯＳトランジスタＮ２と保護用ＭＯＳトランジスタ６でカレントミラー構成する。ここでＭＯＳトランジスタＰ１とＭＯＳトランジスタＰ２およびＭＯＳトランジスタＮ１とＭＯＳトランジスタＮ２は、チャネル長変調効果により、第１の電源１−出力端子９間、即ち出力ＭＯＳトランジスタ４のドレイン−ソース間電圧上昇に依存して流れる電流が増える。そのため保護用ＭＯＳトランジスタ６の電流も増え、出力ＭＯＳトランジスタ４のゲート電圧が下がり、出力ＭＯＳトランジスタ４の電流を低く制限して図４の波形ａに示すような特性を持たせることができる。

これは、電流検出用ＭＯＳトランジスタに流れるドレイン電流に対して、保護用ＭＯＳトランジスタに流れるドレイン電流が、カレントミラー回路を介することによって、出力ＭＯＳトランジスタのドレイン−ソース間電圧に依存して増幅されることを示している。また、カレントミラー回路は多段構成としなくとも同様の効果を得ることができる。

チャネル変調効果の波形は図５の波形ｄに示される。図５の波形ｃはＭＯＳトランジスタの理想的なＶＤ−ＩＤ特性であるが、実際にはチャネル変調効果により波形ｄのようにＶｄの増加に伴いＩｄが上昇していく。

図３のようにカレントミラーの段数を増やせば、第１の電源１−出力端子９間電圧依存性がより大きくなり、制限値がより低くなり図４の波形ｂに示すような特性となる。

また、以上の説明はＭＯＳトランジスタで回路を構成した場合について述べたが、バイポーラトランジスタで同様の回路を構成することも可能であり、またＭＯＳトランジスタと、バイポーラトランジスタを混在させる事も勿論可能である。

本発明の第１実施形態による電流制限回路の回路図。本発明の第２実施形態による電流制限回路の回路図。本発明の第３実施形態による電流制限回路の回路図。第１の電源−出力端子電圧に対する出力ＭＯＳトランジスタ電流特性図。ＭＯＳトランジスタトランジスタのＶＤＳ−ＩＤ特性図。第１の従来技術による電流制限回路の回路図。第２の従来技術による電流制限回路の回路図。第１、第２の従来技術の電流制限回路の第１の電源−出力端子電圧に対する出力ＭＯＳトランジスタ電流特性図。従来技術の段階制限よる電流制限回路の電流制限値波形。

符号の説明

１，６１第１の電源
２，６２第２の電源
４，６４出力ＭＯＳトランジスタ
５，６５電流検出用ＭＯＳトランジスタ
６，６６保護用ＭＯＳトランジスタ
７，６７制御用抵抗素子
８，６８負荷
９，６９出力端子
１０多段カレントミラー
１１制御用ＭＯＳトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ＭＯＳトランジスタ

Claims

出力トランジスタと負荷を直列接続し、且つこの出力トランジスタのゲートまたはベースを制御信号の入力端子に接続して、前記出力トランジスタと前記負荷の接続点を出力端子に接続し、電流検出用トランジスタのゲートまたはベースとドレイン、またはコレクタをそれぞれ前記出力トランジスタと共通に接続し、前記電流検出用トランジスタのソース、またはエミッタと前記出力端子の間に制御用素子を接続し、この制御素子に発生する電圧または電流を、前記入力端子と前記出力端子の間に接続された保護用トランジスタのゲートまたはベースに流す前記出力トランジスタの電流を制限する回路において、
前記保護用トランジスタのゲートまたはベースと前記制御用素子との間にカレントミラー回路を接続し、前記カレントミラー回路のチャネル長変調効果で増加した電流を前記保護用トランジスタのゲートまたはベースに流すことを特徴とする出力トランジスタの電流制限回路。
前記カレントミラー回路は、前記出力トランジスタの電流が電流の制限値を越えたときに作用することを特徴とする請求項１に記載の出力トランジスタの電流制限回路。
前記カレントミラー回路は、電流の制限値を調整するにため少なくとも２つのカレントミラーから構成されることを特徴とする請求項２に記載の出力トランジスタの電流制限回路。
前記カレントミラー回路は、第１の電源と前記出力端子との間に接続され、前記制御信号が供給されたトランジスタから独立した電流経路を有することを特徴とする請求項１に記載の出力トランジスタの電流制限回路。
第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインまたはコレクタと出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトランジスタのドレインまたはコレクタと前記出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートまたはベースには前記制御用素子にかかる電圧が印加される、ことを特徴とする請求項１、２、３、４のいずれか一つに記載の出力トランジスタの電流制限回路。
第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインまたはコレクタと前記出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトランジスタのドレインまたはコレクタと前記出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートまたはベースには前記制御用素子のドレインとソース間またはコレクタとエミッタ間にかかる電圧が印加され、前記第３のトランジスタと前記制御用素子をカレントミラー構成とした、ことを特徴とする請求項１、２、３、４のいずれか一つに記載の出力トランジスタの電流制限回路。