JP6948232B2 - カレントミラー回路 - Google Patents

Description

本発明は、カレントミラー回路に関する。

従来のカレントミラー回路の一例は、特許文献１に開示される。特許文献１のカレントミラー回路は、いずれもｐ型ＭＯＳトランジスタである第１トランジスタ、第２トランジスタを有する。第１トランジスタは、ソースが入力端に接続され、ドレインが出力端に接続される。第２トランジスタは、ゲートとソースがそれぞれ第１トランジスタのゲートとソースに接続される。

第２トランジスタは、ゲートとドレインが接続される。第２トランジスタにドレイン電流を流すと、第１トランジスタには、カレントミラー回路のミラー比倍のドレイン電流が流れる。

特開２００５−１６５７１６号公報（第２図等）

ここで、特許文献１のカレントミラー回路では、リーク電流を吸収するための抵抗が設けられる。この抵抗は、一端が第１トランジスタのゲートと第２トランジスタのゲートとの接続点に接続され、他端が第１トランジスタのソースと第２トランジスタのソースとの接続点に接続される。

リーク電流は、高温のときに、第２トランジスタのドレインに接続された素子に流れる微小電流である。意図せずリーク電流が発生した場合、上記抵抗を設けないと、第２トランジスタにリーク電流が流れるので、カレントミラー回路を構成する第１トランジスタにも電流が流れてしまう。従って、リーク電流がカレントミラー回路の後段側へ伝わってしまい、誤動作の原因となる。

そこで、上記抵抗を設けることで、リーク電流を上記抵抗により吸収させ、第１トランジスタに電流が流れることを防止できる。しかしながら、第２トランジスタのドレインから意図して電流を流す場合に、流した電流の一部が上記抵抗に流れ、残りの一部が第２トランジスタに流れる。すなわち、意図した電流より減少した電流に基づき第１トランジスタに電流が流れるので、カレントミラー回路から出力される電流の精度が低下する。

そこで、第２トランジスタのドレインから流す電流を大きくすることで、上記抵抗に流れる電流の割合を小さくすることで、カレントミラー回路から出力する電流の精度を確保することが考えられる。しかしながら、その場合、回路電流量の増加につながる問題がある。

上記状況に鑑み、本発明は、リーク電流による誤動作を抑制し、出力する電流の精度を向上できるカレントミラー回路を、回路電流量の増加を行わずに実現できるものを提供することを目的とする。

本発明の一態様に係るカレントミラー回路は、
ｐチャネルＭＯＳＦＥＴで構成される前段側の第１トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第２トランジスタと、を有する第１カレントミラー部と、
ｎチャネルＭＯＳＦＥＴで構成される前段側の第３トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第４トランジスタと、を有する第２カレントミラー部と、
前記第４トランジスタのドレインの電位を所定電位とする第１バイアス部と、
を備え、
前記第２トランジスタのドレインは、前記第３トランジスタのドレインに接続され、
前記第１トランジスタのソース・ドレイン間に第１抵抗が接続され、
前記第４トランジスタのドレイン・ソース間に第２抵抗が接続され、
前記第１抵抗の抵抗値と前記第２抵抗の抵抗値は一致する構成としている（第１の構成）。

また、上記第１の構成において、
前記第１バイアス部は、ｎチャネルＭＯＳＦＥＴで構成される第１ＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴで構成される二つ以上の第２ＭＯＳＦＥＴと、を有し、
前記第１ＭＯＳＦＥＴのソースは、前記第４トランジスタのドレインに接続され、
それぞれの前記第２ＭＯＳＦＥＴは、ゲートとドレインとが接続され、
隣り合う前記第２ＭＯＳＦＥＴは、それぞれのソースとドレインとが接続され、
一端の前記第２ＭＯＳＦＥＴのドレインには、第１電流源の出力端と前記第１ＭＯＳＦＥＴのゲートが接続され、
他端の前記第２ＭＯＳＦＥＴのソースには、接地端が接続されることとしてもよい（第２の構成）。

また、上記第２の構成において、
ｐチャネルＭＯＳＦＥＴで構成される前段側の第５トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第６トランジスタと、を有する第３カレントミラー部をさらに備え、
前記第１ＭＯＳＦＥＴのドレインは、前記第５トランジスタのドレインに接続されることとしてもよい（第３の構成）。

また、上記第１〜第３のいずれかの構成において、
ｎチャネルＭＯＳＦＥＴで構成される前段側の第７トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第８トランジスタと、を有する第４カレントミラー部をさらに備え、
前記第８トランジスタのドレインは、前記第１トランジスタのドレインに接続され、
前記第７トランジスタのドレインには、第２電流源の出力端が接続されることとしてもよい（第４の構成）。

また、上記第１〜第３のいずれかの構成において、
ｐチャネルＭＯＳＦＥＴで構成される前段側の第９トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１０トランジスタと、を有する第５カレントミラー部と、
ｎチャネルＭＯＳＦＥＴで構成される前段側の第１１トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第１２トランジスタと、を有する第６カレントミラー部と、
前記第１２トランジスタのドレインの電位を所定電位とする第２バイアス部と、
を備え、
前記第１２トランジスタのドレインと前記第１トランジスタのドレインは、前記第２バイアス部を介して接続され、
前記第１０トランジスタのドレインは、前記第１１トランジスタのドレインに接続され、
前記第９トランジスタのソース・ドレイン間に第３抵抗が接続され、
前記第１２トランジスタのドレイン・ソース間に第４抵抗が接続され、
前記第３抵抗の抵抗値と前記第４抵抗の抵抗値は一致することとしてもよい（第５の構成）。

また、上記第５の構成において、
前記第２バイアス部は、ｎチャネルＭＯＳＦＥＴで構成される第３ＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴで構成される二つ以上の第４ＭＯＳＦＥＴと、を有し、
前記第３ＭＯＳＦＥＴのソースは、前記第１２トランジスタのドレインに接続され、
前記第３ＭＯＳＦＥＴのドレインは、前記第１トランジスタのドレインに接続され、
それぞれの前記第４ＭＯＳＦＥＴは、ゲートとドレインとが接続され、
隣り合う前記第４ＭＯＳＦＥＴは、それぞれのソースとドレインとが接続され、
一端の前記第４ＭＯＳＦＥＴのドレインには、第３電流源の出力端と前記第３ＭＯＳＦＥＴのゲートが接続され、
他端の前記第４ＭＯＳＦＥＴのソースには、接地端が接続されることとしてもよい（第６の構成）。

また、上記第４の構成において、
ｐチャネルＭＯＳＦＥＴで構成される前段側の第１３トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１４トランジスタと、を有する第７カレントミラー部と、
ｎチャネルＭＯＳＦＥＴで構成される前段側の第１５トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第１６トランジスタと、を有する第８カレントミラー部と、
ｐチャネルＭＯＳＦＥＴで構成される前段側の第１７トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１８トランジスタと、を有する第９カレントミラー部と、
前記第１６トランジスタのドレインの電位を所定電位とする第３バイアス部と、
をさらに備え、
前記第１４トランジスタのドレインは、前記第１５トランジスタのドレインに接続され、
前記第１６トランジスタのドレインと前記第１７トランジスタのドレインは、前記第３バイアス部を介して接続され、
前記第１８トランジスタのドレインは、前記第７トランジスタのドレインに接続され、
前記第１３トランジスタのソース・ドレイン間に第５抵抗が接続され、
前記第１６トランジスタのドレイン・ソース間に第６抵抗が接続され、
前記第５抵抗の抵抗値と前記第６抵抗の抵抗値は一致することとしてもよい（第７の構成）。

また、上記第７の構成のカレントミラー回路において、前記第５抵抗および前記第６抵抗を有さないカレントミラー回路（第８の構成）としてもよい。

また、本発明の一態様に係る過電流保護回路は、
上記いずれかの構成のカレントミラー回路を有し、前記カレントミラー回路の電流出力端から出力される電流に基づき閾値電圧を生成する閾値電圧生成部と、
電流を検出するセンス電圧と、前記閾値電圧とを比較するコンパレータと、
を備える構成としている。

また、本発明の一態様に係る半導体集積回路装置は、
パワートランジスタと、
センス電圧を生成する出力電流監視部と、
制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、
前記センス電圧を監視して過電流保護信号を生成する上記構成の過電流保護回路と、
を集積化して成り、
前記ゲート制御部は、前記過電流保護信号に応じて前記出力電流を制限する機能を備えている構成としている。

また、本発明の一態様に係る電子機器は、上記構成の半導体集積回路装置と、前記半導体集積回路装置に接続される負荷と、を有する。

本発明によれば、第１抵抗によりリーク電流を吸収できる。第１カレントミラー部に入力される電流は、第１抵抗を流れる電流により減少されるが、第２抵抗を流れる電流により減少分の電流を付加されるので、第２カレントミラー部から出力する電流は、上記入力される電流と同じ電流量に戻すことができる。従って、リーク電流による誤動作を抑制し、出力する電流の精度を向上できるカレントミラー回路を、回路電流量の増加を行わずに実現できる。

半導体集積回路装置の一構成例を示すブロック図である。 過電流保護回路の一構成例を示す回路図である。 カレントミラー回路の第１実施形態の構成を示す回路図である。 カレントミラー回路の第２実施形態の構成を示す回路図である。 カレントミラー回路の第３実施形態の構成を示す回路図である。 カレントミラー回路の第４実施形態の構成を示す回路図である。 車両の一構成例を示す外観図である。

以下に本発明の一実施形態について図面を参照して説明する。

＜半導体集積回路装置＞
図１は、半導体集積回路装置の一構成例を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣである。当該車載用ハイサイドスイッチＩＣは、車載ＩＰＤ（インテリジェントパワーデバイス）の一種である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。なお、センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。

＜過電流保護回路＞
図２は、過電流保護回路７１の一構成例を示す回路図である。過電流保護回路７１は、閾値電圧生成部７１Ａと、過電流検出部７１Ｂと、を含む。閾値電圧生成部７１Ａは、電流源７１１と、カレントミラー回路７１２と、抵抗７１３と、を含む。一方、過電流検出部７１Ｂは、コンパレータ７１４を含む。

電流源７１１は、定電流である電流Ｉｒｅｆを出力する。カレントミラー回路７１２は、電源電圧Ｖｍの供給を受けて動作し、電流源７１１から入力される電流Ｉｒｅｆをミラーして抵抗７１３に出力する。なお、電源電圧Ｖｍの個数は、後述するカレントミラー回路７１２の各実施形態によって異なる。抵抗７１３は、カレントミラー回路７１２の電流出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されている。

従って、カレントミラー回路７１２の電流出力端（＝抵抗７１３の高電位端）には、閾値電圧Ｖｔｈが生成される。より具体的に述べると、閾値電圧Ｖｔｈ＝Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｏとなる。但し、Ｒｒｅｆは、抵抗７１３の抵抗値である。なお、カレントミラー回路７１２は、電流源７１１の第１電源系から第２電源系（Ｖｍ−Ｖｏ系）に電流Ｉｒｅｆを受け渡すレベルシフタとしても機能する。

コンパレータ７１４の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ７１４の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ７１４の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ７１４の反転入力端（−）は、閾値電圧Ｖｔｈの印加端に接続されている。このようにして接続されたコンパレータ７１４は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。過電流保護信号Ｓ７１は、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝過電流未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝過電流検出時の論理レベル）となる。

＜カレントミラー回路の第１実施形態＞
図３は、カレントミラー回路７１２の第１実施形態の構成を示す回路図である。図３に示すカレントミラー回路７１２１は、第１カレントミラー部ＣＭ１と、第２カレントミラー部ＣＭ２と、第３カレントミラー部ＣＭ３と、第４カレントミラー部ＣＭ４と、抵抗Ｒ１，Ｒ２と、トランジスタＭ４１〜Ｍ４３と、を有する。

カレントミラー回路７１２１における前段側から順に構成を説明すると、第４カレントミラー部ＣＭ４は、ともにｎチャネルＭＯＳＦＥＴであるトランジスタＭ１１，Ｍ１２から構成される。トランジスタＭ１１のドレインには、電流源７１１の電流出力端が接続される。トランジスタＭ１１，Ｍ１２のゲート同士は接続され、その接続点にトランジスタＭ１１のドレインが接続される。トランジスタＭ１１，Ｍ１２のソース同士は接続され、その接続点に接地端が接続される。

カレントミラー部ＣＭ１は、ともにｐチャネルＭＯＳＦＥＴであるトランジスタＭ２１，Ｍ２２から構成される。トランジスタＭ２１のドレインは、トランジスタＭ１２のドレインに接続される。トランジスタＭ２１，Ｍ２２のゲート同士は接続され、その接続点にトランジスタＭ２１のドレインが接続される。トランジスタＭ２１，Ｍ２２のソース同士は接続され、その接続点に電源電圧Ｖ１が印加される。

トランジスタＭ２１のソース・ドレイン間には、抵抗Ｒ１が接続される。抵抗Ｒ１の作用については後述する。

カレントミラー部ＣＭ２は、ともにｎチャネルＭＯＳＦＥＴであるトランジスタＭ３１，Ｍ３２から構成される。トランジスタＭ３１のドレインには、トランジスタＭ２２のドレインが接続される。トランジスタＭ３１，Ｍ３２のゲート同士は接続され、その接続点にトランジスタＭ３１のドレインが接続される。トランジスタＭ３１，Ｍ３２のソース同士は接続され、その接続点に接地端が接続される。

トランジスタＭ３２のドレイン・ソース間には、抵抗Ｒ２が接続される。抵抗Ｒ２の作用については後述する。

カレントミラー部ＣＭ３は、ともにｐチャネルＭＯＳＦＥＴであるトランジスタＭ５１，Ｍ５２から構成される。トランジスタＭ５１，Ｍ５２のゲート同士は接続され、その接続点にトランジスタＭ５１のドレインが接続される。トランジスタＭ５１，Ｍ５２のソース同士は接続され、その接続点に電源電圧Ｖ２が印加される。トランジスタＭ５２のドレインは、電流出力端Ｔｉに接続される。

トランジスタＭ４１〜Ｍ４３によりバイアス部が構成される。ｎチャネルＭＯＳＦＥＴであるトランジスタＭ４１のソースは、トランジスタＭ３２のドレインに接続される。トランジスタＭ４１のドレインは、トランジスタＭ５１のドレインに接続される。トランジスタＭ４１のゲートは、電流源７００の出力端とｎチャネルＭＯＳＦＥＴであるトランジスタＭ４２のドレインとが接続される接続点に接続される。トランジスタＭ４２のドレインとゲートは短絡される。トランジスタＭ４２のソースは、ｎチャネルＭＯＳＦＥＴであるトランジスタＭ４３のドレインに接続される。トランジスタＭ４３のドレインとゲートは短絡される。トランジスタＭ４３のソースは、接地端に接続される。トランジスタＭ４１は、高耐圧であり、トランジスタＭ５１，Ｍ３２は、低耐圧である。

ここで、カレントミラー回路７１２１のスタンバイ時の動作について述べる。スタンバイ時において、電流源７１１による電流Ｉｒｅｆの出力は停止する。また、電流源７００による電流出力も停止し、トランジスタＭ４１はオフとなる。

このような状態で仮にトランジスタＭ１２にリーク電流Ｉ_Ｌ１が流れた場合、リーク電流Ｉ_Ｌ１は抵抗Ｒ１を流れ、トランジスタＭ２１には流れない。すなわち、抵抗Ｒ１はリーク電流Ｉ_Ｌ１を吸収する素子として機能する。これにより、スタンバイ時にリーク電流Ｉ_Ｌ１がカレントミラー部ＣＭ１よりも後段側へ伝えられることを抑制できる。

また、トランジスタＭ４１はオフであるので、スタンバイ時にトランジスタＭ５１から抵抗Ｒ２を電流が流れることを抑制できるとともに、トランジスタＭ３２にリーク電流が流れることを抑制できる。

次に、カレントミラー回路７１２１の通常動作について述べる。通常動作時において、電流源７１１から出力される電流Ｉｒｅｆは、カレントミラー部ＣＭ４によりミラーされて、電流Ｉ１が出力される。ここで、抵抗Ｒ１に流れる電流が電流Ｉ２で、トランジスタＭ２１に流れる電流を電流Ｉ３とすると、Ｉ２＋Ｉ３＝Ｉ１となる。すなわち、リーク電流吸収用の抵抗Ｒ１のために、電流Ｉ１は電流Ｉ２だけ減少され、残りの電流Ｉ３がカレントミラー部ＣＭ１によりミラーされて電流Ｉ４が出力される。

ここで、通常動作時において、電流源７００から定電流が出力されることで、トランジスタＭ４１はオンである。なお、トランジスタＭ４１は、フルオンはされない。電流Ｉ４は、カレントミラー部ＣＭ２によりミラーされ、電流Ｉ５が出力される。ここで、抵抗Ｒ２を流れる電流を電流Ｉ６とすると、電流Ｉ７（＝Ｉ５＋Ｉ６）がトランジスタＭ４１に流れる。

このとき、トランジスタＭ４２，Ｍ４３ともにＶｄｓ＝Ｖｇｓ（Ｖｄｓ：ドレイン・ショート間電圧、Ｖｇｓ：ゲート・ソース間電圧）となり、トランジスタＭ４２，Ｍ４３ともにドレイン・ソース間電圧は１Ｖｇｓである。従って、トランジスタＭ４２のドレインでの電位は、接地端のグランド電位から１Ｖｇｓ＋１Ｖｇｓだけ高い２Ｖｇｓとなる。そして、トランジスタＭ４２のドレインでの電位からトランジスタＭ４１の１Ｖｇｓだけ下がった電位が抵抗Ｒ２の一端に印加される。従って、抵抗Ｒ２の両端間には、２Ｖｇｓ−１Ｖｇｓ＝１Ｖｇｓが印加される。

ここで、抵抗Ｒ１の両端間には、トランジスタＭ２１のドレイン・ショート間電圧が印加され、トランジスタＭ２１のドレイン・ショート間電圧＝１Ｖｇｓである。従って、抵抗Ｒ１，Ｒ２の両端間ともに１Ｖｇｓが印加され、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値は等しいので、抵抗Ｒ１に流れる電流Ｉ２＝抵抗Ｒ２に流れる電流Ｉ６となる。

Ｉ３＝Ｉ５であるから、Ｉ１＝Ｉ２＋Ｉ３＝Ｉ６＋Ｉ５＝Ｉ７となる。従って、抵抗Ｒ１により電流Ｉ１が電流Ｉ３に減少しても、後段側において抵抗Ｒ２により電流Ｉ６（＝減少分の電流Ｉ２）が付加され、電流Ｉ１と同じ電流Ｉ７に戻される。

電流Ｉ７は、カレントミラー部ＣＭ３によりミラーされ、電流Ｉ８が電流出力端Ｔｉから出力される。すなわち、通常動作時においてカレントミラー回路７１２１により、電流Ｉｒｅｆは、減少せずに電流Ｉ８にミラーされて出力される。

このようなカレントミラー回路７１２１によれば、電流Ｉｒｅｆを増加させて抵抗Ｒ１に流れる電流Ｉ２の割合を小さくすることで出力する電流の精度を向上させる必要がなくなる。すなわち、リーク電流による誤動作を抑制し、出力する電流の精度を向上できるカレントミラー回路を、回路電流量の増加を行わずに実現できる。

＜カレントミラー回路の第２実施形態＞
図４は、カレントミラー回路７１２の第２実施形態の構成を示す回路図である。図４に示すカレントミラー回路７１２２は、カレントミラー部ＣＭ１〜ＣＭ３と、抵抗Ｒ１，Ｒ２と、トランジスタＭ４１〜Ｍ４３に加えて、カレントミラー部ＣＭ５〜ＣＭ７と、抵抗Ｒ３，Ｒ４と、トランジスタＭ９１〜Ｍ９３と、を有する。

カレントミラー部ＣＭ１〜ＣＭ３と、抵抗Ｒ１，Ｒ２と、トランジスタＭ４１〜Ｍ４３に関する構成については、先述した第１実施形態（図３）と同様である。

また、カレントミラー部ＣＭ５からトランジスタＭ９１までにかけての構成は、先述した第１実施形態におけるカレントミラー部ＣＭ４からトランジスタＭ４１までにかけての構成に対応する。すなわち、カレントミラー部ＣＭ５は、カレントミラー部ＣＭ４に対応し、トランジスタＭ６１，Ｍ６２から構成される。カレントミラー部ＣＭ６は、カレントミラー部ＣＭ１に対応し、トランジスタＭ７１，Ｍ７２から構成される。カレントミラー部ＣＭ７は、カレントミラー部ＣＭ２に対応し、トランジスタＭ８１，Ｍ８２から構成される。抵抗Ｒ３は、抵抗Ｒ１に対応し、トランジスタＭ７１のソース・ドレイン間に接続される。抵抗Ｒ４は、抵抗Ｒ２に対応し、トランジスタＭ８２のドレイン・ソース間に接続される。トランジスタＭ９１〜Ｍ９３は、それぞれトランジスタＭ４１〜Ｍ４３に対応する。トランジスタＭ９１〜Ｍ９３によりバイアス部が構成される。トランジスタＭ９１のドレインは、トランジスタＭ２１のドレインに接続される。トランジスタＭ９１は、高耐圧で、トランジスタＭ２１，Ｍ８２は、低耐圧である。

ここで、カレントミラー回路７１２２のスタンバイ時の動作について述べる。スタンバイ時において、電流源７１１は電流Ｉｒｅｆの出力を停止する。また、電流源７０１，７００も電流出力を停止することで、トランジスタＭ９１，Ｍ４１はオフとなる。これにより、スタンバイ時に抵抗Ｒ１，Ｒ４や抵抗Ｒ２に電流が流れることを抑制できる。

スタンバイ時において、仮にトランジスタＭ６２にリーク電流Ｉ_Ｌ１１が流れた場合、抵抗Ｒ３をリーク電流Ｉ_Ｌ１１が流れる。従って、抵抗Ｒ３は、リーク電流Ｉ_Ｌ１１を吸収する素子として機能し、カレントミラー部ＣＭ６より後段側へリーク電流が伝わることを抑制できる。

スタンバイ時において、仮にトランジスタＭ８２にリーク電流Ｉ_Ｌ１２が流れた場合、抵抗Ｒ１をリーク電流Ｉ_Ｌ１２が流れる。従って、抵抗Ｒ１は、リーク電流Ｉ_Ｌ１２を吸収する素子として機能する。

次に、カレントミラー回路７１２２の通常動作について述べる。通常動作時において、電流源７１１により電流Ｉｒｅｆが出力される。また、電流源７０１，７００による定電流の出力により、トランジスタＭ９１，Ｍ４１はオンとなる。なお、トランジスタＭ９１，Ｍ４１は、フルオンはされない。

カレントミラー回路７１２２における前段側から順に説明すると、先述した第１実施形態と同様に、電流Ｉｒｅｆをミラーした電流Ｉ１１は、抵抗Ｒ３により電流Ｉ１２だけ減少して、トランジスタＭ７１を流れる電流Ｉ１３とされる。電流Ｉ１３は、電流Ｉ１４，Ｉ１５と順にミラーされる。電流Ｉ１５に抵抗Ｒ４を流れる電流Ｉ１６を付加されて、トランジスタＭ９１を流れる電流Ｉ１７となる。ここで、トランジスタＭ９１〜Ｍ９３により抵抗Ｒ４の両端間は１Ｖｇｓが印加される。一方、抵抗Ｒ３の両端間にも１Ｖｇｓが印加され、抵抗Ｒ３，Ｒ４の抵抗値は等しいので、電流Ｉ１２と電流Ｉ１６は一致する。従って、電流Ｉ１１は、抵抗Ｒ３により電流Ｉ１２だけ減少されるが、後段側で電流Ｉ１６（＝減少分の電流Ｉ１２）が付加されるので、電流Ｉ１１と同じ電流Ｉ１７に戻される。

さらに、電流Ｉ１７は、抵抗Ｒ１により電流Ｉ１８だけ減少して、トランジスタＭ２１を流れる電流Ｉ１９とされる。ここで、トランジスタＭ９１はフルオンしないので、抵抗Ｒ１に印加される電圧が抑えられ、減少分の電流Ｉ１８を抑制できる。電流Ｉ１９は、電流Ｉ２０，Ｉ２１と順にミラーされる。電流Ｉ２１に抵抗Ｒ２を流れる電流Ｉ２２を付加されて、トランジスタＭ４１を流れる電流Ｉ２３となる。ここで、トランジスタＭ４１〜Ｍ４３により抵抗Ｒ２の両端間は１Ｖｇｓが印加される。一方、抵抗Ｒ１の両端間にも１Ｖｇｓが印加され、抵抗Ｒ１，Ｒ２の抵抗値は等しいので、電流Ｉ１８と電流Ｉ２２は一致する。従って、電流Ｉ１７は、抵抗Ｒ１により電流Ｉ１８だけ減少されるが、後段側で電流Ｉ２２（＝減少分の電流Ｉ１８）が付加されるので、電流Ｉ１７と同じ電流Ｉ２３に戻される。電流Ｉ２３をミラーした電流Ｉ２４は、電流出力端Ｔｉから出力される。

従って、カレントミラー回路７１２２によれば、通常動作時において、電流Ｉｒｅｆは減少することなく電流Ｉ２４にミラーされて出力されるので、出力する電流の精度を向上することができる。このとき、電流Ｉｒｅｆを大きくする必要はないので、回路電流量の増加を抑制できる。

＜カレントミラー回路の第３実施形態＞
図５は、カレントミラー回路７１２の第３実施形態の構成を示す回路図である。図５に示すカレントミラー回路７１２３は、カレントミラー部ＣＭ１〜ＣＭ４と、抵抗Ｒ１，Ｒ２と、トランジスタＭ４１〜Ｍ４３からなる後段部Ｒと、カレントミラー部ＣＭ１’〜ＣＭ４ ’と、抵抗Ｒ１’，Ｒ２’と、トランジスタＭ４１’〜Ｍ４３ ’からなる前段部Ｆと、を有する。

前段部Ｆの構成は、先述した第１実施形態（図３）の構成において、各構成要素の符号に「’」を付加した構成となるので、詳述は省く。前段部Ｆにおけるカレントミラー部ＣＭ３’のトランジスタＭ５２’のドレインが、後段部Ｒのカレントミラー部ＣＭ４のトランジスタＭ１１のドレインに接続されることで、前段部Ｆと後段部Ｒとが接続される。

スタンバイ時に前段部Ｆにおいて、トランジスタＭ１２’にリーク電流Ｉ_Ｌ１’が流れた場合、抵抗Ｒ１’によりリーク電流Ｉ_Ｌ１’は吸収され、リーク電流Ｉ_Ｌ１’はカレントミラー部ＣＭ１’より後段側へ伝わることが抑制される。スタンバイ時に後段部Ｒにおいて、トランジスタＭ１２にリーク電流Ｉ_Ｌ１が流れた場合、抵抗Ｒ１によりリーク電流Ｉ_Ｌ１は吸収され、リーク電流Ｉ_Ｌ１はカレントミラー部ＣＭ１より後段側へ伝わることが抑制される。

また、通常動作時に前段部Ｆにおいて、電流Ｉ１’は、抵抗Ｒ１’により電流Ｉ２’だけ減少されるが、後段側の抵抗Ｒ２’に流れる電流Ｉ６’（＝減少分の電流Ｉ２’）が付加されるので、電流Ｉ１’と同じ電流Ｉ７’に戻される。電流Ｉ７’をミラーした電流Ｉ８’は、後段部Ｒに入力される。

後段部Ｒにおいて、電流Ｉ８’は、抵抗Ｒ１により電流Ｉ２だけ減少されるが、後段側の抵抗Ｒ２に流れる電流Ｉ６（＝減少分の電流Ｉ２）が付加されるので、電流Ｉ８’と同じ電流Ｉ７に戻される。電流Ｉ７をミラーした電流Ｉ８は、電流出力端Ｔｉから出力される。

従って、カレントミラー回路７１２３によれば、通常動作時において、電流Ｉｒｅｆは減少することなく電流Ｉ８にミラーされて出力されるので、出力する電流の精度を向上することができる。このとき、電流Ｉｒｅｆを大きくする必要はないので、回路電流量の増加を抑制できる。

＜カレントミラー回路の第４実施形態＞
図６は、カレントミラー回路７１２の第４実施形態の構成を示す回路図である。図６に示すカレントミラー回路７１２４の構成は、先述した第３実施形態（図５）において抵抗Ｒ１’と抵抗Ｒ２’を除いた構成となる。

このような構成によれば、スタンバイ時において、トランジスタＭ１２’にリーク電流Ｉ_Ｌ２１が流れ、トランジスタＭ３２’にリーク電流Ｉ_Ｌ２２が流れ、トランジスタＭ１２にリーク電流Ｉ_Ｌ２３が流れた場合、リーク電流Ｉ_Ｌ２１はカレントミラー部ＣＭ１’、ＣＭ２’によりミラーされ、リーク電流Ｉ_Ｌ２２が付加され、カレントミラー部ＣＭ３’、ＣＭ４によりミラーされ、リーク電流Ｉ_Ｌ２３が付加される。このように生成されたリーク電流Ｉ_Ｌ２４は、抵抗Ｒ１により吸収される。従って、リーク電流がカレントミラー部ＣＭ１より後段側へ伝わることを抑制できる。

また、通常動作時においては、電流源７１１より出力された電流Ｉｒｅｆは、カレントミラー部ＣＭ４’〜ＣＭ４により電流Ｉ１にミラーされる。電流Ｉ１は、抵抗Ｒ１により電流Ｉ２だけ減少されるが、後段側の抵抗Ｒ２に流れる電流Ｉ６（＝減少分の電流Ｉ２）が付加されるので、電流Ｉ１と同じ電流Ｉ７に戻される。電流Ｉ７をミラーした電流Ｉ８は、電流出力端Ｔｉから出力される。

従って、カレントミラー回路７１２４によれば、通常動作時において、電流Ｉｒｅｆは減少することなく電流Ｉ８にミラーされて出力されるので、出力する電流の精度を向上することができる。このとき、電流Ｉｒｅｆを大きくする必要はないので、回路電流量の増加を抑制できる。

＜車両への適用＞
図７は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置
２ ＥＣＵ
３ 負荷
１０ ＮＭＯＳＦＥＴ
２０ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０ ゲート制御部
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７１Ａ 閾値電圧生成部
７１Ｂ 過電流検出部
７１１ 電流源
７１２ カレントミラー回路
７１３ 抵抗
７１４ コンパレータ
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
７１２１〜７１２４ カレントミラー回路
ＣＭ１〜ＣＭ７ カレントミラー部
７００、７０１ 電流源
Ｔｉ 電流出力端
Ｆ 前段部
Ｒ 後段部
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (11)

1. ｐチャネルＭＯＳＦＥＴで構成される前段側の第１トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第２トランジスタと、を有する第１カレントミラー部と、
   ｎチャネルＭＯＳＦＥＴで構成される前段側の第３トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第４トランジスタと、を有する第２カレントミラー部と、
   ｎチャネルＭＯＳＦＥＴで構成される前段側の第５トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第６トランジスタと、を有する第３カレントミラー部と、
   前記第４トランジスタのドレインの電位を所定電位とする第１バイアス部と、
   を備え、
   前記第２トランジスタのドレインは、前記第３トランジスタのドレインに接続され、
   前記第６トランジスタのドレインは、前記第１トランジスタのドレインに接続され、
   前記第１トランジスタのソース・ドレイン間に第１抵抗が接続され、
   前記第４トランジスタのドレイン・ソース間に第２抵抗が接続され、
   前記第１バイアス部による前記第２抵抗の両端間電圧は、前記第１トランジスタのドレイン・ソース間電圧と等しく、
   前記第１抵抗の抵抗値と前記第２抵抗の抵抗値は一致し、
   前記第１抵抗の抵抗値は、スタンバイ時において、前記第６トランジスタにリーク電流が流れた場合、前記リーク電流は前記第１抵抗を流れ、前記第１トランジスタには流れないような抵抗値である、カレントミラー回路。
2. 前記第１バイアス部は、ｎチャネルＭＯＳＦＥＴで構成される第１ＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴで構成される二つ以上の第２ＭＯＳＦＥＴと、を有し、
   前記第１ＭＯＳＦＥＴのソースは、前記第４トランジスタのドレインに接続され、
   それぞれの前記第２ＭＯＳＦＥＴは、ゲートとドレインとが接続され、
   隣り合う前記第２ＭＯＳＦＥＴは、それぞれのソースとドレインとが接続され、
   一端の前記第２ＭＯＳＦＥＴのドレインには、第１電流源の出力端と前記第１ＭＯＳＦＥＴのゲートが接続され、
   他端の前記第２ＭＯＳＦＥＴのソースには、接地端が接続される、請求項１に記載のカレントミラー回路。
3. ｐチャネルＭＯＳＦＥＴで構成される前段側の第７トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第８トランジスタと、を有する第４カレントミラー部をさらに備え、
   前記第１ＭＯＳＦＥＴのドレインは、前記第７トランジスタのドレインに接続される、請求項２に記載のカレントミラー回路。
4. 前記第５トランジスタのドレインには、第２電流源の出力端が接続される、請求項１から請求項３のいずれか１項に記載のカレントミラー回路。
5. ｐチャネルＭＯＳＦＥＴで構成される前段側の第９トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１０トランジスタと、を有する第５カレントミラー部と、
   前記第６トランジスタのドレインの電位を所定電位とする第２バイアス部と、
   を備え、
   前記第６トランジスタのドレインと前記第１トランジスタのドレインは、前記第２バイアス部を介して接続され、
   前記第１０トランジスタのドレインは、前記第５トランジスタのドレインに接続され、
   前記第９トランジスタのソース・ドレイン間に第３抵抗が接続され、
   前記第６トランジスタのドレイン・ソース間に第４抵抗が接続され、
   前記第３抵抗の抵抗値と前記第４抵抗の抵抗値は一致する、請求項１から請求項３のい
   ずれか１項に記載のカレントミラー回路。
6. 前記第２バイアス部は、ｎチャネルＭＯＳＦＥＴで構成される第３ＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴで構成される二つ以上の第４ＭＯＳＦＥＴと、を有し、
   前記第３ＭＯＳＦＥＴのソースは、前記第６トランジスタのドレインに接続され、
   前記第３ＭＯＳＦＥＴのドレインは、前記第１トランジスタのドレインに接続され、
   それぞれの前記第４ＭＯＳＦＥＴは、ゲートとドレインとが接続され、
   隣り合う前記第４ＭＯＳＦＥＴは、それぞれのソースとドレインとが接続され、
   一端の前記第４ＭＯＳＦＥＴのドレインには、第３電流源の出力端と前記第３ＭＯＳＦＥＴのゲートが接続され、
   他端の前記第４ＭＯＳＦＥＴのソースには、接地端が接続される、請求項５に記載のカレントミラー回路。
7. ｐチャネルＭＯＳＦＥＴで構成される前段側の第１１トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１２トランジスタと、を有する第６カレントミラー部と、
   ｎチャネルＭＯＳＦＥＴで構成される前段側の第１３トランジスタと、ｎチャネルＭＯＳＦＥＴで構成される後段側の第１４トランジスタと、を有する第７カレントミラー部と、
   ｐチャネルＭＯＳＦＥＴで構成される前段側の第１５トランジスタと、ｐチャネルＭＯＳＦＥＴで構成される後段側の第１６トランジスタと、を有する第８カレントミラー部と、
   前記第１４トランジスタのドレインの電位を所定電位とする第３バイアス部と、
   をさらに備え、
   前記第１２トランジスタのドレインは、前記第１３トランジスタのドレインに接続され、
   前記第１４トランジスタのドレインと前記第１５トランジスタのドレインは、前記第３バイアス部を介して接続され、
   前記第１６トランジスタのドレインは、前記第５トランジスタのドレインに接続され、
   前記第１１トランジスタのソース・ドレイン間に第５抵抗が接続され、
   前記第１４トランジスタのドレイン・ソース間に第６抵抗が接続され、
   前記第５抵抗の抵抗値と前記第６抵抗の抵抗値は一致する、請求項１から請求項３のいずれか１項に記載のカレントミラー回路。
8. 請求項７に記載のカレントミラー回路において、前記第５抵抗および前記第６抵抗を有さない、カレントミラー回路。
9. 請求項１から請求項８のいずれか１項に記載のカレントミラー回路を有し、前記カレントミラー回路の電流出力端から出力される電流に基づき閾値電圧を生成する閾値電圧生成部と、
   電流を検出するセンス電圧と、前記閾値電圧とを比較するコンパレータと、
   を備える過電流保護回路。
10. パワートランジスタと、
    センス電圧を生成する出力電流監視部と、
    制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、
    前記センス電圧を監視して過電流保護信号を生成する請求項９に記載の過電流保護回路と、
    を集積化して成り、
    前記ゲート制御部は、前記過電流保護信号に応じて前記出力電流を制限する機能を備え
    ている、半導体集積回路装置。
11. 請求項１０に記載の半導体集積回路装置と、
    前記半導体集積回路装置に接続される負荷と、
    を有する、電子機器。

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