JP2023018820A - スイッチ装置、電子機器、車両 - Google Patents

Abstract

【課題】スイッチ装置の出力異常状態を適切に判別する。
【解決手段】スイッチ装置１は、例えば、電源電圧ＶＢＢの供給を受け付けるように構成された電源端子Ｔ１と、負荷を外部接続するように構成された出力端子Ｔ２と、電源端子Ｔ１と出力端子Ｔ２との間に接続されるように構成されたスイッチ素子１０と、スイッチ素子１０のオフ期間（Ｓｉ＝Ｌ）に出力端子Ｔ２への電流供給を行わない第１状態（ＥＮ０＝Ｌ）と出力端子Ｔ２への電流供給を行う第２状態（ＥＮ０＝Ｈ）とを切り替えつつ各状態における出力端子Ｔ２の出力電圧Ｖｏを監視して第１検出信号Ｓ７２Ｄを生成するように構成された出力異常検出回路７２と、を有する。
【選択図】図１１

Description

本明細書中に開示されている発明は、スイッチ装置、及び、これを用いた電子機器並びに車両に関する。

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来のスイッチ装置では、出力異常状態の判別（特に、ハイサイドスイッチＬＳＩのスイッチオン期間における負荷オープンと天絡の切り分け）について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、出力異常状態を適切に判別することのできるスイッチ装置、及び、これを用いた電子機器並びに車両を提供することを目的とする。

例えば、本明細書中に開示されているスイッチ装置は、電源電圧の供給を受け付けるように構成された電源端子と、負荷を外部接続するように構成された出力端子と、前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、前記スイッチ素子のオフ期間に前記出力端子への電流供給を行わない第１状態と前記出力端子への電流供給を行う第２状態とを切り替えつつ各状態における前記出力端子の出力電圧を監視して第１検出信号を生成するように構成された出力異常検出回路と、を有する。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、出力異常状態を適切に判別することのできるスイッチ装置、及び、これを用いた電子機器並びに車両を提供することが可能となる。

図１は、半導体集積回路装置の全体構成を示す図である。 図２は、ゲート制御部の一構成例を示す図である。 図３は、出力電流検出部の一構成例を示す図である。 図４は、スイッチオン期間における地絡の様子を示す図である。 図５は、スイッチオン期間における負荷オープンの様子を示す図である。 図６は、スイッチオン期間における天絡の様子を示す図である。 図７は、出力異常検出回路の第１実施形態を示す図である。 図８は、ゲートドライバの一構成例を示す図である。 図９は、負荷オープン検出動作の一例を示す図である。 図１０は、天絡検出動作の一例を示す図である。 図１１は、出力異常検出回路の第２実施形態を示す図である。 図１２は、第２実施形態（Ｓｉ＝Ｌ）の出力論理値を示す図である。 図１３は、出力異常検出回路の第３実施形態を示す図である。 図１４は、出力異常検出回路の第４実施形態を示す図である。 図１５は、第４実施形態（Ｓｉ＝Ｈ）の出力論理値を示す図である。 図１６は、車両の一構成例を示す外観図である。

＜半導体集積回路装置＞
図１は、半導体集積回路装置の全体構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２（＝制御装置に相当）からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ５を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に出力異常報知信号ＦＡＩＬを外部出力するための信号出力端子（ＦＡＩＬピン）である。外部端子Ｔ５は、ＥＣＵ２に出力電流検出信号ＳＥＮＳＥを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ５と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１及び温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。

センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（及びＮＭＯＳＦＥＴ２１並びに２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。また、ゲート制御部３０は、出力異常検出信号Ｓ７２（具体的には後述のオン抵抗制御信号Ｓ７２ｂ）に応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を制御する機能も備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、異常保護部７０の各種出力信号を監視している。特に、制御ロジック部４０は、出力異常検出信号Ｓ７２（具体的には、後述の出力異常検出信号Ｓ７２ａと判別信号Ｓ７２ｃ）の監視結果に応じて、出力異常報知信号ＦＡＩＬを生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０及び内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、出力異常検出回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力異常検出回路７２は、出力電圧Ｖｏと出力電流検出信号ＳＥＮＳＥを監視して、外部端子Ｔ２の負荷オープンないしは天絡（＝電源電圧ＶＢＢの印加端ないしはこれに準ずる高電位端への短絡異常）が生じているか否かを検出し、その検出結果に応じた出力異常検出信号Ｓ７２（詳細は後述するが、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃを含む）を生成する。なお、出力異常検出信号Ｓ７２ａは、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して外部端子Ｔ５に出力する。従って、ＥＣＵ２には、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力電流検出信号ＳＥＮＳＥ（＝Ｉｓ２×Ｒ４）が伝達される。出力電流検出信号ＳＥＮＳＥは、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。なお、出力電流検出信号ＳＥＮＳＥから出力電流Ｉｏの電流値を読み取る場合には、出力電流検出信号ＳＥＮＳＥをＥＣＵ２でＡ／Ｄ［analog-to-digital］変換してやればよい。

＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、アクティブクランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値Ｒ３６）と、キャパシタ３７（容量値Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

また、ゲートドライバ３１は、出力異常検出信号Ｓ７２（特にオン抵抗制御信号Ｓ７２ｂ）に応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を変化させるようにゲート駆動信号Ｇ１を制御する機能も備えている。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

アクティブクランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にアクティブクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜出力電流検出部＞
図３は、出力電流検出部８０の一構成例を示す図である。本構成例の出力電流検出部８０は、アンプ８１とＰＭＯＳＦＥＴ８２を含む。

アンプ８１の反転入力端（＋）は、ＮＭＯＳＦＥＴ１０のソース（＝外部端子Ｔ２）に接続されている。アンプ８１の非反転入力端（＋）とＰＭＯＳＦＥＴ８２のソースは、ＮＭＯＳＦＥＴ２２のソースに接続されている。アンプ８１の出力端は、ＰＭＯＳＦＥＴ８２のゲートに接続されている。ＰＭＯＳＦＥＴ８２のドレインは、外部端子Ｔ５を介して外部センス抵抗４に接続されている。

このように接続されたアンプ８１及びＰＭＯＳＦＥＴ８２は、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させるバイアス手段として機能する。従って、出力電流検出部８０では、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を精度良く生成することが可能となる。

＜出力異常状態に関する考察＞
図４～図６は、それぞれ、スイッチオン期間（＝ＮＭＯＳＦＥＴ１０のオン期間）における地絡、負荷オープン、及び、天絡の様子を示す図である。

ＮＭＯＳＦＥＴ１０のオン期間において、外部端子Ｔ２に地絡が生じると、図４で示したように、出力電圧Ｖｏがほぼ接地電位ＧＮＤとなり、かつ、ＮＭＯＳＦＥＴ１０に過大な出力電流Ｉｏが流れる。すなわち、出力電流Ｉｏが過電流状態となる。従って、Ｖｏ≒ＧＮＤ、かつ、Ｓ７１＝Ｈ（＝過電流検出時の論理レベル）であるときには、外部端子Ｔ２が地絡していると判別することが可能である。

一方、ＮＭＯＳＦＥＴ１０のオン期間において、外部端子Ｔ２に負荷オープンが生じると、図５で示したように、ＮＭＯＳＦＥＴ１０から負荷３への電流経路が遮断される。従って、ＮＭＯＳＦＥＴ１０には、そのソースに繋がる内部回路の抵抗成分Ｒｘ（＞＞Ｒｏｎ）で決まる微小な出力電流Ｉｏ（＝ＶＢＢ／（Ｒｏｎ＋Ｒｘ））しか流れなくなる。その結果、出力電圧Ｖｏ（＝ＶＢＢ－Ｒｏｎ×Ｉｏ）がほぼ電源電圧ＶＢＢとなる。

また、ＮＭＯＳＦＥＴ１０のオン期間において、外部端子Ｔ２に天絡が生じると、図６で示したように、電源電圧ＶＢＢの印加端と負荷３との間を直結する短絡経路が形成される。この短絡経路の抵抗成分Ｒｙは非常に小さい（Ｒｙ＝数ｍΩ～数十ｍΩ）。従って、電源電圧ＶＢＢの印加端から負荷３に流れる電流の大半は、天絡電流Ｉｖｂｂｓとして上記の短絡経路に流れるので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが殆ど流れなくなる。その結果、出力電圧Ｖｏ（＝ＶＢＢ－Ｒｙ×Ｉｖｂｂｓ）がほぼ電源電圧ＶＢＢとなる。

このように、ＮＭＯＳＦＥＴ１０のオン期間において、外部端子Ｔ２に負荷オープンまたは天絡が生じたときには、いずれもＶｏ≒ＶＢＢとなる。そのため、出力電圧Ｖｏを単純に監視しても、外部端子Ｔ２に生じた異常が負荷オープンであるのか天絡であるのかを判別することはできない。

上記の考察に鑑み、以下では、ＮＭＯＳＦＥＴ１０のオン期間に出力異常状態を検出するとともに、その出力異常状態が負荷オープンであるのか天絡であるのかを判別することのできる出力異常検出回路７２を提案する。

＜出力異常検出回路（第１実施形態）＞
図７は、出力異常検出回路７２の第１実施形態を示す図である。第１実施形態の出力異常検出回路７２は、コンパレータ７２ａ～７２ｃと、抵抗７２ｄ及び７２ｅと、電流源７２ｆ及び７２ｇと、を含む。なお、既出の構成要素については、これまでと同様の符号を付すことにより、重複した説明を割愛する。

コンパレータ７２ａ（＝第１コンパレータに相当）は、反転入力端（－）に入力される出力電流検出信号ＳＥＮＳＥと、非反転入力端（＋）に入力される閾値電圧ＶＴＨとを比較して、出力異常検出信号Ｓ７２ａを生成する。出力異常検出信号Ｓ７２ａは、ＳＥＮＳＥ＞ＶＴＨであるときにローレベル（＝異常未検出時の論理レベル）となり、ＳＥＮＳＥ＜ＶＴＨであるときにハイレベル（＝異常検出時の論理レベル）となる。

具体的に述べると、外部端子Ｔ２に負荷オープンまたは天絡が生じているときには、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れなくなる（先出の図５または図６を参照）。従って、ＳＥＮＳＥ＜ＶＴＨとなり、Ｓ７２ａ＝Ｈとなる。ただし、出力異常検出信号Ｓ７２ａを監視するだけで負荷オープンと天絡を切り分けることはできない。

なお、閾値電圧ＶＴＨは、固定値であってもよいし可変値であってもよい。閾値電圧ＶＴＨを可変値とする場合には、例えば、閾値電圧ＶＴＨとして任意のアナログ電圧が外部入力される外部端子を用意しておくとよい。

また、本図では、コンパレータ７２ａに出力電流検出信号ＳＥＮＳＥが入力される例を挙げたが、出力電流検出信号ＳＥＮＳＥに代えてセンス電圧Ｖｓを入力しても構わない。

コンパレータ７２ｂ（＝第２コンパレータに相当）は、電源電圧ＶＢＢと基準電圧ＶＢＢＭ５（＝ＶＢＢ－５Ｖ）の印加を受けて動作し、反転入力端（－）に入力される出力電圧Ｖｏと、非反転入力端（＋）に入力される第１電圧ＶＢＢ－Ｖ１とを比較して、オン抵抗制御信号Ｓ７２ｂを生成する。オン抵抗制御信号Ｓ７２ｂは、Ｖｏ＞ＶＢＢ－Ｖ１であるときにローレベル（＝オン抵抗Ｒｏｎを引き上げるときの論理レベル）となり、Ｖｏ＜ＶＢＢ－Ｖ１であるときにハイレベル（＝オン抵抗Ｒｏｎを引き上げないときの論理レベル）となる。

また、コンパレータ７２ｂは、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される。より具体的に述べると、コンパレータ７２ｂは、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となる。

なお、ゲートドライバ３１は、オン抵抗制御信号Ｓ７２ｂに応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を変化させるように、ゲート駆動信号Ｇ１を制御する。

図８は、ゲートドライバ３１の一構成例を示す図である。本構成例のゲートドライバ３１は、その出力段を形成するソース電流源３１１及びシンク電流源３１２と、これらを制御するコントローラ３１３と、を含む。

ソース電流源３１１は、昇圧電圧ＶＧの印加端とゲート駆動信号Ｇ１の印加端との間に接続されており、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端にソース電流ＩＨ（＝上側ゲート駆動電流）を流し込む。

シンク電流源３１２は、ゲート駆動信号Ｇ１の印加端と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端からシンク電流ＩＬ（＝下側ゲート駆動電流）を引き込む。

コントローラ３１３は、ゲート制御信号Ｓ１に応じてソース電流源３１１及びシンク電流源３１２を制御することにより、ソース電流ＩＨ及びシンク電流ＩＬそれぞれのオン／オフ制御を行う。例えば、コントローラ３１３は、ゲート制御信号Ｓ１がハイレベルであるときに、ソース電流ＩＨをオンしてシンク電流ＩＬをオフすることにより、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とする。一方、コントローラ３１３は、ゲート制御信号Ｓ１がローレベルであるときに、ソース電流ＩＨをオフしてシンク電流ＩＬをオンすることにより、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とする。

また、シンク電流ＩＬは、オン抵抗制御信号Ｓ７２ｂに応じてオン／オフされる。より具体的に述べると、Ｓ７２ｂ＝Ｈであるときには、ＮＭＯＳＦＥＴ１０のオン期間（＝本来であればシンク電流ＩＬをオフすべき期間）であってもシンク電流ＩＬがオンされる。その結果、ゲート駆動信号Ｇ１がハイレベル（＝ＶＧ）から低下するので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが通常値から引き上げられる。一方、Ｓ７２ｂ＝Ｌであるときには、シンク電流ＩＬがオフされるので、オン抵抗Ｒｏｎが通常値に戻される。

このように、コンパレータ７２ｂがイネーブル（Ｓ７２ａ＝Ｈ）であるときには、オン抵抗制御信号Ｓ７２ｂに応じたシンク電流ＩＬのオン／オフ制御が行われる。その結果、ＮＭＯＳＦＥＴ１０のオン期間において、出力電圧Ｖｏを第１電圧ＶＢＢ－Ｖ１と一致させるように、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが制御されることになる。

図７に戻り、第１実施形態における出力異常検出回路７２の構成及び動作について、詳細な説明を続ける。

コンパレータ７２ｃ（＝第３コンパレータに相当）は、電源電圧ＶＢＢと基準電圧ＶＢＢＭ５（＝ＶＢＢ－５Ｖ）の印加を受けて動作し、非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（－）に入力される第２電圧ＶＢＢ－Ｖ２（＞ＶＢＢ－Ｖ１）とを比較して、判別信号Ｓ７２ｃを生成する。判別信号Ｓ７２ｃは、Ｖｏ＜ＶＢＢ－Ｖ２であるときにローレベル（＝負荷オープン時の論理レベル）となり、Ｖｏ＞ＶＢＢ－Ｖ２であるときにハイレベル（＝天絡時の論理レベル）となる。

また、コンパレータ７２ｃは、先のコンパレータ７２ｂと同じく、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される。より具体的に述べると、コンパレータ７２ｃは、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となる。

抵抗７２ｄ（＝第１抵抗に相当）は、外部端子Ｔ１と第１電圧ＶＢＢ－Ｖ１の印加端との間に接続されている。電流源７２ｆ（＝第１電流源に相当）は、第１電圧ＶＢＢ－Ｖ１の印加端と定電位端（＝ＶＢＢＭ５）との間に接続されている。このように接続された抵抗７２ｄ（抵抗値：Ｒｄ）及び電流源７２ｆ（電流値：Ｉｆ）では、電源電圧ＶＢＢよりも所定値Ｖ１（＝Ｒｄ×Ｉｆ）だけ低い第１電圧ＶＢＢ－Ｖ１が生成される。

抵抗７２ｅ（＝第２抵抗に相当）は、外部端子Ｔ１と第２電圧ＶＢＢ－Ｖ２の印加端との間に接続されている。電流源７２ｇ（＝第２電流源に相当）は、第２電圧ＶＢＢ－Ｖ２の印加端と定電位端（＝ＶＢＢＭ５）との間に接続されている。このように接続された抵抗７２ｅ（抵抗値：Ｒｅ）及び電流源７２ｇ（電流値Ｉｇ）では、電源電圧ＶＢＢよりも所定値Ｖ２（＝Ｒｅ×Ｉｇ、Ｖ２＜Ｖ１）だけ低い第２電圧ＶＢＢ－Ｖ２が生成される。

なお、本図では、電流源７２ｆと電流源７２ｇが常に動作する例を挙げたが、コンパレータ７２ｂ及び７２ｃと同様、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される構成としても構わない。その場合、電流源７２ｆ及び電流源７２ｇは、それぞれ、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となるようにすればよい。

第１実施形態の出力異常検出回路７２によれば、ＮＭＯＳＦＥＴ１０のオン期間に流れる出力電流Ｉｏが閾値よりも小さいとき（ＳＥＮＳＥ＜ＶＴＨ）に出力異常状態であることを検出し、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを引き上げると共に、出力電圧Ｖｏに基づいて外部端子Ｔ２の負荷オープンと天絡を判別することが可能となる。

より具体的に述べると、出力異常検出回路７２は、出力電圧Ｖｏと第２電圧ＶＢＢ－Ｖ２を比較し、Ｖｏ＜ＶＢＢ－Ｖ２であるときには負荷オープンと判別し、Ｖｏ＞ＶＢＢ－Ｖ２であるときには天絡と判別することができる。

以下では、図面を参照しながら、第１実施形態における出力異常検出動作（負荷オープン／天絡判別動作）について詳述する。

＜出力異常検出動作（負荷オープン／天絡判別動作）＞
図９は、負荷オープン検出動作の一例を示す図であり、上から順に、出力電流検出信号ＳＥＮＳＥ、出力電圧Ｖｏ、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ、及び、判別信号Ｓ７２ｃが描写されている。

時刻ｔ１以前には、外部端子Ｔ２の負荷オープンが発生しておらず、フルオンされたＮＭＯＳＦＥＴ１０に出力電流Ｉｏが適切に流れている。従って、出力電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも高くなっている。また、出力電圧Ｖｏは、電源電圧ＶＢＢよりもＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖ０（＝Ｉｏ×Ｒｏｎ０、ただし、Ｒｏｎ０はフルオン時のオン抵抗）だけ低い電圧ＶＢＢ－Ｖ０となっている。なお、先述の第１電圧ＶＢＢ－Ｖ１及び第２電圧ＶＢＢ－Ｖ２は、それぞれ、ＶＢＢ－Ｖ０＞ＶＢＢ－Ｖ２＞ＶＢＢ－Ｖ１を満たすように設定されている。

また、時刻ｔ１以前には、ＳＥＮＳＥ＞ＶＴＨであることから、Ｓ７２ａ＝Ｌ（異常未検出時の論理レベル）となっている。従って、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃは、いずれもディセーブル（例えばハイインピーダンス）とされている。

時刻ｔ１において、外部端子Ｔ２の負荷オープンが発生すると、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れなくなる（先出の図５を参照）。従って、出力電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも低くなる。

このとき、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）となるので、コンパレータ７２ｂがイネーブルとなる。従って、時刻ｔ１以降、オン抵抗制御信号Ｓ７２ｂに応じて、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）が制御されるようになる。

なお、外部端子Ｔ２が負荷オープンしている場合には、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを制御することにより、出力電圧Ｖｏ（＝ＶＢＢ－Ｒｏｎ×Ｉｏ）を任意に変化させることが可能である。例えば、本図では、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎをフルオン時のオン抵抗Ｒｏｎ０から引き上げることにより、出力電圧Ｖｏが第１電圧ＶＢＢ－Ｖ１（＜ＶＢＢ－Ｖ０）に合わせ込まれている。

また、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）になると、コンパレータ７２ｃもイネーブルとなる。従って、時刻ｔ１以降、出力電圧Ｖｏと第２電圧ＶＢＢ－Ｖ２との比較結果に応じた判別信号Ｓ７２ｃが出力される。本図に即して述べると、Ｖｏ（＝ＶＢＢ－Ｖ１）＜ＶＢＢ－Ｖ２となるので、判別信号Ｓ７２ｃがローレベルとなる。

このように、Ｓ７２ａ＝Ｈ、かつ、Ｓ７２ｃ＝Ｌであるときには、外部端子Ｔ２が負荷オープンしていると判別することができる。

図１０は、天絡検出動作の一例を示す図であり、先の図９と同じく、上から順に、出力電流検出信号ＳＥＮＳＥ、出力電圧Ｖｏ、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ、及び、判別信号Ｓ７２ｃが描写されている。

時刻ｔ２以前には、外部端子Ｔ２の天絡が発生しておらず、フルオンされたＮＭＯＳＦＥＴ１０に出力電流Ｉｏが適切に流れている。従って、出力電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも高くなっている。また、出力電圧Ｖｏは、電源電圧ＶＢＢよりＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖ０だけ低い電圧ＶＢＢ－Ｖ０となっている。

また、時刻ｔ２以前には、ＳＥＮＳＥ＞ＶＴＨであることから、Ｓ７２ａ＝Ｌ（異常未検出時の論理レベル）となっている。従って、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃは、いずれもディセーブル（例えばハイインピーダンス）とされている。このように、時刻ｔ２以前の挙動は、当然のことながら、図９の時刻ｔ１以前と全く同様である。

時刻ｔ２において、外部端子Ｔ２の天絡が発生すると、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れなくなる（先の図６を参照）。従って、出力電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも低くなる。

このとき、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）となるので、コンパレータ７２ｂがイネーブルとなる。従って、時刻ｔ２以降、オン抵抗制御信号Ｓ７２ｂに応じて、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）が制御されるようになる。

ただし、外部端子Ｔ２が天絡している場合には、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎに依ることなく、出力電圧Ｖｏが外部要因（図６の短絡経路の抵抗成分Ｒｙ及び天絡電流Ｉｖｂｂｓを参照）で決まる。具体的には、出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。なお、オン抵抗制御信号Ｓ７２ｂは、ローレベル（＝オン抵抗Ｒｏｎを引き下げるときの論理レベル）に張り付いた状態となる。

また、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）になると、コンパレータ７２ｃもイネーブルとなる。従って、時刻ｔ２以降、出力電圧Ｖｏと第２電圧ＶＢＢ－Ｖ２との比較結果に応じた判別信号Ｓ７２ｃが出力される。本図に即して述べると、Ｖｏ（≒ＶＢＢ）＞ＶＢＢ－Ｖ２となるので、判別信号Ｓ７２ｃがハイレベルとなる。

このように、Ｓ７２ａ＝Ｈ、かつ、Ｓ７２ｃ＝Ｈであるときには、外部端子Ｔ２が天絡していると判別することができる。

なお、ＮＭＯＳＦＥＴ１０のオフ期間であれば、出力電圧Ｖｏに基づいて負荷オープンと天絡を容易に判別することが可能である。しかしながら、出力異常検出信号Ｓ７２ａがハイレベル（＝異常検出時の論理レベル）に立ち上がったことを受けて、ＮＭＯＳＦＥＴ１０をフルオフし、その後改めて負荷オープンと天絡を判別するようなシーケンスでは、判別結果が得られるまでに長時間（例えば数百μｓ）を要する。

一方、第１実施形態の出力異常検出回路７２であれば、出力異常状態（Ｓ７２ａ＝Ｈ）の検出後、ＮＭＯＳＦＥＴ１０のフルオフを待たずに、遅滞なく負荷オープンと天絡を判別することができる。従って、半導体集積回路装置１が実装される電子機器（車載機器）の安全性を高めることが可能となる。

なお、制御ロジック部４０では、例えば、２ビットの出力異常報知信号ＦＡＩＬを用意しておくことにより、正常（００）、地絡（０１）、負荷オープン（１０）、及び、天絡（１１）をそれぞれ判別して、ＥＣＵ２に報知することが可能となる。

＜出力異常検出回路（第２実施形態）＞
図１１は、出力異常検出回路７２の第２実施形態を示す図である。本実施形態の出力異常検出回路７２は、電流源７２Ａと、抵抗７２Ｂ及び７２Ｃと、コンパレータ７２Ｄと、イネーブル制御部７２Ｅと、外部端子Ｔ６及びＴ７と、を含む。

電流源７２Ａは、外部端子Ｔ１と外部端子Ｔ２との間に接続されており、外部端子Ｔ２（＝出力端子に相当）に供給される電流ＩＡを生成する。なお、電流源７２Ａの有効／無効は、内部イネーブル信号ＥＮ１に応じて切り替えられる。また、電流源７２Ａは、必ずしも本図のような定電流源である必要はなく、例えば、外部端子Ｔ１と外部端子Ｔ２との間に抵抗とスイッチを直列に接続し、同スイッチを内部イネーブル信号ＥＮ１に応じてオン／オフする構成としてもよい。

抵抗７２Ｂ及び７２Ｃは、外部端子Ｔ２と接地端との間に直列接続されており、相互間の接続ノードから出力電圧Ｖｏに応じた監視電圧Ｖｘ（＝出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがコンパレータ７２Ｄの入力ダイナミックレンジに収まっているのであれば、抵抗７２Ｂ及び７２Ｃを省略し、出力電圧Ｖｏを監視電圧Ｖｘとしてコンパレータ７２Ｄに直接入力しても構わない。

コンパレータ７２Ｄは、非反転入力端（＋）に入力される監視電圧Ｖｘと、反転入力端（－）に入力される所定の閾値電圧Ｖｙとを比較することにより、第１検出信号Ｓ７２Ｄを生成して外部端子Ｔ６に出力する。従って、第１検出信号Ｓ７２Ｄは、Ｖｘ＞Ｖｙであるときにハイレベルとなり、Ｖｘ＜Ｖｙであるときにローレベルとなる。なお、コンパレータ７２Ｄの有効／無効は、内部イネーブル信号ＥＮ２に応じて切り替えられる。

イネーブル制御部７２Ｅは、外部端子Ｔ３及びＴ７からそれぞれ入力される外部制御信号Ｓｉ（＝ＮＭＯＳＦＥＴ１０のオン／オフ制御信号に相当）及び外部イネーブル信号ＥＮ０に応じて内部イネーブル信号ＥＮ１及びＥＮ２を生成する。

例えば、イネーブル制御部７２Ｅは、Ｓｉ＝ＬかつＥＮ０＝Ｌであるときに電流源７２Ａを無効としてコンパレータ７２Ｄを有効とする。また、イネーブル制御部７２Ｅは、Ｓｉ＝ＬかつＥＮ０＝Ｈであるときに電流源７２Ａ及びコンパレータ７２Ｄをいずれも有効とする。また、イネーブル制御部７２Ｅは、Ｓｉ＝Ｈであるときに電流源７２Ａ及びコンパレータ７２Ｄをいずれも無効とする。

すなわち、イネーブル制御部７２Ｅは、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、コンパレータ７２Ｄを有効とした上で、外部イネーブル信号ＥＮ０に応じて電流源７２Ａの有効／無効を切り替えるように、内部イネーブル信号ＥＮ１及びＥＮ２をそれぞれ生成する。

外部端子Ｔ６は、半導体集積回路装置１の外部に設けられた制御装置（例えば先出のＥＣＵ２）に第１検出信号Ｓ７２Ｄを出力するための信号出力端子である。

外部端子Ｔ７は、半導体集積回路装置１の外部に設けられた制御装置（例えば先出のＥＣＵ２）から外部イネーブル信号ＥＮ０の入力を受け付けるための信号入力端子である。

このように構成された出力異常検出回路７２は、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、外部端子Ｔ２への電流供給を行わない第１状態（ＥＮ０＝Ｌ）と、外部端子Ｔ２への電流供給を行う第２状態（ＥＮ０＝Ｈ）とを切り替えつつ、各状態における出力電圧Ｖｏを監視して第１検出信号Ｓ７２Ｄを生成する。

図１２は、第２実施形態の出力異常検出回路７２における出力論理値を示す図である。特に、本図では、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）における外部端子Ｔ２の状態（ＳＴＡＴＵＳ）、外部イネーブル信号ＥＮ０、及び、第１検出信号Ｓ７２Ｄがそれぞれ示されている。

まず、外部端子Ｔ２が正常状態（＝外部端子Ｔ２が天絡も負荷オープンも生じていない状態）である場合について説明する。

Ｓｉ＝ＬかつＥＮ０＝Ｌであるときには、電流源７２Ａが無効とされるので、外部端子Ｔ２に電流ＩＡが供給されない第１状態となる。このとき、外部端子Ｔ２が正常状態であれば、外部端子Ｔ２が負荷３を介してプルダウンされる形となるので、出力電圧Ｖｏがほぼ接地電位ＧＮＤとなる。従って、Ｖｘ＜Ｖｙとなるので、Ｓ７２Ｄ＝Ｌとなる。

一方、Ｓｉ＝ＬかつＥＮ０＝Ｈであるときには、電流源７２Ａが有効とされるので、外部端子Ｔ２に電流ＩＡが供給される第２状態となる。このとき、外部端子Ｔ２が正常状態であれば、出力電圧Ｖｏが負荷３（例えば抵抗値ＲＡ）と電流ＩＡに応じた電位（Ｖｏ＝ＩＡ×ＲＡ）となる。従って、電流ＩＡを適切に設定しておくことにより、Ｖｘ＜Ｖｙとなるので、Ｓ７２Ｄ＝Ｌとなる。

上記のように、外部端子Ｔ２が正常状態であるときには、第１状態（ＥＮ０＝Ｌ）でも第２状態（ＥＮ０＝Ｈ）でも、第１検出信号Ｓ７２Ｄがローレベルとなる。

次に、外部端子Ｔ２が天絡状態である場合について説明する。

Ｓｉ＝ＬかつＥＮ０＝Ｌであるときには、電流源７２Ａが無効とされるので、外部端子Ｔ２に電流ＩＡが供給されない第１状態となる。このとき、外部端子Ｔ２が天絡状態であれば、出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。従って、Ｖｘ＞Ｖｙとなるので、Ｓ７２Ｄ＝Ｈとなる。

一方、Ｓｉ＝ＬかつＥＮ０＝Ｈであるときには、電流源７２Ａが有効とされるので、外部端子Ｔ２に電流ＩＡが供給される第２状態となる。このとき、外部端子Ｔ２が天絡状態であれば、やはり出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。従って、Ｖｘ＞Ｖｙとなるので、Ｓ７２Ｄ＝Ｈとなる。

上記のように、外部端子Ｔ２が天絡状態であるときには、第１状態（ＥＮ０＝Ｌ）でも第２状態（ＥＮ０＝Ｈ）でも、第１検出信号Ｓ７２Ｄがハイレベルとなる。

次に、外部端子Ｔ２が負荷オープン状態である場合について説明する。

Ｓｉ＝ＬかつＥＮ０＝Ｌであるときには、電流源７２Ａが無効とされるので、外部端子Ｔ２に電流ＩＡが供給されない第１状態となる。このとき、外部端子Ｔ２が負荷オープン状態であれば、外部端子Ｔ２が抵抗７２Ｂ及び７２Ｃ（又は図５の抵抗成分Ｒｘ）を介してプルダウンされる形となるので、出力電圧Ｖｏがほぼ接地電位ＧＮＤとなる。従って、Ｖｘ＜Ｖｙとなるので、Ｓ７２Ｄ＝Ｌとなる。

一方、Ｓｉ＝ＬかつＥＮ０＝Ｈであるときには、電流源７２Ａが有効とされるので、外部端子Ｔ２に電流ＩＡが供給される第２状態となる。このとき、外部端子Ｔ２が負荷オープン状態であれば、出力電圧Ｖｏが抵抗７２Ｂ及び７２Ｃ（または抵抗成分Ｒｘ）と電流ＩＡに応じた電位（Ｖｏ＝ＩＡ×ＲＢ、ただし、ＲＢは抵抗７２Ｂ及び７２Ｃの合成抵抗値）となる。従って、電流ＩＡ及び合成抵抗値ＲＢをそれぞれ適切に設定しておくことにより、Ｖｘ＞Ｖｙとなるので、Ｓ７２Ｄ＝Ｈとなる。

上記のように、外部端子Ｔ２が負荷オープン状態であるときには、第１状態（ＥＮ０＝Ｌ）ならば第１検出信号Ｓ７２Ｄがローレベルとなり、第２状態（ＥＮ０＝Ｈ）ならば第１検出信号Ｓ７２Ｄがハイレベルとなる。

従って、第１検出信号Ｓ７２Ｄの入力を受け付けるＥＣＵ２は、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）及び第２状態（ＥＮ０＝Ｈ）の双方で第１検出信号Ｓ７２Ｄがローレベルであるときに、外部端子Ｔ２が正常状態であると判定することができる。

また、ＥＣＵ２では、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）及び第２状態（ＥＮ０＝Ｈ）の双方で第１検出信号Ｓ７２Ｄがハイレベルであるときに、外部端子Ｔ２が天絡状態であると判定することができる。

さらに、ＥＣＵ２は、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）では第１検出信号Ｓ７２Ｄがローレベルであって第２状態（ＥＮ０＝Ｈ）では第１検出信号Ｓ７２Ｄがハイレベルであるときに、外部端子Ｔ２が負荷オープン状態であると判定することができる。

なお、第２実施形態の出力異常検出回路７２では、電流源７２Ａが半導体集積回路装置１に内蔵されているので、外付け部品の増大を招くことがない。また、電流源７２Ａは、外部端子Ｔ２の異常検出動作を行うときにのみ有効とされるので、出力異常検出回路７２のスタンバイ電流を不必要に増大せずに済む。

＜出力異常検出回路（第３実施形態）＞
図１３は、出力異常検出回路７２の第３実施形態を示す図である。第３実施形態の出力異常検出回路７２は、先出の第２実施形態（図１１）を基本としつつ、信号出力部７２Ｆをさらに含む。

信号出力部７２Ｆは、外部端子Ｔ５（＝出力電流Ｉｏに応じた出力電流検出信号ＳＥＮＳＥを出力する信号出力端子）を利用して、外部端子Ｔ２の出力異常検出結果を出力するように構成された回路ブロックである。

本図に即して述べると、信号出力部７２Ｆは、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）に生成される第１検出信号Ｓ７２Ｄに応じて出力電流検出信号ＳＥＮＳＥの論理レベルを切り替えるように構成されている。

例えば、信号出力部７２Ｆは、第１検出信号Ｓ７２Ｄがローレベルであるときに出力電流検出信号ＳＥＮＳＥをローレベルとし、第１検出信号Ｓ７２Ｄがハイレベルであるときに出力電流検出信号ＳＥＮＳＥをハイレベルとするように動作する。つまり、出力電流検出信号ＳＥＮＳＥは、出力電流Ｉｏに応じたアナログ信号ではなく、第１検出信号Ｓ７２Ｄと等価のデジタル信号となる。従って、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）における出力異常検出回路７２の出力論理値については、先出の図１２における「第１検出信号Ｓ７２Ｄ」を「出力電流検出信号ＳＥＮＳＥ」と読み替えて理解すれば足りる。

この場合、出力電流検出信号ＳＥＮＳＥの入力を受け付けるＥＣＵ２は、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）及び第２状態（ＥＮ０＝Ｈ）の双方で出力電流検出信号ＳＥＮＳＥがローレベルであるときに、外部端子Ｔ２が正常状態であると判定することができる。

また、ＥＣＵ２では、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）及び第２状態（ＥＮ０＝Ｈ）の双方で出力電流検出信号ＳＥＮＳＥがハイレベルであるときに、外部端子Ｔ２が天絡状態であると判定することができる。

さらに、ＥＣＵ２は、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１状態（ＥＮ０＝Ｌ）では出力電流検出信号ＳＥＮＳＥがローレベルであって第２状態（ＥＮ０＝Ｈ）では出力電流検出信号ＳＥＮＳＥがハイレベルであるときに、外部端子Ｔ２が負荷オープン状態であると判定することができる。

このように、出力電流検出信号ＳＥＮＳＥの出力端子として設けられた既存の外部端子Ｔ５を出力異常検出結果の出力端子として流用することにより、先出の外部端子Ｔ６を削減することが可能となる。

＜出力異常検出回路（第４実施形態）＞
図１４は、出力異常検出回路７２の第４実施形態を示す図である。第４実施形態の出力異常検出回路７２は、先出の第３実施形態（図１３）を基本としつつ、先出の第１実施形態（図７）で説明したコンパレータ７２ｂ及び７２ｃが追加されている。

コンパレータ７２ｂは、反転入力端（－）に入力される出力電圧Ｖｏと、非反転入力端（＋）に入力される第１電圧ＶＢＢ－Ｖ１とを比較して、オン抵抗制御信号Ｓ７２ｂを生成する。オン抵抗制御信号Ｓ７２ｂは、Ｖｏ＞ＶＢＢ－Ｖ１であるときにローレベル（＝オン抵抗Ｒｏｎを引き上げるときの論理レベル）となり、Ｖｏ＜ＶＢＢ－Ｖ１であるときにハイレベル（＝オン抵抗Ｒｏｎを引き上げないときの論理レベル）となる。なお、コンパレータ７２ｂの有効／無効は、内部イネーブル信号ＥＮ３に応じて切り替えられる。

ゲートドライバ３１は、オン抵抗制御信号Ｓ７２ｂに応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を変化させるように、ゲート駆動信号Ｇ１を制御する。

コンパレータ７２ｃは、非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（－）に入力される第２電圧ＶＢＢ－Ｖ２（＞ＶＢＢ－Ｖ１）を比較して、第２検出信号Ｓ７２ｃ（先出の判別信号Ｓ７２ｃを読み替え）を生成する。第２検出信号Ｓ７２ｃは、Ｖｏ＜ＶＢＢ－Ｖ２であるときにローレベルとなり、Ｖｏ＞ＶＢＢ－Ｖ２であるときにハイレベルとなる。なお、コンパレータ７２ｃの有効／無効は、内部イネーブル信号ＥＮ４に応じて切り替えられる。

イネーブル制御部７２Ｅは、外部端子Ｔ３及びＴ７からそれぞれ入力される外部制御信号Ｓｉ（＝ＮＭＯＳＦＥＴ１０のオン／オフ制御信号に相当）及び外部イネーブル信号ＥＮ０に応じて内部イネーブル信号ＥＮ１～ＥＮ４を生成する。なお、内部イネーブル信号ＥＮ１及びＥＮ２の生成動作については、先述の通りなので重複した説明を省略し、ここでは内部イネーブル信号ＥＮ３及びＥＮ４の生成動作について説明する。

例えば、イネーブル制御部７２Ｅは、Ｓｉ＝ＨかつＥＮ０＝Ｌであるときにコンパレータ７２ｂを無効としてコンパレータ７２ｃを有効とする。また、イネーブル制御部７２Ｅは、Ｓｉ＝ＨかつＥＮ０＝Ｈであるときにコンパレータ７２ｂ及び７２ｃをいずれも有効とする。また、イネーブル制御部７２Ｅは、Ｓｉ＝Ｌであるときにコンパレータ７２ｂ及び７２ｃをいずれも無効とする。

すなわち、イネーブル制御部７２Ｅは、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、コンパレータ７２ｃを有効とした上で、外部イネーブル信号ＥＮ０に応じてコンパレータ７２ｂの有効／無効を切り替えるように、内部イネーブル信号ＥＮ３及びＥＮ４をそれぞれ生成する。

このように構成された出力異常検出回路７２は、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値とする第３状態（ＥＮ０＝Ｌ）と、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓを意図的に広げるようにオン抵抗Ｒｏｎを通常値から引き上げる第４状態（ＥＮ０＝Ｈ）とを切り替えつつ、各状態における出力電圧Ｖｏを監視して第２検出信号Ｓ７２ｃを生成する。

なお、信号出力部７２Ｆは、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）に生成される第１検出信号Ｓ７２Ｄと、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）に生成される第２検出信号Ｓ７２ｃのそれぞれに応じて、出力電流検出信号ＳＥＮＳＥの論理レベルを切り替えるように構成されている。

例えば、信号出力部７２Ｆは、先にも述べた通り、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、第１検出信号Ｓ７２Ｄがローレベルであるときに出力電流検出信号ＳＥＮＳＥをローレベルとし、第１検出信号Ｓ７２Ｄがハイレベルであるときに出力電流検出信号ＳＥＮＳＥをハイレベルとするように動作する。

また、信号出力部７２Ｆは、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、第２検出信号Ｓ７２ｃがハイレベルであるときに出力電流検出信号ＳＥＮＳＥの論理レベルを固定せずセンス電流Ｉｓ２（延いては出力電流Ｉｏ）に応じたアナログ出力とし、第２検出信号Ｓ７２ｃがローレベルであるときに出力電流検出信号ＳＥＮＳＥをハイレベルに固定するように動作する。

図１５は、第４実施形態の出力異常検出回路７２における出力論理値を示す図である。特に、本図では、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）における外部端子Ｔ２の状態（ＳＴＡＴＵＳ）、外部イネーブル信号ＥＮ０、第２検出信号Ｓ７２ｃ、及び、出力電流検出信号ＳＥＮＳＥがそれぞれ示されている。

まず、外部端子Ｔ２が正常状態（＝外部端子Ｔ２が天絡も負荷オープンも生じていない状態）である場合について説明する。

Ｓｉ＝ＨかつＥＮ０＝Ｌであるときには、コンパレータ７２ｂが無効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値（＝フルオン時のオン抵抗Ｒｏｎ０）とする第３状態となる。このとき、外部端子Ｔ２が正常状態であれば、出力電圧Ｖｏが電源電圧ＶＢＢよりもＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖ０（＝Ｉｏ×Ｒｏｎ０）だけ低い電圧ＶＢＢ－Ｖ０となる。従って、Ｖｏ（＝ＶＢＢ－Ｖ０）＞ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｈとなる。その結果、出力電流検出信号ＳＥＮＳＥがアナログ出力される状態（ＳＥＮＳＥ∝Ｉｏ）となる。特に、出力電流Ｉｏが正常に流れている場合には、出力電流検出信号ＳＥＮＳＥのアナログ値が高くなる。従って、ＥＣＵ２で出力電流検出信号ＳＥＮＳＥをデジタル信号として取り扱う場合には、出力電流検出信号ＳＥＮＳＥがハイレベルとして認識されることになる。

一方、Ｓｉ＝ＨかつＥＮ０＝Ｈであるときには、コンパレータ７２ｂが有効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値から引き上げる第４状態となる。このとき、外部端子Ｔ２が正常状態であれば、出力電圧Ｖｏが第１電圧ＶＢＢ－Ｖ１に合わせ込まれる。従って、Ｖｏ（＝ＶＢＢ－Ｖ１）＜ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｌとなる。その結果、出力電流検出信号ＳＥＮＳＥがハイレベルに固定される。

上記のように、外部端子Ｔ２が正常状態であるときには、第３状態（ＥＮ０＝Ｌ）でも第４状態（ＥＮ０＝Ｈ）でも、出力電流検出信号ＳＥＮＳＥがハイレベルとなる。

次に、外部端子Ｔ２が天絡状態である場合について説明する。

Ｓｉ＝ＨかつＥＮ０＝Ｌであるときには、コンパレータ７２ｂが無効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値とする第３状態となる。このとき、外部端子Ｔ２が天絡状態であれば、出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。従って、Ｖｏ（≒ＶＢＢ）＞ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｈとなる。その結果、出力電流検出信号ＳＥＮＳＥがアナログ出力される状態となる。ただし、外部端子Ｔ２が天絡状態であるときには、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れないので、出力電流検出信号ＳＥＮＳＥのアナログ値がほぼゼロとなる。従って、ＥＣＵ２で出力電流検出信号ＳＥＮＳＥをデジタル信号として取り扱う場合には、出力電流検出信号ＳＥＮＳＥがローレベルとして認識されることになる。

一方、Ｓｉ＝ＨかつＥＮ０＝Ｈであるときには、コンパレータ７２ｂが有効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値から引き上げる第４状態となる。このとき、外部端子Ｔ２が天絡状態であれば、やはり出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。従って、Ｖｏ（≒ＶＢＢ）＞ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｈとなる。その結果、出力電流検出信号ＳＥＮＳＥがアナログ出力される状態となる。ただし、先にも述べたように、外部端子Ｔ２が天絡状態であるときには、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れないので、出力電流検出信号ＳＥＮＳＥのアナログ値がほぼゼロとなる。従って、ＥＣＵ２で出力電流検出信号ＳＥＮＳＥをデジタル信号として取り扱う場合には、出力電流検出信号ＳＥＮＳＥがローレベルとして認識されることになる。

上記のように、外部端子Ｔ２が天絡状態であるときには、第３状態（ＥＮ０＝Ｌ）でも第４状態（ＥＮ０＝Ｈ）でも、出力電流検出信号ＳＥＮＳＥがローレベルとなる。

次に、外部端子Ｔ２が負荷オープン状態である場合について説明する。

Ｓｉ＝ＨかつＥＮ０＝Ｌであるときには、コンパレータ７２ｂが無効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値とする第３状態となる。このとき、外部端子Ｔ２が負荷オープン状態であれば、出力電流Ｉｏの流れる電流経路が遮断されるので、出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。従って、Ｖｏ（≒ＶＢＢ）＞ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｈとなる。その結果、出力電流検出信号ＳＥＮＳＥがアナログ出力される状態となる。ただし、外部端子Ｔ２が負荷オープン状態であるときには、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れないので、出力電流検出信号ＳＥＮＳＥのアナログ値がほぼゼロとなる。従って、ＥＣＵ２で出力電流検出信号ＳＥＮＳＥをデジタル信号として取り扱う場合には、出力電流検出信号ＳＥＮＳＥがローレベルとして認識されることになる。この点については、外部端子Ｔ２が天絡状態である場合と同様である。

一方、Ｓｉ＝ＨかつＥＮ０＝Ｈであるときには、コンパレータ７２ｂが有効とされるので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを通常値から引き上げる第４状態となる。このとき、外部端子Ｔ２が負荷オープン状態であれば、出力電圧Ｖｏが第１電圧ＶＢＢ－Ｖ１に合わせ込まれる。従って、Ｖｏ（＝ＶＢＢ－Ｖ１）＜ＶＢＢ－Ｖ２となるので、Ｓ７２ｃ＝Ｌとなる。その結果、出力電流検出信号ＳＥＮＳＥがハイレベルに固定される。

上記のように、外部端子Ｔ２が負荷オープン状態であるときには、第３状態（ＥＮ０＝Ｌ）ならば出力電流検出信号ＳＥＮＳＥがローレベルとなり、第４状態（ＥＮ０＝Ｈ）ならば出力電流検出信号ＳＥＮＳＥがハイレベルとなる。

従って、出力電流検出信号ＳＥＮＳＥの入力を受け付けるＥＣＵ２は、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、第３状態（ＥＮ０＝Ｌ）及び第４状態（ＥＮ０＝Ｈ）の双方で出力電流検出信号ＳＥＮＳＥがハイレベルであるときに、外部端子Ｔ２が正常状態であると判定することができる。

また、ＥＣＵ２では、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、第３状態（ＥＮ０＝Ｌ）及び第４状態（ＥＮ０＝Ｈ）の双方で出力電流検出信号ＳＥＮＳＥがローレベルであるときに、外部端子Ｔ２が天絡状態であると判定することができる。

また、ＥＣＵ２は、第３状態（ＥＮ０＝Ｌ）では出力電流検出信号ＳＥＮＳＥがローレベルであって第４状態（ＥＮ０＝Ｈ）では出力電流検出信号ＳＥＮＳＥがハイレベルであるときに、外部端子Ｔ２が負荷オープン状態であると判定することができる。

なお、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）における出力論理値については、先出の図１２における「第１検出信号Ｓ７２Ｄ」を「出力電流検出信号ＳＥＮＳＥ」と読み替えて理解すれば足りるので、重複した説明を省略する。

＜車両への適用＞
図１６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているスイッチ装置は、電源電圧の供給を受け付けるように構成された電源端子と、負荷を外部接続するように構成された出力端子と、前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、前記スイッチ素子のオフ期間に前記出力端子への電流供給を行わない第１状態と前記出力端子への電流供給を行う第２状態とを切り替えつつ各状態における前記出力端子の出力電圧を監視して第１検出信号を生成するように構成された出力異常検出回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成によるスイッチ装置において、前記出力異常検出回路は、前記出力端子に供給される電流を生成するように構成された電流源と、前記出力電圧に応じた監視電圧と所定の閾値電圧とを比較して前記第１検出信号を生成するように構成された第１コンパレータと、前記スイッチ素子のオフ期間に前記第１コンパレータを有効とした上でイネーブル信号に応じて前記電流源の有効／無効を切り替えるように構成されたイネーブル制御部と、を含む構成（第２の構成）にしてもよい。

上記第２の構成によるスイッチ装置は、前記スイッチ素子のオン期間に流れる出力電流に応じた出力電流検出信号を出力するように構成された信号出力端子を更に有し、前記出力異常検出回路は、少なくとも前記第１検出信号に応じて前記出力電流検出信号の論理レベルを切り替えるように構成された信号出力部を含む構成（第３の構成）にしてもよい。

上記第３の構成によるスイッチ装置において、前記出力異常検出回路は、前記スイッチ素子のオン期間に前記スイッチ素子のオン抵抗を通常値とする第３状態と前記オン抵抗を前記通常値から引き上げる第４状態とを切り替えつつ各状態における前記出力電圧を監視して第２検出信号を生成するように構成されている構成（第４の構成）にしてもよい。

また、上記第４の構成によるスイッチ装置において、前記出力異常検出回路は、前記出力電圧と第１電圧とを比較して前記スイッチ素子のオン抵抗制御信号を生成するように構成された第２コンパレータと、前記出力電圧と前記第１電圧よりも高い第２電圧とを比較して第２検出信号を生成するように構成された第３コンパレータと、をさらに有し、前記イネーブル制御部は、前記スイッチ素子のオン期間に前記第３コンパレータを有効とした上で前記イネーブル信号に応じて前記第２コンパレータの有効／無効を切り替えるように構成されている構成（第５の構成）にしてもよい。

また、上記第４または第５の構成によるスイッチ装置において、前記信号出力部は、前記第１検出信号及び前記第２検出信号それぞれに応じて前記出力電流検出信号の論理レベルを切り替えるように構成されている構成（第６の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第６の構成によるスイッチ装置と、前記出力電流検出信号の入力を受け付けるように構成された制御装置と、を有する構成（第７の構成）とされている。

なお、上記第７の構成による電子機器において、前記制御装置は、前記スイッチ素子のオフ期間において、前記第１状態及び前記第２状態の双方で前記出力電流検出信号が第１論理レベルであるときに前記出力端子が正常状態であると判定し、前記第１状態及び前記第２状態の双方で前記出力電流検出信号が第２論理レベルであるときに前記出力端子が天絡状態であると判定し、前記第１状態では前記出力電流検出信号が前記第１論理レベルであって前記第２状態では前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が負荷オープン状態であると判定する構成（第８の構成）にしてもよい。

また、上記第８の構成による電子機器において、前記制御装置は、前記スイッチ素子のオン期間において、前記第３状態及び前記第４状態の双方で前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が正常状態であると判定し、前記第３状態及び前記第４状態の双方で前記出力電流検出信号が前記第１論理レベルであるときに前記出力端子が天絡状態であると判定し、前記第３状態では前記第１論理レベルであって前記第４状態では前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が負荷オープン状態であると判定する構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されている車両は、上記第８または第９の構成による電子機器を有する構成（第１０の構成）とされている。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＬＳＩを例に挙げたが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、車載用途以外のハイサイドスイッチＬＳＩにも広く適用することができる。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ（制御装置）
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２２ ＮＭＯＳＦＥＴ
２３ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１ ソース電流源
３１２ シンク電流源
３１３ コントローラ
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ アクティブクランパ
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ 出力異常検出回路
７２ａ、７２ｂ、７２ｃ コンパレータ
７２ｄ、７２ｅ 抵抗
７２ｆ、７２ｇ 電流源
７２Ａ 電流源
７２Ｂ、７２Ｃ 抵抗
７２Ｄ コンパレータ
７２Ｅ イネーブル制御部
７２Ｆ 信号出力部
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
８１ アンプ
８２ ＰＭＯＳＦＥＴ
Ｒｘ、Ｒｙ 抵抗成分
Ｔ１～Ｔ５、Ｔ６、Ｔ７ 外部端子
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (10)

1. 電源電圧の供給を受け付けるように構成された電源端子と、
   負荷を外部接続するように構成された出力端子と、
   前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、
   前記スイッチ素子のオフ期間に前記出力端子への電流供給を行わない第１状態と前記出力端子への電流供給を行う第２状態とを切り替えつつ各状態における前記出力端子の出力電圧を監視して第１検出信号を生成するように構成された出力異常検出回路と、
   を有する、スイッチ装置。
2. 前記出力異常検出回路は、
   前記出力端子に供給される電流を生成するように構成された電流源と、
   前記出力電圧に応じた監視電圧と所定の閾値電圧とを比較して前記第１検出信号を生成するように構成された第１コンパレータと、
   前記スイッチ素子のオフ期間に前記第１コンパレータを有効とした上でイネーブル信号に応じて前記電流源の有効／無効を切り替えるように構成されたイネーブル制御部と、
   を含む、請求項１に記載のスイッチ装置。
3. 前記スイッチ素子のオン期間に流れる出力電流に応じた出力電流検出信号を出力するように構成された信号出力端子をさらに有し、
   前記出力異常検出回路は、少なくとも前記第１検出信号に応じて前記出力電流検出信号の論理レベルを切り替えるように構成された信号出力部を含む、請求項２に記載のスイッチ装置。
4. 前記出力異常検出回路は、前記スイッチ素子のオン期間に前記スイッチ素子のオン抵抗を通常値とする第３状態と前記オン抵抗を前記通常値から引き上げる第４状態とを切り替えつつ各状態における前記出力電圧を監視して第２検出信号を生成するように構成されている、請求項３に記載のスイッチ装置。
5. 前記出力異常検出回路は、
   前記出力電圧と第１電圧とを比較して前記スイッチ素子のオン抵抗制御信号を生成するように構成された第２コンパレータと、
   前記出力電圧と前記第１電圧よりも高い第２電圧とを比較して第２検出信号を生成するように構成された第３コンパレータと、
   をさらに有し、
   前記イネーブル制御部は、前記スイッチ素子のオン期間に前記第３コンパレータを有効とした上で前記イネーブル信号に応じて前記第２コンパレータの有効／無効を切り替えるように構成されている、請求項４に記載のスイッチ装置。
6. 前記信号出力部は、前記第１検出信号及び前記第２検出信号それぞれに応じて前記出力電流検出信号の論理レベルを切り替えるように構成されている、請求項４または５に記載のスイッチ装置。
7. 請求項６に記載のスイッチ装置と、
   前記出力電流検出信号の入力を受け付けるように構成された制御装置と、
   を有する、電子機器。
8. 前記制御装置は、前記スイッチ素子のオフ期間において、前記第１状態及び前記第２状態の双方で前記出力電流検出信号が第１論理レベルであるときに前記出力端子が正常状態であると判定し、前記第１状態及び前記第２状態の双方で前記出力電流検出信号が第２論理レベルであるときに前記出力端子が天絡状態であると判定し、前記第１状態では前記出力電流検出信号が前記第１論理レベルであって前記第２状態では前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が負荷オープン状態であると判定する、請求項７に記載の電子機器。
9. 前記制御装置は、前記スイッチ素子のオン期間において、前記第３状態及び前記第４状態の双方で前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が正常状態であると判定し、前記第３状態及び前記第４状態の双方で前記出力電流検出信号が前記第１論理レベルであるときに前記出力端子が天絡状態であると判定し、前記第３状態では前記第１論理レベルであって前記第４状態では前記出力電流検出信号が前記第２論理レベルであるときに前記出力端子が負荷オープン状態であると判定する、請求項８に記載の電子機器。
10. 請求項８または９に記載の電子機器を有する、車両。

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