<半導体集積回路装置>
図1は、半導体集積回路装置の全体構成を示すブロック図である。本構成例の半導体集積回路装置1は、ECU[electronic control unit]2からの指示に応じて電源電圧VBBの印加端と負荷3との間を導通/遮断する車載用ハイサイドスイッチIC(=車載IPD[intelligent power device]の一種)である。
なお、半導体集積回路装置1は、装置外部との電気的な接続を確立するための手段として、外部端子T1~T4を備えている。外部端子T1は、不図示のバッテリから電源電圧VBB(例えば12V)の供給を受け付けるための電源端子(VBBピン)である。外部端子T2は、負荷3(バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど)を外部接続するための負荷接続端子(OUTピン)である。外部端子T3は、ECU2から外部制御信号Siの外部入力を受け付けるための信号入力端子(INピン)である。外部端子T4は、ECU2にステータス信号Soを外部出力するための信号出力端子(SENSEピン)である。なお、外部端子T4と接地端との間には、外部センス抵抗4が外付けされている。
また、半導体集積回路装置1は、NMOSFET10と、出力電流監視部20と、ゲート制御部30と、制御ロジック部40と、信号入力部50と、内部電源部60と、異常保護部70と、出力電流検出部80と、信号出力部90と、を集積化して成る。
NMOSFET10は、ドレインが外部端子T1に接続されてソースが外部端子T2に接続された高耐圧(例えば42V耐圧)のパワートランジスタである。このように接続されたNMOSFET10は、電源電圧VBBの印加端から負荷3を介して接地端に至る電流経路を導通/遮断するためのスイッチ素子(ハイサイドスイッチ)として機能する。NMOSFET10は、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート駆動信号G1がローレベルであるときにオフする。
なお、NMOSFET10は、オン抵抗値が数mΩ~数十mΩとなるように設計すればよい。ただし、NMOSFET10のオン抵抗値が低いほど、外部端子T2の地絡時(=接地端ないしはこれに準ずる低電位端への短絡時)に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、NMOSFET10のオン抵抗値を下げるほど、後述する過電流保護回路71や温度保護回路73の重要性が高くなる。
出力電流監視部20は、NMOSFET21及び21’とセンス抵抗22を含み、NMOSFET10に流れる出力電流Ioに応じたセンス電圧Vsを生成する。
NMOSFET21及び21’は、いずれもNMOSFET10に対して並列接続されたミラートランジスタであり、出力電流Ioに応じたセンス電流Is及びIs’を生成する。NMOSFET10とNMOSFET21及び21’とのサイズ比は、m:1(ただしm>1)である。従って、センス電流Is及びIs’は、出力電流Ioを1/mに減じた大きさとなる。なお、NMOSFET21及び21’は、NMOSFET10と同様、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート電圧G2がローレベルであるときにオフする。
センス抵抗22(抵抗値:Rs)は、NMOSFET21のソースと外部端子T2との間に接続されており、センス電流Isに応じたセンス電圧Vs(=Is×Rs+Vo、ただし、Voは外部端子T2に現れる出力電圧)を生成する電流/電圧変換素子である。
ゲート制御部30は、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成してNMOSFET10及び21それぞれのゲートに出力することにより、NMOSFET10及び21のオン/オフ制御を行う。なお、ゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにNMOSFET10及び21を制御する機能を備えている。
制御ロジック部40は、内部電源電圧Vregの供給を受けてゲート制御信号S1を生成する。例えば、外部制御信号Siがハイレベル(=NMOSFET10をオンさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されるので、制御ロジック部40が動作状態となり、ゲート制御信号S1がハイレベル(=Vreg)となる。一方、外部制御信号Siがローレベル(=NMOSFET10をオフさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されないので、制御ロジック部40が非動作状態となり、ゲート制御信号S1がローレベル(=GND)となる。また、制御ロジック部40は、各種の異常保護信号(過電流保護信号S71、オープン保護信号S72、温度保護信号S73、及び、減電圧保護信号S74)を監視している。なお、制御ロジック部40は、上記した異常保護信号のうち、過電流保護信号S71、オープン保護信号S72、及び、温度保護信号S73の監視結果に応じて出力切替信号S2を生成する機能も備えている。
信号入力部50は、外部端子T3から外部制御信号Siの入力を受け付けて制御ロジック部40や内部電源部60に伝達するシュミットトリガである。なお、外部制御信号Siは、例えば、NMOSFET10をオンさせるときにハイレベルとなり、NMOSFET10をオフさせるときにローレベルとなる。
内部電源部60は、電源電圧VBBから所定の内部電源電圧Vregを生成して半導体集積回路装置1の各部に供給する。なお、内部電源部60の動作可否は、外部制御信号Siに応じて制御される。より具体的に述べると、内部電源部60は、外部制御信号Siがハイレベルであるときに動作状態となり、外部制御信号Siがローレベルであるときに非動作状態となる。
異常保護部70は、半導体集積回路装置1の各種異常を検出する回路ブロックであり、過電流保護回路71と、オープン保護回路72と、温度保護回路73と、減電圧保護回路74と、を含む。
過電流保護回路71は、センス電圧Vsの監視結果(=出力電流Ioの過電流異常が生じているか否か)に応じた過電流保護信号S71を生成する。なお、過電流保護信号S71は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
オープン保護回路72は、出力電圧Voの監視結果(=負荷3のオープン異常が生じているか否か)に応じたオープン保護信号S72を生成する。なお、オープン保護信号S72は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
温度保護回路73は、半導体集積回路装置1(特に、NMOSFET10の内部または近傍)の温度異常を検出する温度検出素子(不図示)を含み、その検出結果(=温度異常が生じているか否か)に応じた温度保護信号S73を生成する。なお、温度保護信号S73は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
減電圧保護回路(いわゆるUVLO[under voltage locked-out]回路)74は、電源電圧VBBまたは内部電源電圧Vregの監視結果(=減電圧異常が生じているか否か)に応じた減電圧保護信号S74を生成する。なお、減電圧保護信号S74は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
出力電流検出部80は、不図示のバイアス手段を用いてNMOSFET21’のソース電圧と出力電圧Voとを一致させることにより、出力電流Ioに応じたセンス電流Is’(=Io/m)を生成して信号出力部90に出力する。
信号出力部90は、出力選択信号S2に基づいて、センス電流Is’(=出力電流Ioの検出結果に相当)と固定電圧V90(=異常フラグに相当、本図では明示せず)の一方を外部端子T4に選択出力する。センス電流Is’が選択出力された場合には、ステータス信号Soとして、センス電流Is’を外部センス抵抗4(抵抗値:R4)で電流/電圧変換した出力検出電圧V80(=Is’×R4)がECU2に伝達される。なお、出力検出電圧V80は、出力電流Ioが大きいほど高くなり、出力電流Ioが小さいほど低くなる。一方、固定電圧V90が選択出力された場合には、ステータス信号Soとして、固定電圧V90がECU2に伝達される。なお、固定電圧V90は、出力検出電圧V80の上限値よりも高い電圧値に設定しておくとよい。
このような信号出力部90によれば、単一のステータス信号Soを用いて出力電流Ioの検出結果と異常フラグの双方をECU2に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、ステータス信号Soから出力電流Ioの電流値を読み取る場合には、ステータス信号SoをA/D[analog-to-digital]変換してやればよい。一方、ステータス信号Soから異常フラグを読み取る場合には、固定電圧V90よりもやや低い閾値を用いてステータス信号Soの論理レベルを判定してやればよい。
<ゲート制御部(第1構成例)>
図2は、ゲート制御部30の第1構成例を示すブロック図である。本構成例のゲート制御部30は、ゲートドライバ31と、オシレータ32と、チャージポンプ33と、クランパ34と、NMOSFET35と、抵抗36(抵抗値:R36)と、キャパシタ37(容量値:C37)と、を含む。
ゲートドライバ31は、チャージポンプ33の出力端(=昇圧電圧VGの印加端)と外部端子T2(=出力電圧Voの印加端)との間に接続されており、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成する。なお、ゲート駆動信号G1は、ゲート制御信号S1がハイレベルであるときにハイレベル(=VG)となり、ゲート制御信号S1がローレベルであるときにローレベル(=Vo)となる。
オシレータ32は、所定周波数のクロック信号CLKを生成してチャージポンプ33に出力する。なお、オシレータ32の動作可否は、制御ロジック部40からのイネーブル信号Saに応じて制御される。
チャージポンプ33は、クロック信号CLKを用いてフライングキャパシタを駆動することにより、電源電圧VBBよりも高い昇圧電圧VGを生成する。なお、チャージポンプ33の動作可否は、制御ロジック部40からのイネーブル信号Sbに応じて制御される。
クランパ34は、外部端子T1(=電源電圧VBBの印加端)とNMOSFET10のゲートとの間に接続されている。外部端子T2に誘導性の負荷3が接続されるアプリケーションでは、NMOSFET10をオンからオフへ切り替える際、負荷3の逆起電力により、出力電圧Voが負電圧(<GND)となる。そのため、エネルギー吸収用にクランパ34(いわゆるアクティブクランプ回路)が設けられている。
NMOSFET35のドレインは、NMOSFET10のゲートに接続されている。NMOSFET35のソースは、外部端子T2に接続されている。NMOSFET35のゲートは、過電流保護信号S71の印加端に接続されている。また、NMOSFET35のドレイン・ゲート間には、抵抗36とキャパシタ37が直列に接続されている。
本構成例のゲート制御部30において、過電流保護信号S71がハイレベルに立ち上げられると、ゲート駆動信号G1が定常時のハイレベル(=VG)から所定の時定数τ(=R36×C37)で引き下げられていく。その結果、NMOSFET10の導通度が徐々に低下していくので、出力電流Ioに制限が掛けられる。一方、過電流保護信号S71がローレベルに立ち下げられると、ゲート駆動信号G1が所定の時定数τで引き上げられていく。その結果、NMOSFET10の導通度が徐々に上昇していくので、出力電流Ioの制限が解除される。
このように、本構成例のゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにゲート駆動信号G1を制御する機能を備えている。
<過電流保護回路>
図3は、過電流保護回路71の一構成例を示す図である。本構成例の過電流保護回路71は、基準電流生成部110と、カレントミラー120と、比較部130と、抵抗140(抵抗値:R140)と、を含む。
基準電流生成部110は、基準電流IREFを生成する。なお、基準電流生成部110は、負荷3の出力ショート検出時(=ハイサイドスイッチICの場合には、外部端子T2の地絡検出時)において、電源電圧VBBが高いほど基準電流IREFをリニアに引き下げる機能を備えている。この点については後述する。
カレントミラー120は、入力端に入力される基準電流IREFをミラーして第1出力端及び第2出力端からそれぞれ出力する。
比較部130は、一対のNMOSFET131及び132を含んでおり、いわゆるカレントミラー型コンパレータとして構成されている。
トランジスタ131及び132それぞれのゲートは、いずれもトランジスタ131のドレインに接続されている。トランジスタ131のドレインは、カレントミラー120の第1出力端に接続されており、基準電流IREFが流される。トランジスタ131のソースは、抵抗140の第1端(=閾値電圧Vthの印加端に相当)に接続されている。抵抗140の第2端は、出力電圧Voの印加端(=外部端子T2)に接続されている。トランジスタ132のドレインは、カレントミラー120の第2出力端に接続されており、基準電流IREFが流される。トランジスタ132のドレインは、過電流保護信号S71の出力端にも接続されている。トランジスタ132のソースは、NMOSFET21のソースとセンス抵抗22の第1端(=センス電圧Vsの印加端)に接続されている。センス抵抗22の第2端は、出力電圧Voの印加端(=外部端子T2)に接続されている。NMOSFET21のドレインは、電源電圧VBBの印加端(=外部端子T1)に接続されている。
本構成例の比較部130は、出力電圧Voを基準電位として動作し、基準電流IREFに応じた閾値電圧Vth(=IREF×R140+Vo)と、出力電流Io(センス電流Is)に応じたセンス電圧Vs(=Is×Rs+Vo)とを比較して、過電流保護信号S71を生成する。なお、過電流保護信号S71は、センス電圧Vsが閾値電圧Vthよりも低いときにローレベル(=過電流未検出時の論理レベル)となり、センス電圧Vsが閾値電圧Vthよりも高いときにハイレベル(=過電流検出時の論理レベル)となる。
<基準電流生成部>
図4は、基準電流生成部110の一構成例を示す図である。本構成例の基準電流生成部110は、分圧部111と、差動増幅部112と、下側電流生成部113と、下側電流制御部114と、上側電流生成部115と、差分電流生成部116と、を含む。
分圧部111は、抵抗R1及びR2と、Nチャネル型MOS電界効果トランジスタN1を含み、電源電圧VBBに応じた分圧電圧V1(=VBB×{R2/(R1+R2)})を生成する。素子の接続関係について述べると、抵抗R1の第1端は、電源電圧VBBの印加端に接続されている。抵抗R1の第2端と抵抗R2の第1端は、いずれも分圧電圧V1の出力端に接続されている。抵抗R2の第2端は、トランジスタN1のドレインに接続されている。トランジスタN1のソースは、接地端に接続されている。トランジスタN1のゲートは、イネーブル信号ENの入力端に接続されている。
トランジスタN1は、イネーブル信号ENがハイレベルであるときにオンし、イネーブル信号ENがローレベルであるときにオフする。従って、分圧部111は、イネーブル信号ENに応じて動作可否が制御される。イネーブル信号ENとしては、例えば、外部端子T3から信号入力部50を介して伝達される外部制御信号Siを用いればよい。
なお、電源電圧VBBが差動増幅部112の入力ダイナミックレンジに収まっているのであれば、分圧部111を割愛し、電源電圧VBBを差動増幅部112に直接入力することも可能である。
差動増幅部112は、オペアンプAMP1と、抵抗R3~R6を含み、分圧電圧V1と所定の基準電圧VREFとの差分値を増幅して差動増幅電圧V2を生成する。素子の接続関係について述べると、抵抗R3の第1端は、分圧電圧V1の入力端に接続されている。抵抗R3の第2端と抵抗R4の第1端は、オペアンプAMP1の非反転入力端(+)に接続されている。抵抗R4の第2端は、接地端に接続されている。抵抗R5の第1端は、基準電圧VREFの入力端に接続されている。抵抗R5の第2端と抵抗R6の第1端は、オペアンプAMP1の反転入力端(-)に接続されている。抵抗R6の第2端は、オペアンプAMP1の出力端(=差動増幅電圧V2の出力端)に接続されている。
上記構成から成る差動増幅部112において、差動増幅電圧V2は、次の(1)式で算出することができる。
ただし、上記の(1)式は、電源電圧VBBが所定の閾値電圧VTH(=(β/α)・VREF)よりも高い電圧範囲で成立する数式であり、電源電圧VBBが閾値電圧VTHよりも低い電圧範囲ではV2=0となる。すなわち、VBB<VTHであるときには、後述の下側電流ILがゼロ値となる。
なお、上記の閾値電圧VTHは、電源電圧VBBの通常値Vnormal(例えば14V)よりも高く、かつ、最大定格値Vmax(例えば40V)よりも低い電圧値(例えば30V)に設定しておけばよい。このような設定によれば、電源電圧VBBが通常値Vnormal(またはその近傍値)である限り、基準電流IREF(延いては出力電流Ioの過電流制限値Iocd)の引き下げは行われない。従って、不必要に厳しい過電流制限が掛かることはないので、半導体集積回路装置1の動作安定性を損わずに済む。
下側電流生成部113は、オペアンプAMP2と、Nチャネル型MOS電界効果トランジスタN2~N5と、Pチャネル型MOS電界効果トランジスタP1及びP2とを含み、差動増幅電圧V2に応じた下側電流ILを生成する。
素子の接続関係について述べると、オペアンプAMP2の非反転入力端(+)は、差動増幅電圧V2の印加端に接続されている。オペアンプAMP2の反転入力端(-)とトランジスタN2のソースは、抵抗R7の第1端に接続されている。抵抗R7の第2端は、接地端に接続されている。オペアンプAMP2の出力端は、トランジスタN2のゲートに接続されている。
このように接続されたオペアンプAMP2は、非反転入力端(+)と反転入力端(-)がイマジナリショートするように、トランジスタN2のゲート制御を行う。その結果、抵抗R7には、差動増幅電圧V2に応じた可変電流I1(=V2/R7)が流れる。なお、可変電流I1は、差動増幅電圧V2が高いほど大きくなり、差動増幅電圧V2が低いほど小さくなる。
トランジスタN2のドレインは、トランジスタP1のドレインに接続されている。トランジスタP1及びP2それぞれのゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタP1及びP2それぞれのソースは、いずれも電源端に接続されている。このように接続されたトランジスタP1及びP2は、可変電流I1に応じたミラー電流I2(例えばI2=I1)をトランジスタP2のドレインから出力する第1カレントミラーとして機能する。
トランジスタP2のドレインは、トランジスタN3のドレインに接続されている。トランジスタN3及びN4それぞれのゲートは、いずれもトランジスタN3のドレインに接続されている。トランジスタN3及びN4それぞれのソースは、いずれも接地端に接続されている。このように接続されたトランジスタN3及びN4は、ミラー電流I2に応じた下側電流IL(例えばIL=I2)をトランジスタN4のドレインから出力する第2カレントミラーとして機能する。
トランジスタN5のドレインは、トランジスタN3のドレインに接続されている。トランジスタN5のソースは、接地端に接続されている。トランジスタN5のゲートは、下側電流制御信号S114の入力端に接続されている。このように接続されたトランジスタN5は、下側電流制御信号S114がハイレベル(=ディセーブル時の論理レベル)であるときにオンし、下側電流制御信号S114がローレベル(=イネーブル時の論理レベル)であるときにオフする。
なお、トランジスタN5がオンしているときには、トランジスタN3及びN4それぞれのゲート・ソース間が短絡されるので、第2カレントミラーが無効となる。従って、下側電流ILはゼロ値に固定される。一方、トランジスタN5がオフしているときには、トランジスタN3及びN4それぞれのゲート・ソース間が開放されるので、第2カレントミラーが有効となる。このとき、下側電流ILは、ミラー電流I2(延いては可変電流I1)に応じた電流値となる。その結果、下側電流ILは、差動増幅電圧V2が高いほど大きくなり、差動増幅電圧V2が低いほど小さくなる。
下側電流制御部114は、先述の下側電流制御信号S114を生成する。なお、下側電流制御部114の内部構成については後述する。
上側電流生成部115は、所定の上側電流IHを生成する。なお、上側電流IHは、負荷3の出力ショートが生じた場合でも半導体集積回路装置1が破壊されないように、NMOSFET10のオン抵抗値や素子耐圧に応じて適切に設定しておくことが望ましい。
差分電流生成部116は、Nチャネル型MOS電界効果トランジスタN6及びN7を含み、上側電流IHから下側電流ILを差し引いた差分電流ID(=IH-IL)を生成してこれを基準電流IREFとして出力する。
素子の接続関係について述べると、トランジスタN6のドレインは、下側電流生成部113の出力端(=トランジスタN4のドレイン)と上側電流生成部115の出力端に接続されている。トランジスタN6及びN7それぞれのゲートは、いずれもトランジスタN6のドレインに接続されている。トランジスタN6及びN7それぞれのソースは、いずれも接地端に接続されている。このように接続されたトランジスタN6及びN7は、差分電流IDに応じた基準電流IREF(例えばIREF=ID)をトランジスタN7のドレインから出力する第3カレントミラーとして機能する。
<下側電流制御部>
図5は、下側電流制御部114の第1構成例を示す図である。本構成例の下側電流制御部114は、出力ショート検出部114Aと、過電流検出部114Bと、NANDゲート114Cと、を含む。
出力ショート検出部114Aは、出力電圧Voを監視して負荷3の出力ショート(=ハイサイドスイッチICの場合には、外部端子T2の地絡)を検出することにより、出力ショート検出信号SAを生成する。出力ショート検出信号SAは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
過電流検出部114Bは、センス電圧Vsを監視して出力電流Ioの過電流異常を検出することにより、過電流検出信号SBを生成する。過電流検出信号SBは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。なお、過電流検出部114Bは、先出の比較部130(図3を参照)に相当し、過電流検出信号SBは、過電流保護信号S71に相当する。
NANDゲート114Cは、出力ショート検出信号SAと過電流検出信号SBとの否定論理積演算信号を生成し、これを下側電流制御信号S114として出力する。従って、下側電流制御信号S114は、出力ショート検出信号SAと過電流検出信号SBの少なくとも一方がローレベルであるときにハイレベル(=ディセーブル時の論理レベル)となり、出力ショート検出信号SAと過電流検出信号SBの双方がハイレベルであるときにローレベル(=イネーブル時の論理レベル)となる。
すなわち、本構成例の下側電流制御部114は、負荷3の出力ショートと出力電流Ioの過電流異常のうち、少なくとも一方が未検出であるときに下側電流ILの出力を停止するように、下側電流制御信号S114を生成する。
このような構成とすることにより、通常動作時には、基準電流IREF(延いては出力電流Ioの過電流制限値Iocd)の引き下げが行われない。従って、不必要に厳しい過電流制限が掛かることはないので、半導体集積回路装置1の動作安定性を損わずに済む。
図6は、下側電流制御部114の第2構成例を示す図である。本構成例の下側電流制御部114は、第1構成例(図5)をベースとしつつ過電圧検出部114Dをさらに含む。
過電圧検出部114Dは、電源電圧VBBを監視してその過電圧異常を検出することにより、過電圧検出信号SDを生成する。過電圧検出信号SDは、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。なお、過電圧検出部114Dとしては、例えば、分圧電圧V1と所定の閾値電圧VTH2(={R2/(R1+R2)}・VTH)とを比較するコンパレータを用いればよい。
すなわち、本構成例の下側電流制御部114は、負荷3の出力ショートと出力電流Ioの過電流異常の少なくとも一方が未検出であるときだけでなく、電源電圧VBBの過電圧異常が未検出であるときにも、下側電流ILの出力を停止しておくように、下側電流制御信号S114を生成する。
このような構成とすることにより、VBB<VTHであるときに、何らかの要因(オペアンプAMP1の入力オフセットなど)で、差動増幅電圧V2がゼロ値から浮き上がり、可変電流I1(及びこれに応じたミラー電流I2)が意図せず流れ出したとしても、下側電流ILをゼロ値に固定しておくことができる。従って、VBB>VTHとなるまでは、基準電流IREF(延いては出力電流Ioの過電流制限値Iocd)の引き下げを確実に停止しておくことが可能となる。
<出力ショート検出部>
図7は、出力ショート検出部114Aの一構成例を示す図である。本構成例の出力ショート検出部114Aは、抵抗A1及びA2と、Pチャネル型MOS電界効果トランジスタA3と、Nチャネル型MOS電界効果トランジスタA4~A6と、インバータA7と、を含む。なお、トランジスタA3及びA5は、いずれもエンハンスメント型であり、トランジスタA4及びA6は、いずれもデプレッション型である。
抵抗A1の第1端は、電源電圧VBBの印加端(=外部端子T1)に接続されている。抵抗A2の第1端は、出力電圧Voの印加端(=外部端子T2)に接続されている。抵抗A1及びA2それぞれの第2端は、いずれも、トランジスタA3のゲートに接続されている。トランジスタA3のソースは、電源電圧VBBの印加端に接続されている。トランジスタA3のドレインは、トランジスタA4のドレインとトランジスタA5のゲートに接続されている。トランジスタA4のソース及びゲートとトランジスタA5のソースは、いずれも定電圧VBBM5の印加端に接続されている。
なお、定電圧VBBM5は、半導体集積回路装置1の内部電圧であり、例えば、VBBM5≒VBB-5Vである。
トランジスタA6のドレインは、電源電圧VBBの印加端に接続されている。トランジスタA6のソース及びゲートとトランジスタA5のドレインは、いずれもインバータA7の入力端に接続されている。インバータA7の出力端は、出力ショート検出信号SAの出力端に接続されている。インバータA7の第1電源端(高電位側)は、電源電圧VBBの印加端に接続されている。インバータA7の第2電源端(低電位側)は、定電圧VBBM5の印加端に接続されている。
本構成例の出力ショート検出部114Aにおいて、出力電圧Voが所定値(例えばVBB-3V)よりも低くなると、トランジスタA3がオンして、トランジスタA5がオンする。その結果、インバータA7への入力信号がローレベルとなるので、出力ショート検出信号SAがハイレベル(=異常検出時の論理レベル)となる。
このように、本構成例の出力ショート検出部114Aであれば、極めて簡易な回路構成により、負荷3の出力ショート(=外部端子T2の地絡)を検出することが可能となる。
<過電流制限値のリニア制御>
以下では、過電流制限値Iocdのリニア制御機能を導入することの技術的意義について、詳細に説明する。半導体集積回路装置1において、NMOSFET10の消費電力Pc(=Io×Vds、ただし、VdsはNMOSFET10のドレイン・ソース間電圧)が最大となるのは、負荷3の出力ショート(ハイサイドスイッチICであれば地絡、ローサイドスイッチICであれば天絡)が生じたときである。
なお、負荷3の出力ショートが生じて出力電流Ioに過電流制限が掛かったときには、Io=Iocdとなり、Vds=VBBとなる。そのため、消費電力Pcの最大値(=Iocd×VBB)は、出力電流Ioの過電流制限値Iocdと電源電圧VBBにそれぞれ比例する。従って、負荷3の出力ショート時における消費電力Pcを低減ないし一定化するためには、出力電流Ioの過電流制限値Iocdを引き下げればよいことが分かる。
ただし、半導体集積回路装置1の駆動対象となる負荷3には、その正常動作として瞬時的に大きな出力電流Ioを流す必要のあるものも存在する。例えば、バルブランプなどの容量性負荷を起動するときには、定常動作時よりも大きな突入電流が瞬時的に流れる。そのため、単に過電流制限値Iocdを低めに設定してしまうと、負荷3に適切な出力電流Ioを流すことができず、半導体集積回路装置1の通常動作に支障を来すおそれがある。
従って、半導体集積回路装置1の定常動作時には、過電流制限値Iocdを本来の設定値とし、消費電力Pcを低減ないし一定化する必要が生じたときにだけ、過電流制限値Iocdを本来の設定値から適切に引き下げていくことが重要となる。以下では、このような過電流制限値Iocdのリニア制御について、図面を参照しながら具体的に説明する。
図8は、基準電流IREF(延いては出力電流Ioの過電流制限値Iocd)のリニア制御を示すタイミングチャートであり、上から順番に、電源電圧VBB、下側電流IL、及び、基準電流IREF(=IH-IL)が描写されている。なお、本図の前提として、半導体集積回路装置1では、負荷3の出力ショートと出力電流Ioの過電流異常がいずれも検出されているものとする(図5または図6のSA=SB=H)。
時刻t1以前には、電源電圧VBBが通常値Vnormal(<VTH)に維持されている。従って、下側電流ILがゼロ値となるので、基準電流IREFが上側電流IHと等しくなる。なお、IL=0となる理由は、VBB<VTHであるときに、差動増幅電圧V2がゼロ値となるからである。また、下側電流制御部114が先の第2構成例(図6)を採用している場合には、差動増幅電圧V2が何らかの要因でゼロ値から浮き上がったとしても、下側電流ILがゼロ値に固定される。この点については、先述の通りである。
時刻t1では、電源電圧VBBが通常値Vnormalから上昇し始めている。しかしながら、時刻t1~t2では、未だVBB<VTHであることから、時刻t1以前と同じく、下側電流ILがゼロ値に維持されている。従って、基準電流IREFは、何ら引き下げられることなく、上側電流IHと同値に維持されている。
時刻t2において、電源電圧VBBが閾値電圧VTHを上回ると、下側電流ILが流れ始めるので、その分だけ基準電流IREFが減少する。なお、下側電流ILは、電源電圧VBBが高いほど増大する。従って、基準電流IREFは、電源電圧VBBの上昇と共に減少していく。
時刻t3において、電源電圧VBBが上昇から低下に転じると、下側電流ILが減少し始めるので、基準電流IREFが減少から増大に転じる。しかしながら、時刻t3~t4では、未だVBB>VTHであるので、下側電流ILが流れ続ける。その結果、基準電流IREFは、引き続き、下側電流ILの分だけ引き下げられる。
時刻t4において、電源電圧VBBが閾値電圧VTHを下回ると、下側電流ILが流れなくなる。従って、基準電流IREFは、もはや引き下げられることなく、上側電流IHと同値の状態に戻る。
時刻t5以降には、電源電圧VBBが再び通常値Vnormal(<VTH)に維持されている。従って、下側電流ILが流れることはないので、基準電流IREFが上側電流IHに維持されたままとなる。
上記のように、過電流保護回路71では、負荷3の出力ショート検出時(SA=H)、かつ、出力電流Ioの過電流異常検出時(SB=H)において、電源電圧VBBが所定の閾値電圧VTHよりも高いときに限り、電源電圧VBBと閾値電圧VTHとの差分値(=VBB-VTH)に応じて、基準電流IREF(延いては出力電流Ioの過電流制限値Iocd)がリニアに引き下げられる。
図9は、電源電圧VBBと過電流制限値Iocd及び消費電力Pcとの相関図である。本図で示すように、過電流保護回路71では、電源電圧VBBが所定の閾値電圧VTHよりも高い電圧範囲(Vnormal<VTH<VBB<Vmax)において、NMOSFET10での消費電力Pcが一定となるように、出力電流Ioの過電流制限値Iocdを引き下げていくことが望ましい。
以上で説明してきた通り、過電流制限値Iocdのリニア制御機能を備えた過電流保護回路71であれば、負荷3の出力ショート(及びこれに伴う出力電流Ioの過電流異常)が生じている状態において、さらに、電源電圧VBBの過電圧異常が併発した場合であっても、出力電流Ioの過電流制限値Iocdを適切に引き下げることにより、NMOSFET10の消費電力Pcを低減ないしは一定化することが可能となる。
なお、上記で提案した半導体集積回路装置1のように、比較的大きな出力電流が流れる低オン抵抗帯(例えば数mΩ~数十mΩ)のスイッチ装置や、いかなる場合にも破壊に至ることが許されない車載用途向けのスイッチ装置では、出力ショート対策の一環として、上記した過電流制限値Iocdのリニア制御機能が非常に有効であると言える。
<ゲート制御部(第2構成例)>
図10は、ゲート制御部30とその周辺部の第2構成例を示すブロック図である。本構成例のゲート制御部30は、ゲートドライバ31と、オシレータ32と、チャージポンプ33と、クランパ34と、NMOSFET35a及び35bと、抵抗36(抵抗値:R36)と、キャパシタ37(容量値:C37)と、を含む。
ゲートドライバ31は、チャージポンプ33の出力端(=昇圧電圧VGの印加端)と外部端子T2(=出力電圧Voの印加端)との間に接続されており、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成する。なお、ゲート駆動信号G1は、基本的に、ゲート制御信号S1がハイレベルであるときにハイレベル(=VG)となり、ゲート制御信号S1がローレベルであるときにローレベル(=Vo)となる。
オシレータ32は、所定周波数のクロック信号CLKを生成してチャージポンプ33に出力する。なお、オシレータ32の動作可否は、制御ロジック部40からのイネーブル信号Saに応じて制御される。
チャージポンプ33は、クロック信号CLKを用いてフライングキャパシタ(不図示)を駆動することにより、電源電圧VBBよりも高い昇圧電圧VGを生成する。なお、チャージポンプ33の動作可否は、制御ロジック部40からのイネーブル信号Sbに応じて制御される。
クランパ34は、外部端子T1(=電源電圧VBBの印加端)とNMOSFET10のゲートとの間に接続されている。外部端子T2に誘導性の負荷3が接続されるアプリケーションでは、NMOSFET10をオンからオフへ切り替える際、負荷3の逆起電力により、出力電圧Voが負電圧(<GND)となる。そのため、エネルギー吸収用にクランパ34(いわゆるアクティブクランプ回路)が設けられている。
NMOSFET35aのドレインは、NMOSFET10のゲートに接続されている。NMOSFET35aのソースは、外部端子T2に接続されている。なお、NMOSFET35aのゲートには、過電流保護回路71から第1過電流保護信号S71a(=先出の過電流保護信号S71に相当)が印加されている。また、NMOSFET35aのドレイン・ゲート間には、抵抗36とキャパシタ37が直列に接続されている。
NMOSFET35bのドレインは、NMOSFET10のゲートに接続されている。NMOSFET35bのソースは、外部端子T2に接続されている。NMOSFET35bのゲートには過電流保護回路71から第2過電流保護信号S71bが印加されている。ただし、NMOSFET35bのドレイン・ゲート間には、NMOSFET35aと異なり、抵抗もキャパシタも接続されていない。
本構成例のゲート制御部30において、NMOSFET35aは、第1過電流保護信号S71aがローレベル(=異常未検出時の論理レベル)であるときにオフし、第1過電流保護信号S71aがハイレベル(=異常検出時の論理レベル)であるときにオンする。従って、第1過電流保護信号S71aがハイレベルに立ち上げられると、ゲート駆動信号G1が定常時のハイレベル(=VG)から所定の時定数τ(=R36×C37)で引き下げられていく。その結果、NMOSFET10の導通度が徐々に低下していくので、出力電流Ioに制限が掛けられる。一方、第1過電流保護信号S71aがローレベルに立ち下げられると、ゲート駆動信号G1が所定の時定数τで引き上げられていく。その結果、NMOSFET10の導通度が徐々に上昇していくので、出力電流Ioの制限が解除される。
また、NMOSFET35bは、第2過電流保護信号S71bがローレベル(=強制オフ解除時の論理レベル)であるときにオフして、第2過電流保護信号S71bがハイレベル(=強制オフ時の論理レベル)であるときにオンする。従って、第2過電流保護信号S71bがハイレベルに立ち上げられると、NMOSFET10のゲート・ソース間がショートされるので、NMOSFET10が強制的にオフとなり、出力電流Ioが遅滞なく遮断される。一方、第2過電流保護信号S71bがローレベルに立ち下げられると、NMOSFET10のゲート・ソース間が切り離されるので、NMOSFET10の強制オフが解除される。
<過電流保護回路(第1実施形態)>
図11は、過電流保護回路71の第1実施形態を示すブロック図である。本実施形態の過電流保護回路71は、電流制御部210とデューティ制御部220を含む。
電流制御部210は、センス電圧Vs(=出力電流Ioに相当)と所定の閾値電圧Vth(=出力電流Ioの上限値Iocdに相当、本図では不図示)と、を比較することにより、NMOSFET10の導通度を制御するための第1過電流保護信号S71aを生成する。また、電流制御部210は、上記の比較結果に基づき、自身が出力電流Ioに制限を掛けている状態(S71a=H)であることをデューティ制御部220に通知するための状態通知信号S210を生成する機能も備えている。
デューティ制御部220は、過電流検出時にNMOSFET10を間欠駆動する間欠制御部の一例であり、状態通知信号S210の入力を受け付けて第2過電流保護信号S71bを生成する。より具体的に述べると、デューティ制御部220は、電流制御部210による電流制限動作(S71a=H)が所定のオン時間Tonに亘って継続したときに、所定のオフ時間Toffに亘ってNMOSFET10をオフさせるように、第2過電流保護信号S71bを生成する。
<電流制御部>
図12は、電流制御部210の一構成例を示す回路図である。本構成例の電流制御部210は、電流源211と、抵抗212(抵抗値:Rref)と、コンパレータ213と、NMOSFET214と、PMOSFET215及び216と、デプレッション型のNMOSFET217と、ツェナダイオード218と、を含む。
電流源211の第1端とコンパレータ213の電源電位端は、いずれも昇圧電圧VGの印加端に接続されている。電流源211の第2端と抵抗212の第1端は、いずれもコンパレータ213の反転入力端(-)に接続されている。コンパレータ213の非反転入力端(+)には、センス電圧Vsが入力されている。抵抗212の第2端とコンパレータ213の基準電位端は、いずれも出力電圧Voの印加端に接続されている。コンパレータ213の出力端は、第1過電流保護信号S71aの出力端に相当する。
NMOSFET214のゲートは、コンパレータ213の出力端に接続されている。NMOSFET214のソースは、出力電圧Voの印加端に接続されている。NMOSFET214のドレインは、PMOSFET215のドレインに接続されている。PMOSFET215及び216それぞれのソースは、いずれも昇圧電圧VGの印加端に接続されている。PMOSFET215及び216それぞれのゲートは、いずれもPMOSFET215のドレインに接続されている。PMOSFET216のドレインは、NMOSFET217のドレインとツェナダイオード218のカソードに接続されている。NMOSFET217のゲート及びソースとツェナダイオード218のアノードは、いずれも接地端GNDに接続されている。なお、PMOSFET216のドレインは、状態通知信号S210の出力端に相当する。
電流源211は、所定の基準電流Irefを生成して抵抗212に供給する。従って、コンパレータ213の反転入力端(-)には、所定の閾値電圧Vth(=Iref×Rref)が入力される。なお、閾値電圧Vthの電圧値は、出力電流Ioの上限値Iocdに応じて適宜設定すればよい。
コンパレータ213は、非反転入力端(+)に入力されるセンス電圧Vsと反転入力端(-)に入力される閾値電圧Vthを比較して第1過電流保護信号S71aを生成する。なお、第1過電流保護信号S71aは、センス電圧Vsが閾値電圧Vthよりも低いときにローレベル(=異常未検出時の論理レベル)となり、センス電圧Vsが閾値電圧Vthよりも高いときにハイレベル(=異常検出時の論理レベル)となる。
NMOSFET214は、第1過電流保護信号S71aがローレベルであるときにオフとなり、第1過電流保護信号S71aがハイレベルであるときにオンとなる。PMOSFET215及び216は、カレントミラーを形成しており、PMOSFET215のドレイン電流Id1をミラーして、PMOSFET216のドレイン電流Id2を生成する。デプレッション型のNMOSFET217は、そのゲート・ソース間が接続されているので、定電流源として機能する。ツェナダイオード218は、状態通知信号S210の上限値を制限するクランプ素子として機能する。
本構成例の電流制御部210において、第1過電流保護信号S71aがローレベルであるときには、NMOSFET214がオフするので、PMOSFET215のドレインから出力電圧Voの印加端に至る電流経路が遮断される。従って、ドレイン電流Id1及びId2が流れることはなく、状態通知信号S210がローレベル(=出力電流Ioの制限を解除しているときの論理レベル)となる。
一方、第1過電流保護信号S71aがハイレベルであるときには、NMOSFET214がオンするので、上記の電流経路が導通された状態となる。従って、ドレイン電流Id1及びId2が流れるので、状態通知信号S210がハイレベル(=出力電流Ioに制限を掛けているときの論理レベル)となる。
図13は、電流制御部210の一変形例を示す回路図である。本変形例の電流制御部210は、図12の回路構成をベースとしつつ、コンパレータ213に代わる回路要素として、NMOSFET213a及び213bと、電流源213cを含む。
電流源211及び213cそれぞれの第1端は、いずれも、昇圧電圧VGの印加端に接続されている。電流源211の第2端は、NMOSFET213aのドレインに接続されている。電流源213cの第2端は、NMOSFET213bのドレインに接続されている。NMOSFET213aのソースは、抵抗212の第1端に接続されている。抵抗212の第2端は、出力電圧Voの印加端に接続されている。NMOSFET213a及びNMOSFET213bそれぞれのゲートは、いずれもNMOSFET213aのドレインに接続されている。NMOSFET213bのソースには、センス電圧Vsが印加されている。なお、NMOSFET213bのドレインは、第1過電流保護信号S71aの出力端に相当する。
このように、電流制御部210では、図12のコンパレータ213に代わる回路要素として、カレントミラーを利用した比較回路を採用することも可能である。
<過電流保護動作>
図14は、過電流保護動作の一例を示すタイミングチャートであり、上から順に出力電流Io、第1過電流保護信号S71a、第2過電流保護信号S71bが描写されている。
時刻t1以前には、NMOSFET10がオンされており、所定の出力電流Ioが流れている。このとき、Io<Iocdであれば、第1過電流保護信号S71a及び第2過電流保護信号S71bがいずれもローレベルとなるので、過電流保護動作は掛からない。
時刻t1において、負荷3の出力ショート(=外部端子T2の地絡)などが生じ、出力電流Ioが上限値Iocdまで増大すると、第1過電流保護信号S71aがハイレベルに立ち上がる。その結果、出力電流Ioは、上限値Iocd以下に制限されるようになる。また、このとき、デューティ制御部220は、所定のオン時間Ton(例えば数μs~数十μs)をカウントし始める。なお、第2過電流保護信号S71bは、オン時間Tonのカウント動作が満了するまでローレベルに維持される。従って、NMOSFET10が強制的にオフされることはない。
時刻t2において、電流制御部210による過電流制限動作(S71a=H)が掛かったまま、オン時間Tonのカウント動作が満了すると、第2過電流保護信号S71bがハイレベルに立ち上がる。その結果、MOSFET10が強制的にオフされて出力電流Ioが流れなくなるので、第1過電流保護信号S71aがローレベルに立ち下がる。また、このとき、デューティ制御部220は、所定のオフ時間Toff(例えば数百μs)をカウントし始める。なお、第2過電流保護信号S71bは、オフ時間Toffのカウント動作が満了するまでハイレベルに維持される。
時刻t3において、オフ時間Toffのカウント動作が満了すると、第2過電流保護信号S71bがローレベルに立ち下がる。その結果、MOSFET10の強制オフが解除されるので、出力電流Ioが再び流れ始める。このとき、半導体集積回路装置1の出力ショートが解消していなければ、出力電流Ioが上限値Iocdまで再上昇する。その結果、時刻t3以降も、上記と同様の過電流保護動作が繰り返される。
すなわち、時刻t1以降、NMOSFET10は、オン期間Tonとオフ期間Toffを所定のデューティ比Don(=Ton/T、ただしT=Ton+Toff)で交互に繰り返す状態となる。
なお、デューティ比Donは、半導体集積回路装置1(特に、NMOSFET10の内部または近傍)のジャンクション温度Tjが安全な温度範囲まで確実に低下するように、適宜設定すればよい。例えば、Don=4%程度に設定しておけば、時刻t1以降、ジャンクション温度Tjが高温域(150~175℃)に維持されることはなく、これを十分に安全な温度域(70~80℃程度)まで引き下げることができるので、半導体集積回路装置1の安全性を高めることが可能となる。
このように、第1実施形態の過電流保護回路71では、その過電流保護方式として、出力電流Ioをオフすることなく上限値Iocd以下に制限する方式(いわゆる電流制限方式)と、出力電流Ioを所定のデューティ比Donで間欠的にオン/オフさせる方式(いわゆるデューティ制御方式)が組み合わされている。
特に、上記のデューティ制御方式は、車載機器に特有の信頼性試験(例えば、出力端子の天絡時または地絡時における安全性を評価するための負荷ショート信頼性試験(AEC[automotive electronics council] Q100-012など))をクリアするために、非常に有効な制御方式であると言える。
しかしながら、上記のデューティ制御方式は、容量性負荷に対して相性が悪い。以下では、この欠点について考察する。
<起動遅延の発生>
図15は、デューティ制御によって起動遅延が生じる様子を示すタイミングチャートであり、上から順に、外部制御信号Si、出力電圧Vo、出力電流Ioが描写されている。
時刻t11において、外部制御信号Siがハイレベルに立ち上げられると、NMOSFET10がオンして出力電流Ioが流れ始める。ここで、負荷3としてバルブランプなどの容量性負荷が接続されている場合や、負荷3と並列に外付けコンデンサが接続されている場合などには、その容量に十分な電荷が蓄えられるまで、上限値Iocdを上回る出力電流Io(=突入電流)が過渡的に流れる。従って、出力電流Ioは、電流制限方式の過電流保護動作により、所定の上限値Iocd以下に制限される。
また、時刻t12において、時刻t11からオン時間Tonが経過すると、デューティ制御方式の過電流保護動作により、NMOSFET10が強制的にオフされる。従って、外部端子T2に接続された容量性負荷や外付けコンデンサに出力電流Ioを流し込むことができなくなるので、出力電圧Voの上昇(=容量の充電)が停止する。
そのため、デューティ制御方式による過電流保護動作が掛かるまでに、出力電圧Voが目標値Vtarget(≒VBB)に達していない場合には、出力電圧Voが段階的に立ち上がっていくことになる。その結果、出力電圧Voの起動時間が長くなる。
なお、本図では、時刻t13において、NMOSFET10が再びオンされた結果、出力電圧Voが目標値Vtarget(≒VBB)に達している。すなわち、出力電圧Voが2段階で立ち上がっている。しかしながら、負荷3の容量値や電源電圧VBBの電圧値によっては、出力電圧Voの起動ステップ数がさらに増大する場合もあり、セットによっては、起動不良を起こすおそれがある。
なお、上記の起動遅延ないしは起動不良を解消すべく、単純にデューティ制御部220を割愛すると、NMOSFET10の強制オフ制御が温度保護回路73に委ねられることになる。その結果、負荷3の出力ショート時には、過電流に伴う温度異常の検出と解除が繰り返される高温領域(例えば150℃~175℃)で、NMOSFET10がオン/オフし続けることになるので、半導体集積回路装置1の安全性が犠牲となってしまう。
以下では、半導体集積回路装置1の安定起動と機能安全の双方を両立するための手段として、過電流保護回路71の第2実施形態を提案する。
<過電流保護回路(第2実施形態)>
図16は、過電流保護回路71の第2実施形態を示すブロック図である。本実施形態の過電流保護回路71は、先の第1実施形態(図11)をベースとしつつ、出力電圧監視部230をさらに有している。そこで、第1実施形態と同様の構成要素については、図11と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
出力電圧監視部230は、負荷3に印加される出力電圧Voがその目標値Vtarget(≒VBB)に達するまで、デューティ制御部220を無効とするように、出力電圧監視信号S230を生成する。なお、出力電圧監視信号S230は、Vo<Vtarget(≒VBB)であるときにローレベル(=デューティ制御無効時の論理レベル)となり、Vo=Vtarget(≒VBB)であるときにハイレベル(=デューティ制御有効時の論理レベル)となる。
<出力電圧監視部>
図17は、出力電圧監視部230の一構成例を示す回路図である。本構成例の出力電圧監視部230は、Nチャネル型MOS電界効果トランジスタN11~N20と、Pチャネル型MOS電界効果トランジスタP11及びP12と、ツェナダイオードZD1~ZD3とを含む。なお、トランジスタN11~N13は、いずれもエンハンスメント型であり、トランジスタN14~N20は、いずれもデプレッション型である。
トランジスタN15のドレインは、内部電圧VBBREF(≒VBB)の印加端に接続されている。トランジスタN15のソース及びゲートは、トランジスタN11及びN14それぞれのドレインと、ツェナダイオードZD1のカソードに接続されている。トランジスタN11及びN12それぞれのゲートは、トランジスタN11のドレインに接続されている。トランジスタN11及びN12それぞれのソースと、トランジスタN14のソース及びゲートと、ツェナダイオードZD1のアノードは、いずれも、出力電圧Voの印加端(=外部端子T2)に接続されている。なお、上記のように接続されたトランジスタN11及びN12は、カレントミラーCMとして機能する。
トランジスタN16~N18それぞれのドレインとツェナダイオードZD2のカソードは、いずれも電源電圧VBBの印加端(=外部端子T1)に接続されている。トランジスタN16のソース及びゲートと、ツェナダイオードZD2のアノードと、トランジスタP11のゲートは、いずれもトランジスタN12のドレインに接続されている。トランジスタN17のソース及びゲートは、トランジスタP11のソースに接続されている。トランジスタN18のソース及びゲートは、トランジスタP12のソースに接続されている。
トランジスタP11のドレインは、トランジスタP12のゲートとトランジスタN13のドレインに接続されている。トランジスタN13のソースは、トランジスタN19のドレインに接続されている。トランジスタN13のゲートは、イネーブル信号ENの入力端に接続されている。トランジスタN19のソース及びゲートは、内部電圧VBBM5(≒VBB-5V)の印加端に接続されている。なお、VBB-VBBM5間で駆動するトランジスタP11としては、低耐圧素子(例えば数V耐圧)を用いることができる。
トランジスタP12のドレインは、トランジスタN20のドレインと、ツェナダイオードZD3のカソードと、出力電圧監視信号S230の出力端に接続されている。トランジスタN20のソース及びゲートと、ツェナダイオードZD3のアノードは、いずれも接地端に接続されている。なお、VBB-GND間で駆動するトランジスタP12としては、高耐圧素子(例えば数十V耐圧)を用いる必要がある。
次に、出力電圧監視部230の動作について説明する。外部制御信号Siがハイレベルに立ち上げられてNMOSFET10がオンすると、出力電圧Voは、0Vから所定のスルーレートで上昇し始める。ここで、NMOSFET10のオン直後には、VBBREF-Vo間に、トランジスタN11及びN12それぞれのオンスレッショルド電圧よりも大きな電位差が生じている。そのため、カレントミラーCMが有効となり、トランジスタN12のドレインにミラー電流Imが流れるので、トランジスタP11のゲート電圧V11がローレベル(ほぼ出力電圧Vo)となる。その結果、トランジスタP11がオンして、トランジスタP12のゲート電圧V12がハイレベル(ほぼ電源電圧VBB)となり、トランジスタP12がオフするので、出力電圧監視信号S230がローレベル(=デューティ制御無効時の論理レベル)となる。
その後、出力電圧Voの上昇に伴ってVBBREF-Vo間の電位差が小さくなっていき、出力電圧Voがその目標値Vtarget(≒VBB)に達したときには、VBBREF-Vo間の電位差がトランジスタN11及びN12それぞれのオンスレッショルド電圧を下回る。そのため、カレントミラーCMが無効となり、トランジスタN12のドレインにミラー電流Imが流れなくなるので、トランジスタP11のゲート電圧V11がハイレベル(ほぼ電源電圧VBB)となる。その結果、トランジスタP11がオフして、トランジスタP12のゲート電圧V12がローレベル(ほぼ内部電圧VBBM5)となり、トランジスタP12がオフするので、出力電圧監視信号S230がハイレベル(=デューティ制御有効時の論理レベル)となる。
このように、本構成例の出力電圧監視部230であれば、極めて簡易な回路構成により出力電圧Voが目標値Vtarget(≒VBB)に到達したか否かを検出することが可能となる。
なお、トランジスタN13は、イネーブル信号ENがハイレベルであるときにオンし、イネーブル信号ENがローレベルであるときにオフする。従って、出力電圧監視部230は、イネーブル信号ENに応じて動作可否が制御される。イネーブル信号ENとしては、外部端子T3から信号入力部50を介して伝達される外部制御信号Siを用いればよい。
<起動遅延の解消>
図18は、出力電圧監視部230の導入により、起動遅延が解消する様子を示すタイミングチャートであり、上から順に、外部制御信号Si、出力電圧Vo、出力電圧監視信号S230、及び、出力電流Ioが描写されている。なお、本図中の実線は、第2実施形態(出力電圧監視あり)の挙動を示しており、本図中の破線は、第1実施形態(出力電圧監視なし)の挙動を示している。
時刻t21において、外部制御信号Siがハイレベルに立ち上げられると、NMOSFET10がオンして出力電流Ioが流れ始める。ここで、負荷3としてバルブランプなどの容量性負荷が接続されている場合や、負荷3と並列に外付けコンデンサが接続されている場合などには、その容量に十分な電荷が蓄えられるまで、上限値Iocdを上回る出力電流Io(=突入電流)が過渡的に流れる。従って、出力電流Ioは、電流制限方式の過電流保護動作により、所定の上限値Iocd以下に制限される。この点については、先の図15でも説明した通りである。
一方、デューティ制御部220は、出力電圧Voがその目標値Vtarget(≒VBB)に達するまで、ローレベルに維持された出力電圧監視信号S230により、その動作が無効とされる。そのため、時刻t21からオン時間Tonが経過した時点で、NMOSFET10が強制的にオフされることはなく、引き続き電流制限方式の過電流保護動作が継続される。従って、外部端子T2に接続された容量性負荷や外付けコンデンサに出力電流Ioを流し続けることができるので、出力電圧Voを停滞なく立ち上げることが可能となり、延いては、出力電圧Voの起動時間を短縮することが可能となる。
その後、時刻t22において、出力電圧Voがその目標値Vtarget(≒VBB)に達し、出力電圧監視信号S230がハイレベルに立ち上がると、デューティ制御部220が有効となる。その結果、時刻t22以降、負荷3の出力ショートに伴う出力電流Ioの過電流異常が生じた場合には、先述のデューティ制御方式による過電流保護動作が掛かる。従って、半導体集積回路装置1のジャンクション温度Tjが高温域(150~175℃)に維持されることはなく、これを十分に安全な温度域(70~80℃程度)まで引き下げることができるので、半導体集積回路装置1の安全性を高めることが可能となる。
上記したように、第2実施形態の過電流保護回路71では、NMOSFET10がオンしてから出力電圧Voが十分に立ち上がるまでの間、デューティ制御部220を無効として電流制限方式による過電流保護動作が継続され、出力電圧Voが十分に立ち上がった後にデューティ制御部220が有効となる。
このような過電流保護動作によれば、半導体集積回路装置1の安定起動と機能安全を両立することができるので、負荷3の様々な仕様にも柔軟に対応しつつ、半導体集積回路装置1に求められる機能安全についても、これを高い水準でクリアすることが可能となる。
なお、上記では、過電流保護回路71におけるデューティ制御部220の有効/無効を切り替えるための制御信号として、出力電圧監視信号S230を適用したが、デューティ制御部220以外にも、出力電圧Voの立上りを阻害し得る異常保護部がある場合には、その有効/無効を切り替えるための制御信号として、出力電圧監視信号S230を適用することが可能である。以下では、温度保護回路73への適用例を挙げて簡単に説明する。
<温度保護回路への適用>
図19は、温度保護回路73の一構成例を示すブロック図である。本構成例の温度保護回路73は、第1温度検出部73Aと、第2温度検出部73Bと、論理和演算器73Cとを含んでいる。
第1温度検出部73A(=過熱保護部に相当)は、NMOSFET10の内部または近傍に設けられた温度検出素子D1を用いて、NMOSFET10のジャンクション温度Tj1を検出し、これを所定の異常検出値(例えば175℃)及び異常解除値(例えば150℃)と比較することにより、第1温度保護信号S73Aを生成する。なお、第1温度保護信号S73Aは、ジャンクション温度Tj1が異常検出値よりも高くなったときにハイレベル(=異常検出時の論理レベル)となり、ジャンクション温度Tj1が異常解除値よりも低くなったときにローレベル(=異常未検出時の論理レベル)となる。
第2温度検出部73B(=温度差保護部に相当)は、NMOSFET10を除く集積回路200(制御ロジック部40など)の内部または近傍に設けられた温度検出素子D2を用いて、集積回路200のジャンクション温度Tj2を検出し、ジャンクション温度Tj1との温度差ΔTj(=Tj1-Tj2)を所定の異常検出値(例えば60℃)及び異常解除値(例えば45℃)と比較することにより、第2温度保護信号S73Bを生成する。なお、第2温度保護信号S73Bは、温度差ΔTjが異常検出値よりも大きくなったときにハイレベル(=異常検出時の論理レベル)となり、温度差ΔTjが異常解除値よりも小さくなったときにローレベル(=異常未検出時の論理レベル)となる。
論理和演算器73Cは、第1温度保護信号S73Aと第2温度保護信号S73Bとの論理和演算を行うことにより、第3温度保護信号S73Cを生成する。なお、第3温度保護信号S73Cは、第1温度保護信号S73Aと第2温度保護信号S73Bの双方がローレベルであるときにローレベルとなり、第1温度保護信号S73Aと第2温度保護信号S73Bの少なくとも一方がハイレベルであるときにハイレベルとなる。なお、第3温度保護信号S73Cは、先述の温度保護信号S73(図1を参照)に代えて、制御ロジック部40(ないしはゲート制御部30)に出力される。
上記構成から成る温度保護回路73は、ジャンクション温度Tj1または温度差ΔTjがそれぞれの異常検出値よりも高くなったときにNMOSFET10を強制オフし、ジャンクション温度Tj1または温度差ΔTjがそれぞれの異常解除値よりも低くなったときにNMOSFET10の強制オフを解除するように自己復帰型の温度保護動作を行う。
ここで、第2温度検出部73Bは、先出のデューティ制御部220と同じく、異常検出時にNMOSFET10を間欠駆動する間欠制御部に相当し、出力電圧監視信号S230に応じて、その有効/無効が切り替えられる。より具体的に述べると、第2温度検出部73Bは、S230=L(Vo<Vtarget(≒VBB))であるときに無効となり、S230=H(Vo=Vtarget(≒VBB))であるときに有効となる。
従って、NMOSFET10がオンした後、出力電圧Voが目標値Vtarget(≒VBB)に達していない段階で、温度差ΔTjが異常検出値を上回ったとしても、第2温度保護信号S73Bはハイレベルに立ち上がらず、NMOSFET10が強制的にオフされることはない。従って、出力電圧Voを停滞なく立ち上げることが可能となり、延いては、出力電圧Voの起動時間を短縮することが可能となる。
上記したように、出力電圧監視信号S230は、温度保護回路73の第2温度検出部73Bを有効/無効とするための制御信号として適用することも可能である。
一方、第1温度検出部73Aについても、異常検出時にNMOSFET10を間欠駆動するという点では、第2温度検出部73Bと何ら変わるところがない。ただし、第1温度検出部73Aは、出力電圧監視信号S230の入力を受け付けておらず、その動作が常に有効とされている。
従って、NMOSFET10のジャンクション温度Tj1が異常検出値よりも高くなったときには、たとえ出力電圧Voがその目標値Vtarget(≒VBB)に達していなくても、NMOSFET10が強制的にオフされる。このような温度保護動作により、半NMOSFET10の熱破壊を防止することができるので、半導体集積回路装置1の安全性を高めることが可能となる。
<車両への適用>
図20は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電力供給を受けて動作する種々の電子機器X11~X18とを搭載している。なお、本図における電子機器X11~X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した半導体集積回路装置1、ECU2、及び、負荷3は、電子機器X11~X18のいずれにも組み込むことが可能である。
<その他の変形例>
また、上記の実施形態では、電源端と負荷との間に接続される車載用ハイサイドスイッチICを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用IPD(負荷と接地端との間に接続される車載用ローサイドスイッチIC、ないしは、車載用電源ICなど)はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。