JP2017073584A - 入力回路 - Google Patents
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Abstract
Description
図1は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置100は、車載用ハイサイドスイッチICであり、装置外部との電気的な接続を確立する手段として、複数の外部端子(INピン、GNDピン、OUTピン、STピン、VBBピン)を備えている。INピンは、CMOSロジックICなどから制御信号の外部入力を受け付けるための入力端子である。GNDピンは、接地端子である。OUTピンは、負荷(エンジン制御用ECU[electronic control unit]、エアコン、ボディ機器など)が外部接続される出力端子である。STピンは、CMOSロジックICなどに自己診断信号を外部出力するための出力端子である。VBBピンは、バッテリから電源電圧Vbb(例えば4.5V〜18V)の供給を受け付けるための電源端子である。なお、VBBピンは、大電流を流すために複数並列(例えば4ピン並列)に設けてもよい。
図2は、入力回路8の第1実施形態を示す回路図である。本実施形態の入力回路8は、エンハンスメント型NMOSFET21及び22と、デプレッション型NMOSFET31及び32と、インバータINV1及びINV2と、を含む。
図4は、入力回路8の第2実施形態を示す回路図である。本実施形態の入力回路8は、先出の第1実施形態(図2)をベースとしつつ、さらに、抵抗41が追加されている点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図2と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
図6は、入力回路8の第3実施形態を示す回路図である。本実施形態の入力回路8は、先出の第2実施形態(図4)をベースとしつつ、回路全体の耐圧を高めるための工夫が施されている点に特徴を有する。そこで、第2実施形態と同様の構成要素については、図4と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について重点的な説明を行う。
図7は、入力回路8の第4実施形態を示す回路図である。本実施形態の入力回路8は、先出の第3実施形態(図6)をベースとしつつ、さらに、抵抗42が追加されている点に特徴を有する。そこで、第3実施形態と同様の構成要素については、図6と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
図8は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電源電圧Vbbの供給を受けて動作する種々の電子機器X11〜X18と、を搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
なお、上記の実施形態では、車載用ハイサイドスイッチICを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用IPD[intelligent power device](車載用ローサイドスイッチICや車載用電源ICなど)を始めとして、入力回路を有する半導体装置全般に広く適用することが可能である。
2 定電圧生成回路
3 発振回路
4 チャージポンプ回路
5 ロジック回路
6 ゲート制御回路
7 クランプ回路
8 入力回路
9 基準生成回路
10 温度保護回路
11 減電圧保護回路
12 オープン保護回路
13 過電流保護回路
100 半導体装置
N1 Nチャネル型MOS電界効果トランジスタ(パワートランジスタ)
N2 Nチャネル型MOS電界効果トランジスタ(電流検出トランジスタ)
N3 Nチャネル型MOS電界効果トランジスタ(信号出力トランジスタ)
R1、R2 抵抗
Rs センス抵抗
Z1、Z2 ツェナダイオード
21、22、24 エンハンスメント型NMOSFET
23 エンハンスメント型PMOSFET
31〜37 デプレッション型NMOSFET
41、42 抵抗
51〜53 ツェナダイオード
INV1、INV2 インバータ
X 車両
X11〜X18 電子機器
Claims (13)
- ゲートに入力信号が入力される第1エンハンスメント型NMOSFETと;
ドレインが電源端に接続されて、ゲートとソースがいずれも前記第1エンハンスメント型NMOSFETのドレインに接続された第1デプレッション型NMOSFETと;
ソースが前記第1エンハンスメント型NMOSFETのドレインに接続された第2エンハンスメント型NMOSFETと;
入力端が前記第1エンハンスメント型NMOSFETのドレインに接続されて、出力端が出力信号の出力端に接続された第1インバータと;
入力端が前記出力信号の出力端に接続されて、出力端が前記第2エンハンスメント型NMOSFETのゲートに接続された第2インバータと;
ドレインが電源端に接続されて、ゲートが前記第2エンハンスメント型NMOSFETのドレインに接続された第2デプレッション型NMOSFETと;
正の温度特性を持ち、第1端が前記第2デプレッション型NMOSFETのソースに接続されて、第2端が前記第2エンハンスメント型NMOSFETのドレインに接続された第1抵抗と;
を有することを特徴とする入力回路。 - 前記第1エンハンスメント型NMOSFETと前記第1デプレッション型NMOSFETは、それぞれの温度特性が互いにキャンセルされるように素子設計されており、
前記第2デプレッション型NMOSFETと前記第1抵抗は、それぞれの温度特性が互いにキャンセルされるように素子設計されている、
ことを特徴とする請求項1に記載の入力回路。 - カソードが電源端に接続されて、アノードが前記第1エンハンスメント型NMOSFETのドレインに接続された第1ツェナダイオードと;
ドレインが前記第1エンハンスメント型NMOSFETのソースに接続されて、ゲートとソースがいずれも接地端に接続された第3デプレッション型NMOSFETと;
をさらに有することを特徴とする請求項2に記載の入力回路。 - 前記第3デプレッション型NMOSFETは、前記第1デプレッション型NMOSFETに流れる第1デプレッション電流と前記第2デプレッション型NMOSFETに流れる第2デプレッション電流とを足し合わせた合算電流よりもやや大きい第3デプレッション電流を流すように設計されていることを特徴とする請求項3に記載の入力回路。
- 前記第1インバータは、
ゲートが前記第1エンハンスメント型NMOSFETのドレインに接続されて、ドレインが前記出力信号の出力端に接続されたエンハンスメント型PMOSFETと;
ドレインが前記出力信号の出力端に接続されて、ゲートとソースがいずれも接地端に接続された第4デプレッション型NMOSFETと;
ドレインが電源端に接続されて、ゲートとソースがいずれも前記エンハンスメント型PMOSFETのソースに接続された第5デプレッション型NMOSFETと;
カソードが前記出力信号の出力端に接続されて、アノードが接地端に接続された第2ツェナダイオードと;
を含むことを特徴とする請求項3または請求項4に記載の入力回路。 - 前記第5デプレッション型NMOSFETは、前記第4デプレッション型NMOSFETに流れる第4デプレッション電流よりもやや大きい第5デプレッション電流を流すように設計されていることを特徴とする請求項5に記載の入力回路。
- 前記第1インバータは、前記エンハンスメント型PMOSFETのソースと前記第5デプレッション型NMOSFETのソースとの間に接続された第2抵抗をさらに含むことを特徴とする請求項5または請求項6に記載の入力回路。
- 前記第2インバータは、
ゲートが前記出力信号の出力端に接続されて、ドレインが前記第2エンハンスメント型NMOSFETのゲートに接続された第3エンハンスメント型NMOSFETと;
ドレインが電源端に接続されて、ゲートとソースがいずれも前記第3エンハンスメント型NMOSFETのドレインに接続された第6デプレッション型NMOSFETと;
ドレインが前記第3エンハンスメント型NMOSFETのソースに接続されて、ゲートとソースがいずれも接地端に接続された第7デプレッション型NMOSFETと;
カソードが電源端に接続されて、アノードが前記第3エンハンスメント型NMOSFETのドレインに接続された第3ツェナダイオードと;
を含むことを特徴とする請求項5〜請求項7のいずれか一項に記載の入力回路。 - 前記第7デプレッション型NMOSFETは、前記第6デプレッション型NMOSFETに流れる第6デプレッション電流よりもやや大きい第7デプレッション電流を流すように設計されていることを特徴とする請求項8に記載の入力回路。
- 前記第1エンハンスメント型NMOSFET、前記第3エンハンスメント型NMOSFET、及び、前記エンハンスメント型PMOSFETは、いずれも50V以上の素子耐圧を備えた高耐圧素子であることを特徴とする請求項8または請求項9に記載の入力回路。
- 外部端子と、
前記外部端子から入力信号の入力を受け付けて出力信号を出力する請求項1〜請求項10のいずれか一項に記載の入力回路と、
前記入力回路から前記出力信号の入力を受け付けて動作する後段回路と、
を有することを特徴とする半導体装置。 - 請求項11に記載の半導体装置を有することを特徴とする電子機器。
- バッテリと、
前記バッテリから電源電圧の供給を受けて動作する請求項12に記載の電子機器と、
を有することを特徴とする車両。
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CN112054792A (zh) * | 2019-06-06 | 2020-12-08 | 罗姆股份有限公司 | 高侧开关 |
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