JP2023102546A - クランパ、入力回路、半導体装置 - Google Patents

Abstract

【課題】低電圧駆動に対応することのできるクランパを提供する。【解決手段】例えば、クランパＣＬＰ１は、外部電極１３と内部ノードｎ３１との間に接続されて所定の定電流ＩＡ０を生成するように構成された電流源（例えばデプレッション型のトランジスタＭ４０）と、アノードが内部ノードｎ３１に接続されるように構成されたダイオード（例えばダイオード接続されたトランジスタＭ４１）と、前記ダイオードを介して流れる第１電流ＩＡ１に応じた第２電流ＩＡ２を生成して内部ノードｎ３１から基準電圧ノードに引き込むように構成されたカレントミラーＣＭ１と、を備える。【選択図】図４

Description

本明細書中に開示されている発明は、クランパ、入力回路及び半導体装置に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来の半導体装置に用いられる入力回路は、低電圧駆動への対応について改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、低電圧駆動に対応することのできるクランパ、入力回路及び半導体装置を提供することを目的とする。

例えば、本明細書中に開示されているクランパは、外部電極と内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、アノードが前記内部ノードに接続されるように構成されたダイオードと、前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記内部ノードから基準電圧ノードに引き込むように構成されたカレントミラーと、を備える。

また、例えば、本明細書中に開示されているクランパは、内部ノードと基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、電源電圧ノードと前記内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、アノードが前記電源電圧ノードに接続されるように構成されたダイオードと、前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記電源電圧ノードから前記内部ノードに流し込むように構成されたカレントミラーと、を備える。

また、例えば、本明細書中に開示されている入力回路は、ゲートが第１内部ノードに接続されてドレインが第２内部ノードに接続されるように構成されたトランジスタと、前記第１内部ノードと基準電圧ノードとの電位差を第１クランプ電圧以下に制限するように構成された第１クランパと、電源電圧ノードと前記第２内部ノードとの電位差を第２クランプ電圧以下に制限するように構成された第２クランパと、を備え、前記第１クランパは、外部電極と前記第１内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、アノードが前記第１内部ノードに接続されるように構成された第１ダイオードと、前記第１ダイオードを介して流れる第１電流に応じた第２電流を生成して前記第１内部ノードから前記基準電圧ノードに引き込むように構成された第１カレントミラーとを含み、前記第２クランパは、前記第２内部ノードと前記基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、前記電源電圧ノードと前記第２内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、アノードが前記電源電圧ノードに接続されるように構成された第２ダイオードと、前記第２ダイオードを介して流れる第３電流に応じた第４電流を生成して前記電源電圧ノードから前記第２内部ノードに流し込むように構成された第２カレントミラーと、を含む。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、低電圧駆動に対応することのできるクランパ、入力回路及び半導体装置を提供することが可能となる。

図１は、半導体装置を備えた電子機器の一構成例を示す図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、入力回路の比較例を示す図である。 図４は、入力回路の第１実施形態を示す図である。 図５は、第１実施形態の動作例を示す図である。 図６は、入力回路の第２実施形態を示す図である。 図７は、第２実施形態の動作例を示す図である。 図８は、車両の一構成例を示す外観図である。

＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。

半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、パワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］９と、コントローラ１０と、を集積化して成る。

また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、入力電極１３（＝入力電極ＩＮに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）を備える。

パワーＭＩＳＦＥＴ９は、絶縁ゲート型パワートランジスタ（＝出力トランジスタ）の一例であり、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。

コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＶＧを生成する回路を含む。

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントローラ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に伝達する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントローラ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントローラ１０に基準電圧（例えば接地電圧）を伝達する。なお、基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。

＜半導体装置（電気的構造）＞
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。なお、半導体装置１は、車両への搭載に際して、バルブランプ若しくはＬＥＤ［light emitting diode］ランプなどの光源、又は、その他の種類の電子制御デバイスへの通電制御を行うためのハイサイドスイッチとして適用され得る。

半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、イネーブル電極１５、センス電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９及びコントローラ１０を含む。

ドレイン電極１１（＝電源電極ＶＢＢ）は、直流電源２に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９及びコントローラ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷３に接続される。

入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ［micro controller unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］レギュレータなどに接続されてもよい。入力電極１３は、コントローラ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線（接地端）に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９及びコントローラ１０に基準電圧を提供する。

イネーブル電極１５は、ＭＣＵに接続されてもよい。イネーブル電極１５には、コントローラ１０の一部又は全部の機能を有効または無効にするための電気信号が入力される。センス電極１６は、コントローラ１０の異常を検出するための電気信号を装置外部に伝達する。なお、センス電極１６は、抵抗器によりプルアップ又はプルダウンされてもよい。

パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントローラ１０（後述するゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントローラ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。

コントローラ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。

センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。

入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。

電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。

電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述するゲート制御信号出力回路４０）に入力される。

負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。

過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７にゲート制御信号ＶＧを出力する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号）に応じてゲート制御信号ＶＧを制御することによりパワーＭＩＳＦＥＴ９をオン／オフする。

ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９およびゲート制御信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号に基づいて昇圧電圧ＶＣＰを生成する。チャージポンプ回路３９によって生成される昇圧電圧ＶＣＰは、ゲート制御信号出力回路４０に入力される。なお、チャージポンプ回路３９は、昇圧電圧生成回路の一例である。

ゲート制御信号出力回路４０は、チャージポンプ回路３９から出力される昇圧電圧ＶＣＰを受けて動作し、保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じてゲート制御信号ＶＧを生成する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号（＝出力電流ＩＯＵＴ）およびセンサＭＩＳＦＥＴ２１によって生成された電気信号（＝出力電流ＩＯＵＴと同じ挙動を示すセンス電流）に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。

電源逆接続保護回路２８は、直流電源２が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。

異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。

第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。

第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびイネーブル電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、センス電極１６が接続されている。

イネーブル電極１５にＭＣＵが接続され、センス電極１６にプルアップ用またはプルダウン用の抵抗器が接続されている場合、ＭＣＵからイネーブル電極１５にオン信号が入力され、センス電極１６から異常検出信号が取り出される。異常検出信号は、センス電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

＜入力回路（比較例）＞
図３は、入力回路２２の比較例（＝後出の実施形態と対比される一般的な回路構成）を示す図である。本比較例の入力回路２２は、入力電極１３に印加される入力信号ＩＮ（例えば７Ｖ／ＧＮＤドメイン）の入力を受け付けて、ローサイドロジックへの出力信号ＬＳ（例えば５Ｖ／ＧＮＤドメイン）及びハイサイドロジックへの出力信号ＨＳ（例えばＶＢ／ＶＢ－５Ｖドメイン）をそれぞれ出力するレベルシフタの典型例である。

本図に即して述べると、本比較例の入力回路２２は、トランジスタＭ３０（例えば、高耐圧のＮチャネル型ＭＩＳＦＥＴ）と、ダイオードＤ３０と、ツェナダイオードＤ３１及びＤ３２と、抵抗Ｒ３１及びＲ３２と、電流源ＣＳ３１及びＣＳ３２と、を備える。

抵抗Ｒ３１は、入力電極１３と内部ノードｎ３１との間に接続されている。このように接続された抵抗Ｒ３１は、ＥＳＤ保護素子（電流制限素子）として機能する。抵抗Ｒ３１は、例えば１ｋΩ程度に設定するとよい。

抵抗Ｒ３２は、内部ノードｎ３１と基準電圧ノード（例えば接地端）との間に接続されている。このように接続された抵抗Ｒ３２は、入力電極１３がオープン状態であるときに内部ノードｎ３１をローレベルに固定するためのプルダウン素子として機能する。抵抗Ｒ３２は、例えば１００ｋΩ程度に設定するとよい。

ダイオードＤ３０のカソードは、入力電極１３に接続されている。ダイオードＤ３０のアノードは、基準電圧ノード（例えば接地端）に接続されている。このように接続されたダイオードＤ３０は、第１のＥＳＤ保護素子として機能する。

ツェナダイオードＤ３１のカソードは、内部ノードｎ３１に接続されている。ツェナダイオードＤ３１のアノードは、基準電圧ノード（例えば接地端）に接続されている。このように接続されたツェナダイオードＤ３１は、第２のＥＳＤ保護素子として機能すると共に、内部ノードｎ３１と基準電圧ノード（例えば接地端）との電位差を第１クランプ電圧Ｖｃｌｐ１以下に制限する第１クランプ素子としても機能する。従って、内部ノードｎ３１に現れる出力信号ＬＳのハイレベルは、第１クランプ電圧Ｖｃｌｐ１以下（例えば５Ｖ以下）に制限される。なお、出力信号ＬＳは、内部電源としても用いられる。

トランジスタＭ３０（例えばＮチャネル型ＭＩＳＦＥＴ）のゲートは、内部ノードｎ３１に接続されている。トランジスタＭ３０のドレインは、内部ノードｎ３２に接続されている。トランジスタＭ３０のソースは、電流源ＣＳ３１に接続されている。トランジスタＭ３０は、内部ノードｎ３１がハイレベル（例えば５Ｖ）であるときにオン状態となり、内部ノードｎ３１がローレベル（例えば０Ｖ）であるときにオフ状態となる。なお、トランジスタＭ３０としては、電源電圧ＶＢの印加に耐え得る高耐圧素子を用いるとよい。

電流源ＣＳ３１（＝第１電流源に相当）は、トランジスタＭ３０のソースと基準電圧ノード（例えば接地端）との間に接続されており、所定のシンク電流Ｉ３１を生成する。なお、シンク電流Ｉ３１は、後出のソース電流Ｉ３２よりも大きい電流値（少なくとも２倍以上）に設定しておくとよい。

電流源ＣＳ３２（＝第２電流源に相当）は、電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）と内部ノードｎ３２との間に接続されており、シンク電流Ｉ３１よりも小さい所定のソース電流Ｉ３２を生成する。

なお、電流源ＣＳ３２は、内部ノードｎ３２に現れる出力信号ＨＳに応じてソース電流Ｉ３２の大きさを切り替えるように構成してもよい。例えば、電流源ＣＳ３２は、複数の単位電流源を含み、出力信号ＨＳに応じて単位電流源の駆動数を切り替える構成としてもよい。このような構成であれば、出力信号ＨＳの論理レベルが切り替わる閾値にヒステリシスを付けることができる。

ツェナダイオードＤ３２のカソードは、電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）に接続されている。ツェナダイオードＤ３２のアノードは、内部ノードｎ３２に接続されている。このように接続されたツェナダイオードＤ３２は、電流源ＣＳ３１及びＣＳ３２と協働して、電源電圧ノードと内部ノードｎ３１との電位差を第２クランプ電圧Ｖｃｌｐ２以下に制限する第２クランプ素子としても機能する。従って、内部ノードｎ３２に現れる出力信号ＨＳのローレベルは、電源電圧ＶＢから第２クランプ電圧Ｖｃｌｐ２を差し引いた電圧値以上（例えばＶＢ－５Ｖ以上）に制限される。なお、出力信号ＨＳは、内部電源としても用いられる。

＜低電圧駆動に関する考察＞
Ｎチャネル型ＭＩＳＦＥＴは、同じ素子面積のＰチャネル型ＭＩＳＦＥＴと比べてオン抵抗が２～３倍ほど優れている（オン抵抗が低い）。これを鑑み、パワーＭＩＳＦＥＴ９（＝出力トランジスタ）としては、Ｎチャネル型ＭＩＳＦＥＴが優先的に用いられる。ただし、Ｎチャネル型ＭＩＳＦＥＴを完全にオン状態とするためには、Ｎチャネル型ＭＩＳＦＥＴに正極性のゲート・ソース間電圧を印加する必要がある。そこで、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成する昇圧電圧生成回路、例えば比較的安価なチャージポンプ回路３９が半導体装置１に内蔵されることが多い。特に、大電流及び高電圧を取り扱うＩＰＤでは、チャージポンプ回路３９と他のフローティング電源回路が統合されており、縦型構造のパワーＭＩＳＦＥＴ９が適切に制御される。

ところで、半導体装置１では低耐圧デバイス（例えば耐圧５Ｖ）と高耐圧デバイス（例えば４０Ｖ耐圧）が組み合わせてモノリシック実装される。高耐圧デバイスを使用すれば半導体装置１の電圧ロバスト性を向上し得る。ただし、システム全体のコスト削減を鑑みると、高耐圧デバイスの使用は必要最小限に止めて、できる限り低耐圧デバイスを使用することが望ましい。

その点、本比較例（図３）の入力回路２２は、非常に堅牢であり、高耐圧デバイスの使用を最小限に止めつつ、半導体装置１の電圧ロバスト性を高めることが可能である。

ただし、近年では、技術及びプロセスの進歩により、従前の低耐圧デバイス（例えば耐圧５Ｖ）に代わる超低耐圧デバイス（例えば耐圧３Ｖ）の提供が開始されている。このような超低耐圧デバイス（例えば耐圧３Ｖ）を半導体装置１に実装しつつ、既存製品との一貫性及び互換性を保つためには、０～５Ｖ（又はそれよりも高い電圧）の入力信号ＩＮを受け付けた上で、超低耐圧デバイスに印加される電圧をその耐圧以下（例えば３Ｖ以下）に制限する必要がある。

しかしながら、本比較例（図３）の入力回路２２では、先出の第１クランプ電圧Ｖｃｌｐ１及び第２クランプ電圧Ｖｃｌｐ２を３Ｖ以下に設定することが難しい。なぜなら、ツェナダイオードＤ３１及びＤ３２は、いずれもｐ型半導体領域とｎ型半導体領域との接合部で実現されるｐｎ接合ダイオードであり、それぞれのブレイクダウン電圧を３Ｖ以下に設計することが非常に困難だからである。例えば、一般的な製造プロセスで使用されるドーピングプロファイルで設定されるツェナダイオードのブレイクダウン電圧は５～６Ｖ程度であり、これを３Ｖ以下に引き下げることは極めて困難である。

なお、上記の課題を解決するための手段として、例えば、電源電圧ＶＢの供給を受けて常時オン状態となるプリレギュレータにより超低耐圧デバイスへの印加電圧をクランプする構成が考えられる。ただし、このような解決手法では、プリレギュレータの追加実装が必要となるので、回路面積及び消費電流が増大してしまう。

以下では、上記の考察を鑑み、回路面積及び消費電流の増大を抑えつつ、超低電圧駆動（例えば３Ｖ駆動）に対応することのできる新規な実施形態を提案する。

＜入力回路（第１実施形態）＞
図４は、入力回路２２の第１実施形態を示す図である。本実施形態の入力回路２２は、先出の比較例（図３）を基本としつつ、ツェナダイオードＤ３１及びＤ３２に代えて、クランパＣＬＰ１及びＣＬＰ２を含む。そこで、既出の構成要素については、図３と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。

クランパＣＬＰ１は、トランジスタＭ４０（例えば、負のオン閾値電圧を持つデプレションＮチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ４１～Ｍ４３（例えばＮチャネル型ＭＩＳＦＥＴ）と、を含む。

トランジスタＭ４０のドレインは、内部ノードｎ３０（＝抵抗Ｒ３１及びＲ３２相互間の接続ノード）に接続されている。トランジスタＭ４０のゲート及びソースは、いずれも内部ノードｎ３１に接続されている。トランジスタＭ４０のバックゲートは、基準電圧ノード（例えば接地端）に接続されている。

このように、ゲート・ソース間を短絡するように構成されたデプレッション型のトランジスタＭ４０は、入力電極１３（＝外部電極の一例）と内部ノードｎ３１との間に接続されており、所定の定電流ＩＡ０を生成するように構成された電流源として機能する。別の言い方をすれば、トランジスタＭ４０は、クランパＣＬＰ１に流れる最大電流を制限するように構成された電流源として理解することもできる。なお、トランジスタＭ４０としては、電源電圧ノードと基準電圧ノードとの電位差に耐え得る高耐圧素子を用いるとよい。

トランジスタＭ４１のゲート及びドレインは、いずれも内部ノードｎ３１に接続されている。このようにダイオード接続されたトランジスタＭ４１は、アノードが内部ノードｎ３１に接続されるように構成された第１ダイオードとして機能する。なお、トランジスタＭ４１に代えてダイオード素子を用いてもよい。また、単一のトランジスタＭ４１に代えて、互いに直列接続された複数のダイオード接続トランジスタ又は複数のダイオード素子を用いてもよい。

トランジスタＭ４２及びＭ４３それぞれのソースは、いずれも基準電圧ノード（例えば接地端）に接続されている。トランジスタＭ４２及びＭ４３それぞれのゲートは、いずれもトランジスタＭ４２のドレインに接続されている。トランジスタＭ４２のドレインは、ダイオード接続されたトランジスタＭ４１のソース（＝第１ダイオードのカソード）に接続されている。トランジスタＭ４３のドレインは、内部ノードｎ３１に接続されている。

このように接続されたトランジスタＭ４２及びＭ４３は、ダイオード接続されたトランジスタＭ４１（＝第１ダイオードに相当）を介してトランジスタＭ４２のドレインに流れる第１電流ＩＡ１をミラーすることにより第２電流ＩＡ２を生成し、トランジスタＭ４３のドレインに流れる第２電流ＩＡ２を内部ノードｎ３１から基準電圧ノードに引き込むように構成されたカレントミラーＣＭ１（＝第１カレントミラーに相当）として機能する。

なお、動作の詳細は後述するが、本構成例のクランパＣＬＰ１は、内部ノードｎ３１と基準電圧ノード（例えば接地端）との電位差を第１クランプ電圧Ｖｃｌｐ１以下（例えば３Ｖ以下）に制限するように構成された第１クランパとして機能する。

クランパＣＬＰ２は、先出の電流源ＣＳ３１及びＣＳ３２と、トランジスタＭ５１～Ｍ５３（例えばＮチャネル型ＭＩＳＦＥＴ）と、を含む。

電流源ＣＳ３１（＝第１電流源に相当）は、先にも述べたように、トランジスタＭ３０のソースと基準電圧ノード（例えば接地端）との間に接続されており、所定のシンク電流Ｉ３１を生成する。なお、シンク電流Ｉ３１は、後出のソース電流Ｉ３２よりも大きい電流値（少なくとも２倍以上）に設定しておくとよい。

電流源ＣＳ３２（＝第２電流源に相当）は、先にも述べたように、電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）と内部ノードｎ３２との間に接続されており、シンク電流Ｉ３１よりも小さい所定のソース電流Ｉ３２を生成する。

なお、電流源ＣＳ３１及びＣＳ３２は、本図で示すように、それぞれ、ゲート・ソース間を短絡するように構成されたデプレション型のトランジスタｄｅｐ１及びｄｅｐ２（例えばデプレションＮチャネル型ＭＩＳＦＥＴ）を用いて実装することができる。

トランジスタＭ５１のゲート及びドレインは、いずれも電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）に接続されている。このようにダイオード接続されたトランジスタＭ５１は、アノードが電源電圧ノードに接続されるように構成された第２ダイオードとして機能する。なお、トランジスタＭ５１に代えてダイオード素子を用いてもよい。また、単一のトランジスタＭ５１に代えて、互いに直列接続された複数のダイオード接続トランジスタ又は複数のダイオード素子を用いてもよい。

トランジスタＭ５２及びＭ５３それぞれのソースは、いずれも内部ノードｎ３２に接続されている。トランジスタＭ５２及びＭ５３それぞれのゲートは、いずれもトランジスタＭ５２のドレインに接続されている。トランジスタＭ５２のドレインは、ダイオード接続されたトランジスタＭ５１のソース（＝第２ダイオードのカソード）に接続されている。トランジスタＭ５３のドレインは、電源電圧ノードに接続されている。

このように接続されたトランジスタＭ５２及びＭ５３は、ダイオード接続されたトランジスタＭ５１（＝第２ダイオードに相当）を介してトランジスタＭ５２のドレインに流れる第３電流ＩＢ１をミラーすることにより第４電流ＩＢ２を生成し、トランジスタＭ５３のドレインに流れる第４電流ＩＢ２を電源電圧ノードから内部ノードｎ３２に流し込むように構成されたカレントミラーＣＭ２（＝第２カレントミラーに相当）として機能する。

なお、動作の詳細は後述するが、本構成例のクランパＣＬＰ２は、電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）と内部ノードｎ３２との電位差を第２クランプ電圧Ｖｃｌｐ２以下（例えば３Ｖ以下）に制限するように構成された第２クランパとして機能する。

次に、本実施形態における入力回路２２の動作説明を行う。まずクランパＣＬＰ１の動作に着目する。入力電極１３に印加される入力信号ＩＮがローレベル（例えば０Ｖ）であるときには、内部ノードｎ３０の印加電圧（＝トランジスタＭ４０のドレイン電圧）が低下し、内部ノードｎ３１の印加電圧（＝トランジスタＭ３０のゲート電圧）も低くなる。

本図に即して具体的に述べると、トランジスタＭ３０のゲートと基準電圧ノード（例えば接地端）との間には、トランジスタＭ４０及び抵抗Ｒ３２を介するプルダウン経路が存在する。従って、入力信号ＩＮがローレベル（≒０Ｖ）であるときには、内部ノードｎ３１に現れる出力信号ＬＳもローレベル（≒０Ｖ）となる。

一方、入力信号ＩＮがハイレベル（例えば５Ｖ）であるときには、内部ノードｎ３０の印加電圧（＝トランジスタＭ４０のドレイン電圧）が、抵抗Ｒ３１及びＲ３２の抵抗比で定義される電圧値（５Ｖ近傍）まで上昇する。

ここで、トランジスタＭ４０は、ボディ（＝バックゲート）が基準電圧ノード（例えば接地端）に接続されたＮチャネル型ＭＩＳＦＥＴである。また、トランジスタＭ４０は、負のオン閾値電圧を持つデプレッション型である。従って、ゲート・ソース間が短絡されたトランジスタＭ４０は、常にオン状態の電流源として機能する。

トランジスタＭ４０のソース電位は、トランジスタＭ４０のドレイン電位に向けて上昇する。ただし、トランジスタＭ４０のボディ電位が固定されているので、トランジスタＭ４０の基板バイアス効果が働く。これにより、トランジスタＭ４０の実効閾値が上昇してチャネルが消滅する。なお、トランジスタＭ４０の実効閾値は、３Ｖ程度となる。

トランジスタＭ４１～Ｍ４３は、トランジスタＭ３０のゲート酸化物を保護し、かつ、トランジスタＭ４０の基板バイアス効果のばらつきを補正するためのクランパとして機能する。トランジスタＭ４１及びＭ４２は、それぞれ、ＭＯＳダイオードとして内部ノードｎ３１と基準電圧ノード（例えば接地端）との間に直列接続されている。また、トランジスタＭ４２及びＭ４３は、先にも述べたように、カレントミラーＣＭ１として動作する。

トランジスタＭ４０から出力される定電流ＩＡ０が第１電流ＩＡ１としてトランジスタＭ４１及びＭ４２に流れ始めると、トランジスタＭ４３は、カレントミラーＣＭ１のミラー比αに応じた第２電流ＩＡ２（＝α×ＩＡ１）を内部ノードｎ３１から基準電圧ノード（例えば接地端）に向けて引き抜く。その結果、第１電流ＩＡ１は、定電流ＩＡ０から第２電流ＩＡ２を差し引いた差分電流（＝ＩＡ０－ＩＡ２）となる。

このような負帰還作用により、トランジスタＭ４１及びＭ４２に流れる第１電流ＩＡ１は、内部ノードｎ３１に現れる出力信号ＬＳを適切なレベルにクランプするための電流値にレギュレートされる。

なお、内部ノードｎ３１と基準電圧ノード（例えば接地端）との間に直列接続されるＭＯＳダイオードの段数をｍ（本図ではｍ＝２）とし、それぞれのゲート・ソース間電圧電圧をＶｇｓとした場合、Ｖｃｌｐ１＝ｍ×Ｖｇｓが成立する。

トランジスタＭ４１及びＭ４２に流れる第１電流ＩＡ１（＝ＩＡ０／（１＋α））は、トランジスタＭ４０に流れる定電流ＩＡ０とカレントミラーＣＭ１のミラー比αに依存する。ここで、デプレッション型であるトランジスタＭ４０のドレイン電流（＝定電流ＩＡ０）は、正の温度特性を持つ。すなわち、定電流ＩＡ０は、温度が高いほど大きくなり、温度が低いほど小さくなる。一方、エンハンスメント型であるトランジスタＭ４１及びＭ４２のゲート・ソース間電圧Ｖｇｓは、いずれも負の温度特性を持つ。つまり、ゲート・ソース間電圧Ｖｇｓは、温度が高いほど低下し、温度が低いほど上昇する。

従って、トランジスタＭ４０～Ｍ４３それぞれのサイズを調整し、かつ、カレントミラーＣＭ１のミラー比αを適切に選択することにより、温度に依存しない第１クランプ電圧Ｖｃｌｐ１（例えば３Ｖ）を実現することが可能となる。

続いて、クランパＣＬＰ２（及びトランジスタＭ３０を含むレベルシフタ）の動作に着目する。入力電極１３に印加される入力信号ＩＮがローレベル（例えば０Ｖ）であるときには、先述のように、内部ノードｎ３１がローレベル（例えば０Ｖ）となる。従って、トランジスタＭ３０がオフ状態となる。このとき、電流源ＣＳ３１は、三極管領域（線形領域又は非飽和領域とも言う）で動作する状態となる。従って、内部ノードｎ３２は、電流源ＣＳ３２によりハイレベル（≒ＶＢ）に引き上げられる。

一方、入力信号ＩＮがハイレベル（例えば５Ｖ又は７Ｖ）であるときには、内部ノードｎ３１がハイレベル（例えば３Ｖ）となる。従って、トランジスタＭ３０がオン状態となるので、トランジスタＭ３０を介してシンク電流Ｉ３１が流れる。先にも述べた通り、電流源Ｃ３１で生成されるシンク電流Ｉ３１は、電流源Ｃ３２で生成されるソース電流Ｉ３２よりも大きい。従って、内部ノードｎ３２がローレベル（≒０Ｖ）に向けて低下する。

トランジスタＭ５１及びＭ５２は、それぞれ、ＭＯＳダイオードとして電源電圧ノード（＝電源電圧ＶＢが印加されるドレイン電極１１）と内部ノードｎ３２との間に直列接続されている。また、トランジスタＭ５２及びＭ５３は、先にも述べたように、カレントミラーＣＭ２として動作する。

トランジスタＭ３０がオン状態となり、シンク電流Ｉ３１とソース電流Ｉ３２との差分に相当する定電流ＩＢ０（＝Ｉ３１－Ｉ３２）が第３電流ＩＢ１としてトランジスタＭ５１及びＭ５２に流れ始めると、トランジスタＭ５３は、カレントミラーＣＭ２のミラー比βに応じた第４電流ＩＢ２（＝β×ＩＢ１）を電源電圧ノードから内部ノードｎ３２に向けて流し込む。その結果、第３電流ＩＢ１は、定電流ＩＢ０から第４電流ＩＢ２を差し引いた差分電流（＝ＩＢ０－ＩＢ２）となる。

このような負帰還作用により、トランジスタＭ５１及びＭ５２に流れる第３電流ＩＢ１は、内部ノードｎ３２に現れる出力信号ＨＳを適切なレベルにクランプするための電流値にレギュレートされる。

なお、電源電圧ノードと内部ノードｎ３２との間に直列接続されるＭＯＳダイオードの段数をｎ（本図ではｎ＝２）とし、それぞれのゲート・ソース間電圧電圧をＶｇｓとした場合、Ｖｃｌｐ２＝ｎ×Ｖｇｓが成立する。

トランジスタＭ５１及びＭ５２に流れる第３電流ＩＢ１（＝ＩＢ０／（１＋β））は、定電流ＩＢ０（＝Ｉ３１－Ｉ３２）とカレントミラーＣＭ２のミラー比βに依存する。ここで、電流源ＣＳ３１及びＣＳ３２をそれぞれデプレッション型のトランジスタｄｅｐ１及びｄｅｐ２で形成した場合、シンク電流Ｉ３１及びソース電流Ｉ３２は、いずれも正の温度特性を持つ。すなわち、定電流ＩＢ０（＝Ｉ３１－Ｉ３２）は、温度が高いほど大きくなり、温度が低いほど小さくなる。一方、エンハンスメント型であるトランジスタＭ５１及びＭ５２のゲート・ソース間電圧Ｖｇｓは、いずれも負の温度特性を持つ。つまり、ゲート・ソース間電圧Ｖｇｓは、温度が高いほど低下し、温度が低いほど上昇する。

従って、トランジスタｄｅｐ１並びにｄｅｐ２、及び、トランジスタＭ５１～Ｍ５３それぞれのサイズを調整し、かつ、カレントミラーＣＭ２のミラー比βを適切に選択することにより、温度に依存しない第２クランプ電圧Ｖｃｌｐ２（例えば３Ｖ）を実現することが可能となる。

図５は、第１実施形態の入力回路２２による動作例を示す図である。なお、本図の上段には、出力信号ＨＳ（実線）と電源電圧ＶＢ（破線）が描写されている。一方、本図の下段には、出力信号ＬＳ（実線）と入力信号ＩＮ（破線）が描写されている。

本図の下段で示すように、出力信号ＬＳは、入力信号ＩＮが上昇するとこれに伴って上昇し、入力信号ＩＮが低下するとこれに伴って低下する。ただし、出力信号ＬＳのハイレベルは、クランパＣＬＰ１の働きにより第１クランプ電圧Ｖｃｌｐ１以下に制限される。

一方、本図の上段で示したように、出力信号ＨＳは、入力信号ＩＮがハイレベル（＞Ｖｔｈ１）であるときにローレベル（例えばＶＢ－Ｖｃｌｐ２）となり、入力信号ＩＮがローレベル（＜Ｖｔｈ２）であるときにハイレベル（例えばＶＢ）となる。すなわち、出力信号ＨＳは、入力信号ＩＮの論理反転信号となる。なお、出力信号ＨＳのローレベルは、電源電圧ＶＢから第２クランプ電圧Ｖｃｌｐ２を差し引いた電圧値以上（例えばＶＢ－３Ｖ以上）に制限される。

＜入力回路（第２実施形態）＞
図６は、入力回路２２の第２実施形態を示す図である。本実施形態の入力回路２２は、先出の第１実施形態（図４）を基本としつつ、先出の抵抗Ｒ３２に代えて（又は抵抗Ｒ３２に加えて）ツェナダイオードＤ３３を備える。そこで、既出の構成要素については、図４と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。

ツェナダイオードＤ３３のカソードは、内部ノードｎ３０に接続されている。ツェナダイオードＤ３３のアノードは、基準電圧ノード（例えば接地端）に接続されている。このように接続されたツェナダイオードＤ３３は、トランジスタＭ４０のドレインに印加される電圧を制限するクランプ素子として機能する。

図７は、第２実施形態の入力回路２２による動作例を示す図である。なお、本図の上段には、先の図５と同じく、出力信号ＨＳ（実線）と電源電圧ＶＢ（破線）が描写されている。一方、本図の下段には、出力信号ＬＳ（実線）、入力信号ＩＮ（破線）及び内部ノードｎ３０の印加電圧（小破線）が描写されている。

本図で示すように、ツェナダイオードＤ３３の導入により、内部ノードｎ３０の印加電圧がツェナダイオードＤ３３の降伏電圧ＤＬＺ以下（例えば５Ｖ以下）に制限される。従って、トランジスタＭ４０のドレイン・ソース間電圧を抑制することができるので、トランジスタＭ４０に必要な素子耐圧を引き下げることが可能となる。

＜車両への適用＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した電子機器Ａは、電子機器Ｘ１１～Ｘ１８として理解することができる。すなわち、先に説明した半導体装置１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているクランパは、外部電極と内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、アノードが前記内部ノードに接続されるように構成されたダイオードと、前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記内部ノードから基準電圧ノードに引き込むように構成されたカレントミラーと、を備える構成（第１の構成）とされている。

なお、上記第１の構成によるクランパにおいて、前記カレントミラーは、ゲート及びドレインが前記ダイオードのカソードに接続されてソースが前記基準電圧ノードに接続されるように構成された第１トランジスタと、ゲートが前記第１トランジスタのゲートに接続されてドレインが前記内部ノードに接続されてソースが前記基準電圧ノードに接続されるように構成された第２トランジスタと、を含む構成（第２の構成）にしてもよい。

また、上記第１または第２の構成によるクランパにおいて、前記電流源は、ゲート・ソース間を短絡するように構成されたデプレッション型トランジスタである構成（第３の構成）にしてもよい。

また、上記第１～第３いずれかの構成によるクランパは、前記電流源に印加される電圧を制限するように構成されたツェナダイオードをさらに備える構成（第４の構成）にしてもよい。

また、例えば、本明細書中に開示されているクランパは、内部ノードと基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、電源電圧ノードと前記内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、アノードが前記電源電圧ノードに接続されるように構成されたダイオードと、前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記電源電圧ノードから前記内部ノードに流し込むように構成されたカレントミラーと、を備える構成（第５の構成）とされている。

なお、上記第５の構成によるクランパにおいて、前記カレントミラーは、ゲート及びドレインが前記ダイオードのカソードに接続されてソースが前記内部ノードに接続されるように構成された第１トランジスタと、ゲートが前記第１トランジスタのゲートに接続されてドレインが前記電源電圧ノードに接続されてソースが前記内部ノードに接続されるように構成された第２トランジスタと、を含む構成（第６の構成）にしてもよい。

また、上記第５又は第６の構成によるクランパにおいて、前記第１電流源及び前記第２電流源は、それぞれ、ゲート・ソース間を短絡するように構成されたデプレッション型トランジスタである構成（第７の構成）にしてもよい。

また、上記第５～第７いずれかの構成によるクランパにおいて、前記第２電流源は、前記内部ノードに現れる出力信号に応じて前記ソース電流の大きさを切り替えるように構成されている構成（第８の構成）にしてもよい。

また、例えば、本明細書中に開示されている入力回路は、ゲートが第１内部ノードに接続されてドレインが第２内部ノードに接続されるように構成されたトランジスタと、前記第１内部ノードと基準電圧ノードとの電位差を第１クランプ電圧以下に制限するように構成された第１クランパと、電源電圧ノードと前記第２内部ノードとの電位差を第２クランプ電圧以下に制限するように構成された第２クランパと、を備え、前記第１クランパは、外部電極と前記第１内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、アノードが前記第１内部ノードに接続されるように構成された第１ダイオードと、前記第１ダイオードを介して流れる第１電流に応じた第２電流を生成して前記第１内部ノードから前記基準電圧ノードに引き込むように構成された第１カレントミラーとを含み、前記第２クランパは、前記第２内部ノードと前記基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、前記電源電圧ノードと前記第２内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、アノードが前記電源電圧ノードに接続されるように構成された第２ダイオードと、前記第２ダイオードを介して流れる第３電流に応じた第４電流を生成して前記電源電圧ノードから前記第２内部ノードに流し込むように構成された第２カレントミラーと、を含む構成（第９の構成）とされている。

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第８いずれかの構成によるクランパ、または、上記第９の構成による入力回路を備える構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、又は、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体装置（ハイサイドスイッチＩＣ）
２ 直流電源
３ 負荷
９ パワーＭＩＳＦＥＴ（出力トランジスタ）
１０ コントローラ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
１６ センス電極
１７ ゲート制御配線
２１ センサＭＩＳＦＥＴ
２２ 入力回路
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
２７ 電流検出回路
２８ 電源逆接続保護回路
２９ 異常検出回路
３０ 駆動電圧生成回路
３１ 第１定電圧生成回路
３２ 第２定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３５ 負荷オープン検出回路
３６ 過熱保護回路
３７ 低電圧誤動作抑制回路
３８ 発振回路
３９ チャージポンプ回路
４０ ゲート制御信号出力回路
４１ 第１マルチプレクサ回路
４２ 第２マルチプレクサ回路
Ａ 電子機器
ＣＬＰ１、ＣＬＰ２ クランパ
ＣＭ１、ＣＭ２ カレントミラー
ＣＳ３１、ＣＳ３２ 電流源
Ｄ３０ ダイオード
Ｄ３１、Ｄ３２、Ｄ３３ ツェナダイオード
ｄｅｐ１、ｄｅｐ２ トランジスタ（デプレションＮチャネル型ＭＩＳＦＥＴ）
Ｌ インダクタンス成分
Ｍ３０ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ４０ トランジスタ（デプレションＮチャネル型ＭＩＳＦＥＴ）
Ｍ４１、Ｍ４２、Ｍ４３ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ５１、Ｍ５２、Ｍ５３ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
ｎ３０、ｎ３１、ｎ３２ 内部ノード
Ｒ 抵抗成分
Ｒ３１、Ｒ３２ 抵抗
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (10)

1. 外部電極と内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、
   アノードが前記内部ノードに接続されるように構成されたダイオードと、
   前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記内部ノードから基準電圧ノードに引き込むように構成されたカレントミラーと、
   を備える、クランパ。
2. 前記カレントミラーは、
   ゲート及びドレインが前記ダイオードのカソードに接続されてソースが前記基準電圧ノードに接続されるように構成された第１トランジスタと、
   ゲートが前記第１トランジスタのゲートに接続されてドレインが前記内部ノードに接続されてソースが前記基準電圧ノードに接続されるように構成された第２トランジスタと、
   を含む、請求項１に記載のクランパ。
3. 前記電流源は、ゲート・ソース間を短絡するように構成されたデプレッション型トランジスタである、請求項１又は２に記載のクランパ。
4. 前記電流源に印加される電圧を制限するように構成されたツェナダイオードをさらに備える、請求項１～３のいずれか一項に記載のクランパ。
5. 内部ノードと基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、
   電源電圧ノードと前記内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、
   アノードが前記電源電圧ノードに接続されるように構成されたダイオードと、
   前記ダイオードを介して流れる第１電流に応じた第２電流を生成して前記電源電圧ノードから前記内部ノードに流し込むように構成されたカレントミラーと、
   を備える、クランパ。
6. 前記カレントミラーは、
   ゲート及びドレインが前記ダイオードのカソードに接続されてソースが前記内部ノードに接続されるように構成された第１トランジスタと、
   ゲートが前記第１トランジスタのゲートに接続されてドレインが前記電源電圧ノードに接続されてソースが前記内部ノードに接続されるように構成された第２トランジスタと、
   を含む、請求項５に記載のクランパ。
7. 前記第１電流源及び前記第２電流源は、それぞれ、ゲート・ソース間を短絡するように構成されたデプレッション型トランジスタである、請求項５又は６に記載のクランパ。
8. 前記第２電流源は、前記内部ノードに現れる出力信号に応じて前記ソース電流の大きさを切り替えるように構成されている、請求項５～７のいずれか一項に記載のクランパ。
9. ゲートが第１内部ノードに接続されてドレインが第２内部ノードに接続されるように構成されたトランジスタと、
   前記第１内部ノードと基準電圧ノードとの電位差を第１クランプ電圧以下に制限するように構成された第１クランパと、
   電源電圧ノードと前記第２内部ノードとの電位差を第２クランプ電圧以下に制限するように構成された第２クランパと、
   を備え、
   前記第１クランパは、
   外部電極と前記第１内部ノードとの間に接続されて所定の定電流を生成するように構成された電流源と、
   アノードが前記第１内部ノードに接続されるように構成された第１ダイオードと、
   前記第１ダイオードを介して流れる第１電流に応じた第２電流を生成して前記第１内部ノードから前記基準電圧ノードに引き込むように構成された第１カレントミラーと、
   を含み、
   前記第２クランパは、
   前記第２内部ノードと前記基準電圧ノードとの間に接続されて所定のシンク電流を生成するように構成された第１電流源と、
   前記電源電圧ノードと前記第２内部ノードとの間に接続されて前記シンク電流よりも小さい所定のソース電流を生成するように構成された第２電流源と、
   アノードが前記電源電圧ノードに接続されるように構成された第２ダイオードと、
   前記第２ダイオードを介して流れる第３電流に応じた第４電流を生成して前記電源電圧ノードから前記第２内部ノードに流し込むように構成された第２カレントミラーと、
   を含む、入力回路。
10. 請求項１～８のいずれか一項に記載のクランパ、または、請求項９に記載の入力回路を備える、半導体装置。

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