JP2023102544A - 半導体装置、電子機器、車両 - Google Patents

Abstract

【課題】消費電力の低い半導体装置を提供する。
【解決手段】半導体装置１は、電源電圧ＶＢの印加端（ドレイン電極１１）と出力電圧ＶＯＵＴの印加端（ソース電極１２）との間に接続されるＮチャネル型の出力トランジスタ９と、出力トランジスタ９のゲート制御信号ＶＧを出力するゲート制御信号出力回路４０と、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成してゲート制御信号出力回路４０に供給する昇圧電圧生成回路（例えばチャージポンプ回路３９）と、ゲート制御信号ＶＧに応じてチャージポンプ回路３９の電流能力（例えば駆動電流Ｉｃｐ）を制御する電流能力制御回路１００と、を備える。
【選択図】図３

Description

本明細書中に開示されている発明は、半導体装置、電子機器及び車両に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来の半導体装置では、消費電力の低減について改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、消費電力の低い半導体装置、電子機器及び車両を提供することを目的とする。

例えば、本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成されたＮチャネル型の出力トランジスタと、前記出力トランジスタのゲート制御信号を出力するように構成されたゲート制御信号出力回路と、前記電源電圧よりも高い昇圧電圧を生成して前記ゲート制御信号出力回路に供給するように構成された昇圧電圧生成回路と、前記ゲート制御信号に応じて前記昇圧電圧生成回路の電流能力を制御するように構成された電流能力制御回路と、を備える。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、消費電力の低い半導体装置、電子機器及び車両を提供することが可能となる。

図１は、半導体装置を備えた電子機器の一構成例を示す図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、半導体装置の新規な実施形態を示す図である。 図４は、レベルシフタの第１構成例を示す図である。 図５は、高耐圧Ｐチャネル型ＭＩＳＦＥＴの縦断面を示す図である。 図６は、縦型構造を採用したパワーＭＩＳＦＥＴの縦断面を示す図である。 図７は、レベルシフタの第２構成例を示す図である。 図８は、車両の一構成例を示す外観図である。

＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。

半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、パワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］９と、コントローラ１０と、を集積化して成る。

また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、入力電極１３（＝入力電極ＩＮに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）を備える。

パワーＭＩＳＦＥＴ９は、絶縁ゲート型パワートランジスタ（＝出力トランジスタ）の一例であり、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。

コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＶＧを生成する回路を含む。

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントローラ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に伝達する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントローラ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントローラ１０に基準電圧（例えば接地電圧）を伝達する。なお、基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。

＜半導体装置（電気的構造）＞
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。なお、半導体装置１は、車両への搭載に際して、バルブランプ若しくはＬＥＤ［light emitting diode］ランプなどの光源、又は、その他の種類の電子制御デバイスへの通電制御を行うためのハイサイドスイッチとして適用され得る。

半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、イネーブル電極１５、センス電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９及びコントローラ１０を含む。

ドレイン電極１１（＝電源電極ＶＢＢ）は、直流電源２に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９及びコントローラ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷３に接続される。

入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ［micro controller unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］レギュレータなどに接続されてもよい。入力電極１３は、コントローラ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線（接地端）に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９及びコントローラ１０に基準電圧を提供する。

イネーブル電極１５は、ＭＣＵに接続されてもよい。イネーブル電極１５には、コントローラ１０の一部又は全部の機能を有効または無効にするための電気信号が入力される。センス電極１６は、コントローラ１０の異常を検出するための電気信号を装置外部に伝達する。なお、センス電極１６は、抵抗器によりプルアップ又はプルダウンされてもよい。

パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントローラ１０（後述するゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントローラ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。

コントローラ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。

センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。

入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。

電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。

電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述するゲート制御信号出力回路４０）に入力される。

負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。

過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７にゲート制御信号ＶＧを出力する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号）に応じてゲート制御信号ＶＧを制御することによりパワーＭＩＳＦＥＴ９をオン／オフする。

ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９およびゲート制御信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号に基づいて昇圧電圧ＶＣＰを生成する。チャージポンプ回路３９によって生成される昇圧電圧ＶＣＰは、ゲート制御信号出力回路４０に入力される。なお、チャージポンプ回路３９は、昇圧電圧生成回路の一例である。

ゲート制御信号出力回路４０は、チャージポンプ回路３９から出力される昇圧電圧ＶＣＰを受けて動作し、保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じてゲート制御信号ＶＧを生成する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号（＝出力電流ＩＯＵＴ）およびセンサＭＩＳＦＥＴ２１によって生成された電気信号（＝出力電流ＩＯＵＴと同じ挙動を示すセンス電流）に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。

電源逆接続保護回路２８は、直流電源２が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。

異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。

第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。

第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびイネーブル電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、センス電極１６が接続されている。

イネーブル電極１５にＭＣＵが接続され、センス電極１６にプルアップ用またはプルダウン用の抵抗器が接続されている場合、ＭＣＵからイネーブル電極１５にオン信号が入力され、センス電極１６から異常検出信号が取り出される。異常検出信号は、センス電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

＜半導体装置（実施形態）＞
図３は半導体装置１の新規な実施形態を示す図である。本実施形態の半導体装置１は、先出のパワーＭＩＳＦＥＴ９、チャージポンプ回路３９及びゲート制御信号出力回路４０に加えて、電流能力制御回路１００を備える。

パワーＭＩＳＦＥＴ９は、電源電圧ＶＢの印加端（＝ドレイン電極１１）と出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されるＮチャネル型の出力トランジスタである。

チャージポンプ回路３９は、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成してゲート制御信号出力回路４０に供給する昇圧電圧生成回路の一例である。

ゲート制御信号出力回路４０は、昇圧電圧ＶＣＰの供給を受けて動作し、パワーＭＩＳＦＥＴ９のゲート制御信号ＶＧを出力する。本図に即して述べると、ゲート制御信号出力回路４０は、トランジスタＭ１１～Ｍ１３（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ１４及びＭ１５（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ１１と、スイッチＳＷ１１及びＳＷ１２と、を含む。

トランジスタＭ１１～Ｍ１３それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ１１～Ｍ１３それぞれのゲートは、いずれもトランジスタＭ１１のドレインに接続されている。このように接続されたトランジスタＭ１１～Ｍ１３は、トランジスタＭ１１のドレインに入力される基準電流Ｉｇａｔｅをミラーし、トランジスタＭ１２及びＭ１３それぞれのドレインからミラー電流Ｉｍ及びゲート充電電流Ｉｃｈｇとして出力するカレントミラーＣＭ１１として機能する。

トランジスタＭ１４及びＭ１５それぞれのソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１４及びＭ１５それぞれのゲートは、いずれもトランジスタＭ１４のドレインに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１２のドレインに接続されている。このように接続されたトランジスタＭ１４及びＭ１５は、トランジスタＭ１４のドレインに入力されるミラー電流Ｉｍをミラーし、トランジスタＭ１５のドレインからゲート放電電流Ｉｄｃｈｇとして出力するカレントミラーＣＭ１２として機能する。

スイッチＳＷ１１の第１端は、トランジスタＭ１１のドレインに接続されている。スイッチＳＷ１１の第２端は、電流源ＣＳ１１の第１端に接続されている。電流源ＣＳ１１の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１３のドレインとスイッチＳＷ１２の第１端は、いずれもパワーＭＩＳＦＥＴ９のゲートに接続されている。スイッチＳＷ１２の第２端は、トランジスタＭ１５のドレインに接続されている。

電流源ＣＳ１１は、基準電流Ｉｇａｔｅを生成する。なお、電流源ＣＳ１１は、一般に低電位系（ＶＢ－ＧＮＤ系）から基準電流Ｉｇａｔｅの元となる電流の入力を受け付けるカレントミラーとして実装される。

例えば、パワーＭＩＳＦＥＴ９をオン状態とするときには、スイッチＳＷ１１がオン状態となり、スイッチＳＷ１２がオフ状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート充電電流Ｉｃｈｇにより充電されるので、ゲート制御信号ＶＧがハイレベル（＝ＶＣＰ）に立ち上がり、パワーＭＩＳＦＥＴ９がオン状態となる。

一方、パワーＭＩＳＦＥＴ９をオフ状態とするときには、スイッチＳＷ１１及びＳＷ１２がいずれもオン状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート放電電流Ｉｄｃｈｇ（ただしＩｄｃｈｇ＞Ｉｃｈｇ）により放電されるので、ゲート制御信号ＶＧがローレベル（＝ＶＯＵＴ）に立ち下がり、パワーＭＩＳＦＥＴ９がオフ状態となる。

ただし、ゲート制御信号出力回路４０の構成は、上記に限定されるものではない。

電流能力制御回路１００は、ゲート制御信号ＶＧに応じてチャージポンプ回路３９の駆動電流Ｉｃｐを制御する。本図に即して具体的に述べると、電流能力制御回路１００は、コンパレータＣＭＰと、電圧源Ｅ１１と、電流源ＣＳ１２及びＣＳ１３と、レベルシフタＬＶＳと、トランジスタＭ１６（例えばＰチャネル型ＭＩＳＦＥＴ）と、を含む。

コンパレータＣＭＰは、非反転入力端（＋）に入力されるゲート制御信号ＶＧと、反転入力端（－）に入力される所定の閾値電圧Ｖｔｈとを比較することにより、比較信号Ｓ０を生成する。比較信号Ｓ０は、ゲート制御信号ＶＧが閾値電圧Ｖｔｈよりも低いときにローレベルとなり、ゲート制御信号ＶＧが閾値電圧Ｖｔｈよりも高いときにハイレベルとなる。なお、コンパレータＣＭＰとしては、ヒステリシスコンパレータを用いてもよい。

電圧源Ｅ１１は、昇圧電圧ＶＣＰよりも所定値Ｖ１だけ低い閾値電圧Ｖｔｈ（＝ＶＣＰ－Ｖ１）を生成する。

電流源ＣＳ１２は、昇圧電圧ＶＣＰの印加端とトランジスタＭ１６のソースとの間に接続されており、定電流Ｉ１を生成する。

トランジスタＭ１６は、比較信号Ｓ０に応じて定電流源ＣＳ１２とレベルシフタＬＶＳとの間を導通／遮断するスイッチ素子に相当する。トランジスタＭ１６は、比較信号Ｓ０がローレベルであるときにオン状態となり、比較信号Ｓ０がハイレベルであるときにオフ状態となる。従って、トランジスタＭ１６のドレインからレベルシフタＬＶＳへの入力信号Ｓ１は、比較信号Ｓ０がローレベルであるときにハイレベル（＝定電流Ｉ１の流れる経路が導通された状態）となり、比較信号Ｓ０がハイレベルであるときにローレベル（＝定電流Ｉ１の流れる経路が遮断された状態）となる。

レベルシフタＬＶＳは、ゲート制御信号ＶＧと閾値電圧Ｖｔｈとの比較結果に応じた信号（例えばトランジスタＭ１６のドレイン電圧）を入力信号Ｓ１とし、入力信号Ｓ１とは異なる信号レベルの出力信号Ｓ２を出力する。本図に即して述べると、レベルシフタＬＶＳは、高電位系（ＶＣＰ／ＶＯＵＴドメイン）の入力信号Ｓ１をレベルシフトして低電位系（ＶＢ／ＧＮＤドメイン）の出力信号Ｓ２を生成する。例えば、出力信号Ｓ２は、入力信号Ｓ１がハイレベル（ＶＣＰ）であるときにハイレベル（ＶＢ）となり、入力信号Ｓ１がローレベル（ＶＯＵＴ）であるときにローレベル（ＧＮＤ）となる。

電流源ＣＳ１３は、レベルシフタＬＶＳの出力信号Ｓ２に応じてチャージポンプ回路３９の駆動電流Ｉｃｐを制御する。本図に即して述べると、電流源ＣＳ１３は、出力信号Ｓ２がハイレベル（ＶＢ）であるときに駆動電流Ｉｃｐを第１電流値Ｉｃｐ１とし、出力信号Ｓ２がローレベル（ＧＮＤ）であるときに駆動電流Ｉｃｐを第１電流値Ｉｃｐ１よりも小さい第２電流値Ｉｃｐ２に引き下げる。

言い替えると、電流能力制御回路１００は、ゲート制御信号ＶＧが所定の閾値電圧Ｖｔｈよりも低いとき（＝パワーＭＩＳＦＥＴ９のオン遷移中）に駆動電流Ｉｃｐを第１電流値Ｉｃｐ１とし、ゲート制御信号ＶＧが閾値電圧Ｖｔｈよりも高いとき（＝パワーＭＩＳＦＥＴ９のオン遷移後）に駆動電流Ｉｃｐを第１電流値Ｉｃｐ１よりも小さい第２電流値Ｉｃｐ２とする。

この場合、チャージポンプ回路３９は、より大きい駆動電流Ｉｃｐ（＝第１電流値Ｉｃｐ１）の供給を受けて動作を開始する。従って、チャージポンプ回路３９は、より大きいゲート充電電流Ｉｃｈｇを生成することができる。つまり、パワーＭＩＳＦＥＴ９を起動する必要（＝ゲート制御信号ＶＧをローレベルからハイレベルまで速やかに高める必要）があるときには、チャージポンプ回路３９がより大きい電流能力を備えた状態となる。

一方、パワーＭＩＳＦＥＴ９が完全にオン状態に至ると、その後はゲート制御信号ＶＧをハイレベルに維持できればよいので、チャージポンプ回路３９の電流能力はさほど大きくなくても足りる。そこで、電流能力制御回路１００は、ゲート制御信号ＶＧがハイレベルに立ち上がったことを検出して、チャージポンプ回路３９の駆動電流Ｉｃｐを第１電流値Ｉｃｐ１よりも小さい第２電流値Ｉｃｐ２に引き下げる。その結果、チャージポンプ回路３９の電流能力を必要最小限に抑えることができる。従って、半導体装置１の機能を一切損なうことなく、チャージポンプ回路３９の消費電力を削減することが可能となる。

なお、チャージポンプ回路３９の電流能力を制御する手法としては、駆動電流Ｉｃｐを切り替えるほか、例えば、チャージポンプ回路３９の駆動周波数Ｆｃｐ（＝発振回路３８で生成されるクロック信号の発振周波数）を切り替えてもよい。

具体的に述べると、電流能力制御回路１００は、ゲート制御信号ＶＧが所定の閾値電圧Ｖｔｈよりも低いときに駆動周波数Ｆｃｐを第１周波数Ｆｃｐ１とし、ゲート制御信号ＶＧが閾値電圧Ｖｔｈよりも高いときに駆動周波数Ｆｃｐを第１周波数Ｆｃｐ１よりも低い第２周波数Ｆｃｐ２としてもよい。

＜異なる電圧ドメイン間でのゲート制御に関する考察＞
Ｎチャネル型ＭＩＳＦＥＴは、同じ素子面積のＰチャネル型ＭＩＳＦＥＴと比べてオン抵抗が２～３倍ほど優れている（オン抵抗が低い）。これを鑑み、パワーＭＩＳＦＥＴ９（＝出力トランジスタ）としては、Ｎチャネル型ＭＩＳＦＥＴが優先的に用いられる。ただし、Ｎチャネル型ＭＩＳＦＥＴを完全にオン状態とするためには、Ｎチャネル型ＭＩＳＦＥＴに正極性のゲート・ソース間電圧を印加する必要がある。そこで、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成する昇圧電圧生成回路、例えば比較的安価なチャージポンプ回路３９が半導体装置１に内蔵されることが多い。特に、大電流及び高電圧を取り扱うＩＰＤでは、チャージポンプ回路３９と他のフローティング電源回路が統合されており、縦型構造のパワーＭＩＳＦＥＴ９が適切に制御される。

ところで、半導体装置１では低耐圧デバイス（例えば耐圧５Ｖ）と高耐圧デバイス（例えば４０Ｖ耐圧）が組み合わせてモノリシック実装される。高耐圧デバイスを使用すれば半導体装置１の電圧ロバスト性を向上し得る。ただし、システム全体のコスト削減を鑑みると、高耐圧デバイスの使用は必要最小限に止めて、できる限り低耐圧デバイスを使用することが望ましい。

このように、低耐圧デバイスと高耐圧デバイスが混在する半導体装置１において、異なる電圧ドメイン間（低電位系と高電位系との間）で内部信号を伝達する場合には、一般に内部信号をレベルシフトする必要がある。先の図３に即して述べると、ゲート制御信号ＶＧの論理レベルに関する情報を高電位系（ＶＣＰ／ＶＯＵＴドメイン）から低電位系（ＶＢ／ＧＮＤドメイン）に引き渡すためには、両ドメイン間のインターフェイスとしてレベルシフタＬＶＳが必要となる。

＜レベルシフタ（第１構成例）＞
図４は、レベルシフタＬＶＳの第１構成例を示す図である。本図で示すように、高電位系（ＶＣＰ／ＶＯＵＴドメイン）と低電位系（ＶＢ／ＧＮＤドメイン）との間で内部信号を伝達するレベルシフタＬＶＳは、一般に高耐圧Ｐチャネル型ＭＩＳＦＥＴを用いて形成されることが多い。ただし、半導体装置１がＮ型半導体基板を用いて形成されている場合には、半導体装置１に高耐圧Ｐチャネル型ＭＩＳＦＥＴを組み込みにくい。以下では、その理由について、図面を参照しながら詳細に説明する。

図５は、高耐圧Ｐチャネル型ＭＩＳＦＥＴの縦断面を示す図である。本構造例の高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００は、Ｎ型半導体基板２０１と、Ｎ型エピ層２０２と、低濃度Ｐ型半導体領域２０３と、高濃度Ｐ型半導体領域２０４及び２０５と、絶縁層２０６と、ゲート電極２０７と、を含む。

Ｎ型半導体基板２０１は、電源電圧ＶＢの印加端（＝縦型構造を採用したパワーＭＩＳＦＥＴ９のドレイン）と電気的に導通している。

図６は、縦型構造を採用したパワーＭＩＳＦＥＴ９の縦断面を示す図である。本構造例のパワーＭＩＳＦＥＴ９は、表面に形成された複数の溝にゲート（Ｇ）が埋め込まれた縦型構造（いわゆるトレンチゲート型）である。本構造例のパワーＭＩＳＦＥＴ９では、表面のＮ型半導体領域がパワーＭＩＳＦＥＴ９のソース（Ｓ）に相当し、Ｎ型半導体基板２０１及びＮ型エピ層２０２がパワーＭＩＳＦＥＴ９のドレイン（Ｄ）に相当する。

図５に戻り、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００の構造について説明を続ける。Ｎ型エピ層２０２は、Ｎ型半導体基板２０１の表面に気相成長（エピタキシャル成長）されたＮ型結晶層である。

低濃度Ｐ型半導体領域２０３は、Ｎ型エピ層２０２の表面において、一部の領域にホウ素又はアルミニウム等の不純物をドープすることにより形成される。

高濃度Ｐ型半導体領域２０４は、Ｎ型エピ層２０２の表面において、一部の領域にホウ素又はアルミニウム等の不純物をドープすることにより形成される。なお、高濃度Ｐ型半導体領域２０４は、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のソース（Ｓ）に相当する。

高濃度Ｐ型半導体領域２０５は、低濃度Ｐ型半導体領域２０３の表面において、一部の領域にホウ素又はアルミニウム等の不純物をドープすることにより形成される。なお、低濃度Ｐ型半導体領域２０３及び高濃度Ｐ型半導体領域２０５は、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のドレイン（Ｄ）に相当する。

絶縁層２０６は、Ｎ型エピ層２０２及び低濃度Ｐ型半導体領域２０３それぞれの一部表面（＝高濃度Ｐ型半導体領域２０４と高濃度Ｐ型半導体領域２０５との間に形成されるチャネル領域の直上）を被覆するように形成される。なお、絶縁層２０６は、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のゲート絶縁膜に相当する。

ゲート電極２０７は、絶縁層２０６の表面を被覆するように形成される。なお、ゲート電極２０７は、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のゲートに相当する。

このように、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００は、殆どの場合、Ｎ型半導体基板２０１の表面上に成長したＮ型エピ層２０２に直接実装される。すなわち、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００の本体は、ウェーハのＮ型エピ層２０２（延いてはＮ型半導体基板２０１）となる。

ところで、本構造例の高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００には、Ｎ型半導体基板２０１及びＮ型エピ層２０２をベースとし、低濃度Ｐ型半導体領域２０３をコレクタとし、高濃度Ｐ型半導体領域２０４をエミッタとする寄生トランジスタＱｐ（ｐｎｐ型バイポーラトランジスタ）が付随する。

なお、パワーＭＩＳＦＥＴ９が縦型構造である場合には、パワーＭＩＳＦＥＴ９のドレインがＮ型半導体基板２０１と導通する。従って、Ｎ型半導体基板２０１には、接地電圧ＧＮＤではなく、電源電圧ＶＢが印加される。そのため、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のソース又はドレインに電源電圧ＶＢよりも高い電圧（例えば昇圧電圧ＶＣＰ）を印加することは許されない。なぜなら、このような電圧の印加を許すと、寄生トランジスタＱｐがオンするので、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００のソース・ドレイン間がショートしてしまうからである。

そのため、高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００を用いてレベルシフタＬＶＳを形成する場合には、Ｎ型エピ層２０２（延いてはＮ型半導体基板２０１）から高耐圧Ｐチャネル型ＭＩＳＦＥＴ２００を電気的に分離しなければならない。しかしながら、そのような素子形成は、不可能ではないにしても非常に困難である。

以下では、上記の考察を鑑み、高耐圧Ｐチャネル型ＭＩＳＦＥＴを用いることなく、異なる電圧ドメイン間でのレベルシフトを適切に行うことのできる新規なレベルシフタＬＶＳを提案する。

＜レベルシフタ（第２構成例）＞
図７は、レベルシフタＬＶＳの第２構成例を示す図である。本構成例のレベルシフタＬＶＳは、トランジスタＰ１～Ｐ５（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＮ１及びＮ２（Ｎチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ２１～ＣＳ２６と、ツェナダイオードＤ１及びＤ２と、ダイオードＤ３と、を含む。

トランジスタＰ１及びＰ２それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、電流源ＣＳ２１の第１端に接続されている。電流源ＣＳ２１の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタＰ１及びＰ２は、トランジスタＰ１のドレインに入力される第１定電流Ｉ２１をミラーしてトランジスタＰ２のドレインから出力する第１カレントミラーとして機能する。

トランジスタＰ３のソースは、トランジスタＰ２のドレインに接続されている。トランジスタＰ３のドレインは、第１ノードｎ１に接続されている。トランジスタＰ３のゲートは、ゲート制御信号ＶＧの印加端に接続されている。

トランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓ（Ｐ３）（＝ＶＣＰ－ＶＧ）が所定のオン閾値電圧Ｖｔｈ（Ｐ３）よりも高いときにオン状態となり、ゲート・ソース間電圧Ｖｇｓ（Ｐ３）がオン閾値電圧Ｖｔｈ（Ｐ３）よりも低いときにオフ状態となる。言い換えると、トランジスタＰ３は、ＶＧ＜ＶＣＰ－Ｖｔｈ（Ｐ３）であるときにオン状態となり、ＶＧ＞ＶＣＰ－Ｖｔｈ（Ｐ３）であるときにオフ状態となる。

このように、トランジスタＰ３は、ゲート制御信号ＶＧに応じてトランジスタＰ２のドレインと第１ノードｎ１との間を導通／遮断するスイッチ素子として機能する。

なお、本図では、トランジスタＰ３のゲートにゲート制御信号ＶＧを直接印加する構成を例示したが、例えば、先出の図３に倣い、コンパレータＣＭＰで生成される比較信号Ｓ０をトランジスタＰ３のゲートに印加してもよい。

トランジスタＰ４及びＰ５それぞれのソースは、いずれも第１ノードｎ１に接続されている。トランジスタＰ４及びＰ５それぞれのゲートは、トランジスタＰ４のドレインに接続されている。トランジスタＰ４のドレインは、電流源ＣＳ２２の第１端に接続されている。電流源ＣＳ２２の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＰ４のドレインは、第２ノードｎ２に接続されている。このように接続されたトランジスタＰ４及びＰ５は、トランジスタＰ４のドレインに入力される第２定電流Ｉ２２をミラーしてトランジスタＰ５のドレインから出力する第２カレントミラーとして機能する。

トランジスタＮ１（＝第１トランジスタに相当）のドレインは、第２ノードｎ２に接続されている。トランジスタＮ１のソースは、第３ノードｎ３に接続されている。トランジスタＮ１のゲートは、出力電圧ＶＯＵＴの印加端に接続されている。

トランジスタＮ２（＝第２トランジスタに相当）のゲートは、第３ノードｎ３に接続されている。トランジスタＮ２のドレインは、第５ノードｎ５に接続されている。なお、トランジスタＮ２は、第２内部電圧ＶＢＭ５（＝ＶＢ－５Ｖ）と第１内部電圧ＶＯＭ５（＝ＶＯＵＴ－５Ｖ）との電位差に耐え得る高耐圧素子を用いるとよい。

電流源ＣＳ２１は、トランジスタＰ１のドレインと出力電圧ＶＯＵＴの印加端との間に接続されており、第１定電流Ｉ２１（例えばＩ２１＝４×Ｉ）を生成する。なお、電流源ＣＳ２１は、先出のトランジスタＰ１及びＰ２と共に、昇圧電圧ＶＣＰの印加端と第１ノードｎ１との間に流れる第１定電流Ｉ２１を生成する第１定電流生成部を形成する。

電流源ＣＳ２２は、トランジスタＰ４のドレインと出力電圧ＶＯＵＴの印加端との間に接続されており、第２定電流Ｉ２２（例えばＩ２２＝２×Ｉ）を生成する。なお、電流源ＣＳ２２は、先出のトランジスタＰ４及びＰ５と共に、第１ノードｎ１と第２ノードｎ２との間に流れる第２定電流Ｉ２２を生成する第２定電流生成部を形成する。

電流源ＣＳ２３は、第３ノードｎ３と第４ノードｎ４の間に接続されており、第３定電流Ｉ２３（例えばＩ２３＝１×Ｉ）を生成する。電流源ＣＳ２３は、第３ノードｎ３と第４ノードｎ４との間に流れる第３定電流Ｉ２３を生成する第３定電流生成部に相当する。

電流源ＣＳ２４は、電源電圧ＶＢの印加端と第５ノードｎ５との間に接続されており、第４定電流Ｉ２４（例えばＩ２４＝１×Ｉ）を生成する。なお、電流源ＣＳ２４は、電源電圧ＶＢの印加端と第５ノードｎ５との間に流れる第４定電流Ｉ２４を生成する第４定電流生成部に相当する。

電流源ＣＳ２５は、トランジスタＮ２のソースと第４ノードｎ４との間に接続されており、第５定電流Ｉ２５（例えばＩ２５＝３×Ｉ）を生成する。なお、電流源ＣＳ２５は、トランジスタＮ２のソースと第４ノードｎ４との間に流れる第５定電流Ｉ５を生成する第５定電流生成部に相当する。

電流源ＣＳ２６は、第４ノードｎ４と接地端との間に接続されており、第６定電流Ｉ２６を生成する。なお、電流源ＣＳ２６は、第１内部電圧ＶＯＭ５（＝ＶＯＵＴ－５Ｖ）と接地電圧ＧＮＤとの電位差に耐え得る高耐圧素子を用いて形成するとよい。

ツェナダイオードＤ１のカソードは、出力電圧ＶＯＵＴの印加端に接続されている。ツェナダイオードＤ１のアノードは、第４ノードｎ４に接続されている。なお、ツェナダイオードＤ１は、先出の電流源ＣＳ２６と共に、第４ノードｎ４を出力電圧ＶＯＵＴよりも所定値（例えば５Ｖ）だけ低い第１内部電圧ＶＯＭ５（＝ＶＯＵＴ－５Ｖ）にクランプする第１クランパとして機能する。ただし、第１内部電圧ＶＯＭ５を生成する手法については、上記に限定されるものではない。

ツェナダイオードＤ２のカソードは、電源電圧ＶＢの印加端に接続されている。ツェナダイオードＤ２のアノードは、第５ノードｎ５に接続されている。なお、ツェナダイオードＤ２は、先出の電流源ＣＳ２４及びＣＳ２５と共に、第５ノードｎ５を電源電圧ＶＢよりも所定値（例えば５Ｖ）だけ低い第２内部電圧ＶＢＭ５（＝ＶＢ－５Ｖ）にクランプする第２クランパとして機能する。ただし、第２内部電圧ＶＢＭ５を生成する手法については、上記に限定されるものではない。

ダイオードＤ３のカソードは、第１ノードｎ１に接続されている。ダイオードＤ３のアノードは、出力電圧ＶＯＵＴの印加端に接続されている。なお、ダイオードＤ３は、第１ノードｎ１を出力電圧ＶＯＵＴよりもダイオードＤ３の順方向降下電圧Ｖｆ（Ｄ３）だけ低い電圧値（≒ＶＯＵＴ－０．７Ｖ）にクランプする第３クランパとして機能する。

本図で示したように、本構成例のレベルシフタＬＶＳは、互いに直列に接続された２つの低耐圧の電流源（先出の第１定電流生成部及び第２定電流生成部）と、ドメイン間の電圧クランプ素子又はレベルシフト素子として設けられた低耐圧のＮチャネル型ＭＩＳＦＥＴ（トランジスタＮ１）を利用する。

本構成例のレベルシフタＬＶＳは、ゲート制御信号ＶＧの論理レベルに関する情報を高電位系（ＶＣＰ／ＶＯＵＴドメイン）から低電位系（ＶＢ／ＶＢＭ５ドメイン）にレベルシフトする。以下では、レベルシフタＬＶＳの動作について詳述する。

電流源ＣＳ２１は、定電流Ｉ２１（＝４×Ｉ）を生成することにより、低耐圧のトランジスタＰ１及びＰ２を用いて形成される第１カレントミラーにバイアスを掛ける。電流源ＣＳ２２は、定電流Ｉ２２（＝２×Ｉ）を生成することにより、低耐圧のトランジスタＰ４及びＰ５により形成される第２カレントミラーにバイアスを掛ける。

トランジスタＰ２及びＰ５は、昇圧電圧ＶＣＰの印加端と第４ノードｎ４（＝第１内部電圧ＶＯＭ５の印加端）との間に直列接続されており、トランジスタＰ３によって互いに分離されている。

トランジスタＰ３は、ゲート制御信号ＶＧと昇圧電圧ＶＣＰを簡易に比較するコンパレータとして機能する。トランジスタＰ３のオン閾値電圧Ｖｔｈ（Ｐ３）により与えられる電圧オフセットは、このコンパレータのしきい値レベルを決定する。なお、ゲート制御信号ＶＧを閾値と比較する構成については、何らこれに限定されるものではなく、他の種類のコンパレータ（例えば図３のコンパレータＣＭＰ）を用いても構わない。ただし、ゲート制御信号ＶＧをトランジスタＰ３のゲートに印加する構成が最も簡易である。

ゲート制御信号ＶＧが低い（より正確にはＶＧ＜ＶＣＰ－Ｖｔｈ（Ｐ３））ときには、トランジスタＰ３がオン状態となるので、トランジスタＰ２が三極管領域（線形領域又は非飽和領域とも言う）で動作する状態となる。これは、トランジスタＰ２が第１定電流Ｉ２１（＝４×Ｉ）を供給する一方、トランジスタＰ５が第１定電流Ｉ２１よりも小さい第２定電流Ｉ２２（＝２×Ｉ）しか供給しないからである。その結果、第１ノードｎ１は、トランジスタＰ２及びＰ３を介して昇圧電圧ＶＣＰに近い電圧値まで引き上げられる。

一方、第３ノードｎ３は、トランジスタＮ１の働きにより、出力電圧ＶＯＵＴよりもトランジスタＮ１のゲート・ソース間電圧Ｖｇｓ（Ｎ１）だけ低い電圧値（＝ＶＯＵＴ－Ｖｇｓ（Ｎ１））にバイアスされる。この状態は、第３ノードｎ３がハイレベルとされている状態に相当する。

なお、トランジスタＰ２、Ｐ３、Ｐ５及びＮ１により形成される電流経路の総電流は、第３定電流Ｉ２３（＝１×Ｉ）となる。従って、トランジスタＰ２は、確実に三極管領域で動作することになる。

このように、上記の電流経路で使用されるトランジスタＰ２、Ｐ３、Ｐ５及びＮ１と電流源ＣＳ２３それぞれの両端間電圧は、昇圧電圧ＶＣＰと第１内部電圧ＶＯＭ５との電位差よりも小さいことが明らかである。従って、トランジスタＰ２、Ｐ３、Ｐ５及びＮ１と電流源ＣＳ２３は、低耐圧素子（例えば５Ｖ耐圧素子）で実装することができる。これは、本構成例のレベルシフタＬＶＳにおける利点の一つである。

第３ノードｎ３がハイレベル（ＶＯＵＴ－Ｖｇｓ（Ｎ１））であるときには、トランジスタＮ２がオン状態となる。従って、第５ノードｎ５からトランジスタＮ２を介して第４ノードｎ４に至る電流経路に第５定電流Ｉ２５（＝３×Ｉ）が流れる。

なお、第５定電流Ｉ２５は、電源電圧ＶＢの印加端から第５ノードｎ５に流れる第４定電流Ｉ２４（＝１×Ｉ）よりも大きい電流値に設定されている。そのため、ツェナダイオードＤ２には、第５定電流Ｉ２５と第４定電流Ｉ２４との差分電流（＝Ｉ２５－Ｉ２４＝２×Ｉ）が流れる。

その結果、第５ノードｎ５は、電源電圧ＶＢよりも所定値（例えば５Ｖ）だけ低い第２内部電圧ＶＢＭ５（＝ＶＢ－５Ｖ）となる。この状態は、第５ノードｎ５がハイレベルとされている状態に相当する。

これに対して、ゲート制御信号ＶＧが十分に高い（より正確にはＶＧ＞ＶＣＰ－Ｖｔｈ（Ｐ３））ときには、トランジスタＰ３がオフ状態となるので、トランジスタＰ５は、それまで第１ノードｎ１に供給されていた電源を失う。従って、トランジスタＰ５は、第２定電流Ｉ２２（＝２×Ｉ）を供給することができなくなる。

一方、トランジスタＮ１は、出力電圧ＶＯＵＴの上昇に伴ってフルオン状態となる。また、第３ノードｎ３は、電流源ＣＳ２３を介して第４ノードｎ４（＝ＶＯＭ５）にプルダウンされる。この状態は、第３ノードｎ３がローレベルとされている状態に相当する。このとき、第１ノードｎ１及び第２ノードｎ２は、いずれもトランジスタＭ５を介して第３ノードｎ３に追従するように低下する。

ただし、ダイオードＤ３は、第１ノードｎ１を出力電圧ＶＯＵＴよりダイオードＤ３の順方向降下電圧Ｖｆ（Ｄ３）だけ低い電圧値（＝ＶＯＵＴ－Ｖｆ（Ｄ３）≒ＶＣＰ－０．７Ｖ）にクランプする。このようなクランプ動作により、トランジスタＰ３の両端間電圧（＝ドレイン・ソース間電圧）は、ダイオードＤ３の順方向降下電圧Ｖｆ（Ｄ３）以下に制限される。従って、トランジスタＰ３を高電圧の印加から保護することができる。

なお、ダイオードＤ３は、真正のダイオード素子であってもよいが、殆どの場合には、絶縁された低耐圧Ｐチャネル型ＭＩＳＦＥＴのＰ型ウェル－Ｎ型ウェル間に付随するボディダイオードでも十分に第１ノードｎ１をクランプすることができる。

また、第２ノードｎ２は、第３ノードｎ３に追従して第１内部電圧ＶＯＭ５（＝ＶＯＵＴ－５Ｖ）にプルダウンされる。従って、トランジスタＰ５及びＮ１についても、高電圧の印加から保護することができる。

第３ノードｎ３がローレベル（＝ＶＯＭ５）に切り替わると、トランジスタＮ２がオフ状態となる。従って、電流源ＣＳ２４の働きにより第５ノードｎ５が電源電圧ＶＢまで引き上げられる。この状態は、第５ノードｎ５がハイレベルとされている状態に相当する。

このように、本構成例のレベルシフタＬＶＳは、ＶＧ＜ＶＣＰ－Ｖｔｈ（Ｐ３）であるときに第５ノードｎ５をローレベル（＝ＶＢＭ５）とし、ＶＧ＞ＶＣＰ－Ｖｔｈ（Ｐ３）であるときに第５ノードｎ５をハイレベル（＝ＶＢ）とする。これは、ゲート制御信号ＶＧの論理レベルに関する情報を高電位系（ＶＣＰ／ＶＯＵＴドメイン）から低電位系（ＶＢ／ＶＢＭ５ドメイン）にレベルシフトしていることに他ならない。なお、第５ノードｎ５に現れる電圧信号は、先出の出力信号Ｓ２に相当する。

本構成例のレベルシフタＬＶＳであれば、高耐圧ＰチャネルＭＩＳＦＥＴを用いることなく、異なる電圧ドメイン間でのレベルシフトを適切に行うことが可能となる。特に、縦型構造のパワーＭＩＳＦＥＴ９とコントローラ１０をＮ型半導体基板２０１に集積化した半導体装置１では、本構成例のレベルシフタＬＶＳを用いることが望ましい。

＜車両への適用＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した電子機器Ａは、電子機器Ｘ１１～Ｘ１８として理解することができる。すなわち、先に説明した半導体装置１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成されたＮチャネル型の出力トランジスタと、前記出力トランジスタのゲート制御信号を出力するように構成されたゲート制御信号出力回路と、前記電源電圧よりも高い昇圧電圧を生成して前記ゲート制御信号出力回路に供給するように構成された昇圧電圧生成回路と、前記ゲート制御信号に応じて前記昇圧電圧生成回路の電流能力を制御するように構成された電流能力制御回路と、を備える構成（第１の構成）とされている。

なお、上記第１の構成による半導体装置において、前記電流能力制御回路は、前記ゲート制御信号が所定の閾値よりも低いときに前記昇圧電圧生成回路の駆動電流を第１電流値とし、前記ゲート制御信号が前記閾値よりも高いときに前記駆動電流を前記第１電流値よりも小さい第２電流値とする構成（第２の構成）にしてもよい。

また、上記第２の構成による半導体装置において、前記電流能力制御回路は、前記ゲート制御信号、又は、前記ゲート制御信号と前記閾値との比較結果に応じた信号を入力信号とし、前記入力信号とは異なる信号レベルの出力信号を出力するように構成されたレベルシフタを含む構成（第３の構成）にしてもよい。

また、上記第３の構成による半導体装置において、前記レベルシフタは、前記昇圧電圧の印加端と第１ノードとの間に流れる第１定電流を生成するように構成された第１定電流生成部と、前記第１ノードと第２ノードとの間に流れる第２定電流を生成するように構成された第２定電流生成部と、第３ノードと第４ノードとの間に流れる第３定電流を生成するように構成された第３定電流生成部と、ゲートが前記出力電圧の印加端に接続されてドレインが前記第２ノードに接続されてソースが前記第３ノードに接続されるように構成された第１トランジスタと、前記ゲート制御信号に応じて前記第１定電流生成部の出力端と前記第１ノードとの間を導通／遮断するように構成されたスイッチ素子と、を含む構成（第４の構成）にしてもよい。

また、上記第４の構成による半導体装置において、前記レベルシフタは、前記第４ノードを前記出力電圧よりも低い第１内部電圧にクランプするように構成された第１クランパをさらに含む構成（第５の構成）にしてもよい。

また、上記第４又は第５の構成による半導体装置において、前記レベルシフタは、ゲートが前記第３ノードに接続されてドレインが第５ノードに接続されるように構成された第２トランジスタと、前記電源電圧の印加端と前記第５ノードとの間に流れる第４定電流を生成するように構成された第４定電流生成部と、前記第２トランジスタのソースと前記第４ノードとの間に流れる第５定電流を生成するように構成された第５定電流生成部と、をさらに含む構成（第６の構成）にしてもよい。

また、上記第６の構成による半導体装置において、前記レベルシフタは、前記第５ノードを前記電源電圧よりも低い第２内部電圧にクランプするように構成された第２クランパをさらに含む構成（第７の構成）にしてもよい。

また、上記第１～第７いずれかの構成による半導体装置において、前記出力トランジスタは、ドレインがＮ型半導体基板と導通するように構成された縦型構造である構成（第８の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第１～第８いずれかの構成による半導体装置を備える構成（第９の構成）とされている。

また、例えば、本明細書中に開示されている車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、又は、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体装置（ハイサイドスイッチＩＣ）
２ 直流電源
３ 負荷
９ パワーＭＩＳＦＥＴ（出力トランジスタ）
１０ コントローラ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
１６ センス電極
１７ ゲート制御配線
２１ センサＭＩＳＦＥＴ
２２ 入力回路
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
２７ 電流検出回路
２８ 電源逆接続保護回路
２９ 異常検出回路
３０ 駆動電圧生成回路
３１ 第１定電圧生成回路
３２ 第２定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３５ 負荷オープン検出回路
３６ 過熱保護回路
３７ 低電圧誤動作抑制回路
３８ 発振回路
３９ チャージポンプ回路
４０ ゲート制御信号出力回路
４１ 第１マルチプレクサ回路
４２ 第２マルチプレクサ回路
１００ 電流能力制御回路
２００ 高耐圧Ｐチャネル型ＭＩＳＦＥＴ
２０１ Ｎ型半導体基板
２０２ Ｎ型エピ層
２０３ 低濃度Ｐ型半導体領域
２０４、２０５ 高濃度Ｐ型半導体領域
２０６ 絶縁層
２０７ ゲート電極
Ａ 電子機器
ＣＭ１１、ＣＭ１２ カレントミラー
ＣＭＰ コンパレータ
ＣＳ１１～ＣＳ１３、ＣＳ２１～ＣＳ２６ 電流源
Ｄ１、Ｄ２ ツェナダイオード
Ｄ３ ダイオード
Ｅ１１ 電圧源
Ｌ インダクタンス成分
ＬＶＳ レベルシフタ
Ｍ１１～Ｍ１３、Ｍ１６ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ１４、Ｍ１５ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｎ１、Ｎ２ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
ｎ１～ｎ５ ノード
Ｐ１～Ｐ５ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｑｐ 寄生トランジスタ（ｐｎｐ型バイポーラトランジスタ）
Ｒ 抵抗成分
ＳＷ１１、ＳＷ１２ スイッチ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (10)

1. 電源電圧の印加端と出力電圧の印加端との間に接続されるように構成されたＮチャネル型の出力トランジスタと、
   前記出力トランジスタのゲート制御信号を出力するように構成されたゲート制御信号出力回路と、
   前記電源電圧よりも高い昇圧電圧を生成して前記ゲート制御信号出力回路に供給するように構成された昇圧電圧生成回路と、
   前記ゲート制御信号に応じて前記昇圧電圧生成回路の電流能力を制御するように構成された電流能力制御回路と、
   を備える、半導体装置。
2. 前記電流能力制御回路は、前記ゲート制御信号が所定の閾値よりも低いときに前記昇圧電圧生成回路の駆動電流を第１電流値とし、前記ゲート制御信号が前記閾値よりも高いときに前記駆動電流を前記第１電流値よりも小さい第２電流値とする、請求項１に記載の半導体装置。
3. 前記電流能力制御回路は、前記ゲート制御信号、又は、前記ゲート制御信号と前記閾値との比較結果に応じた信号を入力信号とし、前記入力信号とは異なる信号レベルの出力信号を出力するように構成されたレベルシフタを含む、請求項２に記載の半導体装置。
4. 前記レベルシフタは、
   前記昇圧電圧の印加端と第１ノードとの間に流れる第１定電流を生成するように構成された第１定電流生成部と、
   前記第１ノードと第２ノードとの間に流れる第２定電流を生成するように構成された第２定電流生成部と、
   第３ノードと第４ノードとの間に流れる第３定電流を生成するように構成された第３定電流生成部と、
   ゲートが前記出力電圧の印加端に接続されてドレインが前記第２ノードに接続されてソースが前記第３ノードに接続されるように構成された第１トランジスタと、
   前記ゲート制御信号に応じて前記第１定電流生成部の出力端と前記第１ノードとの間を導通／遮断するように構成されたスイッチ素子と、
   を含む、請求項３に記載の半導体装置。
5. 前記レベルシフタは、前記第４ノードを前記出力電圧よりも低い第１内部電圧にクランプするように構成された第１クランパをさらに含む、請求項４に記載の半導体装置。
6. 前記レベルシフタは、
   ゲートが前記第３ノードに接続されてドレインが第５ノードに接続されるように構成された第２トランジスタと、
   前記電源電圧の印加端と前記第５ノードとの間に流れる第４定電流を生成するように構成された第４定電流生成部と、
   前記第２トランジスタのソースと前記第４ノードとの間に流れる第５定電流を生成するように構成された第５定電流生成部と、
   をさらに含む、請求項４又は５に記載の半導体装置。
7. 前記レベルシフタは、前記第５ノードを前記電源電圧よりも低い第２内部電圧にクランプするように構成された第２クランパをさらに含む、請求項６に記載の半導体装置。
8. 前記出力トランジスタは、ドレインがＮ型半導体基板と導通するように構成された縦型構造である、請求項１～７のいずれか一項に記載の半導体装置。
9. 請求項１～８のいずれか一項に記載の半導体装置を備える、電子機器。
10. 請求項９に記載の電子機器を備える、車両。

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