JP7131700B2 - 半導体装置 - Google Patents
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Description
2 負荷
10,10a,10b ハイサイド型IPS
11 電源端子
12 出力端子
13 グランド端子
20 メインMOSFET
30 駆動回路
40,40a,40b 内部グランド生成回路
41,42,43 MOSFET
44 ツェナーダイオード(内部グランド生成用)
45 電流源
46 MOSFET
47 アンド回路
48 抵抗
50 低電圧検出回路
51 低電圧検出部
52 ヒステリシス生成部
60,60a MOSFET(引き抜き強化用)
70 MOSFET(プルアップ用)
81 ダイオード(ヒステリシス生成用)
82 ツェナーダイオード(低電圧検出用)
83,84,85 デプレッション型MOSFET(定電流ダイオード)
86 MOSFET
87,88 ツェナーダイオード
91 MOSFET
92 ツェナーダイオード
93,94 デプレッション型MOSFET(定電流ダイオード)
95 MOSFET
96 ツェナーダイオード
N1 接続ノード(内部グランド)
N2 接続ノード
Claims (7)
- 電源端子と出力端子とグランド端子とを有する半導体装置であって、
前記電源端子と前記出力端子との間に接続されるNチャネルのメインMOSFETと、
前記電源端子と内部グランドとの電位差を電源として動作し、前記メインMOSFETを駆動する駆動回路と、
前記電源端子と前記グランド端子との間に設けられて前記内部グランドを生成する内部グランド生成回路と、
前記内部グランド生成回路の出力端子と前記グランド端子との間に設けられたNチャネルの第1のMOSFETと、
前記電源端子と前記グランド端子との間に設けられ前記電源端子と前記グランド端子との間の電圧が所定の電圧より低下したことを検出して前記第1のMOSFETをオンする低電圧検出回路と、
を備えている、半導体装置。 - 前記低電圧検出回路は、前記電源端子に接続されて前記電源端子および前記グランド端子の間の電圧が降伏電圧より低下したときに電流が流れなくなる低電圧検出用ツェナーダイオードと、前記低電圧検出用ツェナーダイオードおよび前記グランド端子の間で直列に接続されたデプレッション型MOSFETで構成の第1の定電流ダイオードおよび第2の定電流ダイオードと、前記電源端子および前記低電圧検出回路の出力端子の間に接続されたデプレッション型MOSFETで構成の第3の定電流ダイオードと、前記低電圧検出回路の出力端子および前記グランド端子の間に接続されて前記低電圧検出用ツェナーダイオードがブレークダウンしなくなって前記第1の定電流ダイオードおよび前記第2の定電流ダイオードの接続部の電位が低下したときオフするNチャネルの第2のMOSFETとを有する、請求項1記載の半導体装置。
- 前記電源端子と前記グランド端子との間の電圧が所定の電圧より低下したことを前記低電圧検出回路が検出し、かつ、前記メインMOSFETをオン駆動する信号が入力されているときだけ、前記第1のMOSFETをオンするアンド回路を備えている、請求項1記載の半導体装置。
- 電源端子と出力端子とグランド端子とを有する半導体装置であって、
前記電源端子と前記出力端子との間に接続されるNチャネルのメインMOSFETと、
前記電源端子と内部グランドとの電位差を電源として動作し、前記メインMOSFETを駆動する駆動回路と、
前記電源端子に接続されて前記メインMOSFETをオン駆動するときにオフされるPチャネルの第1のMOSFET、前記第1のMOSFETと直列に接続されて前記第1のMOSFETとの第1の接続ノードを前記内部グランドとするPチャネルの第2のMOSFET、前記第2のMOSFETと前記グランド端子との間に接続されて前記メインMOSFETをオン駆動するときにオンされるNチャネルの第3のMOSFET、前記電源端子と前記第2のMOSFETのゲート端子との間に接続されて前記電位差を生成するための基準電圧を生成するツェナーダイオード、および、前記第2のMOSFETのゲート端子と前記グランド端子との間に接続された電流源を有する内部グランド生成回路と、
前記第2のMOSFETおよび前記第3のMOSFETが接続される第2の接続ノードと前記第1の接続ノードとの間に接続されたNチャネルの第4のMOSFETと、
前記電源端子および前記第2の接続ノードの間に接続されて前記電源端子および前記第2の接続ノード間の電圧が所定の電圧より低下したことを検出して前記第4のMOSFETをオンする低電圧検出回路と、
を備えている、半導体装置。 - 前記低電圧検出回路は、前記電源端子に接続されて前記電源端子および前記第2の接続ノードの間の電圧が降伏電圧より低下したときに電流が流れなくなる低電圧検出用ツェナーダイオードと、前記低電圧検出用ツェナーダイオードおよび前記第2の接続ノードの間で直列に接続されたデプレッション型MOSFETで構成の第1の定電流ダイオードおよび第2の定電流ダイオードと、前記電源端子および前記第4のMOSFETのゲート端子の間に接続されたデプレッション型MOSFETで構成の第3の定電流ダイオードと、前記第4のMOSFETのゲート端子および前記第2の接続ノードの間に接続されて前記低電圧検出用ツェナーダイオードがブレークダウンしなくなって前記第1の定電流ダイオードおよび前記第2の定電流ダイオードの接続部の電位が低下したときオフして前記第4のMOSFETをオンするNチャネルの第5のMOSFETとを有する、請求項4記載の半導体装置。
- 前記低電圧検出回路は、ヒステリシス生成部を有し、
前記ヒステリシス生成部は、前記低電圧検出用ツェナーダイオードと直列に接続されたダイオードと、前記ダイオードに並列に接続されたPチャネルの第6のMOSFETと、前記第5のMOSFETをオンするときオンするNチャネルの第7のMOSFETと、前記電源端子および前記第7のMOSFETの間で直列に接続されていて前記第7のMOSFETがオンしているとき互いの接続部の電位で前記第6のMOSFETがオンされるデプレッション型MOSFETで構成の第4の定電流ダイオードおよび第5の定電流ダイオードとを有する、請求項5記載の半導体装置。 - 前記電源端子および前記第2の接続ノードの間に接続されて前記第1のMOSFETがオンするときにオンされるPチャネルの第8のMOSFETを備えている、請求項4から6のいずれか1項に記載の半導体装置。
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