WO2022201817A1 - スイッチ装置、電子機器、車両 - Google Patents

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WO2022201817A1
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voltage
control circuit
input
input electrode
gate
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PCT/JP2022/002347
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克明 山田
俊太郎 高橋
夢我 今村
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ローム株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Definitions

  • the invention disclosed in this specification relates to a switch device, and an electronic device and a vehicle using the switch device.
  • switch devices such as in-vehicle IPDs [intelligent power devices] (see Patent Document 1, for example).
  • the invention disclosed in the present specification provides a switch device capable of preventing generation of a negative current, an electronic device using the same, and The purpose is to provide a vehicle.
  • the switch device disclosed in this specification includes an N-type semiconductor substrate, a power MISFET configured to use the N-type semiconductor substrate as a drain, and an input electrode configured to receive an input signal.
  • a control circuit configured to generate a gate control signal for the power MISFET according to the input signal; and a control circuit provided between the input electrode and the control circuit to prevent a negative current flowing toward the input electrode. and a negative current prevention circuit, wherein the negative current prevention circuit has a drain on the input electrode side, a source and a back gate on the control circuit side, and the input electrode and the control circuit.
  • a P-channel MISFET connected between and configured such that a constant potential is applied to the gate so that the potential of the back gate is separated from the potential of the N-type semiconductor substrate; and a diode configured to be connected between the input electrode and the control circuit with the cathode on the control circuit side.
  • FIG. 1 is a perspective view of a semiconductor device viewed from one direction.
  • FIG. 2 is a block circuit diagram showing the electrical structure of the semiconductor device.
  • FIG. 3 is a circuit diagram for explaining normal operation and active clamp operation of the semiconductor device.
  • FIG. 4 is a waveform diagram of main electrical signals.
  • FIG. 5 is a diagram showing a comparative example of a negative current prevention circuit.
  • FIG. 6 is a diagram showing a first embodiment of a negative current prevention circuit.
  • FIG. 7 is a diagram showing the element structure of a P-channel MISFET.
  • FIG. 8 is a diagram showing an operation example of the negative current prevention circuit.
  • FIG. 9 is a diagram showing the verification result of latch-up.
  • FIG. 10 is a diagram showing a second embodiment of a negative current protection circuit.
  • FIG. 10 is a diagram showing a second embodiment of a negative current protection circuit.
  • FIG. 11 is a diagram showing a connection example of the gate control circuit.
  • FIG. 12 is a diagram illustrating an operation example at normal startup.
  • 13A and 13B are diagrams illustrating an operation example when a start failure occurs.
  • FIG. 14 is a diagram showing the relationship between channel width and body diode current.
  • FIG. 15 is an external view showing one configuration example of a vehicle.
  • FIG. 1 is a perspective view of the semiconductor device 1 viewed from one direction.
  • the semiconductor device 1 is a low-side switch device (so-called low-side switch LSI) will be described below.
  • semiconductor device 1 includes semiconductor layer 2 .
  • the semiconductor layer 2 contains silicon.
  • the semiconductor layer 2 is formed in the shape of a rectangular parallelepiped chip.
  • the semiconductor layer 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and side surfaces 5A, 5B, 5C, and 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the side surface 5A and the side surface 5C extend along the first direction X and face each other in a second direction Y intersecting the first direction X.
  • the side surface 5B and the side surface 5D extend along the second direction Y and face each other in the first direction X.
  • the second direction Y is, more specifically, orthogonal to the first direction X. As shown in FIG.
  • An output area 6 and an input area 7 are set in the semiconductor layer 2 .
  • the output area 6 is set in the area on the side of the side surface 5C.
  • the input area 7 is set in the area on the side 5A side.
  • the area SOUT of the output region 6 is greater than or equal to the area SIN of the input region 7 (SIN ⁇ SOUT).
  • the ratio SOUT/SIN of the area SOUT to the area SIN may be 1 or more and 10 or less (1 ⁇ SOUT/SIN ⁇ 10).
  • the ratio SOUT/SIN may be 1 or more and 2 or less, 2 or more and 4 or less, 4 or more and 6 or less, 6 or more and 8 or less, or 8 or more and 10 or less.
  • the planar shape of the input area 7 and the planar shape of the output area 6 are arbitrary and are not limited to specific shapes. Of course, the ratio SOUT/SIN may be greater than 0 and less than 1.
  • the output region 6 includes a power MISFET [Metal Insulator Semiconductor Field Effect Transistor] 9 as an example of an insulated gate power transistor.
  • Power MISFET 9 includes a gate, drain and source.
  • the input area 7 includes a controller 10 as an example of a control circuit that controls the power MISFET 9.
  • the controller 10 includes multiple types of functional circuits that implement various functions.
  • the plurality of types of functional circuits include circuits that generate gate control signals SG that drive and control the power MISFET 9 based on electrical signals from the outside.
  • the controller 10 forms a so-called IPD [Intelligent Power Device] together with the power MISFET 9 .
  • the IPD is also called an IPM [Intelligent Power Module].
  • the input area 7 is electrically isolated from the output area 6 by the area isolation structure 8 .
  • the region isolation structures 8 are indicated by hatching. Although a detailed description is omitted, the region isolation structure 8 may have a trench isolation structure in which a trench is filled with an insulator.
  • a plurality of (three in this embodiment) electrodes 11 , 12 , 13 are formed on the semiconductor layer 2 .
  • a plurality of electrodes 11-13 are indicated by hatching.
  • a plurality of electrodes 11 to 13 are formed as terminal electrodes externally connected by conducting wires (eg, bonding wires) or the like.
  • the number, arrangement and planar shape of the plurality of electrodes 11 to 13 are arbitrary, and are not limited to the form shown in FIG.
  • the number, arrangement and planar shape of the plurality of electrodes 11 to 13 are adjusted according to the specifications of the power MISFET 9 and the controller 10 respectively.
  • the plurality of electrodes 11-13 includes a drain electrode 11 (output electrode), a source electrode 12 (reference voltage electrode) and an input electrode 13 in this embodiment.
  • the drain electrode 11 is formed on the second main surface 4 of the semiconductor layer 2 .
  • the drain electrode 11 transmits an electric signal generated by the power MISFET 9 to the outside.
  • the drain electrode 11 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
  • the drain electrode 11 may have a single layer structure including a Ti layer, Ni layer, Au layer, Ag layer or Al layer.
  • the drain electrode 11 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer, and an Al layer are laminated in an arbitrary manner.
  • the source electrode 12 is formed on the output region 6 on the first main surface 3 .
  • Source electrode 12 provides a reference voltage (eg, ground voltage) to power MISFET 9 and various functional circuits of controller 10 .
  • the input electrode 13 is formed on the input area 7 on the first main surface 3 .
  • Input electrode 13 carries an input voltage for driving controller 10 .
  • a gate control wiring 17 as an example of a control wiring is further formed on the semiconductor layer 2 .
  • the gate control wiring 17 is selectively routed to the output region 6 and the input region 7 .
  • the gate control wiring 17 is electrically connected to the gate of the power MISFET 9 in the output region 6 and electrically connected to the controller 10 in the input region 7 .
  • the gate control wiring 17 transmits the gate control signal SG generated by the controller 10 to the gate of the power MISFET 9 .
  • the gate control signal SG includes an on-signal Von and an off-signal Voff, and controls the on-state and off-state of the power MISFET 9 .
  • the ON signal Von is higher than the gate threshold voltage Vth of the power MISFET 9 (Vth ⁇ Von).
  • the off signal Voff is lower than the gate threshold voltage Vth of the power MISFET 9 (Voff ⁇ Vth).
  • the off signal Voff may be a reference voltage (eg ground voltage).
  • gate control wirings 17 are routed to different regions.
  • the number, arrangement, shape, etc. of the gate control wiring 17 are arbitrary, and are adjusted according to the transmission distance of the gate control signal SG, the branch path of the gate control signal SG to be transmitted, and the like.
  • the source electrode 12, the input electrode 13 and the gate control wiring 17 may each contain at least one of nickel, palladium, aluminum, copper, aluminum alloy and copper alloy.
  • the source electrode 12, the input electrode 13, and the gate control wiring 17 are made of Al-Si-Cu (aluminum-silicon-copper) alloy, Al-Si (aluminum-silicon) alloy, and Al-Cu (aluminum-copper) alloy. At least one of them may be included.
  • the source electrode 12, the input electrode 13, and the gate control wiring 17 may contain the same type of electrode material, or may contain different electrode materials.
  • FIG. 2 is a block circuit diagram showing the electrical structure of the semiconductor device 1 shown in FIG. A case where the semiconductor device 1 is mounted on a vehicle will be described below as an example.
  • the semiconductor device 1 includes a drain electrode 11 as an output electrode, a source electrode 12 as a reference voltage electrode, an input electrode 13, a gate control wiring 17, a power MISFET 9 and a controller 10.
  • the drain electrode 11 is electrically connected to the drain of the power MISFET 9. Drain electrode 11 is connected to a load.
  • Source electrode 12 is electrically connected to the source of power MISFET 9 .
  • Source electrode 12 provides a reference voltage (eg, ground voltage GND) to power MISFET 9 and controller 10 .
  • the input electrode 13 may be connected to an MCU [Micro Controller Unit], a DC/DC converter, an LDO [Low Drop Out], or the like.
  • Input electrode 13 provides an input voltage to controller 10 .
  • the input voltage input to the input electrode 13 can also be understood as an input signal IN for performing on/off control of the power MISFET 9 .
  • the power MISFET 9 turns on when the input signal IN is at high level and turns off when the input signal IN is at low level.
  • a gate of the power MISFET 9 is connected to the controller 10 (in particular, a gate control circuit 25 to be described later) via the gate control wiring 17 described above.
  • the controller 10 includes a current/voltage control circuit 23, a protection circuit 24, a gate control circuit 25 and an active clamp circuit 26 in this form.
  • the current/voltage control circuit 23 is connected to the source electrode 12 , the input electrode 13 , the protection circuit 24 and the gate control circuit 25 .
  • the current/voltage control circuit 23 generates various currents and voltages according to the electrical signal from the input electrode 13 and the electrical signal from the protection circuit 24 .
  • the current/voltage control circuit 23 includes a constant voltage generation circuit 32 and a reference voltage/reference current generation circuit 33 in this embodiment.
  • a constant voltage generation circuit 32 generates a constant voltage VREG for driving various circuits integrated in the semiconductor device 1 .
  • the constant voltage generation circuit 32 may contain a Zener diode or a regulator circuit.
  • the constant voltage VREG may be 1 V or more and 5 V or less.
  • the constant voltage VREG is input to the protection circuit 24, for example.
  • the reference voltage/reference current generation circuit 33 generates a reference voltage VREF and a reference current IREF for various circuits integrated in the semiconductor device 1 .
  • the reference voltage VREF may be 1 V or more and 5 V or less.
  • the reference current IREF may be 1 mA or more and 1 A or less.
  • the reference voltage VREF and the reference current IREF are input to the protection circuit 24, for example. If the various circuits described above include comparators, the reference voltage VREF and the reference current IREF may be input to the comparators.
  • the protection circuit 24 is connected to the current/voltage control circuit 23 , the gate control circuit 25 and the source of the power MISFET 9 .
  • Protection circuit 24 includes an overcurrent protection circuit 34 and an overheat protection circuit 36 .
  • the overcurrent protection circuit 34 protects the power MISFET 9 from overcurrent.
  • the overcurrent protection circuit 34 is connected to the gate control circuit 25 .
  • Overcurrent protection circuit 34 may include a current monitor circuit. A signal generated by the overcurrent protection circuit 34 is input to the gate control circuit 25 .
  • the overheat protection circuit 36 protects the power MISFET 9 from excessive temperature rise.
  • the overheat protection circuit 36 is connected to the current/voltage control circuit 23 .
  • Overheat protection circuit 36 monitors the temperature of semiconductor device 1 .
  • Thermal protection circuit 36 may include a temperature sensitive device such as a temperature sensitive diode or thermistor. A signal generated by the overheat protection circuit 36 is input to the current/voltage control circuit 23 .
  • the gate control circuit 25 controls the ON state and OFF state of the power MISFET 9 .
  • the gate control circuit 25 is connected to gates of the current/voltage control circuit 23 , the protection circuit 24 and the power MISFET 9 .
  • the gate control circuit 25 generates a gate control signal SG for the power MISFET 9 according to the electrical signal from the current/voltage control circuit 23 and the electrical signal from the protection circuit 24 .
  • a gate control signal SG is input to the gate of the power MISFET 9 via the gate control wiring 17 .
  • the active clamp circuit 26 protects the power MISFET 9 from back electromotive force.
  • the active clamp circuit 26 is connected to the drain electrode 11 and the gate of the power MISFET 9 .
  • Active clamp circuit 26 may include multiple diodes.
  • the active clamp circuit 26 may include multiple diodes forward-biased to each other. Active clamp circuit 26 may include multiple diodes that are reverse biased together. The active clamp circuit 26 may include multiple diodes forward biased together and multiple diodes reverse biased together.
  • the plurality of diodes may include pn junction diodes, Zener diodes, or pn junction diodes and Zener diodes.
  • Active clamp circuit 26 may include multiple Zener diodes biased together.
  • Active clamp circuit 26 may include a Zener diode and a pn junction diode that are reverse biased together.
  • FIG. 3 is a circuit diagram for explaining normal operation and active clamp operation of the semiconductor device 1 shown in FIG. 4 is a waveform diagram of main electric signals applied to the circuit diagram shown in FIG.
  • inductive load L is connected to the drain of the power MISFET 9.
  • devices using windings (coils) such as solenoids, motors, transformers, and relays are exemplified as the inductive load L.
  • Inductive load L is also referred to as L-load.
  • the source of the power MISFET 9 is connected to the ground.
  • a drain of the power MISFET 9 is electrically connected to an inductive load L.
  • the gate and drain of power MISFET 9 are connected to active clamp circuit 26 .
  • the gate and source of power MISFET 9 are connected to resistor R.
  • the active clamp circuit 26 includes k (k is a natural number) Zener diodes DZ bias-connected to each other in this circuit example.
  • the power MISFET 9 switches from the OFF state to the ON state (normal operation).
  • the ON signal Von has a voltage equal to or higher than the gate threshold voltage Vth (Vth ⁇ Von).
  • the power MISFET 9 is kept on for a predetermined on-time TON.
  • the drain current ID begins to flow from the drain of the power MISFET 9 to the source.
  • the drain current ID increases in proportion to the ON time TON of the power MISFET9.
  • Inductive load L stores inductive energy due to the increase in drain current ID.
  • the off signal Voff When the off signal Voff is input to the gate of the power MISFET 9, the power MISFET 9 switches from the on state to the off state.
  • the off signal Voff has a voltage less than the gate threshold voltage Vth (Voff ⁇ Vth).
  • the off signal Voff may be a reference voltage (eg ground voltage).
  • the power MISFET 9 enters an active clamp state (active clamp operation).
  • active clamp operation active clamp operation
  • the drain voltage VDS rapidly rises to the clamp voltage VDSSCL.
  • the power MISFET 9 is destroyed.
  • the power MISFET 9 is designed so that the clamp voltage VDSSCL is equal to or less than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS).
  • the clamp voltage VDSSCL is equal to or lower than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS)
  • the reverse current IZ flows through the active clamp circuit 26.
  • a limiting voltage VL is formed across the terminals of the active clamp circuit 26 .
  • the reverse current IZ passes through the resistor R and reaches the ground.
  • an inter-terminal voltage VR is formed between the terminals of the resistor R.
  • the inter-terminal voltage VR is applied between the gate and source of the power MISFET 9 as a clamp-on voltage VCLP. Therefore, power MISFET 9 maintains the ON state in the active clamp state.
  • the clamp-on voltage VCLP (inter-terminal voltage VR) may have a voltage less than the on-signal Von.
  • the inductive energy of the inductive load L is consumed (absorbed) by the power MISFET 9.
  • the drain current ID decreases from the peak value IAV just before the power MISFET 9 is turned off to zero after the active clamp time TAV.
  • the gate voltage VGS becomes the ground voltage
  • the drain voltage VDS becomes the power supply voltage VB
  • the power MISFET 9 switches from the ON state to the OFF state.
  • the drain voltage VDS abruptly rises to the clamp voltage VDSSCL (several tens of volts) due to the active clamping operation when the L load is connected. A large negative current may flow.
  • a negative current prevention circuit capable of preventing the generation of negative current will be described below.
  • the negative current prevention circuit 100 of this comparative example includes a diode D0 (polysilicon diode or the like).
  • the anode of diode D0 is connected to input electrode 13 for receiving input signal IN.
  • the cathode of the diode D0 is connected to the power node of the controller 10 (application terminal of the input voltage V10).
  • the controller 10 is an example of a control circuit that generates a gate control signal SG for the power MISFET 9 according to the input signal IN.
  • the diode D0 is reverse biased when the input electrode 13 has a negative potential. Therefore, it is possible to prevent generation of a negative current toward the input electrode 13 .
  • the on-resistance of the power MISFET 9 increases as the input voltage V10 decreases.
  • the operating dynamic range of the internal circuits reference voltage source, operational amplifier, comparator, etc.
  • FIG. 6 is a diagram showing a first embodiment of a negative current prevention circuit.
  • the negative current prevention circuit 100 of the first embodiment is a circuit block provided between the input electrode 13 and the controller 10 to prevent a negative current flowing toward the input electrode 13. P1), a diode D1, and a resistor R1.
  • a first end of the resistor R1 is connected to the input electrode 13.
  • a second end of resistor R1 is connected to the drain of transistor P1 and the anode of diode D1.
  • the transistor P1 is connected between the input electrode 13 and the controller 10 with the drain on the input electrode 13 side and the source and backgate on the controller 10 side.
  • the diode D1 is connected between the input electrode 13 and the controller 10 with its anode on the input electrode 13 side and its cathode on the controller 10 side.
  • a constant potential (ground potential) is applied to the gate of the transistor P1.
  • a resistor R1 functioning as a current limiting resistor is provided between the input electrode 13 and the controller 10 (upstream side closer to the input electrode 13 than the transistor P1 and the diode D1 in this figure). Therefore, even if a negative current directed toward the input electrode 13 is generated, it is possible to limit the negative current so that it does not become excessive.
  • the resistance value of the resistor R1 is preferably set to several hundred ⁇ to 1 k ⁇ in order to suppress the voltage drop that occurs across the resistor R1 during normal operation.
  • the semiconductor device 1 has a Zener diode ZD1 functioning as an electrostatic breakdown protection element between the input electrode 13 and the source electrode 12.
  • a cathode of the Zener diode ZD1 is connected to the input electrode 13.
  • FIG. Also, the anode of the Zener diode ZD1 is connected to the source electrode.
  • FIG. 7 is a diagram showing the element structure of the transistor P1.
  • the transistor P1 is also formed on the N-type semiconductor substrate 201.
  • the transistor P1 includes an N-type semiconductor substrate 201, an N-type epitaxial layer 202, a high voltage P-type well 203, an N-type well 204, and a P-type contact region 205. , a drain region 206 , a source region 207 , an N-type contact region 208 , a gate insulating layer 209 and a gate metal layer 210 .
  • the N-type semiconductor substrate 201 is electrically connected to the drain electrode 11 of the power MISFET 9 as described above.
  • the N-type epitaxial layer 202 is an N-type semiconductor region laminated over the entire surface of the N-type semiconductor substrate 201 .
  • the high breakdown voltage P-type well 203 is a P-type semiconductor region formed in a well shape from the surface to a predetermined depth in a partial region of the N-type epitaxial layer 202 .
  • the high voltage P-type well 203 is connected to a constant potential end (for example, a ground end) via a P-type contact region 205 . Therefore, the high breakdown voltage P-type well 203 functions as a potential separation layer for separating the potential of the N-type semiconductor substrate 201 and the N-type epitaxial layer 202 from the potential of the N-type well 204 .
  • the N-type well 204 is an N-type semiconductor region formed in a well shape from the surface to a predetermined depth in a partial region of the high-voltage P-type well 203 .
  • FIG. Between the N-type well 204 and the N-type epitaxial layer 202 is interposed the aforementioned high voltage P-type well 203 . Therefore, the potential of the back gate of the transistor P1 is isolated from the potentials of the N-type semiconductor substrate 201 and the N-type epitaxial layer 202.
  • the P-type contact region 205 is a high-concentration P-type semiconductor region formed on the surface of the high-voltage P-type well 203 where the N-type well 204 is not formed. Note that the P-type contact region 205 is connected to a constant potential terminal (for example, a ground terminal).
  • a drain region 206 is a high-concentration P-type semiconductor region formed on the surface of the N-type well 204 .
  • the drain region 206 corresponds to the drain of the transistor P1 and is connected to the input electrode 13 through the resistor R1 together with the anode of the diode D1.
  • the source region 207 is a high-concentration P-type semiconductor region formed on the surface of the N-type well 204 and separated from the drain region 206 by a predetermined channel length.
  • a gate insulating layer 209 is formed on the surface of the channel region separating the drain region 206 and the source region 207 .
  • the gate metal layer 210 is formed on the surface of the gate insulating layer 209 .
  • the gate metal layer 210 corresponds to the gate of the transistor P1 and is connected to a constant potential terminal (for example, a ground terminal).
  • the transistor P1 having the above element structure is accompanied by a pnp-type parasitic transistor Q1 and an npn-type parasitic transistor Q2.
  • the parasitic transistor Q1 has a drain region 206 as an emitter, a high voltage P-type well 203 as a collector, and an N-type well 204 and an N-type contact region 208 as a base.
  • the parasitic transistor Q2 has the N-type well 204 as its collector, the N-type epitaxial layer 202 as its emitter, and the high voltage P-type well 203 and P-type contact region 205 as its base. These parasitic transistors Q1 and Q2 form a pnpn-type parasitic thyristor.
  • the transistor P1 is also accompanied by a body diode D2.
  • the back gate of the transistor P1 is short-circuited not to the drain region 206 on the input electrode 13 side but to the source region 207 on the controller 10 side. That is, in a general P-channel type MISFET, the back gate is short-circuited to the high potential node (the drain region 206 in this drawing), whereas in the transistor P1, the back gate is short-circuited to the low potential node (this is the drain region 206). Schematically, it is shorted to the source region 207).
  • body diode D2 is parasitic on transistor P1 with drain region 206 as its anode and N-type well 204 and N-type contact region 208 as its cathode.
  • FIG. 8 is a diagram showing an operation example of the negative current prevention circuit 100.
  • a solid line in the figure indicates the input signal IN applied to the input electrode 13
  • a broken line in the figure indicates the input voltage V10 applied to the power supply node of the controller 10.
  • FIG. It should be noted that this figure shows a behavior in which the input signal IN increases from a negative potential to a positive potential and then decreases again from a positive potential to a negative potential as time passes from left to right on the page.
  • the on-threshold voltage of the transistor P1 is Vth(P1)
  • the on-threshold voltage of the parasitic transistor Q1 (and the on-threshold voltage of the parasitic thyristor) is Vth(Q1)
  • the drain-source voltage of the transistor P1 is Vds(P1)
  • the forward voltage drop of diode D1 is Vf(D1)
  • the forward voltage drop of Zener diode ZD1 is Vf(ZD1).
  • the forward voltage drop Vf(D1) of the diode D1 is lower than the on-threshold voltages Vth(P1) and Vth(Q1) of the transistor P1 and the parasitic transistor Q1, respectively. It is also assumed that the drain-source voltage Vds (P1) of the transistor P1 is sufficiently lower than the forward voltage drop Vf (D1) of the diode D1.
  • Vth(P1) ⁇ IN In period (4) (time t13 to t14), Vth(P1) ⁇ IN.
  • the transistor P1 is turned on, so a positive current flows from the input electrode 13 to the controller 10 via the transistor P1 (see the dashed arrow (4) in FIG. 7).
  • the forward voltage drop Vf (D1) of the diode D1 is several hundred mV (approximately 0.6 to 0.7 V).
  • the drain-source voltage Vds (P1) of the transistor P1 is several tens of mV (approximately 0.02 to 0.07 V). Therefore, the voltage drop in the negative current prevention circuit 100 can be greatly improved, and the input signal IN can be supplied to the controller 10 in the subsequent stage almost as it is as the input voltage V10.
  • transistor P1 is associated with a pnpn-type parasitic thyristor (ie, parasitic transistors Q1 and Q2). Therefore, if the pull-down of the input voltage V10 is maintained until the transistor P1 is turned on when the input signal IN is turned on at a high level, a potential difference equal to or greater than the on-threshold voltage Vth (Q1) is generated between the base and emitter of the parasitic transistor Q1. parasitic thyristor may turn on.
  • the parasitic thyristor is not turned on.
  • the voltage drop across resistor R1 will be briefly described. As described above, it is desirable to set the resistance value of the resistor R1 functioning as a current limiting resistor to several hundred ⁇ to 1 k ⁇ in order to suppress the voltage drop across the resistor R1 during normal operation. For example, consider a case where the resistor R1 is 1 k ⁇ and the circuit current flowing from the input electrode 13 to the controller 10 via the resistor R1 is 80 ⁇ A. In this case, the voltage drop across the resistor R1 is about 80 mV, and the voltage Vds (P1) between the drain and source of the transistor P1 is only about 100 mV. On the other hand, the forward voltage drop of the diode D0 in the comparative example is several hundred mV (approximately 0.6 to 0.7 V). becomes possible.
  • the output voltage OUT drain voltage VDS of the power MISFET 9
  • the parasitic thyristor may turn on and cause latch-up.
  • FIG. 9 is a diagram showing the results of latch-up verification, in which the input signal IN and the output voltage OUT are depicted in order from the top.
  • the input signal IN rises from the low level to the high level while the output voltage OUT is at the high level ( ⁇ load power supply voltage). be done. In this case, latch-up does not occur because the parasitic thyristor of transistor P1 does not turn on.
  • the output voltage OUT when the output voltage OUT is at a low potential equal to or lower than the latch-up recovery voltage Vrec (for example, 3.8 V), the input signal IN changes from low level to high level. It has been found that upon power-up, the parasitic thyristor of transistor P1 turns on, causing latch-up.
  • Vrec latch-up recovery voltage
  • the semiconductor device 1 does not start up normally, and the power MISFET 9 is not fully turned on. However, in such a state, since the output voltage OUT increases, the latch-up disappears when OUT>Vrec, and the semiconductor device 1 automatically recovers.
  • the maximum driving frequency fsw_max of the input signal IN may be set to 10 to several tens of kHz (eg, 18 kHz).
  • the output voltage OUT exceeds the latch-up recovery voltage Vrec during the period from when the input signal IN is lowered to low level until when the input signal IN is raised to high level in the next cycle. . Therefore, the semiconductor device 1 can be started correctly without causing the above latch-up.
  • FIG. 10 is a diagram showing a second embodiment of a negative current protection circuit.
  • the negative current prevention circuit 100 of the second embodiment is based on the first embodiment (FIG. 6) described above, and has a circuit between the input electrode 13 and the current/voltage control circuit 23 and between the input electrode 13 and the gate control circuit.
  • P-channel MISFETs P1a and P1b (hereinafter abbreviated as transistors P1a and P1b, respectively), diodes D1a and D1b, and resistors R1a and R1b are included.
  • a first end of the resistor R1a is connected to the input electrode 13.
  • a second end of the resistor R1a is connected to the drain of the transistor P1a and the anode of the diode D1a.
  • a first end of the resistor R1b is connected to the input electrode 13.
  • a second end of resistor R1b is connected to the drain of transistor P1b and the anode of diode D1b.
  • the ratio of the channel width W to the channel length L (so-called W/L) of the transistor P1a may be designed to be approximately 100 ⁇ m/1.2 ⁇ m.
  • the resistance R1a may be designed to be about 800 ⁇ .
  • the voltage drop of the input voltage IN_CNT corresponding to the internal power supply voltage of the current/voltage control circuit 23 can be reduced. Therefore, for example, the operation dynamic range of the internal circuits (reference voltage source, operational amplifier, comparator, etc.) forming the current/voltage control circuit 23 does not need to be narrowed, so that they operate with a lower input signal IN supplied. becomes possible. In other words, it is possible to use a microcomputer that can be driven at a lower voltage (such as a 3.3V driven microcomputer) as the supply source of the input signal IN.
  • the W/L of the transistor P1b may be designed to be approximately 10 ⁇ m/1.2 ⁇ m.
  • the resistance R1b may be designed to be approximately 1 k ⁇ .
  • the voltage drop of the input voltage IN_GATE corresponding to the internal power supply voltage of the gate control circuit 25 can be reduced. Therefore, for example, when the input voltage IN_GATE is used as the high level of the gate control signal SG, the higher the input voltage IN_GATE, the lower the on-resistance of the power MISFET 9. Therefore, the loss (heat generation) at the time of outputting a large current can be reduced. can be suppressed.
  • FIG. 11 is a diagram showing a connection example of the gate control circuit 25.
  • the gate control circuit 25 of this configuration example includes, as circuit elements forming an output stage of the gate control signal SG, a P-channel MISFET P2 (hereinafter abbreviated as a transistor P2), resistors R2 to R5, an analog switch SW, including.
  • a second end of the analog switch SW is connected to a first end of the resistor R3.
  • the second end of resistor R3 and the source of transistor P2 are both connected to the first end of resistor R5.
  • a second end of the resistor R5 is connected to the gate of the power MISFET 9 as the output end of the gate control signal SG.
  • the negative current prevention circuit 100 is basically the same as the first embodiment described above, except that the transistor P1, diode D1 and resistor R1 in FIG. 7 are replaced with a transistor P1b, a diode D1b and a resistor R1b, respectively. It is the same.
  • the gate control signal SG rises to a high level in response to the rise of the input signal IN to a high level, the power MISFET 9 is fully turned on, and the output current Iout flows. At this time, the output voltage OUT drops to near the ground potential (0V).
  • a control signal SG, an output voltage OUT and an output current Iout are depicted.
  • the dashed line in the figure indicates the behavior during normal startup (behavior in FIG. 12).
  • a charging current Ichg (of the order of mA), which is much larger than the circuit current (several tens of ⁇ A) during normal operation, flows through the transistor P1b. flow transiently.
  • the drain-source voltage Vds (P1b) of the transistor P1b becomes higher than the forward voltage drop Vf (D2) of the body diode D2, the parasitic transistor Q1 can be turned on.
  • the gate control signal SG exceeds the gate threshold voltage Vth of the power MISFET 9
  • the power MISFET 9 turns on and the output voltage OUT drops.
  • the parasitic thyristor associated with the transistor P1b turns on at the timing when the output voltage OUT falls below the latch-up recovery voltage Vrec, resulting in latch-up.
  • a resistor R3 for limiting the charging current is placed in front of the transistor P1b on the current path through which the charging current Ichg flows. or (2) increasing the channel width W of the transistor P1b.
  • FIG. 14 is a diagram showing the relationship between the channel width W of the transistor P1b and the body current I(D2) flowing through the body diode D2.
  • the channel width W is designed so that W ⁇ w1 (for example, about 10 ⁇ m). That's enough. Also, if the maximum value of the input signal IN is 8 V, the channel width W should be designed such that W ⁇ w2 (for example, about 18 ⁇ m).
  • the transistor P1b provided between the input electrode 13 and the gate control circuit 25 has a channel width W corresponding to the maximum value of the input signal IN.
  • FIG. 15 is an external view showing one configuration example of a vehicle.
  • a vehicle X of this configuration example is equipped with a battery (not shown in the drawing) and various electronic devices X11 to X18 that operate with power supplied from the battery.
  • vehicle X includes electric vehicles (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV/PHV (plug-in hybrid electric vehicle/plug-in hybrid vehicle), or FCEV/FCV (xEV such as fuel cell electric vehicle/fuel cell vehicle]) is also included.
  • BEV battery electric vehicle
  • HEV hybrid electric vehicle
  • PHEV/PHV plug-in hybrid electric vehicle/plug-in hybrid vehicle
  • FCEV/FCV xEV such as fuel cell electric vehicle/fuel cell vehicle
  • the electronic device X11 performs engine-related control (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto-cruise control, etc.) or motor-related control (torque control, power regeneration control, etc.). It is an electronic control unit that performs
  • the electronic device X12 is a lamp control unit that controls lighting and extinguishing of HID [high intensity discharged lamp] and DRL [daytime running lamp].
  • the electronic device X13 is a transmission control unit that performs controls related to the transmission.
  • the electronic device X14 is a body control unit that performs controls related to the movement of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
  • ABS anti-lock brake system
  • EPS electric power steering
  • electronic suspension control etc.
  • the electronic device X15 is a security control unit that controls the driving of door locks and security alarms.
  • Electronic device X16 is an electronic device built into vehicle X at the factory shipment stage as a standard equipment or manufacturer's option, such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat. is.
  • the electronic device X17 is an electronic device that is arbitrarily attached to the vehicle X as a user option, such as an in-vehicle A/V [audio/visual] device, a car navigation system, and an ETC [electronic toll collection system].
  • the electronic device X18 is an electronic device equipped with a high withstand voltage motor, such as an in-vehicle blower, oil pump, water pump, and battery cooling fan.
  • a high withstand voltage motor such as an in-vehicle blower, oil pump, water pump, and battery cooling fan.
  • the switch device disclosed in this specification includes an N-type semiconductor substrate, a power MISFET configured to use the N-type semiconductor substrate as a drain, and an input electrode configured to receive an input signal.
  • a control circuit configured to generate a gate control signal for the power MISFET according to the input signal; and a control circuit provided between the input electrode and the control circuit to prevent a negative current flowing toward the input electrode. and a negative current prevention circuit, wherein the negative current prevention circuit has a drain on the input electrode side, a source and a back gate on the control circuit side, and the input electrode and the control circuit.
  • a P-channel MISFET configured such that a constant potential is applied to the gate and the back gate is electrically isolated from the N-type semiconductor substrate; and an anode is on the input electrode side.
  • a diode configured to be connected between the input electrode and the control circuit with the cathode on the control circuit side (first configuration).
  • the forward voltage drop of the diode may be configured to be lower than the on-threshold voltage of the parasitic thyristor associated with the P-channel MISFET (second configuration).
  • the maximum drive frequency of the input signal is the drain voltage of the power MISFET after the input signal is switched from the ON logic level to the OFF logic level. until the input signal exceeds at least the latch-up recovery voltage, the input signal may be set to a value that does not switch from the off-state logic level to the on-state logic level (third structure). .
  • the control circuit includes a current/voltage control circuit configured to generate various currents and voltages as electric signals corresponding to the input signal. , and a gate control circuit configured to generate the gate control signal according to the electrical signal from the current/voltage control circuit (fourth configuration).
  • the negative current prevention circuit is provided between the input electrode and the current/voltage control circuit and between the input electrode and the gate control circuit.
  • a configuration (fifth configuration) including one P-channel MISFET and one diode may be employed.
  • the P-channel MISFET provided between the input electrode and the gate control circuit has a channel width corresponding to the maximum value of the input signal (the fifth configuration). 6).
  • the negative current prevention circuit is provided between the input electrode and the control circuit and configured to limit the negative current.
  • a configuration (seventh configuration) that further includes
  • the switch device according to any one of the first to seventh configurations further includes an electrostatic discharge protection element configured to be connected between the input electrode and the ground terminal (eighth configuration).
  • the electronic device disclosed in this specification includes a switch device according to any one of the first to eighth configurations, and a load connected to the switch device (ninth configuration ).
  • the vehicle disclosed in this specification has a configuration (tenth configuration) having the electronic device according to the ninth configuration.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

スイッチ装置１は、Ｎ型半導体基板２０１と、Ｎ型半導体基板２０１をドレインとするパワーＭＩＳＦＥＴ９と、入力信号ＩＮを受け付ける入力電極１３と、入力信号ＩＮに応じてパワーＭＩＳＦＥＴ９のゲート制御信号ＳＧを生成する制御回路１０と、入力電極１３と制御回路１０との間に設けられた負電流防止回路１００と、を有する。負電流防止回路１００は、ドレインを入力電極１３側としソース及びバックゲートをいずれも制御回路１０側として入力電極１３と制御回路１０との間に接続されて、ゲートに定電位が印加されて、バックゲートの電位がＮ型半導体基板２０１の電位から分離されたＰチャネル型ＭＩＳＦＥＴＰ１と、アノードを入力電極１３側としカソードを制御回路１０側として入力電極１３と制御回路１０との間に接続されたダイオードＤ１と、を含む。

Description

スイッチ装置、電子機器、車両
　本明細書中に開示されている発明は、スイッチ装置、及び、これを用いた電子機器並びに車両に関する。
　本願出願人は、車載ＩＰＤ［intelligent　power　device］などのスイッチ装置に関してこれまでに数多くの新技術を提案している（例えば特許文献１を参照）。
国際公開第２０１７／１８７７８５号
　しかしながら、従来のスイッチ装置では、負電流防止機能についてさらなる検討の余地があった。
　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、負電流の発生を防止することのできるスイッチ装置、及び、これを用いた電子機器並びに車両を提供することを目的とする。
　例えば、本明細書中に開示されているスイッチ装置は、Ｎ型半導体基板と、前記Ｎ型半導体基板をドレインとするように構成されたパワーＭＩＳＦＥＴと、入力信号を受け付けるように構成された入力電極と、前記入力信号に応じて前記パワーＭＩＳＦＥＴのゲート制御信号を生成するように構成された制御回路と、前記入力電極と前記制御回路との間に設けられて前記入力電極に向かう負電流を防止するように構成された負電流防止回路と、を有し、前記負電流防止回路は、ドレインを前記入力電極側としソース及びバックゲートをいずれも前記制御回路側として前記入力電極と前記制御回路との間に接続されて、ゲートに定電位が印加されて、前記バックゲートの電位が前記Ｎ型半導体基板の電位から分離されるように構成されたＰチャネル型ＭＩＳＦＥＴと、アノードを前記入力電極側としカソードを前記制御回路側として前記入力電極と前記制御回路との間に接続されるように構成されたダイオードと、を含む。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、負電流の発生を防止することのできるスイッチ装置、及び、これを用いた電子機器並びに車両を提供することが可能となる。
図１は、半導体装置を１つの方向から見た斜視図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、半導体装置の通常動作及びアクティブクランプ動作を説明するための回路図である。 図４は、主要な電気信号の波形図である。 図５は、負電流防止回路の比較例を示す図である。 図６は、負電流防止回路の第１実施形態を示す図である。 図７は、Ｐチャネル型ＭＩＳＦＥＴの素子構造を示す図である。 図８は、負電流防止回路の動作例を示す図である。 図９は、ラッチアップの検証結果を示す図である。 図１０は、負電流防止回路の第２実施形態を示す図である。 図１１は、ゲート制御回路の接続例を示す図である。 図１２は、正常起動時の動作例を示す図である。 図１３は、起動不良時の動作例を示す図である。 図１４は、チャネル幅とボディダイオード電流との関係を示す図である。 図１５は、車両の一構成例を示す外観図である。
＜半導体装置＞
　以下では、添付図面を参照して、半導体装置に関する種々の実施形態を説明する。
　図１は、半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がローサイド側のスイッチ装置（いわゆるローサイドスイッチＬＳＩ）である形態例について説明する。
　図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
　半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。
　面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。
　出力領域６は、絶縁ゲート型のパワートランジスタの一例として、パワーＭＩＳＦＥＴ［Metal　Insulator　Semiconductor　Field　Effect　Transistor］９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。
　入力領域７は、パワーＭＩＳＦＥＴ９を制御する制御回路の一例として、コントローラ１０を含む。コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＳＧを生成する回路を含む。コントローラ１０は、パワーＭＩＳＦＥＴ９とともに所謂ＩＰＤ［Intelligent　Power　Device］を形成している。なお、ＩＰＤは、ＩＰＭ［Intelligent　Power　Module］とも称される。
　入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。
　半導体層２の上には、複数（この形態では３つ）の電極１１，１２，１３が形成されている。図１では、ハッチングによって複数の電極１１～１３が示されている。複数の電極１１～１３は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１３の個数、配置及び平面形状は任意であり、図１に示される形態に限定されない。
　複数の電極１１～１３の個数、配置及び平面形状は、パワーＭＩＳＦＥＴ９の及びコントローラ１０それぞれの仕様に応じて調整される。複数の電極１１～１３は、この形態では、ドレイン電極１１（出力電極）、ソース電極１２（基準電圧電極）及び入力電極１３を含む。
　ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
　ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
　ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９及びコントローラ１０の各種機能回路に基準電圧（たとえばグランド電圧）を提供する。
　入力電極１３は、第１主面３において入力領域７の上に形成されている。入力電極１３は、コントローラ１０を駆動するための入力電圧を伝える。
　半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントローラ１０に電気的に接続されている。
　ゲート制御配線１７は、コントローラ１０によって生成されたゲート制御信号ＳＧをパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号ＳＧは、オン信号Ｖｏｎ及びオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態及びオフ状態を制御する。
　オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
　この形態では、２つのゲート制御配線１７が異なる領域に引き回されている。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号ＳＧの伝達距離、及び、伝達すべきゲート制御信号ＳＧの分岐経路等に応じて調整される。
　ソース電極１２、入力電極１３及びゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金及び銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
　ソース電極１２、入力電極１３及びゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、及び、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
　ソース電極１２、入力電極１３及びゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
　図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。
　半導体装置１は、出力電極としてのドレイン電極１１、基準電圧電極としてのソース電極１２、入力電極１３、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントローラ１０を含む。
　ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインに電気的に接続されている。ドレイン電極１１は、負荷に接続される。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９およびコントローラ１０に基準電圧（例えば接地電圧ＧＮＤ）を提供する。
　入力電極１３は、ＭＣＵ［Micro　Controller　Unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low　Drop　Out］等に接続されてもよい。入力電極１３は、コントローラ１０に入力電圧を提供する。なお、入力電極１３に入力される入力電圧は、パワーＭＩＳＦＥＴ９のオン／オフ制御を行うための入力信号ＩＮとして理解することもできる。例えば、パワーＭＩＳＦＥＴ９は、入力信号ＩＮがハイレベルであるときにオンし、入力信号ＩＮがローレベルであるときにオフする。パワーＭＩＳＦＥＴ９のゲートは、先出のゲート制御配線１７を介してコントローラ１０（特に、後述のゲート制御回路２５）に接続されている。
　コントローラ１０は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５およびアクティブクランプ回路２６を含む。
　電流・電圧制御回路２３は、ソース電極１２、入力電極１３、保護回路２４およびゲート制御回路２５に接続されている。電流・電圧制御回路２３は、入力電極１３からの電気信号および保護回路２４からの電気信号に応じて種々の電流及び電圧を生成する。電流・電圧制御回路２３は、この形態では、定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
　定電圧生成回路３２は、半導体装置１に集積化された各種回路を駆動するための定電圧ＶＲＥＧを生成する。定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路を含んでいてもよい。定電圧ＶＲＥＧは、１Ｖ以上５Ｖ以下であってもよい。定電圧ＶＲＥＧは、例えば保護回路２４に入力される。
　基準電圧・基準電流生成回路３３は、半導体装置１に集積化された各種回路の基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦを生成する。基準電圧ＶＲＥＦは、１Ｖ以上５Ｖ以下であってもよい。基準電流ＩＲＥＦは、１ｍＡ以上１Ａ以下であってもよい。基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦは、例えば保護回路２４に入力される。上記の各種回路がコンパレータを含む場合、基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦは、当該コンパレータに入力されてもよい。
　保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５およびパワーＭＩＳＦＥＴ９のソースに接続されている。保護回路２４は、過電流保護回路３４および過熱保護回路３６を含む。
　過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５に接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５に入力される。
　過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置１の温度を監視する。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートに接続されている。
　ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号及び保護回路２４からの電気信号に応じてパワーＭＩＳＦＥＴ９のゲート制御信号ＳＧを生成する。ゲート制御信号ＳＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。
　アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
　アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
　複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
　図３は、図１に示す半導体装置１の通常動作およびアクティブクランプ動作を説明するための回路図である。また、図４は、図３に示す回路図に適用される主要な電気信号の波形図である。
　ここでは、パワーＭＩＳＦＥＴ９のドレインに誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。
　図３を参照して、パワーＭＩＳＦＥＴ９のソースは、グランドに接続されている。パワーＭＩＳＦＥＴ９のドレインは、誘導性負荷Ｌに電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびソースは、抵抗Ｒに接続されている。アクティブクランプ回路２６は、この回路例では、互いにバイアス接続されたｋ個（ｋは自然数）のツェナーダイオードＤＺを含む。
　図３と図４を参照し、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
　パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、パワーＭＩＳＦＥＴ９のオン時間ＴＯＮに比例して増加する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
　パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。パワーＭＩＳＦＥＴ９がオフ状態に切り替わると、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。
　これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ドレイン電圧ＶＤＳが、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、逆方向電流ＩＺが、アクティブクランプ回路２６に流れる。これにより、アクティブクランプ回路２６の端子間に制限電圧ＶＬが形成される。制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺの総和（ＶＬ＝ｋ・ＶＺ）である。
　また、逆方向電流ＩＺは、抵抗Ｒを通過してグランドに至る。これにより、抵抗Ｒの端子間に端子間電圧ＶＲが形成される。抵抗Ｒの端子間電圧ＶＲ（＝ＩＺ×Ｒ）は、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＲ）に調整される。端子間電圧ＶＲは、クランプオン電圧ＶＣＬＰとしてパワーＭＩＳＦＥＴ９のゲート・ソース間に印加される。従って、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧ＶＣＬＰ（端子間電圧ＶＲ）は、オン信号Ｖｏｎ未満の電圧を有していてもよい。
　これにより、誘導性負荷Ｌの誘導性エネルギが、パワーＭＩＳＦＥＴ９で消費（吸収）される。ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳがグランド電圧になり、ドレイン電圧ＶＤＳが電源電圧ＶＢになり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
＜負電流に関する考察＞
　ところで、先出の入力電極１３が何らかの要因により負電位になると、半導体装置１の内部から入力電極１３に向けた負電流が流れ得る。従って、入力電極１３に外部接続されるＥＣＵ［electronic　control　unit］などを保護するためには、上記の負電流を未然に防止する必要がある。
　特に、大電流供給能力（延いては低オン抵抗）を求められる半導体装置１では、パワーＭＩＳＦＥＴ９の素子構造として、一般に、Ｎ型半導体基板をドレイン電極１１（＝出力電極）とする縦型構造を採用することが多い。この場合、先にも説明したように、Ｌ負荷接続時のアクティブクランプ動作によりドレイン電圧ＶＤＳがクランプ電圧ＶＤＳＳＣＬ（数十Ｖ）まで急激に上昇するので、Ｎ型半導体基板から入力電極１３に向けて大きな負電流が流れるおそれがある。
　以下では、負電流の発生を防止することのできる負電流防止回路について説明する。
＜負電流防止回路（比較例）＞
　図５は、半導体装置１に実装される負電流防止回路の比較例（＝後出の実施形態と対比される一般的な構成例）を示す図である。
　本比較例の負電流防止回路１００は、ダイオードＤ０（ポリシリコンダイオードなど）を含む。ダイオードＤ０のアノードは、入力信号ＩＮを受け付けるための入力電極１３に接続されている。ダイオードＤ０のカソードは、コントローラ１０の電源ノード（入力電圧Ｖ１０の印加端）に接続されている。コントローラ１０は、入力信号ＩＮに応じてパワーＭＩＳＦＥＴ９のゲート制御信号ＳＧを生成する制御回路の一例である。
　本比較例の負電流防止回路１００によれば、入力電極１３が負電位となったときにダイオードＤ０が逆バイアスとなる。従って、入力電極１３に向かう負電流の発生を防止することができる。
　しかしながら、本比較例の負電流防止回路１００では、定常時において入力電極１３からコントローラ１０に供給される入力電圧Ｖ１０がダイオードＤ０の順方向降下電圧Ｖｆ（Ｄ０）だけ低下してしまう（Ｖ１０＝ＩＮ－Ｖｆ（Ｄ０））。
　例えば、入力電圧Ｖ１０をゲート制御信号ＳＧのハイレベルとして利用する場合には、入力電圧Ｖ１０が低いほどパワーＭＩＳＦＥＴ９のオン抵抗が高くなる。また、入力電圧Ｖ１０を内部電源電圧として利用する場合には、入力電圧Ｖ１０の供給を受けて動作する内部回路（基準電圧源、オペアンプ、及び、コンパレータなど）の動作ダイナミックレンジが狭くなる。
　以下では、このような不具合を解消することのできる新規な実施形態を提案する。
＜負電流防止回路（第１実施形態）＞
　図６は、負電流防止回路の第１実施形態を示す図である。第１実施形態の負電流防止回路１００は、入力電極１３とコントローラ１０との間に設けられて入力電極１３に向かう負電流を防止するための回路ブロックであり、Ｐチャネル型ＭＩＳＦＥＴＰ１（以下ではトランジスタＰ１と略称する）と、ダイオードＤ１と、抵抗Ｒ１と、を含む。
　抵抗Ｒ１の第１端は、入力電極１３に接続されている。抵抗Ｒ１の第２端は、トランジスタＰ１のドレインとダイオードＤ１のアノードに接続されている。トランジスタＰ１のソース及びバックゲートとダイオードＤ１のカソードは、いずれもコントローラ１０の電源ノード（＝入力電圧Ｖ１０の印加端）に接続されている。トランジスタＰ１のゲートはソース電極１２（＝接地端に相当）に接続されている。
　このように、トランジスタＰ１は、ドレインを入力電極１３側とし、ソース及びバックゲートをいずれもコントローラ１０側として、入力電極１３とコントローラ１０との間に接続されている。また、ダイオードＤ１は、アノードを入力電極１３側とし、カソードをコントローラ１０側として、入力電極１３とコントローラ１０との間に接続されている。なお、トランジスタＰ１のゲートには、定電位（接地電位）が印加されている。
　また、入力電極１３とコントローラ１０との間（本図ではトランジスタＰ１及びダイオードＤ１よりも入力電極１３に近い上流側）には、電流制限抵抗として機能する抵抗Ｒ１が設けられている。従って、仮に入力電極１３に向かう負電流が発生しても、その負電流が過大とならないように制限を掛けることができる。なお、抵抗Ｒ１の抵抗値は、定常時に抵抗Ｒ１の両端間で生じる電圧降下を抑えるために数百Ω～１ｋΩに設定するとよい。
　さらに、半導体装置１は、入力電極１３とソース電極１２との間に、静電破壊保護素子として機能するツェナダイオードＺＤ１を有する。なお、ツェナダイオードＺＤ１のカソードは、入力電極１３に接続されている。また、ツェナダイオードＺＤ１のアノードは、ソース電極に接続されている。このような構成であれば、入力電極１３に過大な正サージが印加されても、ツェナダイオードＺＤ１の降伏電圧を上限として正サージの内部伝播をクランプすることができるので、半導体装置１の故障などを防止することが可能となる。
＜トランジスタＰ１の素子構造＞
　図７は、トランジスタＰ１の素子構造を示す図である。パワーＭＩＳＦＥＴ９の素子構造として、Ｎ型半導体基板２０１をドレイン電極１１（＝出力電極）とする縦型構造を採用した場合には、トランジスタＰ１もＮ型半導体基板２０１上に形成されることになる。
　本図に即して具体的に述べると、トランジスタＰ１は、Ｎ型半導体基板２０１と、Ｎ型エピタキシャル層２０２と、高耐圧Ｐ型ウェル２０３と、Ｎ型ウェル２０４と、Ｐ型コンタクト領域２０５と、ドレイン領域２０６と、ソース領域２０７と、Ｎ型コンタクト領域２０８と、ゲート絶縁層２０９と、ゲートメタル層２１０と、を含む。
　Ｎ型半導体基板２０１は、先にも述べたように、パワーＭＩＳＦＥＴ９のドレイン電極１１と電気的に導通している。
　Ｎ型エピタキシャル層２０２は、Ｎ型半導体基板２０１の表面一面に積層形成されたＮ型半導体領域である。
　高耐圧Ｐ型ウェル２０３は、Ｎ型エピタキシャル層２０２の一部領域における表面から所定の深さまで井戸状に形成されたＰ型半導体領域である。なお、高耐圧Ｐ型ウェル２０３は、Ｐ型コンタクト領域２０５を介して定電位端（例えば接地端）に接続されている。従って、高耐圧Ｐ型ウェル２０３は、Ｎ型半導体基板２０１及びＮ型エピタキシャル層２０２の電位とＮ型ウェル２０４の電位を分離するための電位分離層として機能する。
　Ｎ型ウェル２０４は、高耐圧Ｐ型ウェル２０３の一部領域における表面から所定の深さまで井戸状に形成されたＮ型半導体領域である。なお、Ｎ型ウェル２０４は、トランジスタＰ１のバックゲートに相当し、Ｎ型コンタクト領域２０８を介してコントローラ１０の電源ノード（＝入力電圧Ｖ１０の印加端）に接続されている。また、Ｎ型ウェル２０４とＮ型エピタキシャル層２０２との間には、先出の高耐圧Ｐ型ウェル２０３が介在する。従って、トランジスタＰ１のバックゲートの電位は、Ｎ型半導体基板２０１及びＮ型エピタキシャル層２０２の電位から分離されている。
　Ｐ型コンタクト領域２０５は、高耐圧Ｐ型ウェル２０３の表面のうち、Ｎ型ウェル２０４が形成されていない領域に形成された高濃度Ｐ型半導体領域である。なお、Ｐ型コンタクト領域２０５は、定電位端（例えば接地端）に接続されている。
　ドレイン領域２０６は、Ｎ型ウェル２０４の表面に形成された高濃度Ｐ型半導体領域である。なお、ドレイン領域２０６は、トランジスタＰ１のドレインに相当し、ダイオードＤ１のアノードと共に抵抗Ｒ１を介して入力電極１３に接続されている。
　ソース領域２０７は、Ｎ型ウェル２０４の表面において、ドレイン領域２０６から所定のチャネル長を隔てて形成された高濃度Ｐ型半導体領域である。なお、ソース領域２０７は、トランジスタＰ１のソースに相当し、ダイオードＤ１のカソードと共にコントローラ１０の電源ノード（＝入力電圧Ｖ１０の印加端）に接続されている。
　Ｎ型コンタクト領域２０８は、Ｎ型ウェル２０４の表面に形成された高濃度Ｎ型半導体領域である。なお、Ｎ型コンタクト領域２０８は、先にも述べたように、コントローラ１０の電源ノード（＝入力電圧Ｖ１０の印加端）に接続されている。
　ゲート絶縁層２０９は、ドレイン領域２０６とソース領域２０７との間を隔てるチャネル領域の表面上に形成されている。
　ゲートメタル層２１０は、ゲート絶縁層２０９の表面上に形成されている。なお、ゲートメタル層２１０は、トランジスタＰ１のゲートに相当し、定電位端（例えば接地端）に接続されている。
　また、上記の素子構造を持つトランジスタＰ１には、ｐｎｐ型の寄生トランジスタＱ１及びｎｐｎ型の寄生トランジスタＱ２が付随する。寄生トランジスタＱ１は、ドレイン領域２０６をエミッタとし、高耐圧Ｐ型ウェル２０３をコレクタとし、Ｎ型ウェル２０４及びＮ型コンタクト領域２０８をベースとする。寄生トランジスタＱ２は、Ｎ型ウェル２０４をコレクタとし、Ｎ型エピタキシャル層２０２をエミッタとし、高耐圧Ｐ型ウェル２０３及びＰ型コンタクト領域２０５をベースとする。これらの寄生トランジスタＱ１及びＱ２は、ｐｎｐｎ型の寄生サイリスタを形成する。
　さらに、トランジスタＰ１には、ボディダイオードＤ２も付随している。なお、先にも述べたように、トランジスタＰ１のバックゲートは、入力電極１３側のドレイン領域２０６ではなく、コントローラ１０側のソース領域２０７と短絡されている。すなわち、一般的なＰチャネル型ＭＩＳＦＥＴでは、そのバックゲートが高電位ノード（本図に即して言えばドレイン領域２０６）に短絡されるところ、トランジスタＰ１では、そのバックゲートが低電位ノード（本図に即して言えばソース領域２０７）に短絡されている。従って、ボディダイオードＤ２は、ドレイン領域２０６をアノードとし、Ｎ型ウェル２０４及びＮ型コンタクト領域２０８をカソードとして、トランジスタＰ１に寄生する。
＜動作例＞
　図８は、負電流防止回路１００の一動作例を示す図である。本図中の実線は、入力電極１３に印加される入力信号ＩＮを示しており、本図中の破線は、コントローラ１０の電源ノードに印加される入力電圧Ｖ１０を示している。なお、本図では、紙面左から右に向かう時間の経過とともに、入力信号ＩＮが負電位から正電位まで上昇した後、再び正電位から負電位まで低下する挙動を示している。
　以下では、トランジスタＰ１のオン閾値電圧をＶｔｈ（Ｐ１）とし、寄生トランジスタＱ１のオン閾値電圧（延いては寄生サイリスタのオン閾値電圧）をＶｔｈ（Ｑ１）とし、トランジスタＰ１のドレイン・ソース間電圧をＶｄｓ（Ｐ１）とし、ダイオードＤ１の順方向降下電圧をＶｆ（Ｄ１）とし、ツェナダイオードＺＤ１の順方向降下電圧をＶｆ（ＺＤ１）として説明する。
　また、ダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）は、トランジスタＰ１及び寄生トランジスタＱ１それぞれのオン閾値電圧Ｖｔｈ（Ｐ１）及びＶｔｈ（Ｑ１）よりも低いものとする。また、トランジスタＰ１のドレイン・ソース間電圧Ｖｄｓ（Ｐ１）は、ダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）よりも十分に低いものとする。
　期間（１）（時刻ｔ１１以前、及び、時刻ｔ１６以降）では、ＩＮ≦－Ｖｆ（ＺＤ１）となっている。このとき、負電流防止回路１００では、トランジスタＰ１がオフとなり、ダイオードＤ１及びボディダイオードＤ２がいずれも逆バイアスとなる。従って、コントローラ１０から入力電極１３に向けて負電流が流れることはない。また、トランジスタＰ１のソース及びバックゲート（＝入力電圧Ｖ１０の印加端）は、接地電位（０Ｖ）にプルダウンされる（図１１の抵抗Ｒ２を参照）。なお、期間（１）では、接地端からツェナダイオードＺＤ１を介して入力電極１３に向かう電流経路（図７の破線矢印（１）を参照）には負電流が流れるが、これは特段の問題とならない。
　期間（２）（時刻ｔ１１～ｔ１２及び時刻ｔ１５～ｔ１６）では、－Ｖｆ（ＺＤ１）＜ＩＮ≦Ｖｆ（Ｄ１）となっている。このとき、負電流防止回路１００では、期間（１）と同じく、トランジスタＰ１がオフとなり、ダイオードＤ１及びボディダイオードＤ２がいずれも逆バイアスとなる。従って、コントローラ１０から入力電極１３に向けて負電流が流れることはない。また、トランジスタＰ１のソース及びバックゲートは、期間（１）と同様、接地電位（０Ｖ）にプルダウンされる。なお、期間（２）では、ツェナダイオードＺＤ１も逆バイアスとなるので、ツェナダイオードＺＤ１を介する負電流も流れない。
　期間（３）（時刻ｔ１２～ｔ１３及び時刻ｔ１４～ｔ１５）では、Ｖｆ（Ｄ１）＜ＩＮ≦Ｖｔｈ（Ｐ１）となっている。このとき、負電流防止回路１００では、トランジスタＰ１がオフしたまま、ダイオードＤ１が順バイアスとなるので、入力電極１３からダイオードＤ１を介してコントローラ１０に向かう電流経路（図７の破線矢印（３）を参照）に正電流が流れる。その結果、入力電圧Ｖ１０は、入力信号ＩＮよりもダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）だけ低い値（＝ＩＮ－Ｖｆ（Ｄ１））となる。
　期間（４）（時刻ｔ１３～ｔ１４）では、Ｖｔｈ（Ｐ１）＜ＩＮとなっている。このとき、負電流防止回路１００では、トランジスタＰ１がオンとなるので、入力電極１３からトランジスタＰ１を介してコントローラ１０に向かう電流経路（図７の破線矢印（４）を参照）に正電流が流れる。その結果、入力電圧Ｖ１０は、入力信号ＩＮよりもトランジスタＰ１のドレイン・ソース間電圧Ｖｄｓ（Ｐ１）だけ低い値（＝ＩＮ－Ｖｄｓ（Ｐ１））となる。一般に、ダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）は、数百ｍＶ（０．６～０．７Ｖ程度）である。これに対して、トランジスタＰ１のドレイン・ソース間電圧Ｖｄｓ（Ｐ１）は、数十ｍＶ（０．０２～０．０７Ｖ程度）である。従って、負電流防止回路１００における電圧降下を大幅に改善し、入力電圧Ｖ１０としてほぼ入力信号ＩＮをそのまま後段のコントローラ１０に供給することができるようになる。
＜ダイオードＤ１の役割＞
　次に、ダイオードＤ１をトランジスタＰ１に並列接続した理由について説明する。先にも述べたように、トランジスタＰ１には、ｐｎｐｎ型の寄生サイリスタ（すなわち、寄生トランジスタＱ１及びＱ２）が付随している。そのため、入力信号ＩＮのハイレベル投入時にトランジスタＰ１がオンするまで入力電圧Ｖ１０のプルダウンが維持されると、寄生トランジスタＱ１のベース・エミッタ間にオン閾値電圧Ｖｔｈ（Ｑ１）以上の電位差が生じ、上記の寄生サイリスタがオンしてしまうおそれがある。
　一方、ダイオードＤ１をトランジスタＰ１に並列接続しておけば、寄生トランジスタＱ１のベース・エミッタ間に生じる電位差をダイオードＤ１の順方向降下電圧Ｖｆでクランプすることができる。従って、ダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）を寄生トランジスタＱ１のオン閾値電圧Ｖｔｈ（Ｑ１）よりも低い電圧値に設定することにより、上記の寄生サイリスタがオンしなくなる。
＜抵抗Ｒ１での電圧降下＞
　次に、抵抗Ｒ１での電圧降下について簡単に説明する。先にも述べたように、電流制限抵抗として機能する抵抗Ｒ１の抵抗値は、定常時における抵抗Ｒ１での電圧降下を抑えるために数百Ω～１ｋΩに設定することが望ましい。例えば、抵抗Ｒ１が１ｋΩであり、入力電極１３から抵抗Ｒ１を介してコントローラ１０に流れる回路電流が８０μＡである場合を考える。この場合、抵抗Ｒ１での電圧降下は８０ｍＶ程度であり、トランジスタＰ１のドレイン・ソース間電圧Ｖｄｓ（Ｐ１）を合わせても１００ｍＶ程度にしかならない。一方、比較例におけるダイオードＤ０の順方向降下電圧は、数百ｍＶ（０．６～０．７Ｖ程度）なので、抵抗Ｒ１を挿入しても十分に負電流防止回路１００での電圧降下を低減することが可能となる。
＜ラッチアップに関する検証＞
　先にも何度か述べたように、トランジスタＰ１には、ｐｎｐｎ型の寄生サイリスタが付随している。そのため、Ｎ型半導体基板２０１の印加電圧、すなわち、ドレイン電極１１に印加される出力電圧ＯＵＴ（＝パワーＭＩＳＦＥＴ９のドレイン電圧ＶＤＳ）が後述するラッチアップ復帰電圧Ｖｒｅｃ以下の低電位（例えば、接地電位、負電位、または、オープン状態）であるときには、上記の寄生サイリスタがオンして、ラッチアップを生じるおそれがある。以下、図面を参照しながらラッチアップの検証結果について説明する。
　図９は、ラッチアップの検証結果を示す図であり、上から順に、入力信号ＩＮ及び出力電圧ＯＵＴが描写されている。
　時刻ｔ２１及びｔ２２でそれぞれ示したように、半導体装置１の通常起動時には、出力電圧ＯＵＴがハイレベル（≒負荷電源電圧）となっている状態で、入力信号ＩＮがローレベルからハイレベルに立ち上げられる。この場合には、トランジスタＰ１の寄生サイリスタがオンしないので、ラッチアップは生じない。
　一方、時刻ｔ２３で示すように、半導体装置１の通常起動後、負サージの印加などにより、入力信号ＩＮが一瞬だけローレベルに立ち下がった場合を考える。この場合には、出力電圧ＯＵＴが接地電位（０Ｖ）まで低下している状態で、入力信号ＩＮがローレベルからハイレベルに立ち上がるので、トランジスタＰ１の寄生サイリスタがオンして、ラッチアップを生じるおそれがある。
　特に、本願の発明者らがより詳細に検証を行った結果、出力電圧ＯＵＴがラッチアップ復帰電圧Ｖｒｅｃ（例えば３．８Ｖ）以下の低電位であるときに、入力信号ＩＮをローレベルからハイレベルに立ち上げると、トランジスタＰ１の寄生サイリスタがオンして、ラッチアップを生じるという知見が得られた。
　なお、上記のラッチアップが生じると、半導体装置１が正常に起動せず、パワーＭＩＳＦＥＴ９がフルオンしない状態、言い換えると、パワーＭＩＳＦＥＴ９のオン抵抗が正常時よりも引き上げられた状態となる。ただし、このような状態では、出力電圧ＯＵＴが上昇していくので、ＯＵＴ＞Ｖｒｅｃとなった時点でラッチアップが解消し、半導体装置１が自動的に復帰する。
　上記の検証結果を鑑みると、入力信号ＩＮの最大駆動周波数ｆｓｗ＿ｍａｘ（＝駆動周波数ｆｓｗの最大値）は、入力信号ＩＮがハイレベル（＝オン時の論理レベル）からローレベル（＝オフ時の論理レベル）に切り替わった後、パワーＭＩＳＦＥＴ９のドレイン電圧（すなわち出力電圧ＯＵＴ）が少なくともラッチアップ復帰電圧Ｖｒｅｃを上回るまでの間、入力信号ＩＮが再びローレベルからハイレベルに切り替わらない値に設定しておくことが望ましい。
　例えば、入力信号ＩＮの最大駆動周波数ｆｓｗ＿ｍａｘは、１０～数十ｋＨｚ（例えば１８ｋＨｚ）に設定するとよい。このような駆動条件であれば、入力信号ＩＮをローレベルに立ち下げてから、次の周期で入力信号ＩＮをハイレベルに立ち上げるまでの間に、出力電圧ＯＵＴがラッチアップ復帰電圧Ｖｒｅｃを上回る。従って、上記のラッチアップを生じることなく、半導体装置１を正しく起動することが可能となる。
＜負電流防止回路（第２実施形態）＞
　図１０は、負電流防止回路の第２実施形態を示す図である。第２実施形態の負電流防止回路１００は、先出の第１実施形態（図６）を基本としつつ、入力電極１３と電流・電圧制御回路２３との間、及び、入力電極１３とゲート制御回路２５との間に、それぞれ、Ｐチャネル型ＭＩＳＦＥＴＰ１ａ並びにＰ１ｂ（以下では、それぞれトランジスタＰ１ａ及びＰ１ｂと略称する）、ダイオードＤ１ａ並びにＤ１ｂ、及び、抵抗Ｒ１ａ並びにＲ１ｂを一つずつ含む。
　抵抗Ｒ１ａの第１端は、入力電極１３に接続されている。抵抗Ｒ１ａの第２端は、トランジスタＰ１ａのドレインとダイオードＤ１ａのアノードに接続されている。トランジスタＰ１ａのソース及びバックゲートとダイオードＤ１ａのカソードは、いずれも電流・電圧制御回路２３の電源ノード（＝入力電圧ＩＮ＿ＣＮＴの印加端）に接続されている。トランジスタＰ１ａのゲートは、ソース電極１２（＝接地端に相当）に接続されている。
　抵抗Ｒ１ｂの第１端は、入力電極１３に接続されている。抵抗Ｒ１ｂの第２端は、トランジスタＰ１ｂのドレインとダイオードＤ１ｂのアノードに接続されている。トランジスタＰ１ｂのソース及びバックゲートとダイオードＤ１ｂのカソードは、いずれもゲート制御回路２５の電源ノード（＝入力電圧ＩＮ＿ＧＡＴＥの印加端）に接続されている。トランジスタＰ１ｂのゲートは、ソース電極１２（＝接地端に相当）に接続されている。
　なお、トランジスタＰ１ａのチャネル幅Ｗとチャネル長Ｌの比（いわゆるＷ／Ｌ）は、１００μｍ／１．２μｍ程度に設計してもよい。また、抵抗Ｒ１ａは、８００Ω程度に設計してもよい。また、トランジスタＰ１ａでの電圧降下（＝オン時におけるトランジスタＰ１ａのドレイン・ソース間電圧）は、０．０７Ｖ程度に設計してもよい。
　このような設計によれば、電流・電圧制御回路２３の内部電源電圧に相当する入力電圧ＩＮ＿ＣＮＴの電圧降下を低減することができる。従って、例えば、電流・電圧制御回路２３を形成する内部回路（基準電圧源、オペアンプ、及び、コンパレータなど）の動作ダイナミックレンジを狭めずに済むので、より低い入力信号ＩＮの供給を受けて動作することが可能となる。言い換えると、入力信号ＩＮの供給源として、より低電圧駆動が可能なマイコン（３．３Ｖ駆動のマイコンなど）を用いることが可能となる。
　一方、トランジスタＰ１ｂのＷ／Ｌは、１０μｍ／１．２μｍ程度に設計してもよい。また、抵抗Ｒ１ｂは、１ｋΩ程度に設計してもよい。また、トランジスタＰ１ｂでの電圧降下（＝オン時におけるトランジスタＰ１ｂのドレイン・ソース間電圧）は、０．０２Ｖ程度に設計してもよい。
　このような設計によれば、ゲート制御回路２５の内部電源電圧に相当する入力電圧ＩＮ＿ＧＡＴＥの電圧降下を低減することができる。従って、例えば、入力電圧ＩＮ＿ＧＡＴＥをゲート制御信号ＳＧのハイレベルとして利用する場合には、入力電圧ＩＮ＿ＧＡＴＥが高いほどパワーＭＩＳＦＥＴ９のオン抵抗を引き下げることができるので、大電流出力時の損失（発熱）を抑制することが可能となる。
＜回路設計の注意点＞
　図１１は、ゲート制御回路２５の接続例を示す図である。本構成例のゲート制御回路２５は、ゲート制御信号ＳＧの出力段を形成する回路要素として、Ｐチャネル型ＭＩＳＦＥＴＰ２（以下ではトランジスタＰ２と略称する）と、抵抗Ｒ２～Ｒ５と、アナログスイッチＳＷと、を含む。
　アナログスイッチＳＷ及び抵抗Ｒ２それぞれの第１端は、いずれも負電流防止回路１００の出力端（＝入力電圧ＩＮ＿ＧＡＴＥの印加端）に接続されている。アナログスイッチＳＷの第２端は、抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端とトランジスタＰ２のソースは、いずれも抵抗Ｒ５の第１端に接続されている。抵抗Ｒ５の第２端は、ゲート制御信号ＳＧの出力端としてパワーＭＩＳＦＥＴ９のゲートに接続されている。トランジスタＰ２のドレインは、抵抗Ｒ４の第１端に接続されている。抵抗Ｒ２及びＲ４それぞれの第２端は、いずれも接地端（＝ソース電極１２）に接続されている。
　なお、負電流防止回路１００については、図７のトランジスタＰ１、ダイオードＤ１及び抵抗Ｒ１がそれぞれトランジスタＰ１ｂ、ダイオードＤ１ｂ及び抵抗Ｒ１ｂに置き換えられていること以外、基本的に先出の第１実施形態と同様である。
　本構成例のゲート制御回路２５において、入力信号ＩＮがハイレベルであるときには、アナログスイッチＳＷがオンされると共にトランジスタＰ２がオフされる。従って、入力電極１３から負電流防止回路１００、アナログスイッチＳＷ、及び、抵抗Ｒ３並びにＲ５を介してパワーＭＩＳＦＥＴ９のゲートに向かう充電電流Ｉｃｈｇが流れる。その結果、不図示のゲート容量が充電されるので、ゲート制御信号ＳＧがハイレベルに立ち上がり、パワーＭＩＳＦＥＴ９がオンする。このとき、パワーＭＩＳＦＥＴ９には、出力電流Ｉｏｕｔが流れる。
　一方、入力信号ＩＮがローレベルであるときには、アナログスイッチＳＷがオフされると共にトランジスタＰ２がオンされる。従って、パワーＭＩＳＦＥＴ９のゲートから抵抗Ｒ５、トランジスタＰ２及び抵抗Ｒ４を介して接地端に向かう放電電流Ｉｄｃｈｇが流れる。その結果、不図示のゲート容量が放電されるので、ゲート制御信号ＳＧがローレベルに立ち下がり、パワーＭＩＳＦＥＴ９がオフする。なお、このとき、入力電圧ＩＮ＿ＧＡＴＥは、抵抗Ｒ２を介して接地端にプルダウンされる。
　図１２は、半導体装置１の正常起動時における動作例（例えばＴａ＝１６０℃、ＩＮ＝５Ｖ）を示す図であり、上から順に、入力信号ＩＮ、ゲート制御信号ＳＧ、出力電圧ＯＵＴ、及び、出力電流Ｉｏｕｔが描写されている。
　本図で示すように、半導体装置１の正常起動時には、入力信号ＩＮがハイレベルに立ち上げられたことを受けて、ゲート制御信号ＳＧがハイレベルに立ち上がり、パワーＭＩＳＦＥＴ９がフルオン状態となり、出力電流Ｉｏｕｔが流れる。このとき、出力電圧ＯＵＴは、接地電位（０Ｖ）近傍まで低下する。
　図１３は、半導体装置１の起動不良時の動作例（例えばＴａ＝１６０℃、ＩＮ＝７．５Ｖ）を示す図であり、先出の図１２と同じく、上から順に、入力信号ＩＮ、ゲート制御信号ＳＧ、出力電圧ＯＵＴ、及び、出力電流Ｉｏｕｔが描写されている。なお、図中の破線は、正常起動時の挙動（図１２の挙動）を示している。
　本図で示すように、高温時に入力信号ＩＮのハイレベル電位が高くなると、ゲート制御信号ＳＧが本来のハイレベルまで上がり切らず、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈ近傍（ＳＧ≧Ｖｔｈ）で停滞する。その結果、出力電流Ｉｏｕｔは流れるものの、パワーＭＩＳＦＥＴ９がフルオンしていない状態に陥る。その原因としては、ゲート容量の充電時におけるラッチアップが想定される。
　詳述すると、半導体装置１の起動直後にパワーＭＩＳＦＥＴ９のゲート容量を充電するときには、定常動作時の回路電流（数十μＡ）よりも遥かに大きい充電電流Ｉｃｈｇ（ｍＡオーダー）がトランジスタＰ１ｂを介して過渡的に流れる。このとき、トランジスタＰ１ｂのドレイン・ソース間電圧Ｖｄｓ（Ｐ１ｂ）がボディダイオードＤ２の順方向降下電圧Ｖｆ（Ｄ２）よりも高くなると、寄生トランジスタＱ１がオンし得る状態となる。
　また、先にも述べたように、ゲート制御信号ＳＧがパワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈを上回るので、パワーＭＩＳＦＥＴ９がオンして出力電圧ＯＵＴが低下する。その結果、出力電圧ＯＵＴが先述のラッチアップ復帰電圧Ｖｒｅｃを下回ったタイミングで、トランジスタＰ１ｂに付随する寄生サイリスタがオンしてラッチアップに至るものと考えられる。
　なお、上記した半導体装置１の起動時におけるラッチアップを防止するためには、充電電流Ｉｃｈｇが流れる電流経路上のトランジスタＰ１ｂについて、（１）充電電流制限用の抵抗Ｒ３をトランジスタＰ１ｂの前段に配置する、または、（２）トランジスタＰ１ｂのチャネル幅Ｗを大きくする、といった対策を講じることが有効である。
　図１４は、トランジスタＰ１ｂのチャネル幅ＷとボディダイオードＤ２に流れるボディ電流Ｉ（Ｄ２）との関係を示す図である。特に、本図ではＩＮ＝５Ｖ、５．５Ｖ、６Ｖ、６．５Ｖ、７Ｖ、７．５Ｖ及び８Ｖであるときの挙動が描写されている。
　なお、本図では、充電電流Ｉｃｈｇが流れる方向（＝パワーＭＩＳＦＥＴ９のゲートに向かう方向）を負として、ボディ電流Ｉ（Ｄ２）の正負極性が定義されている。つまり、本図では、トランジスタＰ１ｂのチャネル幅Ｗが大きいほど、ボディダイオードＤ２に流れるボディ電流Ｉ（Ｄ２）の電流値（絶対値）が小さくなることを示している。
　例えば、ボディ電流Ｉ（ｄ２）の電流値が所定の閾値ｉ（例えば３５μＡ程度）よりも小さければ、半導体装置１の起動時におけるラッチアップを生じないことが確認されている場合を考える。この場合、入力信号ＩＮの最大値（＝入力信号ＩＮのハイレベルとして印加され得る最大の電圧値）が６Ｖであるならば、Ｗ≧ｗ１（例えば１０μｍ程度）となるようにチャネル幅Ｗを設計すれば足りる。また、入力信号ＩＮの最大値が８Ｖであるならば、Ｗ≧ｗ２（例えば１８μｍ程度）となるようにチャネル幅Ｗを設計すればよい。
　このように、入力電極１３とゲート制御回路２５との間に設けられたトランジスタＰ１ｂは、入力信号ＩＮの最大値に応じたチャネル幅Ｗを持つように、デバイス設計を行うことが望ましい。
　一方、入力電極１３と電流・電圧制御回路２３との間に設けられたトランジスタＰ１ａについては、半導体装置１の起動時に過大なラッシュ電流が流れない。従って、起動時のラッチアップ対策を考慮したデバイス設計は必須でない。
＜車両への適用＞
　図１５は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。
　車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
　電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。
　電子機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］及びＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
　電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
　電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic　toll　collection　system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
　電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
　なお、先に説明した半導体装置１（＝ローサイドスイッチＬＳＩ）は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されているスイッチ装置は、Ｎ型半導体基板と、前記Ｎ型半導体基板をドレインとするように構成されたパワーＭＩＳＦＥＴと、入力信号を受け付けるように構成された入力電極と、前記入力信号に応じて前記パワーＭＩＳＦＥＴのゲート制御信号を生成するように構成された制御回路と、前記入力電極と前記制御回路との間に設けられて前記入力電極に向かう負電流を防止するように構成された負電流防止回路と、を有し、前記負電流防止回路は、ドレインを前記入力電極側としソース及びバックゲートをいずれも前記制御回路側として前記入力電極と前記制御回路との間に接続されて、ゲートに定電位が印加されて、前記バックゲートが前記Ｎ型半導体基板から電気的に分離されるように構成されたＰチャネル型ＭＩＳＦＥＴと、アノードを前記入力電極側としカソードを前記制御回路側として前記入力電極と前記制御回路との間に接続されるように構成されたダイオードと、を含む構成（第１の構成）とされている。
　なお、上記第１の構成によるスイッチ装置において、前記ダイオードの順方向降下電圧は、前記Ｐチャネル型ＭＩＳＦＥＴに付随する寄生サイリスタのオン閾値電圧よりも低い構成（第２の構成）にしてもよい。
　また、上記第１または第２の構成によるスイッチ装置において、前記入力信号の最大駆動周波数は、前記入力信号がオン時の論理レベルからオフ時の論理レベルに切り替わった後、前記パワーＭＩＳＦＥＴのドレイン電圧が少なくともラッチアップ復帰電圧を上回るまでの間、前記入力信号が再び前記オフ時の論理レベルから前記オン時の論理レベルに切り替わらない値に設定されている構成（第３の構成）にしてもよい。
　また、上記第１～第３いずれかの構成によるスイッチ装置において、前記制御回路は、前記入力信号に応じた電気信号として種々の電流及び電圧を生成するように構成された電流・電圧制御回路と、前記電流・電圧制御回路からの前記電気信号に応じて前記ゲート制御信号を生成するように構成されたゲート制御回路と、を含む構成（第４の構成）にしてもよい。
　また、上記第４の構成によるスイッチ装置において、前記負電流防止回路は、前記入力電極と前記電流・電圧制御回路との間、及び、前記入力電極と前記ゲート制御回路との間に、それぞれ前記Ｐチャネル型ＭＩＳＦＥＴ及び前記ダイオードを一つずつ含む構成（第５の構成）にしてもよい。
　また、上記第５の構成によるスイッチ装置において、前記入力電極と前記ゲート制御回路との間に設けられた前記Ｐチャネル型ＭＩＳＦＥＴは、前記入力信号の最大値に応じたチャネル幅を持つ構成（第６の構成）にしてもよい。
　また、上記第１～第６いずれかの構成によるスイッチ装置において、前記負電流防止回路は、前記入力電極と前記制御回路との間に設けられて前記負電流を制限するように構成された抵抗をさらに含む構成（第７の構成）にしてもよい。
　また、上記第１～第７いずれかの構成によるスイッチ装置は、前記入力電極と接地端との間に接続されるように構成された静電破壊保護素子をさらに有する構成（第８の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電子機器は、上記第１～第８いずれかの構成によるスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第９の構成）とされている。
　また、例えば、本明細書中に開示されている車両は、上記第９の構成による電子機器を有する構成（第１０の構成）とされている。
＜その他の変形例＞
　上記の実施形態では、車載用のローサイドスイッチＬＳＩを例示したが、本明細書中に開示されている負電流防止回路の適用対象は、何らこれに限定されるものではなく、車載用途以外のローサイドスイッチＬＳＩにも適用することができる。
　また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１　　　半導体装置（スイッチ装置）
　　　２　　半導体層
　　　３　　第１主面
　　　４　　第２主面
　　　５Ａ～５Ｄ　　側面
　　　６　　出力領域
　　　７　　入力領域
　　　８　　領域分離構造
　　　９　　　パワーＭＩＳＦＥＴ
　　　１０　　コントローラ（制御回路）
　　　１１　　ドレイン電極
　　　１２　　ソース電極
　　　１３　　入力電極
　　　１７　　ゲート制御配線
　　　２３　　電流・電圧制御回路
　　　２４　　保護回路
　　　２５　　ゲート制御回路
　　　２６　　アクティブクランプ回路
　　　３２　　定電圧生成回路
　　　３３　　基準電圧・基準電流生成回路
　　　３４　　過電流保護回路
　　　３６　　過熱保護回路
　　　１００　　負電流防止回路
　　　２０１　　Ｎ型半導体基板
　　　２０２　　Ｎ型エピタキシャル層
　　　２０３　　高耐圧Ｐ型ウェル
　　　２０４　　Ｎ型ウェル
　　　２０５　　Ｐ型コンタクト領域
　　　２０６　　ドレイン領域（Ｐ型）
　　　２０７　　ソース領域（Ｐ型）
　　　２０８　　Ｎ型コンタクト領域
　　　２０９　　ゲート絶縁層
　　　２１０　　ゲートメタル層
　　　Ｄ１、Ｄ１ａ、Ｄ１ｂ　　ダイオード
　　　Ｄ２　　ボディダイオード
　　　ＤＺ　　ツェナーダイオード
　　　Ｌ　　誘導性負荷
　　　Ｐ１、Ｐ１ａ、Ｐ１ｂ、Ｐ２　　Ｐチャネル型ＭＩＳＦＥＴ
　　　Ｑ１、Ｑ２　　寄生トランジスタ
　　　Ｒ、Ｒ１～Ｒ５、Ｒ１ａ、Ｒ１ｂ　　抵抗
　　　ＳＷ　　アナログスイッチ
　　　Ｘ　　車両
　　　Ｘ１１～Ｘ１８　　電子機器
　　　ＺＤ１　　ツェナダイオード（静電破壊保護素子）

Claims (10)

  1. 　Ｎ型半導体基板と、
    　前記Ｎ型半導体基板をドレインとするように構成されたパワーＭＩＳＦＥＴと、
    　入力信号を受け付けるように構成された入力電極と、
    　前記入力信号に応じて前記パワーＭＩＳＦＥＴのゲート制御信号を生成するように構成された制御回路と、
    　前記入力電極と前記制御回路との間に設けられて前記入力電極に向かう負電流を防止するように構成された負電流防止回路と、
    　を有し、
    　前記負電流防止回路は、
    　ドレインを前記入力電極側としソース及びバックゲートをいずれも前記制御回路側として前記入力電極と前記制御回路との間に接続されて、ゲートに定電位が印加されて、前記バックゲートの電位が前記Ｎ型半導体基板の電位から分離されるように構成されたＰチャネル型ＭＩＳＦＥＴと、
    　アノードを前記入力電極側としカソードを前記制御回路側として前記入力電極と前記制御回路との間に接続されるように構成されたダイオードと、
    　を含む、スイッチ装置。
  2. 　前記ダイオードの順方向降下電圧は、前記Ｐチャネル型ＭＩＳＦＥＴに付随する寄生トランジスタのオン閾値電圧よりも低い、請求項１に記載のスイッチ装置。
  3. 　前記入力信号の最大駆動周波数は、前記入力信号がオン時の論理レベルからオフ時の論理レベルに切り替わった後、前記パワーＭＩＳＦＥＴのドレイン電圧が少なくともラッチアップ復帰電圧を上回るまでの間、前記入力信号が再び前記オフ時の論理レベルから前記オン時の論理レベルに切り替わらない値に設定されている、請求項１または２に記載のスイッチ装置。
  4. 　前記制御回路は、
    　前記入力信号に応じた電気信号として種々の電流及び電圧を生成するように構成された電流・電圧制御回路と、
    　前記電流・電圧制御回路からの前記電気信号に応じて前記ゲート制御信号を生成するように構成されたゲート制御回路と、
    　を含む、請求項１～３のいずれか一項に記載のスイッチ装置。
  5. 　前記負電流防止回路は、前記入力電極と前記電流・電圧制御回路との間、及び、前記入力電極と前記ゲート制御回路との間に、それぞれ前記Ｐチャネル型ＭＩＳＦＥＴ及び前記ダイオードを一つずつ含む、請求項４に記載のスイッチ装置。
  6. 　前記入力電極と前記ゲート制御回路との間に設けられた前記Ｐチャネル型ＭＩＳＦＥＴは、前記入力信号の最大値に応じたチャネル幅を持つ、請求項５に記載のスイッチ装置。
  7. 　前記負電流防止回路は、前記入力電極と前記制御回路との間に設けられて前記負電流を制限するように構成された抵抗をさらに含む、請求項１～６のいずれか一項に記載のスイッチ装置。
  8. 　前記入力電極と接地端との間に接続されるように構成された静電破壊保護素子をさらに有する、請求項１～７のいずれか一項に記載のスイッチ装置。
  9. 　請求項１～８のいずれか一項に記載のスイッチ装置と、
    　前記スイッチ装置に接続される負荷と、
    　を有する、電子機器。
  10. 　請求項９に記載の電子機器を有する、車両。
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