JP2023021516A - スイッチ装置、電子機器、車両 - Google Patents

Abstract

【課題】オフ直後でも速やかに再オンすることのできるスイッチ装置を提供する。【解決手段】スイッチ装置１は、電源電圧ＶＢＢの供給を受け付けるように構成された電源端子Ｔ１と、負荷３を外部接続するように構成された出力端子Ｔ２と、電源端子Ｔ１と出力端子Ｔ２との間に接続されるように構成されたスイッチ素子１０と、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを用いてスイッチ素子１０の駆動信号Ｇ１を充電するように構成されたドライバ３１と、スイッチ素子１０の制御信号Ｓｉがスイッチ素子１０をオンさせるときの論理レベルとなったときに出力端子Ｔ２に現れる出力電圧Ｖｏが負電圧検出状態であれば電源電圧ＶＢＢを用いて駆動信号Ｇ１をプリ充電するように構成されたプリチャージャ１００と、を有する。【選択図】図６

Description

本明細書中に開示されている発明は、スイッチ装置、及び、これを用いた電子機器並びに車両に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関してこれまでに数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来のスイッチ装置（特にハイサイドスイッチＩＣ）では、オフ直後の再オン挙動について、更なる改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、オフ直後でも速やかに再オンすることのできるスイッチ装置、及び、これを用いた電子機器並びに車両を提供することを目的とする。

例えば、本明細書中に開示されているスイッチ装置は、電源電圧の供給を受け付けるように構成された電源端子と、負荷を外部接続するように構成された出力端子と、前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、前記電源電圧よりも高い昇圧電圧を用いて前記スイッチ素子の駆動信号を充電するように構成されたドライバと、前記スイッチ素子の制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力端子に現れる出力電圧が負電圧検出状態であれば前記電源電圧を用いて前記駆動信号をプリ充電するように構成されたプリチャージャと、を有する。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、オフ直後でも速やかに再オンすることのできるスイッチ装置、及びこれを用いた電子機器並びに車両を提供することが可能となる。

図１は、半導体集積回路装置の基本構成を示す図である。 図２は、ゲート制御部の一構成例を示す図である。 図３は、アクティブクランパの一構成例を示す図である。 図４は、アクティブクランプ動作を示す図である。 図５は、オフ直後の再オン挙動を示す図である。 図６は、プリチャージャの導入例を示す図である。 図７は、プリチャージャの導入効果を示す図である。 図８は、プリチャージャの一構成例を示す図である。 図９は、ダイオードの概略構成を示す図である。 図１０は、車両の一構成例を示す外観図である。

＜半導体集積回路装置（基本構成）＞
図１は、半導体集積回路装置の基本構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

さらに、半導体集積回路装置１は、その構成要素として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１及び温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０と同期駆動されるセンストランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比はｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンしゲート駆動信号Ｇ１がローレベルであるときにオフする。

センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（及びＮＭＯＳＦＥＴ２１並びに２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０及び内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力切替信号Ｓ２に基づいてセンス電流Ｉｓ２（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ２が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ２×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、アクティブクランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値Ｒ３６）と、キャパシタ３７（容量値Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号ＳＡに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号ＳＢに応じて制御される。

アクティブクランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（Ｖｏ＜ＧＮＤ）となる。そのため、エネルギー吸収用にアクティブクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜アクティブクランパ＞
図３は、アクティブクランパ３４の一構成例を示す図である。本構成例のアクティブクランパ３４は、ｍ段（例えばｍ＝８）のツェナダイオード列３４１と、ｎ段（例えばｎ＝３）のダイオード列３４２と、ＮＭＯＳＦＥＴ３４３と、を含む。

ツェナダイオード列３４１のカソードとＮＭＯＳＦＥＴ３４３のドレインは、ＮＭＯＳＦＥＴ１０のドレインと共に、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端に接続される第１端子に相当）に接続されている。ツェナダイオード列３４１のアノードは、ダイオード列３４２のアノードに接続されている。ダイオード列３４２のカソードは、ＮＭＯＳＦＥＴ３４３のゲートに接続されている。ＮＭＯＳＦＥＴ３４３のソースは、ＮＭＯＳＦＥＴ１０のゲート（＝ゲート駆動信号Ｇ１の印加端）に接続されている。ＮＭＯＳＦＥＴ１０のソースは、外部端子Ｔ２（＝負荷３の第１端に接続される第２端子に相当）に接続されている。負荷３としては、コイルまたはソレノイドなどの誘導性負荷が接続され得る。

以下では、ＮＭＯＳＦＥＴ１０及び３４３それぞれのゲート・ソース間電圧をＶｇｓ１及びＶｇｓ２とし、ツェナダイオード列３４１の降伏電圧をｍＶＺとし、ダイオード列３４２の順方向降下電圧をｎＶＦとして、アクティブクランパ３４によるアクティブクランプ動作を説明する。

図４は、アクティブクランパ３４によるアクティブクランプ動作を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ（実線）並びにゲート駆動信号Ｇ１（破線）、及び、出力電流Ｉｏが描写されている。なお、本図では、負荷３として誘導性負荷が接続されているものとする。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンするときの論理レベル）に立ち上げられると、ゲート駆動信号Ｇ１がハイレベルに立ち上がり、ＮＭＯＳＦＥＴ１０がオンするので、出力電流Ｉｏが流れ始め、出力電圧Ｖｏが電源電圧ＶＢＢ近傍まで上昇する。

その後、時刻ｔ１２において、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフするときの論理レベル）に立ち下げられると、ゲート駆動信号Ｇ１がローレベルに立ち下がり、ＮＭＯＳＦＥＴ１０がオフする。このとき、負荷３として接続された誘導性負荷（コイルまたはソレノイドなど）は、ＮＭＯＳＦＥＴ１０のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤよりも低い負電圧まで低下する。

ただし、アクティブクランパ３４の働きにより、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧Ｖｇｓ１は、ＮＭＯＳＦＥＴ１０のオン閾値電圧Ｖｔｈ近傍に維持されるので、ＮＭＯＳＦＥＴ１０がフルオフすることはない。従って、出力電流Ｉｏは、ＮＭＯＳＦＥＴ１０を介して放電され、出力電圧Ｖｏは、電源電圧ＶＢＢよりも所定値α（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢＢ－α（例えばＶＢＢ－５０Ｖ）以上に制限される。

つまり、アクティブクランパ３４は、ＮＭＯＳＦＥＴ１０のオフ遷移時にＮＭＯＳＦＥＴ１０をフルオフさせないことで、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢＢ－Ｖｏ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。

クランプ電圧Ｖｃｌｐは、電源電圧ＶＢＢの最大定格値よりも高く、かつ、ＮＭＯＳＦＥＴ１０のドレイン・ソース間耐圧よりも低い電圧値に設定しておく必要がある。また、クランプ電圧Ｖｃｌｐが高いほど、半導体集積回路装置１の性能は良いと言えるが、そのアクティブクランプ耐量Ｅ（ｍＪ）を鑑みると、クランプ電圧Ｖｃｌｐは低い方が良い。

なお、半導体集積回路装置１のアクティブクランプ耐量Ｅ（ｍＪ）は、クランプ電圧Ｖｃｌｐ（Ｖ）、出力電流Ｉｏ（Ａ）、及び、放電時間ｔ（ｍｓ）から次式で決定される。

Ｅ（ｍＪ）＝Ｖｃｌｐ（Ｖ）×Ｉｏ（Ａ）×ｔ（ｍｓ）

＜繰り返しＰＷＭ［pulse width modulation］駆動＞
図５は、ＮＭＯＳＦＥＴ１０の繰り返しＰＷＭ駆動時（＝ＮＭＯＳＦＥＴ１０のオン／オフが短期間に繰り返される駆動状態）において、ＮＭＯＳＦＥＴ１０がオフされた直後に再びオンされたときの挙動を示す図であり、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ及び出力電流Ｉｏが描写されている。なお、以下の説明では、負荷３として誘導性負荷（コイルまたはソレノイドなど）が接続されているものとする。

時刻ｔ２１において、外部制御信号Ｓｉがハイレベルからローレベルに立ち下がると、ＮＭＯＳＦＥＴ１０がオフする。このとき、負荷３は、先にも述べたように、ＮＭＯＳＦＥＴ１０のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤ（＝０Ｖ）よりも低い負電圧まで低下する。

その後、時刻ｔ２２では、出力電圧Ｖｏが負電圧である状態、すなわち、負荷３が出力電流Ｉｏを流し続けている状態で、外部制御信号Ｓｉがローレベルから再びハイレベルに立ち上げられている。このとき、出力電圧Ｖｏは、遅滞なくハイレベル（≒ＶＢＢ）まで上昇することが望ましい。

しかしながら、実際には、出力電圧Ｖｏが接地電圧ＧＮＤ（＝０Ｖ）まで戻らないと、半導体集積回路装置１の各部（特に、昇圧電圧ＶＧを生成するチャージポンプ３３）が起動しない。そのため、時刻ｔ２３で示したように、出力電圧Ｖｏの立ち上がりが遅れる。

以下では、このような不具合を開所することのできる新規な実施形態を提案する。

＜半導体集積回路装置（実施形態）＞
図６は、半導体集積回路装置１におけるプリチャージャの導入例を示す図である。本図に即して述べると、本実施形態の半導体集積回路装置１は、既出の構成要素（本図では、ＮＭＯＳＦＥＴ１０、ゲートドライバ３１、及び、外部端子Ｔ１並びにＴ２のみを例示）に加えて、プリチャージャ１００を有する。

ゲートドライバ３１は、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを用いてＮＭＯＳＦＥＴ１０のゲート駆動信号Ｇ１を充電するように構成された回路ブロックであり、電流源３１１及び３１２を含む。

電流源３１１は、昇圧電圧ＶＧの印加端とＮＭＯＳＦＥＴ１０のゲートとの間に接続されており、ＮＭＯＳＦＥＴ１０のオン期間（Ｓｉ＝Ｈ）において、ＮＭＯＳＦＥＴ１０のゲートに供給される充電電流Ｉ１を生成する。

電流源３１２は、ＮＭＯＳＦＥＴ１０のゲートと接地端との間に接続されており、ＮＭＯＳＦＥＴ１０のオフ期間（Ｓｉ＝Ｌ）において、ＮＭＯＳＦＥＴ１０のゲートから引き抜かれる放電電流Ｉ２を生成する。また、電流源３１２は、負電圧検出回路１０１から出力される制御信号Ｓｙに応じて強制的にオフされる。

プリチャージャ１００は、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）となったとき、外部端子Ｔ２（＝出力端子）に現れる出力電圧Ｖｏが負電圧検出状態、すなわち、出力電圧Ｖｏが負電圧検出閾値Ｖｎｄｅｔ（ただしＶｎｄｅｔ＜０Ｖ）よりも低い状態であれば、チャージポンプ３３の起動を待つことなく、電源電圧ＶＢＢを用いてゲート駆動信号Ｇ１をプリ充電する回路ブロックであり、負電圧検出回路１０１と電流源１０２を含む。

なお、上記の負電圧検出閾値Ｖｎｄｅｔについては、半導体集積回路装置１の通常起動に支障を来さない範囲で任意に設定すればよい（例えば－１．２Ｖ＜Ｖｎｄｅｔ＜０Ｖ、望ましくはＶｎｄｅｔ＝－０．６Ｖ程度）。

負電圧検出回路１０１は、外部制御信号Ｓｉと出力電圧Ｖｏの入力を受け付けており、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）となったときに出力電圧Ｖｏが負電圧検出状態であれば、制御信号Ｓｘを用いて電流源１０２をオンすると共に、制御信号Ｓｙを用いてゲートドライバ３１の電流源３１２をオフする。すなわち、Ｓｉ＝ＨかつＶｏ＜Ｖｎｄｅｔであるときには、ゲートドライバ３１によるゲート駆動信号Ｇ１の放電が停止された上で、電源電圧ＶＢＢを用いたゲート駆動信号Ｇ１のプリ充電が行われる。

電流源１０２は、電源電圧ＶＢＢの印加端とＮＭＯＳＦＥＴ１０のゲートとの間に接続されており、ＮＭＯＳＦＥＴ１０のゲートに供給されるプリ充電電流Ｉ３を生成する。なお、電流源１０２は、負電圧検出回路１０１から出力される制御信号Ｓｙによってオン／オフされる。

例えば、本実施形態の半導体集積回路装置１では、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）となったとき、Ｓｉ＝ＨかつＶｏ＜Ｖｎｄｅｔであれば、プリ充電電流Ｉ３がオン状態となり、放電電流Ｉ２がオフ状態となる。なお、充電電流Ｉ１は、昇圧電圧ＶＧが起動するまでオフ状態となる。その後、出力電圧Ｖｏの負電圧検出状態が解除（Ｖｏ＞Ｖｎｄｅｔ）されると、プリ充電電流Ｉ３がオフ状態となり、充電電流Ｉ１がオン状態となる。なお、放電電流Ｉ２は、引き続きオフ状態に維持されたままとなる。一方、ＮＭＯＳＦＥＴ１０のオフ時（Ｓｉ＝Ｌ）には、充電電流Ｉ１及びプリ充電電流Ｉ３がオフ状態となり、放電電流Ｉ２がオン状態となる。

図７は、プリチャージャ１００の導入効果を示す図であり、先出の図５と同様、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ及び出力電流Ｉｏ（実線：プリチャージャ１００あり、破線：プリチャージャ１００なし）が描写されている。なお、以下の説明では、負荷３として誘導性負荷（コイルまたはソレノイドなど）が接続されているものとする。

時刻ｔ３１において、外部制御信号Ｓｉがハイレベルからローレベルに立ち下がると、ＮＭＯＳＦＥＴ１０がオフする。このとき、負荷３は、先にも述べたように、ＮＭＯＳＦＥＴ１０のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤ（＝０Ｖ）よりも低い負電圧まで低下する。

その後、時刻ｔ３２では、出力電圧Ｖｏが負電圧である状態、すなわち、負荷３が出力電流Ｉｏを流し続けている状態で、外部制御信号Ｓｉがローレベルから再びハイレベルに立ち上げられている。

ただし、先にも説明したように、出力電圧Ｖｏが接地電圧ＧＮＤ（＝０Ｖ）まで戻らないと、半導体集積回路装置１の各部（特に昇圧電圧ＶＧを生成するチャージポンプ３３）が起動しない。そのため、仮にプリチャージャ１００が導入されていない場合には、本図の破線で示したように、時刻ｔ３３まで出力電圧Ｖｏの立ち上がりが遅れる。

一方、プリチャージャ１００が導入されている場合には、時刻ｔ３２において、Ｓｉ＝ＨかつＶｏ＜Ｖｎｄｅｔが満たされた時点で、電源電圧ＶＢＢを用いたプリ充電電流Ｉ３の生成が開始される。従って、チャージポンプ３３の起動を待たずにゲート駆動信号Ｇ１が引き上げられ、ＮＭＯＳＦＥＴ１０が速やかにオンする。その結果、出力電圧Ｖｏをより速く接地電圧ＧＮＤ（＝０Ｖ）まで上昇させることができるので、チャージポンプ３３の起動タイミングを早めることが可能となり、延いては、出力電圧Ｖｏを速やかにハイレベル（≒ＶＢＢ）まで上昇させることが可能となる。

このように、プリチャージャ１００が導入された半導体集積回路装置１であれば、ＮＭＯＳＦＥＴ１０をオフした直後であっても、ＮＭＯＳＦＥＴ１０を速やかに再オンすることができるので、ＮＭＯＳＦＥＴ１０の繰り返しＰＷＭ駆動を行うことが可能となる。

なお、プリチャージャ１００は、ゲート駆動信号Ｇ１を電源電圧ＶＢＢまでしか引き上げることができない。ただし、プリチャージャ１００の導入目的は、あくまで出力電圧Ｖｏを速やかに接地電圧ＧＮＤ（＝０Ｖ）まで上昇させることであって、ＮＭＯＳＦＥＴ１０をフルオンさせることではないので、何ら問題はない。

＜プリチャージャ＞
図８は、プリチャージャ１００の一構成例を示す図である。本構成例のプリチャージャ１００において、負電圧検出回路１０１は、トランジスタＮ１及びＮ２（いずれもデプレッション型ＮＭＯＳＦＥＴ）と、抵抗Ｒ１と、ダイオード列Ｄ１及びＤ２と、ツェナダイオードＺＤ１と、論理積ゲートＡＮＤ（＝ロジックに相当）と、を含む。

抵抗Ｒ１の第１端は、外部端子Ｔ２（＝出力電圧Ｖｏの印加端）に接続されている。抵抗Ｒ１の第２端、ダイオード列Ｄ１のアノード、及び、ダイオード列Ｄ２のカソードは、いずれもトランジスタＮ２のゲートに接続されている。ダイオード列Ｄ１のカソード及びダイオード列Ｄ２のアノードは、いずれも接地端に接続されている。トランジスタＮ１のドレインは、電源電圧ＶＢＢの印加端に接続されている。トランジスタＮ１のソース、ゲート並びにバックゲート、トランジスタＮ２のドレイン、及び、ツェナダイオードＺＤ１のカソードは、いずれも論理積ゲートの第１入力端に接続されている。トランジスタＮ２のソース及びバックゲートとツェナダイオードＺＤ１のアノードは、いずれも接地端に接続されている。論理積ゲートＡＮＤの第２入力端は、外部制御信号Ｓｉの印加端に接続されている。論理積ゲートＡＮＤの出力端は、制御信号Ｓｘの印加端に接続されている。

また、本構成例のプリチャージャ１００において、電流源１０２は、トランジスタＮ３（エンハンスメント型ＮＭＯＳＦＥＴ）と、トランジスタＮ４～Ｎ６（いずれもデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＰ１～Ｐ３（いずれもＰＭＯＳＦＥＴ）と、ダイオードＤ３及びＤ４と、ツェナダイオードＺＤ２と、を含む。

トランジスタＰ１～Ｐ３それぞれのソース並びにバックゲート、トランジスタＮ６のドレイン、及びツェナダイオードＺＤ２のカソードは、いずれも外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）に接続されている。トランジスタＰ１～Ｐ３それぞれのゲート、トランジスタＮ６のゲート並びにバックゲート、ツェナダイオードＺＤ２のアノード、及び、トランジスタＮ３のドレインは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＮ３のソースは、トランジスタＮ４のドレインに接続されている。トランジスタＮ３のバックゲート、及び、トランジスタＮ４のソース、ゲート並びにバックゲートは、いずれも接地端に接続されている。トランジスタＰ２のドレインは、ダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。トランジスタＰ３のドレインは、ダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソード及びＮ５それぞれのドレインは、いずれも制御信号Ｓｙの印加端に接続されている。トランジスタＮ５のソース、ゲート及びバックゲートは、いずれも外部端子Ｔ２（＝出力電圧Ｖｏの印加端）に接続されている。

本構成例のプリチャージャ１００において、トランジスタＮ２のゲートには、抵抗Ｒ１を介して出力電圧Ｖｏに応じた監視電圧Ｖａが印加されている。従って、トランジスタＮ２は、監視電圧Ｖａがオン閾値電圧Ｖｔｈ（ただしＶｔｈ＜０Ｖ、例えばＶｔｈ＝－１．２Ｖ）よりも低いときにオフ状態となり、監視電圧Ｖａがオン閾値電圧Ｖｔｈよりも高いときにオン状態となる。つまり、トランジスタＮ２に流れる下側電流ＩＬ１の大きさは、監視電圧Ｖａ（延いては出力電圧Ｖｏ）に応じて変動する。

また、トランジスタＮ２のドレインと電源電圧ＶＢＢの印加端との間には、一定の上側電流ＩＨ１を生成するトランジスタＮ１が接続されている。従って、トランジスタＮ２のドレインから引き出される出力信号Ｖｂ（＝トランジスタＮ２のドレイン電圧）は、ＩＬ１＞ＩＨ１であるときにローレベル（＝負電圧未検出時の論理レベル）となり、ＩＬ１＜ＩＨ１であるときにハイレベル（＝負電圧検出時の論理レベル）となる。すなわち、監視電圧Ｖａがオン閾値電圧Ｖｔｈよりも低くなってトランジスタＮ２のオン抵抗値が高くなり、下側電流ＩＬ１が上側電流ＩＨ１よりも小さくなると、出力信号Ｖｂがハイレベルに立ち上がる。この状態は、出力電圧Ｖｏの負電圧検出状態に相当する。

論理積ゲートＡＮＤは、外部制御信号Ｓｉと出力信号Ｖｂとの論理積演算により、電流源１０２の制御信号Ｓｘを生成する。従って、制御信号Ｓｘは、外部制御信号Ｓｉと出力信号Ｖｂの少なくとも一方がローレベルであるときにローレベルとなり、外部制御信号Ｓｉと出力信号Ｖｂの双方がハイレベルであるときにハイレベルとなる。

トランジスタＮ３のゲートには、負電圧検出回路１０１から制御信号Ｓｘが入力されている。従って、トランジスタＮ３は、制御信号Ｓｘがハイレベルであるときにオン状態となり、制御信号Ｓｘがローレベルであるときにオフ状態となる。

なお、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とトランジスタＮ３のドレインとの間には、一定の上側電流ＩＨ２を生成するトランジスタＮ６が接続されている。また、トランジスタＮ３のソースと接地端との間には、一定の下側電流ＩＬ２を生成するトランジスタＮ４が接続されている。従って、トランジスタＮ３がオンしているとき（Ｓｘ＝Ｈ）には、トランジスタＰ１のドレインに基準電流Ｉ０（＝ＩＬ２－ＩＨ２）が流れる状態となり、トランジスタＮ３がオフしているとき（Ｓｘ＝Ｌ）には、トランジスタＰ１のドレインに基準電流Ｉ０が流れない状態となる。

トランジスタＰ１及びＰ２は、トランジスタＰ１のドレインに流れる基準電流Ｉ０をミラーし、トランジスタＰ２のドレインから先述のプリ充電電流Ｉ３として出力する第１カレントミラーを形成している。従って、制御信号Ｓｘがハイレベルであるときには、プリ充電電流Ｉ３が流れる状態となり、制御信号Ｓｘがローレベルであるときには、プリ充電電流Ｉ３が流れない状態となる。

トランジスタＰ１及びＰ３は、トランジスタＰ１のドレインに流れる基準電流Ｉ０をミラーし、トランジスタＰ３のドレインから上側電流ＩＨ３として出力する第２カレントミラーを形成している。従って、制御信号Ｓｘがハイレベルであるときには、上側電流ＩＨ３が流れる状態となり、制御信号Ｓｘがローレベルであるときには、上側電流ＩＨ３が流れない状態となる。

また、トランジスタＰ３のドレインと外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間には、一定の下側電流ＩＬ３（ただしＩＬ３＜ＩＨ３）を生成するトランジスタＮ５が接続されている。従って、上側電流ＩＨ３が流れているとき（Ｓｘ＝Ｈ）には、トランジスタＮ５のドレインから引き出される制御信号Ｓｙがハイレベルとなり、上側電流ＩＨ３が流れていないとき（Ｓｘ＝Ｌ）には、上記の制御信号Ｓｙがローレベルとなる。なお、電流源３１２は、制御信号Ｓｙがハイレベルであるときに強制的にオフされる。

抵抗Ｒ１は、ダイオード列Ｄ１及びＤ２に流れるダイオード電流Ｉｄを制限するための電流制限素子に相当する。なお、抵抗Ｒ１の抵抗値は、アクティブクランプ動作に支障を来さない範囲で任意に設定すればよい（例えば１００～５００ｋΩ程度）。

ダイオード列Ｄ１及びＤ２は、監視電圧Ｖａ（＝トランジスタＮ２のゲート・ソース間電圧に相当）を所定の電圧範囲内に制限するためのクランパに相当する。本図に即して述べると、ＮＭＯＳＦＥＴ１０のオン期間（Ｖｏ≒ＶＢＢ）には、ダイオード列Ｄ１の正側クランプ作用により、監視電圧Ｖａが＋２Ｖｆ（ただしＶｆはダイオード列Ｄ１を形成するダイオードの順方向降下電圧）にクランプされる。一方、アクティブクランプ期間（Ｖｏ≒ＶＢＢ－α）には、ダイオード列Ｄ２の負側クランプ作用により、監視電圧Ｖａが－２Ｖｆ（ただしＶｆはダイオード列Ｄ２を形成するダイオードの順方向降下電圧）にクランプされる。ダイオード列Ｄ１及びＤ２それぞれの直列段数は、任意（１以上）である。

ツェナダイオードＺＤ１は、出力信号Ｖｂを所定の上限値以下に制限するためのクランパに相当する。ツェナダイオードＺＤ２は、トランジスタＰ１のドレイン・ソース間電圧を所定の上限値以下に制限するためのクランパに相当する。ダイオードＤ３及びＤ４は、それぞれ、ＮＭＯＳＦＥＴ１０のゲートからトランジスタＰ２及びＰ３のボディダイオードを介して外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）に向かう電流経路を遮断するための逆流防止素子に相当する。

＜寄生素子に関する考察＞
ところで、高耐圧・低オン抵抗が要求されるＮＭＯＳＦＥＴ１０としては、半導体集積回路装置１のｎ型基板をドレイン電極（＝外部端子Ｔ１に相当）とする縦構造ＭＯＳＦＥＴ構造のパワーＭＯＳＦＥＴが広く一般に用いられている。この場合、例えば半導体集積回路装置１内のＮＭＯＳＦＥＴ１０以外のＭＯＳＦＥＴ素子が横型構造であり、その横型ＭＯＳＦＥＴもｎ型基板上に形成される。そこで、ｎ型基板に電源電圧ＶＢＢが印加されるので、ｎ型基板に付随する寄生素子の影響を受けないように、半導体集積回路装置１の回路設計及び素子設計を行う必要がある。以下ではダイオード列Ｄ１及びＤ２を形成するダイオードに着目して具体的に説明する。

図９は、ダイオード列Ｄ１及びＤ２を形成するダイオードの概略構成を示す図（＝半導体集積回路装置１の縦断面構造を示す図）である。本構成例の半導体集積回路装置１は、ｎ型基板２０１と、ｎ型エピ層２０２と、ｎ型ポリシリコン領域２０３と、ｐ型ポリシリコン領域２０４と、を有する。

ｎ型基板２０１は、先にも述べたように、ＮＭＯＳＦＥＴ１０のドレイン電極（＝外部端子Ｔ１）に相当する。従って、ｎ型基板２０１には、電源電圧ＶＢＢが印加され得る。

ｎ型エピ層２０２は、ｎ型基板２０１の表面に積層形成されるｎ型のエピタキシャル成長層である。なお、ｎ型エピ層２０２は、ｎ型基板２０１と電気的に導通している。従って、ｎ型エピ層２０２には、ｎ型基板２０１と同じく、電源電圧ＶＢＢが印加され得る。

ｎ型ポリシリコン領域２０３及びｐ型ポリシリコン領域２０４は、それぞれ、ｎ型エピ層２０２の表層でｐｎ接合を形成する。なお、ｎ型ポリシリコン領域２０３は、ポリシリコン膜にｎ型不純物をイオン注入することにより形成され、ポリシリコンダイオードＤｐｏｌｙのカソードとして機能する。一方、ｐ型ポリシリコン領域２０４は、ポリシリコン膜にｐ型不純物をイオン注入することにより形成され、ポリシリコンダイオードＤｐｏｌｙのアノードとして機能する。

ところで、仮にｎ型エピ層２０２の内部にＭＯＳダイオードＤｅｐｉを形成する場合には、まずｎ型エピ層２０２の内部にｐ型ウェル２０５を形成し、さらにｐ型ウェル２０５の内部にｎ型半導体領域２０６及びｐ型半導体領域２０７をそれぞれ形成すればよい。このような素子構造によれば、ｐ型ウェル２０５及びｐ型半導体領域２０７がＭＯＳダイオードＤｅｐｉのアノードとして機能し、ｎ型半導体領域２０６がＭＯＳダイオードＤｅｐｉのカソードとして機能する。

ただし、ＭＯＳダイオードＤｅｐｉを有する半導体集積回路装置１には、ｎ型半導体領域２０６をエミッタとし、ｐ型ウェル２０５及びｐ型半導体領域２０７をベースとし、ｎ型基板２０１及びｎ型エピ層２０２をコレクタとする寄生トランジスタＱ１（＝ｎｐｎ型バイポーラトランジスタ）が付随する。そのため、ｎ型基板２０１（＝電源電圧ＶＢＢの印加端）から寄生トランジスタＱ１を介して意図しない電流が流れるおそれがある。

一方、先出のポリシリコンダイオードＤｐｏｌｙは、ｎ型基板２０１及びｎ型エピ層２０２から電気的に分離されているので、寄生素子の影響を受けない。従って、例えば、ダイオード列Ｄ１及びＤ２を形成するダイオードとして好適に利用することができる。

＜車両への適用＞
図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているスイッチ装置は、電源電圧の供給を受け付けるように構成された電源端子と、負荷を外部接続するように構成された出力端子と、前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、前記電源電圧よりも高い昇圧電圧を用いて前記スイッチ素子の駆動信号を充電するように構成されたドライバと、前記スイッチ素子の制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力端子に現れる出力電圧が負電圧検出状態であれば前記電源電圧を用いて前記駆動信号をプリ充電するように構成されたプリチャージャと、を有する構成（第１の構成）とされている。

なお、上記第１の構成によるスイッチ装置において、前記プリチャージャは、前記電源電圧を用いて前記スイッチ素子の制御端に供給されるプリ充電電流を生成するように構成された電流源と、前記制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力電圧が前記負電圧検出状態であれば前記電流源をオンするように構成された負電圧検出回路と、を含む構成（第２の構成）にしてもよい。

また、上記第２の構成によるスイッチ装置において、前記負電圧検出回路は、前記制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力電圧が前記負電圧検出状態であれば前記ドライバによる前記駆動信号の放電を停止させる構成（第３の構成）にしてもよい。

また、上記第２又は第３の構成によるスイッチ装置において、前記負電圧検出回路は、前記出力電圧に応じた監視電圧が負のオン閾値電圧よりも低いときにオフ状態となるように構成されたデプレッション型のＮＭＯＳＦＥＴと、前記制御信号と前記ＮＭＯＳＦＥＴの出力信号に応じて前記電流源の制御信号を生成するように構成されたロジックと、を含む構成（第４の構成）にしてもよい。

また、上記第４の構成によるスイッチ装置において、前記負電圧検出回路は、前記ＮＭＯＳＦＥＴのゲート・ソース間電圧を所定の電圧範囲内に制限するように構成されたクランパをさらに含む構成（第５の構成）にしてもよい。

また、上記第５の構成によるスイッチ装置は、前記電源電圧が印加されるように構成されたｎ型基板と、前記ｎ型基板の表面に積層形成されるように構成されたｎ型エピ層と、をさらに有し、前記クランパは、前記ｎ型エピ層の表層でｐｎ接合を形成するように構成されたポリシリコンダイオードを含む構成（第６の構成）にしてもよい。

また、上記第１～第６いずれかの構成によるスイッチ装置は、前記スイッチ素子のオフ遷移時に前記スイッチ素子をフルオフさせないことで前記スイッチ素子の両端間電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランパをさらに有する構成（第７の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成によるスイッチ装置と、前記スイッチ装置に外付けされるように構成された負荷と、を有する構成（第８の構成）とされている。

上記第８の構成による電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されている車両は、上記第８または第９の構成による電子機器を有する構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２２ ＮＭＯＳＦＥＴ
２３ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１、３１２ 電流源
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ アクティブクランパ
３４１ ツェナダイオード列
３４２ ダイオード列
３４３ ＮＭＯＳＦＥＴ
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
１００ プリチャージャ
１０１ 負電圧検出回路
１０２ 電流源
２０１ ｎ型基板
２０２ ｎ型エピ層
２０３ ｐ型ウェル
２０４ ｎ型半導体領域
２０５ ｐ型半導体領域
２０６ ｎ型ポリシリコン領域
２０７ ｐ型ポリシリコン領域
ＡＮＤ 論理積ゲート（ロジック）
Ｄ１、Ｄ２ ダイオード列
Ｄ３、Ｄ４ ダイオード
Ｄｍｏｓ ＭＯＳダイオード
Ｄｐｏｌｙ ポリシリコンダイオード
Ｎ１、Ｎ２、Ｎ４～Ｎ６ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｎ３ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｐ１～Ｐ３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｑ１ 寄生トランジスタ（ｎｐｎ型バイポーラトランジスタ）
Ｒ１ 抵抗
Ｔ１～Ｔ４ 外部端子
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器
ＺＤ１、ＺＤ２ ツェナダイオード

Claims (10)

1. 電源電圧の供給を受け付けるように構成された電源端子と、
   負荷を外部接続するように構成された出力端子と、
   前記電源端子と前記出力端子との間に接続されるように構成されたスイッチ素子と、
   前記電源電圧よりも高い昇圧電圧を用いて前記スイッチ素子の駆動信号を充電するように構成されたドライバと、
   前記スイッチ素子の制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力端子に現れる出力電圧が負電圧検出状態であれば前記電源電圧を用いて前記駆動信号をプリ充電するように構成されたプリチャージャと、
   を有する、スイッチ装置。
2. 前記プリチャージャは、
   前記電源電圧を用いて前記スイッチ素子の制御端に供給されるプリ充電電流を生成するように構成された電流源と、
   前記制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力電圧が前記負電圧検出状態であれば前記電流源をオンするように構成された負電圧検出回路と、
   を含む、請求項１に記載のスイッチ装置。
3. 前記負電圧検出回路は、前記制御信号が前記スイッチ素子をオンさせるときの論理レベルとなったときに前記出力電圧が前記負電圧検出状態であれば前記ドライバによる前記駆動信号の放電を停止させる、請求項２に記載のスイッチ装置。
4. 前記負電圧検出回路は、
   前記出力電圧に応じた監視電圧が負のオン閾値電圧よりも低いときにオフ状態となるように構成されたデプレッション型のＮＭＯＳＦＥＴと、
   前記制御信号と前記ＮＭＯＳＦＥＴの出力信号に応じて前記電流源の制御信号を生成するように構成されたロジックと、
   を含む、請求項２または３に記載のスイッチ装置。
5. 前記負電圧検出回路は、前記ＮＭＯＳＦＥＴのゲート・ソース間電圧を所定の電圧範囲内に制限するように構成されたクランパをさらに含む、請求項４に記載のスイッチ装置。
6. 前記電源電圧が印加されるように構成されたｎ型基板と、
   前記ｎ型基板の表面に積層形成されるように構成されたｎ型エピ層と、
   をさらに有し、
   前記クランパは、前記ｎ型エピ層の表層でｐｎ接合を形成するように構成されたポリシリコンダイオードを含む、請求項５に記載のスイッチ装置。
7. 前記スイッチ素子のオフ遷移時に前記スイッチ素子をフルオフさせないことで前記スイッチ素子の両端間電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランパをさらに有する、請求項１～６のいずれか一項に記載のスイッチ装置。
8. 請求項１～７のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に外付けされるように構成された負荷と、
   を有する、電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである、請求項８に記載の電子機器。
10. 請求項８または９に記載の電子機器を有する、車両。

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