JP2022140993A - 電流検出回路、半導体装置 - Google Patents

Abstract

【課題】レイアウト面積の小さい電流検出回路を提供する。【解決手段】電流検出回路ＯＣＰは、パワートランジスタＭ１０と同期して動作するように構成されたセンストランジスタＭ１１と、センストランジスタＭ１１に流れるセンス電流Ｉ１をセンス電圧Ｖ１に変換するように構成されたセンス抵抗Ｒ１と、を有する。センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１は、パワートランジスタＭ１０の半導体基板上におけるゲートサイズＧ１０よりも小さい。また、センストランジスタＭ１１の実効ゲートサイズＧ１１’は、センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１よりも小さい。例えば、センストランジスタＭ１１をゲート分割トランジスタとし、一方のゲート・ソース間をショートしてもよい。このとき、Ｇ１１とＧ１１’との比は５以上としてもよい。【選択図】図１４

Description

本明細書中に開示されている発明は、電流検出回路、及び、これを用いた半導体装置に関する。

本願出願人は、以前より、電流検出回路（例えば過電流保護回路）に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

特開２００９－０９９８２８号公報

しかしながら、従来の電流検出回路は、レイアウト面積を縮小する余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、レイアウト面積の小さい電流検出回路、及び、これを用いた半導体装置を提供することを目的とする。

例えば、本明細書中に開示されている電流検出回路は、パワートランジスタと同期して動作するように構成されたセンストランジスタと、前記センストランジスタに流れるセンス電流をセンス電圧に変換するように構成されたセンス抵抗と、を有し、前記センストランジスタの半導体基板上におけるゲートサイズは、前記パワートランジスタの前記半導体基板上におけるゲートサイズよりも小さく、前記センストランジスタの実効ゲートサイズは、前記センストランジスタの前記半導体基板上におけるゲートサイズよりも小さい構成とされている。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、レイアウト面積の小さい電流検出回路、及び、これを用いた半導体装置を提供することが可能となる。

図１は、半導体装置を１つの方向から見た斜視図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、半導体装置の通常動作及びアクティブクランプ動作を説明するための回路図である。 図４は、主要な電気信号の波形図である。 図５は、図１に示す領域Ｖの断面斜視図である。 図６は、アクティブクランプ耐量及び面積抵抗率の関係を実測によって調べたグラフである。 図７は、半導体装置の通常動作を説明するための断面斜視図である。 図８は、半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図９は、半導体装置の第１実施形態（＝アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための回路構成）を示す図である。 図１０は、図９のパワーＭＩＳＦＥＴを第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴとして表した等価回路図である。 図１１は、図９におけるゲート制御回路及びアクティブクランプ回路の一構成例を示す回路図である。 図１２は、半導体装置において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートである。 図１３は、過電流保護回路の第１例を示す図である。 図１４は、過電流保護回路の第２例を示す図である。 図１５は、ゲート分割トランジスタの実効ゲートサイズを示す図である。 図１６は、センス抵抗の面積削減率を示す図である。 図１７は、半導体装置の第２実施形態を示す図である。 図１８は、パワートランジスタとは異なるチャネル構造を持つ単一ゲート型のセンストランジスタの一例を示す断面斜視図である。 図１９は、車両の一構成例を示す外観図である。

＜半導体装置＞
以下では、添付図面を参照して、半導体装置に関する種々の実施形態を説明する。

図１は、半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がローサイド側のスイッチングデバイスである形態例について説明する。

図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。

面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。

出力領域６は、絶縁ゲート型のパワートランジスタの一例として、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。

入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。なお、ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。

半導体層２の上には、複数（この形態では３つ）の電極１１，１２，１３が形成されている。図１では、ハッチングによって複数の電極１１～１３が示されている。複数の電極１１～１３は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１３の個数、配置及び平面形状は任意であり、図１に示される形態に限定されない。

複数の電極１１～１３の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様及びコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１３は、この形態では、ドレイン電極１１（出力電極）、ソース電極１２（基準電圧電極）および入力電極１３を含む。

ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。

ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０の各種機能回路に基準電圧（たとえばグランド電圧）を提供する。

入力電極１３は、第１主面３において入力領域７の上に形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝える。

半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。

ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。

オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。

ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。

この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。

第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離及び伝達すべきゲート制御信号の数に応じて調整される。

ソース電極１２、入力電極１３及びゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金及び銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３及びゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、及び、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３及びゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。

図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車に搭載される場合を例にとって説明する。

半導体装置１は、出力電極としてのドレイン電極１１、基準電圧電極としてのソース電極１２、入力電極１３、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインに電気的に接続されている。ドレイン電極１１は、負荷に接続される。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。

入力電極１３は、ＭＣＵ［Micro Controller Unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。

コントロールＩＣ１０は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５およびアクティブクランプ回路２６を含む。

電流・電圧制御回路２３は、ソース電極１２、入力電極１３、保護回路２４およびゲート制御回路２５に接続されている。電流・電圧制御回路２３は、入力電極１３からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧生成回路３０により生成された駆動電圧は、ゲート制御回路２５に入力される。

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（たとえば過電流保護回路３４）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（たとえば過熱保護回路３６）に入力される。

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧及び基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧及び基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５およびパワーＭＩＳＦＥＴ９のソースに接続されている。保護回路２４は、過電流保護回路３４および過熱保護回路３６を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５に接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。

過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置１の温度を監視する。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。

ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号）に応じて複数のゲート制御信号を一括制御することによりパワーＭＩＳＦＥＴ９をオン／オフする一方、アクティブクランプ回路２６の動作時にパワーＭＩＳＦＥＴ９のオン抵抗を引き上げるように複数のゲート制御信号を個別制御する機能を備えている（詳細については後述）。

ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。

駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。これにより、パワーＭＩＳＦＥＴ９が駆動制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

図３は、図１に示す半導体装置１の通常動作およびアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図に適用される主要な電気信号の波形図である。

ここでは、パワーＭＩＳＦＥＴ９のドレインに誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。

図３を参照して、パワーＭＩＳＦＥＴ９のソースは、グランドに接続されている。パワーＭＩＳＦＥＴ９のドレインは、誘導性負荷Ｌに電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびソースは、抵抗Ｒに接続されている。アクティブクランプ回路２６は、この回路例では、互いにバイアス接続されたｋ個（ｋは自然数）のツェナーダイオードＤＺを含む。

図３と図４を参照し、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。

パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、パワーＭＩＳＦＥＴ９のオン時間ＴＯＮに比例して増加する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。

パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。パワーＭＩＳＦＥＴ９がオフ状態に切り替わると、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。

これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ドレイン電圧ＶＤＳが、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、逆方向電流ＩＺが、アクティブクランプ回路２６に流れる。これにより、アクティブクランプ回路２６の端子間に制限電圧ＶＬが形成される。制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺの総和（ＶＬ＝ｋ・ＶＺ）である。

また、逆方向電流ＩＺは、抵抗Ｒを通過してグランドに至る。これにより、抵抗Ｒの端子間に端子間電圧ＶＲが形成される。抵抗Ｒの端子間電圧ＶＲ（＝ＩＺ×Ｒ）は、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＲ）に調整される。端子間電圧ＶＲは、クランプオン電圧ＶＣＬＰとしてパワーＭＩＳＦＥＴ９のゲート・ソース間に印加される。従って、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧ＶＣＬＰ（端子間電圧ＶＲ）は、オン信号Ｖｏｎ未満の電圧を有していてもよい。

これにより、誘導性負荷Ｌの誘導性エネルギが、パワーＭＩＳＦＥＴ９で消費（吸収）される。ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳがグランド電圧になり、ドレイン電圧ＶＤＳが電源電圧ＶＢになり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。

パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時における耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対する耐量によって定義される。

アクティブクランプ耐量Ｅａｃは、さらに具体的には、図３の回路例で明らかにされたように、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対する耐量によって定義される。

オン抵抗及びアクティブクランプ耐量は、一例として、トランジスタのチャネルの面積によって調整される。チャネルの面積を増加させた場合、通常動作時において電流経路を増加させることができるから、オン抵抗を低下させることができる。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇によってアクティブクランプ耐量が低下する。

反対に、チャネルの面積を減少させた場合、通常動作時において電流経路が縮小するから、オン抵抗が増加する。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量を向上させることができる。このように、チャネルの面積に基づく調整法にはトレードオフの関係が存在するため、低オン抵抗及び高アクティブクランプ耐量を両立することは困難である。

以下では、このようなトレードオフを解消することのできるパワーＭＩＳＦＥＴの新規な構造について提案する。

＜パワーＭＩＳＦＥＴ（ゲート分割型）＞
図５は、図１に示す領域Ｖの断面斜視図である。なお、本図では、説明の便宜上、第１主面３の上部構造（ソース電極１２及びゲート制御配線１７、並びに、層間絶縁層など）を省略している。

本図の半導体装置１において、半導体層２は、この形態では、ｎ^＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。

エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板５１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、又は、３５０μｍ以上４５０μｍ以下であってもよい。

厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。厚さＴｓｕｂは、研削によって調整される。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。

エピタキシャル層５２の厚さＴｅｐｉは、厚さＴｓｕｂの１／１０以下であることが好ましい。厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。

半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。

出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。

つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。更に、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。

Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。

第１ＭＩＳＦＥＴ５６は、具体的には複数の第１ＦＥＴ（Field Effect Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。

図５では第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。なお、第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。

各第１ＦＥＴ構造５８は、この形態では、第１トレンチゲート構造６０を含む。第１トレンチゲート構造６０の第１幅ＷＴ１は、０．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、第１トレンチゲート構造６０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。

なお、第１幅ＷＴ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第１トレンチゲート構造６０の第１深さＤＴ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、２μｍ以上６μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、ならびに、第１側壁６１および第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。

半導体層２内において第１側壁６１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１トレンチゲート構造６０は、断面視において第１主面３側から底壁６３側に向けて第１幅ＷＴ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。

第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第１間隔ＩＴ１を空けて第１主面３側の領域に位置している。第１間隔ＩＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１間隔ＩＴ１は、１μｍ以上５μｍ以下であることが好ましい。

第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。

複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。

図５では第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。なお、第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。

各第２ＦＥＴ構造６８は、この形態では、第２トレンチゲート構造７０を含む。第２トレンチゲート構造７０の第２幅ＷＴ２は、０．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。

なお、第２幅ＷＴ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２幅ＷＴ２は、第１トレンチゲート構造６０の第１幅ＷＴ１以上（ＷＴ１≦ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１以下（ＷＴ１≧ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１と等しい（ＷＴ１＝ＷＴ２）ことが好ましい。

第２トレンチゲート構造７０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第２トレンチゲート構造７０の第２深さＤＴ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、２μｍ以上６μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２深さＤＴ２は、第１トレンチゲート構造６０の第１深さＤＴ１以上（ＤＴ１≦ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１以下（ＤＴ１≧ＤＴ２）であってもよい。なお、第２深さＤＴ２は、第１深さＤＴ１と等しい（ＤＴ１＝ＤＴ２）ことが好ましい。

第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。

半導体層２内において第１側壁７１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁７２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２トレンチゲート構造７０は、断面視において第１主面３側から底壁７３側に向けて第２幅ＷＴ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。

第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第２間隔ＩＴ２を空けて第１主面３側の領域に位置している。第２間隔ＩＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２間隔ＩＴ２は、１μｍ以上５μｍ以下であることが好ましい。

複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。

第１トレンチゲート構造６０の外壁からは、ドリフト領域５４の内部に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。

第２トレンチゲート構造７０は、第２空乏層が第１空乏層に重なる態様で、第１トレンチゲート構造６０から間隔を空けて配列されている。つまり、第２空乏層は、セル領域７５において第２トレンチゲート構造７０の底壁７３に対して第１主面３側の領域で第１空乏層に重なる。このような構造によれば、第１トレンチゲート構造６０および第２トレンチゲート構造７０に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。

第２空乏層は、第２トレンチゲート構造７０の底壁７３に対してドリフト領域５４の底部側の領域で第１空乏層に重なることが好ましい。このような構造によれば、第１トレンチゲート構造６０の底壁６３および第２トレンチゲート構造７０の底壁７３に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。

第１トレンチゲート構造６０および第２トレンチゲート構造７０の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、第１トレンチゲート構造６０の第１側壁６１（第２側壁６２）および第２トレンチゲート構造７０の第２側壁７２（第１側壁７１）の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、又は、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。

第１トレンチゲート構造６０および第２トレンチゲート構造７０の中央部間のピッチＰＣは、１μｍ以上７μｍ以下であってもよい。ピッチＰＣは、第１トレンチゲート構造６０の中央部および第２トレンチゲート構造７０の中央部の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

なお、ピッチＰＣは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。

第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。

第１絶縁層８２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第１絶縁層８２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第１絶縁層８２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。

第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側においてＵ字空間を区画している。第１底側絶縁層８４は、Ｕ字空間を区画する平滑な内壁面を有している。第１底側絶縁層８４は、ドリフト領域５４に接している。第１底側絶縁層８４の一部は、ボディ領域５５に接していてもよい。

第１開口側絶縁層８５は、第１ゲートトレンチ８１の開口側の内壁を被覆している。第１開口側絶縁層８５は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の開口側の領域において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆している。第１開口側絶縁層８５は、ボディ領域５５に接している。第１開口側絶縁層８５の一部は、ドリフト領域５４に接していてもよい。

第１底側絶縁層８４は、第１厚さＴ１を有している。第１開口側絶縁層８５は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、第１底側絶縁層８４において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。第２厚さＴ２は、第１開口側絶縁層８５において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。

なお、第１ゲートトレンチ８１の第１幅ＷＴ１に対する第１厚さＴ１の第１比Ｔ１／ＷＴ１は、０．１以上０．４以下であってもよい。また、第１比Ｔ１／ＷＴ１は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．２５以上０．３５以下であることが好ましい。

なお、第１底側絶縁層８４の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。

第１厚さＴ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に応じて、４０００Å以上１２０００Å以下に調整されてもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第１底側絶縁層８４の厚化により半導体装置１の耐圧を高めることができる。

第１開口側絶縁層８５の第２厚さＴ２は、第１底側絶縁層８４の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。

第１底側絶縁層８４は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分から第１ゲートトレンチ８１の底壁６３を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。

第１底側絶縁層８４において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１底側絶縁層８４において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも小さい。第１底側絶縁層８４によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第１底側絶縁層８４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

第１電極８３は、第１絶縁層８２を挟んで、第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。

第１底側電極８６は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、より具体的には、第１底側絶縁層８４を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、第１底側絶縁層８４を挟んでドリフト領域５４に対向している。第１底側電極８６の一部は、第１底側絶縁層８４を挟んでボディ領域５５に対向していてもよい。

第１底側電極８６は、第１ゲートトレンチ８１の開口側において、第１底側絶縁層８４および第１開口側絶縁層８５との間で、断面視において逆凹状のリセスを区画している。このような構造によれば、第１底側電極８６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第１底側絶縁層８４の拡張されたＵ字空間に第１底側電極８６を埋設することにより、第１底側電極８６が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、第１底側電極８６の下端部に対する局所的な電界集中を適切に抑制できる。

第１底側電極８６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１底側電極８６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。なお、導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１開口側電極８７は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の開口側に埋設されている。第１開口側電極８７は、より具体的には、第１開口側絶縁層８５を挟んで第１ゲートトレンチ８１の開口側に区画された逆凹状のリセスに埋設されている。第１開口側電極８７は、第１開口側絶縁層８５を挟んでボディ領域５５に対向している。第１開口側電極８７の一部は、第１開口側絶縁層８５を挟んでドリフト領域５４に対向していてもよい。

第１開口側電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１開口側電極８７は、第１底側電極８６と同一種の導電材料を含むことが好ましい。第１開口側電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１中間絶縁層８８は、第１底側電極８６および第１開口側電極８７の間に介在し、第１底側電極８６および第１開口側電極８７を電気的に絶縁している。第１中間絶縁層８８は、より具体的には、第１底側電極８６及び第１開口側電極８７の間の領域において第１底側絶縁層８４から露出する第１底側電極８６を被覆している。第１中間絶縁層８８は、第１底側電極８６の上端部（より具体的には突出部）を被覆している。第１中間絶縁層８８は、第１絶縁層８２（第１底側絶縁層８４）に連なっている。

第１中間絶縁層８８は、第３厚さＴ３を有している。第３厚さＴ３は、第１底側絶縁層８４の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。

第１中間絶縁層８８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第１中間絶縁層８８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第１開口側電極８７において第１ゲートトレンチ８１から露出する露出部は、この形態では、第１主面３に対して第１ゲートトレンチ８１の底壁６３側に位置している。第１開口側電極８７の露出部は、第１ゲートトレンチ８１の底壁６３に向かう湾曲状に形成されている。

第１開口側電極８７の露出部は、膜状に形成された第１キャップ絶縁層によって被覆されている。第１キャップ絶縁層は、第１ゲートトレンチ８１内において、第１絶縁層８２（第１開口側絶縁層８５）に連なっている。第１キャップ絶縁層は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）を更に含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。

第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。

各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ^＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。

各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１及び第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。

複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。

各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ^＋型の第１コンタクト領域９３を更に含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、例えば、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。

各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。

複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１及び第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。

第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿い膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。

第２絶縁層１０２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）及び酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第２絶縁層１０２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第２絶縁層１０２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。

第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側においてＵ字空間を区画している。第２底側絶縁層１０４は、Ｕ字空間を区画する平滑な内壁面を有している。第２底側絶縁層１０４は、ドリフト領域５４に接している。第２底側絶縁層１０４の一部は、ボディ領域５５に接していてもよい。

第２開口側絶縁層１０５は、第２ゲートトレンチ１０１の開口側内壁を被覆している。第２開口側絶縁層１０５は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の開口側の領域において第２ゲートトレンチ１０１の第１側壁７１及び第２側壁７２を被覆している。第２開口側絶縁層１０５は、ボディ領域５５に接している。第２開口側絶縁層１０５の一部は、ドリフト領域５４に接していてもよい。

第２底側絶縁層１０４は、第４厚さＴ４を有している。第２開口側絶縁層１０５は、第４厚さＴ４未満の第５厚さＴ５（Ｔ５＜Ｔ４）を有している。第４厚さＴ４は、第２底側絶縁層１０４において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。第５厚さＴ５は、第２開口側絶縁層１０５において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。

第２ゲートトレンチ１０１の第２幅ＷＴ２に対する第４厚さＴ４の第２比Ｔ４／ＷＴ２は、０．１以上０．４以下であってもよい。例えば、第２比Ｔ４／ＷＴ２は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．２５以上０．３５以下であることが好ましい。

第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以下（Ｔ４／ＷＴ２≦Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以上（Ｔ４／ＷＴ２≧Ｔ１／ＷＴ１）であってもよい。また、第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１と等しくてもよい（Ｔ４／ＷＴ２＝Ｔ１／ＷＴ１）。

第２底側絶縁層１０４の第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。

第４厚さＴ４は、第２ゲートトレンチ１０１の第２幅ＷＴ２に応じて、４０００Å以上１２０００Å以下であってもよい。第４厚さＴ４は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第２底側絶縁層１０４の厚化により半導体装置１の耐圧を高めることができる。

第４厚さＴ４は、第１厚さＴ１以下（Ｔ４≦Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１以上（Ｔ４≧Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１と等しくてもよい（Ｔ４＝Ｔ１）。

第２開口側絶縁層１０５の第５厚さＴ５は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ５＜Ｔ４）である。第５厚さＴ５は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。１００Å以上５００Å以下であってもよい。第５厚さＴ５は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第５厚さＴ５は、２００Å以上４００Å以下であることが好ましい。

第５厚さＴ５は、第２厚さＴ２以下（Ｔ５≦Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２以上（Ｔ５≧Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２と等しくてもよい（Ｔ５＝Ｔ２）。

第２底側絶縁層１０４は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分から第２ゲートトレンチ１０１の底壁７３を被覆する部分に向けて第４厚さＴ４が減少する態様で形成されている。

第２底側絶縁層１０４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２底側絶縁層１０４において第２ゲートトレンチ１０１の第１側壁７１及び第２側壁７２を被覆する部分の厚さよりも小さい。第２底側絶縁層１０４により区画されたＵ字空間の底壁側の開口幅は、第４厚さＴ４の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、例えば、第２底側絶縁層１０４の内壁に対するエッチング法（例えばウエットエッチング法）によって形成される。

第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。

第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。

第２底側電極１０６は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、より具体的には、第２底側絶縁層１０４を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、第２底側絶縁層１０４を挟んでドリフト領域５４に対向している。第２底側電極１０６の一部は、第２底側絶縁層１０４を挟んでボディ領域５５に対向していてもよい。

第２底側電極１０６は、第２ゲートトレンチ１０１の開口側において、第２底側絶縁層１０４および第２開口側絶縁層１０５との間で、断面視において逆凹状のリセスを区画している。このような構造によれば、第２底側電極１０６に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、第２底側絶縁層１０４の拡張されたＵ字空間に第２底側電極１０６を埋設することにより、第２底側電極１０６が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、第２底側電極１０６の下端部に対する局所的な電界集中を適切に抑制できる。

第２底側電極１０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２底側電極１０６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２開口側電極１０７は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の開口側に埋設されている。第２開口側電極１０７は、より具体的には、第２開口側絶縁層１０５を挟んで第２ゲートトレンチ１０１の開口側に区画された逆凹状のリセスに埋設されている。第２開口側電極１０７は、第２開口側絶縁層１０５を挟んでボディ領域５５に対向している。第２開口側電極１０７の一部は、第２開口側絶縁層１０５を挟んでドリフト領域５４に対向していてもよい。

第２開口側電極１０７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２開口側電極１０７は、第２底側電極１０６と同一種の導電材料を含むことが好ましい。第２開口側電極１０７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２中間絶縁層１０８は、第２底側電極１０６および第２開口側電極１０７の間に介在し、第２底側電極１０６および第２開口側電極１０７を電気的に絶縁している。第２中間絶縁層１０８は、より具体的には、第２底側電極１０６および第２開口側電極１０７の間の領域において第２底側絶縁層１０４から露出する第２底側電極１０６を被覆している。第２中間絶縁層１０８は、第２底側電極１０６の上端部（より具体的には突出部）を被覆している。第２中間絶縁層１０８は、第２絶縁層１０２（第２底側絶縁層１０４）に連なっている。

第２中間絶縁層１０８は、第６厚さＴ６を有している。第６厚さＴ６は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ６＜Ｔ４）である。第６厚さＴ６は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。第６厚さＴ６は、１００Å以上５００Å以下であってもよい。第６厚さＴ６は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第６厚さＴ６は、２００Å以上４００Å以下であることが好ましい。

第６厚さＴ６は、第３厚さＴ３以下（Ｔ６≦Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３以上（Ｔ６≧Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３と等しくてもよい（Ｔ６＝Ｔ３）。

第２中間絶縁層１０８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。なお、第２中間絶縁層１０８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第２開口側電極１０７において第２ゲートトレンチ１０１から露出する露出部は、この形態では、第１主面３に対して第２ゲートトレンチ１０１の底壁７３側に位置している。第２開口側電極１０７の露出部は、第２ゲートトレンチ１０１の底壁７３に向かう湾曲状に形成されている。

第２開口側電極１０７の露出部は、膜状に形成された第２キャップ絶縁層によって被覆されている。第２キャップ絶縁層は、第２ゲートトレンチ１０１内において第２絶縁層１０２（第２開口側絶縁層１０５）に連なっている。第２キャップ絶縁層は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。

第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ^＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。

第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度と等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。

各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。また、各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図５では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。

各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。

複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これによって、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ^＋型の第２コンタクト領域１１３を更に含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度と等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。

図５を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。

図５では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ^＋」の記号で示している。

各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。

図５を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。

同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部及び第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。

図５を参照し、半導体層２の第１主面３には、複数（ここでは２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。

一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。

他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。

トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。

トレンチコンタクト構造１２０の幅ＷＴＣは、０．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、トレンチコンタクト構造１２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。

幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上１．２μｍ以下であることが好ましい。

幅ＷＴＣは、第１トレンチゲート構造６０の第１幅ＷＴ１と等しいことが好ましい（ＷＴＣ＝ＷＴ１）。幅ＷＴＣは、第２トレンチゲート構造７０の第２幅ＷＴ２と等しいことが好ましい（ＷＴＣ＝ＷＴ２）。

トレンチコンタクト構造１２０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。トレンチコンタクト構造１２０の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。

深さＤＴＣは、第１トレンチゲート構造６０の第１深さＤＴ１と等しいことが好ましい（ＤＴＣ＝ＤＴ１）。深さＤＴＣは、第２トレンチゲート構造７０の第２深さＤＴ２と等しいことが好ましい（ＤＴＣ＝ＤＴ２）。

トレンチコンタクト構造１２０は、一方側の第１側壁１２１と、他方側の第２側壁１２２と、第１側壁１２１および第２側壁１２２を接続する底壁１２３とを含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。

第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。

半導体層２内において第１側壁１２１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（例えば９１°程度）であってもよい。半導体層２内において第２側壁１２２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。トレンチコンタクト構造１２０は、断面視において半導体層２の第１主面３側から底壁１２３側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。

底壁１２３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。底壁１２３は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。底壁１２３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。

間隔ＩＴＣは、第１トレンチゲート構造６０の第１間隔ＩＴ１と等しいことが好ましい（ＩＴＣ＝ＩＴ１）。間隔ＩＴＣは、第２トレンチゲート構造７０の第２間隔ＩＴ２と等しいことが好ましい（ＩＴＣ＝ＩＴ２）。

トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

コンタクトトレンチ１３１は、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を区画している。以下では、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を、コンタクトトレンチ１３１の第１側壁１２１、第２側壁１２２および底壁１２３ともいう。

コンタクトトレンチ１３１の第１側壁１２１は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２に連通している。コンタクトトレンチ１３１の第１側壁１２１は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２に連通している。コンタクトトレンチ１３１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１との間で１つのトレンチを形成している。

コンタクト絶縁層１３２は、コンタクトトレンチ１３１の内壁に沿って膜状に形成されている。コンタクト絶縁層１３２は、コンタクトトレンチ１３１内において凹状の空間を区画している。コンタクト絶縁層１３２においてコンタクトトレンチ１３１の底壁１２３を被覆する部分は、コンタクトトレンチ１３１の底壁１２３に倣って形成されている。

コンタクト絶縁層１３２は、第１底側絶縁層８４（第２底側絶縁層１０４）と同様の態様で、コンタクトトレンチ１３１内においてＵ字状に窪んだＵ字空間を区画している。つまり、コンタクト絶縁層１３２は、コンタクトトレンチ１３１の底壁１２３側の領域が拡張され、先細りが抑制されたＵ字空間を区画している。このようなＵ字空間は、例えば、コンタクト絶縁層１３２の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

コンタクト絶縁層１３２は、第７厚さＴ７を有している。第７厚さＴ７は、１５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１８００Å以上３５００Å以下であることが好ましい。

第７厚さＴ７は、トレンチコンタクト構造１２０の幅ＷＴＣに応じて４０００Å以上１２０００Å以下であってもよい。第７厚さＴ７は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、コンタクト絶縁層１３２の厚化により半導体装置１の耐圧を高めることができる。

第７厚さＴ７は、第１底側絶縁層８４の第１厚さＴ１と等しい（Ｔ７＝Ｔ１）ことが好ましい。第７厚さＴ７は、第２底側絶縁層１０４の第４厚さＴ４と等しい（Ｔ７＝Ｔ４）ことが好ましい。

コンタクト絶縁層１３２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）及び酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。コンタクト絶縁層１３２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。コンタクト絶縁層１３２は、第１絶縁層８２（第２絶縁層１０２）と同一の絶縁材料からなることが好ましい。

コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。

コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。

引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１内で、第１底側絶縁層８４及び第１開口側絶縁層８５と一体を成している。引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１の一端部の内壁において、第１底側絶縁層８４と共にＵ字空間を区画している。

引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１の一端部の内壁において、第２底側絶縁層１０４と共にＵ字空間を区画している。

コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。

コンタクト電極１３３の下端部は、第１底側電極８６（第２底側電極１０６）と同様の態様で、コンタクトトレンチ１３１の底壁１２３に向かう凸湾曲状に形成されている。コンタクト電極１３３の下端部は、より具体的には、コンタクト絶縁層１３２によって区画されたＵ字空間の底壁に倣って形成されており、底壁１２３に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、コンタクト電極１３３に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層１３２の拡張されたＵ字空間にコンタクト電極１３３を埋設することにより、コンタクト電極１３３が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層１３２の下端部に対する局所的な電界集中を適切に抑制できる。

コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。

コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。

引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。

第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。

引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。

第２ゲートトレンチ１０１内において、コンタクト電極１３３と第２開口側電極１０７との間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において、第２開口側電極１０７から電気的に絶縁されている。

コンタクト電極１３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極１３３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極１３３は、第１底側電極８６および第２底側電極１０６と同一の導電材料を含むことが好ましい。

コンタクト電極１３３において、コンタクトトレンチ１３１から露出する露出部は、この形態では、第１主面３に対してコンタクトトレンチ１３１の底壁１２３側に位置している。コンタクト電極１３３の露出部は、コンタクトトレンチ１３１の底壁１２３に向かう湾曲状に形成されている。

コンタクト電極１３３の露出部は、膜状に形成された第３キャップ絶縁層１３９により被覆されている。第３キャップ絶縁層１３９は、コンタクトトレンチ１３１内においてコンタクト絶縁層１３２に連なっている。第３キャップ絶縁層１３９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

なお、コントロールＩＣ１０から第１ゲート制御配線１７Ａ（不図示）に入力されるゲート制御信号は、第１開口側電極８７に伝達される。また、コントロールＩＣ１０から第２ゲート制御配線１７Ｂ（不図示）に入力されるゲート制御信号は、第２開口側電極１０７に伝達される。また、コントロールＩＣ１０から第３ゲート制御配線１７Ｃ（不図示）に入力されるゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。

第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）及び第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。

第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。

第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。

第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。

このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。

第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。

これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるので、第１底側電極８６及び第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるので、消費電力低減を図ることができる。

第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。

これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６及び第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

図５を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。

第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。

第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。

第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。

第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。

第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。

第２チャネル領域１１１は、各セル領域７５において、第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。

第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。

第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。

第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。

このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。

各セル領域７５における総チャネル割合ＲＴは、この形態では５０％である。この形態では、全ての総チャネル割合ＲＴが等しい値に設定されている。そのため、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。

なお、総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。

これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。

半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。

２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。

さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。

一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。

図６は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図６のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。

図６において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ^２］を示しており、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ^２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。

図６には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。

平均チャネル割合ＲＡＶを増加させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが向上した。

面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。

平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。また、平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。

とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。

一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加した理由は、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。

図６のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。

一方、図６のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせて、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａ及び優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、半導体装置１では、以下の制御が実施される。

図７は、図１に示す半導体装置１の通常動作を説明するための断面斜視図である。図８は、図１に示す半導体装置１のアクティブクランプ動作を説明するための断面斜視図である。図７および図８では、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図７を参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。

第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。

この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。

これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図７では、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。

なお、特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図６のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図８を参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。

オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６及び第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図８では、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。

アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図６のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

この場合、コントロールＩＣ１０は、通常動作時及びアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。

コントロールＩＣ１０は、さらに具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。

従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。すなわち、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。

一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。すなわち、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７により逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

その結果、図６に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。

なお、上記の制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。

＜半導体装置（第１実施形態）＞
図９は、半導体装置１の第１実施形態（＝アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を行うための回路構成）を示すブロック回路図である。

本実施形態の半導体装置１は、ドレイン電極１１（＝出力電極ＯＵＴ）と、ソース電極１２（＝接地電極ＧＮＤ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６と、を有する。なお、既出の構成要素については、これまでと同一の符号を付している。

また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置１には、基本的に、先出の半導体装置１（図１）と同様の構成要素が含まれていると理解してよい。

パワーＭＩＳＦＥＴ９は、これまでにその構造を詳細に説明してきたゲート分割素子である。すなわち、パワーＭＩＳＦＥＴ９は、図１０で示すように、並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７（＝それぞれ第１トランジスタ及び第２トランジスタに相当）として等価的に表すことができる。

別の見方をすると、それぞれ独立して制御される第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７が、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（延いては、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御）を行う。例えば、ゲート制御回路２５は、入力電極１３に入力される外部制御信号ＩＮがハイレベルとされるイネーブル状態（＝第１動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオンする一方、外部制御信号ＩＮがローレベルとされるディセーブル状態（＝第２動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート信号Ｇ１及びＧ２を生成する。

なお、ローサイドスイッチとして用いられる半導体装置１において、外部制御信号ＩＮは、パワーＭＩＳＦＥＴ９のオン／オフ制御信号として機能するだけでなく、半導体装置１の電源電圧としても用いられている。

また、ゲート制御回路２５は、アクティブクランプ回路２６から内部ノード電圧Ｖｙの入力を受け付けており、イネーブル状態（ＩＮ＝Ｈ）からディセーブル状態（ＩＮ＝Ｌ）への遷移後、アクティブクランプ回路２６による制限が掛かる前（＝出力電圧ＶＯＵＴがクランプされる前）に、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートする機能、つまり、Ｇ２＝ＧＮＤとして第２ＭＩＳＦＥＴ５７を完全に停止させることにより、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を実現する機能を備えている。

アクティブクランプ回路２６は、第１ＭＩＳＦＥＴ５６のドレイン・ゲート間に接続されており、ドレイン電極１１の出力電圧ＶＯＵＴが過電圧となったときに、第１ＭＩＳＦＥＴ５６を強制的にオンさせる（フルオフさせない）ことで、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレイン・ソース間電圧（＝ＶＯＵＴ－ＧＮＤ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、第２ＭＩＳＦＥＴ５７は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路２６が接続されていない。

図１１は、図９におけるゲート制御回路２５及びアクティブクランプ回路２６の一構成例を示す回路図である。

まず、アクティブクランプ回路２６の構成について具体的に説明する。本構成例のアクティブクランプ回路２６は、ｍ段（例えばｍ＝８）のツェナーダイオード列２６４と、ｎ段（例えばｎ＝３）のダイオード列２６５と、を含む。

ツェナーダイオード列２６４のカソードは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレインとともに、ドレイン電極１１（＝出力電圧ＶＯＵＴが印加される出力電極ＯＵＴに相当）に接続されている。なお、ドレイン電極１１には、先出の図９及び図１０で示したように、コイル又はソレノイドなどの誘導性負荷Ｌが接続され得る。ツェナーダイオード列２６４のアノードは、ダイオード列２６５のアノードに接続されている。ダイオード列２６５のカソードは、第１ＭＩＳＦＥＴ５６のゲート（＝ゲート信号Ｇ１の印加端）に接続されている。

次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３と、抵抗Ｒ１Ｈ及びＲ１Ｌと、抵抗Ｒ２Ｈ及びＲ２Ｌと、抵抗Ｒ３と、スイッチＳＷ１～ＳＷ３と、を含む。

スイッチＳＷ１は、入力電極１３と抵抗Ｒ１Ｈ（＝第１上側抵抗に相当）の第１端との間に接続されており、反転低電圧検出信号ＵＶＬＯＢ（＝低電圧検出信号ＵＶＬＯの論理レベルを反転させた信号）に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１は、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ＝Ｌ）であるときにオンして、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ＝Ｈ）であるときにオフする。

スイッチＳＷ２は、入力電極１３と抵抗Ｒ２Ｈ（＝第２上側抵抗に相当）の第１端との間に接続されており、反転低電圧検出信号ＵＶＬＯＢに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２は、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ＝Ｌ）であるときにオンして、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ＝Ｈ）であるときにオフする。

スイッチＳＷ３は、アクティブクランプ回路２６における内部ノード電圧Ｖｙの印加端（＝例えば、ツェナーダイオード列２６４とダイオード列２６５との接続ノード）と抵抗Ｒ３の第１端との間に接続されており、低電圧検出信号ＵＶＬＯに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ３は、ＵＶＬＯ＝Ｈ（ＵＶＬＯＢ＝Ｌ）であるときにオンして、ＵＶＬＯ＝Ｌ（ＵＶＬＯＢ＝Ｈ）であるときにオフする。なお、内部ノード電圧Ｖｙの印加端は、上記に限定されるものではなく、例えば、ダイオード列２６５を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｙとして用いても構わない。

ところで、低電圧検出信号ＵＶＬＯ及び反転低電圧検出信号ＵＶＬＯＢは、外部制御信号ＩＮ（＝半導体装置１の電源電圧に相当）と低電圧検出閾値Ｖｕｖｌｏとの比較結果に応じてそれぞれの論理レベルが切り替わる。より具体的に述べると、ＩＮ＜Ｖｕｖｌｏであるときには、ＵＶＬＯ＝Ｈ、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ検出時の論理レベル）となり、スイッチＳＷ１及びＳＷ２がオフしてスイッチＳＷ３がオンする。逆に、ＩＮ＞Ｖｕｖｌｏであるときには、ＵＶＬＯ＝Ｌ、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ解除時の論理レベル）となり、スイッチＳＷ１及びＳＷ２がオンしてスイッチＳＷ３がオフする。このように、スイッチＳＷ１及びＳＷ２とスイッチＳＷ３とは、相補的にオン／オフされる。

抵抗Ｒ１Ｈの第２端とトランジスタＭ１のソース及びバックゲートは、いずれも第１ＭＩＳＦＥＴ５６のゲートに接続されている。トランジスタＭ１のドレインは、抵抗Ｒ１Ｌ（＝第１下側抵抗に相当）の第１端に接続されている。抵抗Ｒ１Ｌの第２端は、ソース電極１２（＝接地電圧ＧＮＤが印加される接地電極ＧＮＤに相当）に接続されている。トランジスタＭ１のゲートは、入力電極１３に接続されている。

抵抗Ｒ２Ｈの第２端とトランジスタＭ２のソース及びバックゲートは、いずれも第２ＭＩＳＦＥＴ５７のゲートに接続されている。トランジスタＭ２のドレインは、抵抗Ｒ２Ｌ（＝第２下側抵抗に相当）の第１端に接続されている。抵抗Ｒ２Ｌの第２端は、ソース電極１２（＝接地電極ＧＮＤに相当）に接続されている。トランジスタＭ２のゲートは、入力電極１３に接続されている。

トランジスタＭ３のドレインは、第２ＭＩＳＦＥＴ５７のゲートに接続されている。トランジスタＭ３のゲートは、抵抗Ｒ３の第１端に接続されている。トランジスタＭ３のソース及びバックゲートと抵抗Ｒ３の第２端は、ソース電極１２に接続されている。

以下では、第１ＭＩＳＦＥＴ５６のゲート・ソース間電圧をＶｇｓ１とし、トランジスタＭ３のオンスレッショルド電圧をＶｔｈとし、ツェナーダイオード列２６４の降伏電圧をｍＶＺとし、ダイオード列２６５の順方向降下電圧をｎＶＦとして、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を説明する。

図１２は、半導体装置１において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートであり、上から順番に、外部制御信号ＩＮ、低電圧検出信号ＵＶＬＯ及び反転低電圧検出信号ＵＶＬＯＢ、ゲート信号Ｇ１（実線）及びＧ２（破線）、出力電圧ＶＯＵＴ、並びに、出力電流ＩＯＵＴが描写されている。なお、本図では、ドレイン電極１１（出力電極ＯＵＴ）に誘導性負荷Ｌが接続されているものとする。

時刻ｔ１１では、外部制御信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）からハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）に遷移し始める。ただし、この時点では、ＩＮ＜Ｖｕｖｌｏであるため、ＵＶＬＯ＝Ｈ、ＵＶＬＯＢ＝Ｌとなっている。従って、ゲート制御回路２５では、スイッチＳＷ１及びＳＷ２がオフして、スイッチＳＷ３がオンした状態となり、ゲート信号Ｇ１及びＧ２がローレベルに維持されるので、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオフしたままとなる。その結果、出力電流ＩＯＵＴは流れず、ＶＯＵＴ≒ＶＢとなる。

時刻ｔ１２において、ＩＮ＞Ｖｕｖｌｏになると、ＵＶＬＯ＝Ｌ、ＵＶＬＯＢ＝Ｈとなる。従って、ゲート制御回路２５では、スイッチＳＷ１及びＳＷ２がオンして、スイッチＳＷ３がオフした状態となる。このとき、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートと入力電極１３との間が導通するので、ゲート信号Ｇ１及びＧ２がハイレベルに立ち上がり、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオンする。その結果、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが接地電圧ＧＮＤ近傍まで低下する。この状態は、パワーＭＩＳＦＥＴ９のＦｕｌｌ－ＯＮ状態に相当する。特に、時刻ｔ１２～ｔ１３に内包される時刻ｔｘ～ｔｙは、パワーＭＩＳＦＥＴ９の定常オン期間Ｔ１に相当する。なお、ゲート信号Ｇ１及びＧ２それぞれの立ち上がり速度（＝スイッチオン時のスルーレート）は、抵抗Ｒ１Ｈ及びＲ２Ｈそれぞれの抵抗値に応じて調整することができる。

また、スイッチＳＷ３がオフしているので、トランジスタＭ３のゲートにアクティブクランプ回路２６の内部ノード電圧Ｖｙが印加されることはなく、トランジスタＭ３が意図せずにオンすることもない。

その後、時刻ｔ１３では、外部制御信号ＩＮがハイレベルからローレベルに遷移し始める。その結果、トランジスタＭ１及びＭ２がオンして、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートとソース電極１２（＝接地電極ＧＮＤ）との間が導通するので、ゲート信号Ｇ１及びＧ２が低下し、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がオンからオフに転じる。なお、ゲート信号Ｇ１及びＧ２それぞれの立ち下がり速度（＝スイッチオフ時のスルーレート）は、抵抗Ｒ１Ｌ及びＲ２Ｌそれぞれの抵抗値に応じて調整することができる。

このとき、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギーを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、電源電圧ＶＢよりも高い電圧まで急上昇する。

ただし、時刻ｔ１５において、出力電圧ＶＯＵＴがクランプ電圧Ｖｃｌｐ（＝Ｖｇｓ１＋ｎＶＦ＋ｍＶＺ）まで上昇すると、アクティブクランプ回路２６の働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、クランプ電圧Ｖｃｌｐ以下に制限される。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギーが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ１６まで継続される。

一方、第２ＭＩＳＦＥＴ５７に着目すると、時刻ｔ１４において、ＩＮ＜Ｖｕｖｌｏとなり、低電圧検出信号ＵＶＬＯがローレベルからハイレベルに立ち上がった時点で、スイッチＳＷ３がオンするので、トランジスタＭ３のゲートにアクティブクランプ回路２６の内部ノード電圧Ｖｙ（＞Ｖｔｈ）が印加される。従って、トランジスタＭ３がオンして、第２ＭＩＳＦＥＴ５７のゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。

すなわち、第２ＭＩＳＦＥＴ５７は、トランジスタＭ３の働きにより、アクティブクランプ回路２６による制限が掛かる前（時刻ｔ１５以前）に完全に停止される。この状態はパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。

このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時（＝時刻ｔ１５～ｔ１６）のチャネル利用率ＲＵが、零を超えて通常動作時（＝時刻ｔ１１～ｔ１３）のチャネル利用率ＲＵ未満となる。

従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する（例えばＲＣ＝５０％）。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する（例えばＲＣ＝２５％）。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

よって、図６で示したトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供することが可能となる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。

なお、図９～図１２では、アクティブクランプ動作時において、第１Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第２Ｈａｌｆ－ＯＮ制御が適用されてもよい。その場合には、第１ＭＩＳＦＥＴ５６と第２ＭＩＳＦＥＴ５７を相互に入れ替えて理解すればよい。

＜過電流保護回路（第１例）＞
図１３は、過電流保護回路の第１例を示す図である。過電流保護回路ＯＣＰは、パワートランジスタＭ１０に流れる出力電流Ｉ０を検出して所定の上限値Ｉｏｃｐ以下に制限する回路ブロックであり、電流検出回路の一例として理解することができる。本図の過電流保護回路ＯＣＰは、その回路要素として、センストランジスタＭ１１と、トランジスタＭ１２～Ｍ１４と、センス抵抗Ｒ１と、基準抵抗Ｒ２と、電流源ＣＳ１及びＣＳ２を含む。

パワートランジスタＭ１０は、負荷と接地端との間を導通／遮断するローサイド側のスイッチングデバイスであり、先出のパワーＭＩＳＦＥＴ９に相当する。ただし、以下で説明する過電流保護回路ＯＣＰの適用に際して、パワートランジスタＭ１０は、必ずしもこれまでに説明してきたゲート分割素子である必要はない。なお、パワートランジスタＭ１０のドレインは、出力電極ＯＵＴ（＝ドレイン電極）に接続されている。パワートランジスタＭ１０のソースは、接地端（＝ソース電極）に接続されている。パワートランジスタＭ１０のゲートは、不図示のゲートドライバに接続されている。

センストランジスタＭ１１のドレインは、パワートランジスタＭ１０のドレインと共に出力電極ＯＵＴに接続されている。センストランジスタＭ１１のゲートは、パワートランジスタＭ１０のゲートに接続されている。パワートランジスタＭ１０及びセンストランジスタＭ１１は、半導体基板上におけるそれぞれのゲートサイズＧ１０及びＧ１１の比がＧ１０：Ｇ１１＝α：１（ただしα＞１、例えばα≧１００、好ましくは例えばα＝１０００）となるように素子設計されている。すなわち、センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１は、パワートランジスタＭ１０の半導体基板上におけるゲートサイズＧ１０よりも小さい。上記のゲートサイズという文言は、Ｗ／Ｌ（＝ゲート長Ｌとゲート幅Ｗとの比）と理解してもよいし、半導体基板上に占めるレイアウト面積と理解してもよい。

このように、センストランジスタＭ１１は、パワートランジスタＭ１０と同期して動作するように構成されており、パワートランジスタＭ１０に流れる出力電流Ｉ０に応じたセンス電流Ｉ１（＝Ｉ０／α）を生成する。

電流源ＣＳ１及びＣＳ２それぞれの第１端は、いずれも、電源電圧ＶＤＤの印加端に接続されている。電流源ＣＳ１の第２端は、トランジスタＭ１２のドレインに接続されている。電流源ＣＳ２の第２端は、トランジスタＭ１３のドレインに接続されている。なお、電流源ＣＳ１及びＣＳ２は、それぞれ、所定の基準電流Ｉ２を生成する。トランジスタＭ１２及びＭ１３それぞれのゲートは、いずれもトランジスタＭ１２のドレインに接続されている。トランジスタＭ１２のソースは、基準抵抗Ｒ２の第１端に接続されている。トランジスタＭ１３のソースは、センストランジスタＭ１１のソース（＝出力電流Ｉ０に応じたセンス電流Ｉ１の出力端）とともに、センス抵抗Ｒ１の第１端に接続されている。トランジスタＭ１４のドレインは、パワートランジスタＭ１０のゲートに接続されている。トランジスタＭ１４のゲートは、トランジスタＭ１３のドレインに接続されている。センス抵抗Ｒ１並びに基準抵抗Ｒ２それぞれの第２端、及び、トランジスタＭ１４のソースは、いずれも接地端に接続されている。

上記構成から成る過電流保護回路ＯＣＰにおいて、トランジスタＭ１３のソースには、センス電圧Ｖ１（＝（Ｉ１＋Ｉ２）×Ｒ１）が生成される。つまり、センス抵抗Ｒ１は、センストランジスタＭ１１に流れるセンス電流Ｉ１をセンス電圧Ｖ１に変換するための電流／電圧変換素子として機能する。一方、トランジスタＭ１２のソースには、基準電圧Ｖ２（＝Ｉ２×Ｒ２）が生成される。従って、トランジスタＭ１３のドレインに現れる過電流保護信号Ｖ３は、センス電圧Ｖ１が基準電圧Ｖ２よりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖ１が基準電圧Ｖ２よりも高いときにハイレベル（＝異常検出時の論理レベル）となる。

このように、電流源ＣＳ１並びにＣＳ２、トランジスタＭ１２並びにＭ１３、及び、センス抵抗Ｒ１並びに基準抵抗Ｒ２は、センス電圧Ｖ１と所定の基準電圧Ｖ２を比較するように構成されたコンパレータＣＭＰとして機能する。

なお、過電流保護信号Ｖ３がハイレベルであるときには、トランジスタＭ１４がオンしてパワートランジスタＭ１０のゲート信号が引き下げられる。その結果、パワートランジスタＭ１０が強制的にオフされるので、出力電流Ｉ０を制限することが可能となる。

＜レイアウト面積に関する考察＞
過電流保護回路ＯＣＰの理論式としては、次の（１）～（４）式が成立する。

Ｉ０＝（Ｇ１０／Ｇ１１）×Ｉ１ … （１）
Ｉ１＋Ｉ２＝Ｖ１／Ｒ１ …（２）
Ｖ１＝Ｖ２ … （３）
Ｉ２＝Ｖ２／Ｒ２ … （４）

また、（１）～（４）式より、出力電流Ｉ０の上限値Ｉｏｃｐ（＝過電流検出閾値に相当）は、次の（５）式で表すことができる。

Ｉｏｃｐ＝（Ｇ１０／Ｇ１１）×｛（１／Ｒ１）－（１／Ｒ２）｝×Ｖ２ … （５）

なお、過電流保護回路ＯＣＰの設計上、Ｉｏｃｐ、Ｇ１０、Ｖ２及びＲ２は、いずれも定数となるので、Ｇ１１及びＲ１を変数として回路設計が行われる。ここで、（５）式から分かるように、センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１を小さくするほど、センス抵抗Ｒ１の抵抗値をより大きい値に設計することができる。センス抵抗Ｒ１の抵抗値を大きくするということは、すなわち、センス抵抗Ｒ１を形成する単位抵抗素子の並列本数を減らすということに他ならない。そのため、ゲートサイズＧ１１を縮小するほど、センス抵抗Ｒ１のレイアウト面積を縮小することが可能となる。

ただし、センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１には、製造プロセス上の最小ルールサイズがあり、ゲートサイズＧ１１を際限なく縮小することはできない。そのため、ゲートサイズＧ１１が大きいことに起因してセンス抵抗Ｒ１の抵抗値を十分に引き上げることができず、結果としてセンス抵抗Ｒ１のレイアウト面積（延いては過電流保護回路ＯＣＰ全体のレイアウト面積）が大きくなってしまう。

以下では、このような課題を解決することのできる新規構成例を紹介する。

＜過電流保護回路（第２例）＞
図１４は、過電流保護回路の第２例を示す図である。本図の過電流保護回路ＯＣＰは、先出の第１例（図１３）を基本としつつ、センストランジスタＭ１１として、複数のゲート信号を用いて複数のチャネル領域を個別制御するように構成されたゲート分割トランジスタが用いられている。本図に即して述べると、センストランジスタＭ１１は、２つのゲート（＝第１ゲート及び第２ゲート）を持つゲート２分割トランジスタとされている。

なお、センストランジスタＭ１１の半導体基板上における全体のゲートサイズをＧ１１とし、第１ゲートのゲートサイズをＧ１１’とし、第２ゲートのゲートサイズをＧ１１”とすると、次の（６）式が成立する。

Ｇ１１＝Ｇ１１’＋Ｇ１１” … （６）

ここで、センストランジスタＭ１１の第１ゲートは、パワートランジスタＭ１０のゲートに接続されている。一方、センストランジスタＭ１１の第２ゲートは、センストランジスタＭ１１のソースとショートされている。すなわち、第１ゲートに接続された第１チャネル領域は、パワートランジスタＭ１０と同期してオン／オフされるが、第２ゲートに接続された第２チャネル領域は、常にオフ状態とされている。このような接続を行うことにより、センストランジスタＭ１１の実効ゲートサイズがセンストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１よりも小さくなる。

なお、本明細書中における「実効ゲートサイズ」とは、パワートランジスタＭ１０の定常オン期間Ｔ１（＝図１２の時刻ｔｘ～ｔｙを参照）において、チャネルの形成に実効的に寄与しているゲートサイズである。

また、「センストランジスタＭ１１の実効ゲートサイズがセンストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１よりも小さくなる。」とは、パワートランジスタＭ１０の定常オン期間Ｔ１において、センストランジスタＭ１１のチャネルをオンしている（チャネルを開いている）ゲートサイズＧ１１’が、実際のセンストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１よりも小さくなる、という意味である。見方を変えると、センストランジスタＭ１１は、一部のチャネルがオンしていないと理解しても良い。

別の見方をすると、パワートランジスタＭ１０及びセンストランジスタＭ１１それぞれの半導体基板上におけるゲートサイズをＧ１０及びＧ１１とし、パワートランジスタＭ１０の定常オン期間におけるパワートランジスタＭ１０及びセンストランジスタＭ１１それぞれの実効ゲートサイズをＧ１０’及びＧ１１’とすると、Ｇ１１’／Ｇ１１＜Ｇ１０’／Ｇ１０が成立する。なお、本図の過電流保護回路ＯＣＰでは、パワートランジスタＭ１０のゲートが単一であり、Ｇ１０＝Ｇ１０’であるから、Ｇ１１’／Ｇ１１＜１と読み替えることができる。

なお、センストランジスタＭ１１の第２ゲートとソースとの間をショートするのではなく、センストランジスタＭ１１の第２ゲートに対して、常にオフ信号（＝ローレベルのゲート信号）を与えてもよい。

図１５は、センストランジスタＭ１１の実効ゲートサイズを示す図である。本図の左側には、センストランジスタＭ１１のゲートが単一である場合のゲートサイズ（＝半導体基板上における実際のゲートサイズ）が示されている。一方、本図の右側には、センストランジスタＭ１１が２つのゲート（第１ゲート及び第２ゲート）を持ち、第２ゲートをソースとショートした場合の実効ゲートサイズが示されている。

本図の右側で示すように、センストランジスタＭ１１の第２ゲートをソースとショートした場合、センストランジスタＭ１１の実効ゲートサイズは、Ｇ１１’（＝｛Ｇ１１’／（Ｇ１１’＋Ｇ１１”）｝×Ｇ１１）となる。従って、センストランジスタＭ１１の実効ゲートサイズＧ１１’を、センストランジスタＭ１１の半導体基板上におけるゲートサイズＧ１１（＝Ｇ１１’＋Ｇ１１”）よりも小さくすることができる。このとき、出力電流Ｉ０の上限値Ｉｏｃｐは、次の（７）式で表すことができる。

Ｉｏｃｐ＝（Ｇ１０／Ｇ１１’）×｛（１／Ｒ１）－（１／Ｒ２）｝×Ｖ２ …（７）

上記の（７）式からも分かるように、センストランジスタＭ１１の実効ゲートサイズＧ１１’が小さくなるほど、センス抵抗Ｒ１の抵抗値をより大きい値に設計することができるので、センス抵抗Ｒ１のレイアウト面積を縮小することが可能となる。

図１６は、センス抵抗Ｒ１の面積削減率を示す図である。本図の左側には、センストランジスタＭ１１のゲートが単一である場合の素子レイアウトが模式的に示されている。一方、本図の右側には、センストランジスタＭ１１が２つのゲート（第１ゲート及び第２ゲート）を持ち、第２ゲートをソースとショートした場合の素子レイアウトが模式的に示されている。なお、以下の説明では、設計条件をＩｏｃｐ＝１０Ａ、Ｇ１０＝１０００、Ｒ２＝１００ｋΩ、Ｖ２＝０．１Ｖとして定義する。

まず、本図の左側を参照しながら、センストランジスタＭ１１のゲートが単一である場合の素子レイアウトについて説明する。この場合、センストランジスタＭ１１の半導体基板上におけるゲートサイズをＧ１１＝２（最小ルールサイズ）に設定すると、先の（５）式より、センス抵抗Ｒ１の抵抗値がＲ１≒５Ωとなる。ここで、センス抵抗Ｒ１を形成する単位抵抗素子１本当たりの最小抵抗値を１００Ωと仮定すると、必要な単位抵抗素子の並列本数は、２０本（＝１００Ω／５Ω）となる。

次に、本図の右側を参照しながら、センストランジスタＭ１１が２つのゲート（第１ゲート及び第２ゲート）を持ち、第２ゲートをソースとショートした場合の素子レイアウトについて説明する。また、センストランジスタＭ１１のゲートサイズ比については、Ｇ１１：Ｇ１１’：Ｇ１１”＝１０：２：８とする。この場合、センストランジスタＭ１１の半導体基板上におけるゲートサイズをＧ１１＝２（最小ルールサイズ）に設定すると、Ｇ１１’＝０．４となるから、先の（７）式より、センス抵抗Ｒ１の抵抗値がＲ１≒２５Ωとなる。ここで、先と同じく、センス抵抗Ｒ１を形成する単位抵抗素子１本当たりの最小抵抗値を１００Ωと仮定すると、必要な単位抵抗素子の並列本数は、４本（＝１００Ω／２５Ω）となる。

上記の対比から明らかなように、センストランジスタＭ１１の半導体基板上におけるゲートサイズをＧ１１とし、センストランジスタＭ１１の実効ゲートサイズをＧ１１’としたとき、センス抵抗Ｒ１の面積削減率は、Ｇ１１’／Ｇ１１となる。本図に即して述べると、センス抵抗Ｒ１のレイアウト面積を１／５に縮小することが可能となる。なお、Ｇ１１とＧ１１’との比（＝Ｇ１１／Ｇ１１’）は５以上であることが望ましい。

＜半導体装置（第２実施形態）＞
図１７は半導体装置１の第２実施形態を示す図である。本実施形態の半導体装置１は、先出の第１実施形態（図９）を基本としつつ、過電流保護回路３４の周辺要素として、センストランジスタＭｓ、センス抵抗Ｒｓ、及び、トランジスタＭ２１並びにＭ２２が明示されている。

パワーＭＩＳＦＥＴ９は、これまでにも説明してきたように、複数のゲート信号Ｇ１及びＧ２を用いて第１チャネル領域及び第２チャネル領域をそれぞれ個別制御するように構成されたゲート分割トランジスタである。なお、パワーＭＩＳＦＥＴ９のドレインと第１ゲート（＝ゲート信号Ｇ１の印加端）との間には、パワーＭＩＳＦＥＴ９のドレイン電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランプ回路２６が接続されている。この点についても、第１実施形態（図９）と特に変わるところはない。

また、パワーＭＩＳＦＥＴ９がオフする過渡期において、パワーＭＩＳＦＥＴ９の第２ゲートがオフするタイミングは、第１ゲートがオフするタイミングよりも早い。この点についても、先出の第１実施形態（特に図１２を参照）と同様である。

センストランジスタＭｓは、パワーＭＩＳＦＥＴ９に流れる出力電流ＩＯＵＴに応じたセンス電流Ｉｓを生成する。なお、センストランジスタＭｓとしては、過電流保護回路ＯＣＰの第２例（図１４）に倣い、ゲート分割トランジスタが用いられている。

センストランジスタＭｓのドレインは、パワーＭＩＳＦＥＴ９のドレインと共にドレイン電極１１（＝出力電極）に接続されている。センストランジスタＭｓの第１ゲートは、パワーＭＩＳＦＥＴ９の第１ゲートに接続されている。一方、センストランジスタＭｓの第２ゲートは、センストランジスタＭｓのソースとショートされている。このような接続により、センストランジスタＭｓをパワーＭＩＳＦＥＴ９と同期してオン／オフしつつ、センストランジスタＭｓの実効ゲートサイズを、センストランジスタＭｓの半導体基板上における実際のゲートサイズよりも小さくすることができる。

センス抵抗Ｒｓは、センストランジスタＭｓのソースとソース電極１２（＝接地電極）との間に接続されており、センス電流Ｉｓをセンス電圧Ｖｓに変換する。

過電流保護回路３４は、センス電圧Ｖｓの検出結果に基づいてトランジスタＭ２１及びＭ２２をそれぞれ駆動することにより出力電流ＩＯＵＴを所定の上限値以下に制限する。なお、トランジスタＭ２１及びＭ２２は、それぞれ、パワーＭＩＳＦＥＴ９の第１ゲート及び第２ゲートと接地端との間に接続されており、過電流検出時にオンしてパワーＭＩＳＦＥＴ９のゲート信号Ｇ１及びＧ２をローレベルに引き下げる。このようなスイッチング動作により、パワーＭＩＳＦＥＴ９を強制的にオフすることができるので、出力電流ＩＯＵＴを所定の上限値以下に制限することが可能となる。

＜センストランジスタの変形例＞
図１８は、パワートランジスタとは異なるチャネル構造を持つ単一ゲート型のセンストランジスタの一例を示す断面斜視図である。

これまでの説明では、センストランジスタとしてゲート分割トランジスタを用いる構成を例示したが、センストランジスタの実効ゲートサイズを半導体基板上における実際のゲートサイズよりも小さくする手法は、これに限定されるものではなく、任意の手法を採用しても構わない。

例えば、センストランジスタとしては、単一のゲートを持ち、パワートランジスタよりも動作するチャネル割合が低いものを使用してもよい。なお、本図では、平均チャネル割合ＲＡＶ（延いては各セル領域７５の総チャネル割合ＲＴ）が３３％に調整されたセンストランジスタＭ１１が例示されている。

＜車両への適用＞
図１９は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている電流検出回路は、パワートランジスタと同期して動作するように構成されたセンストランジスタと、前記センストランジスタに流れるセンス電流をセンス電圧に変換するように構成されたセンス抵抗と、を有し、前記センストランジスタの半導体基板上におけるゲートサイズは、前記パワートランジスタの前記半導体基板上におけるゲートサイズよりも小さく、前記センストランジスタの実効ゲートサイズは、前記センストランジスタの前記半導体基板上におけるゲートサイズよりも小さい構成（第１の構成）とされている。

なお、上記第１の構成から成る電流検出回路において、前記パワートランジスタ及び前記センストランジスタそれぞれの前記半導体基板上におけるゲートサイズをＧ１０及びＧ１１とし、前記パワートランジスタの定常オン期間における前記パワートランジスタ及び前記センストランジスタそれぞれの実効ゲートサイズをＧ１０’及びＧ１１’とすると、Ｇ１１’／Ｇ１１＜Ｇ１０’／Ｇ１０である構成（第２の構成）にしてもよい。

なお、上記第１または２の構成から成る電流検出回路において、前記センストランジスタは、複数のゲート信号を用いて複数のチャネル領域を個別制御するように構成されたゲート分割トランジスタである構成（第３の構成）にしてもよい。

また、上記第３の構成から成る電流検出回路において、前記センストランジスタは、第１ゲートと第２ゲートを有し、前記センストランジスタの前記第１ゲートは、前記パワートランジスタのゲートに接続されており、前記センストランジスタの前記第２ゲートは、前記センストランジスタのソースとショートされた構成（第４の構成）にしてもよい。

また、上記第１の構成から成る電流検出回路において、前記センストランジスタは、単一のゲートを持ち、前記パワートランジスタよりも動作するチャネル割合が低い構成（第５の構成）にしてもよい。

また、上記第１～第５いずれかの構成から成る電流検出回路において、前記センストランジスタの前記半導体基板上におけるゲートサイズをＧ１１とし、前記パワートランジスタの定常オン期間における前記センストランジスタの実効ゲートサイズをＧ１１’としたとき、Ｇ１１とＧ１１’との比は５以上である構成（第６の構成）にしてもよい。

また、上記第１～第６いずれかの構成から成る電流検出回路は、前記センス電圧と所定の基準電圧を比較するように構成されたコンパレータをさらに有する構成（第７の構成）にしてもよい。

また、本明細書中に開示された半導体装置は、例えば、前記パワートランジスタと、上記第１～第７いずれかの構成から成る電流検出回路と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る半導体装置において、前記パワートランジスタは、複数のゲート信号を用いて複数のチャネル領域を個別制御するように構成されたゲート分割トランジスタである構成（第９の構成）にしてもよい。

また、上記第９の構成から成る半導体装置は、前記パワートランジスタのドレインと第１ゲートとの間に接続されており前記パワートランジスタのドレイン電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランプ回路をさらに有する構成（第１０の構成）にしてもよい。

また、上記第１０の構成から成る半導体装置において、前記センストランジスタのゲートは、前記パワートランジスタの前記第１ゲートに接続されている構成（第１１の構成）にしてもよい。

また、上記第１０または第１１の構成から成る半導体装置は、前記パワートランジスタがオフする過渡期において、前記パワートランジスタの第２ゲートがオフするタイミングが前記第１ゲートがオフするタイミングよりも早い構成（第１２の構成）にしてもよい。

＜その他の変形例＞
なお、上記の実施形態では、車載用ローサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ハイサイドスイッチＩＣまたは車載用電源ＩＣなど）を始めとして、パワートランジスタを有する半導体装置全般に広く適用することが可能である。

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
５Ａ～５Ｄ 側面
６ 出力領域
７ 入力領域
８ 領域分離構造
９ パワーＭＩＳＦＥＴ
１１ ドレイン電極
１２ ソース電極
１３ 入力電極
１７ ゲート制御配線
１７Ａ 第１ゲート制御配線
１７Ｂ 第２ゲート制御配線
１７Ｃ 第３ゲート制御配線
２３ 電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
２６４ ツェナーダイオード列
２６５ ダイオード列
３０ 駆動電圧生成回路
３１ 電圧生成回路
３２ 電圧生成回路
３３ 基準電流生成回路
３４ 過電流保護回路
３６ 過熱保護回路
３８ 発振回路
３９ チャージポンプ回路
４０ 駆動信号出力回路
５１ 半導体基板
５２ エピタキシャル層
５３ ドレイン領域
５４ ドリフト領域
５５ ボディ領域
５６ 第１ＭＩＳＦＥＴ
５７ 第２ＭＩＳＦＥＴ
５８ 第１ＦＥＴ構造
６０ 第１トレンチゲート構造
６１ 第１側壁
６２ 第２側壁
６３ 底壁
６８ 第２ＦＥＴ構造
７０ 第２トレンチゲート構造
７１ 第１側壁
７２ 第２側壁
７３ 底壁
７５ セル領域
８１ 第１ゲートトレンチ
８２ 第１絶縁層
８３ 第１電極
８４ 第１底側絶縁層
８５ 第１開口側絶縁層
８６ 第１底側電極
８７ 第１開口側電極
８８ 第１中間絶縁層
９１ 第１チャネル領域
９２ 第１ソース領域
９３ 第１コンタクト領域
１０１ 第２ゲートトレンチ
１０２ 第２絶縁層
１０３ 第２電極
１０４ 第２底側絶縁層
１０５ 第２開口側絶縁層
１０６ 第２底側電極
１０７ 第２開口側電極
１０８ 第２中間絶縁層
１１１ 第２チャネル領域
１１２ 第２ソース領域
１１３ 第２コンタクト領域
１２０ トレンチコンタクト構造
１２１ 第１側壁
１２２ 第２側壁
１２３ 底壁
１３１ コンタクトトレンチ
１３２ コンタクト絶縁層
１３２Ａ 絶縁層
１３３ コンタクト電極
１３３Ａ 電極
１３９ 第３キャップ絶縁層
ＣＭＰ コンパレータ
ＣＳ１、ＣＳ２ 電流源
ＤＺ ツェナーダイオード
Ｌ 誘導性負荷
Ｍ１～Ｍ３ トランジスタ
Ｍ１０ パワートランジスタ
Ｍ１１、Ｍｓ センストランジスタ
Ｍ１２～Ｍ１４、Ｍ２１、Ｍ２２ トランジスタ
ＯＣＰ 過電流保護回路（電流検出回路の一例）
ＯＵＴ 出力電極
Ｒ、Ｒ１Ｈ、Ｒ１Ｌ、Ｒ２Ｈ、Ｒ２Ｌ、Ｒ３ 抵抗
Ｒ１、Ｒｓ センス抵抗
Ｒ２ 基準抵抗
ＳＷ１～ＳＷ３ スイッチ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (12)

1. パワートランジスタと同期して動作するように構成されたセンストランジスタと、前記センストランジスタに流れるセンス電流をセンス電圧に変換するように構成されたセンス抵抗と、を有し、
   前記センストランジスタの半導体基板上におけるゲートサイズは、前記パワートランジスタの前記半導体基板上におけるゲートサイズよりも小さく、前記センストランジスタの実効ゲートサイズは、前記センストランジスタの前記半導体基板上におけるゲートサイズよりも小さい、電流検出回路。
2. 前記パワートランジスタ及び前記センストランジスタそれぞれの前記半導体基板上におけるゲートサイズをＧ１０及びＧ１１とし、前記パワートランジスタの定常オン期間における前記パワートランジスタ及び前記センストランジスタそれぞれの実効ゲートサイズをＧ１０’及びＧ１１’とすると、Ｇ１１’／Ｇ１１＜Ｇ１０’／Ｇ１０である、請求項１に記載の電流検出回路。
3. 前記センストランジスタは、複数のゲート信号を用いて複数のチャネル領域を個別制御するように構成されたゲート分割トランジスタである、請求項１または２に記載の電流検出回路。
4. 前記センストランジスタは、第１ゲートと第２ゲートを有し、
   前記センストランジスタの前記第１ゲートは、前記パワートランジスタのゲートに接続されており、前記センストランジスタの前記第２ゲートは、前記センストランジスタのソースとショートされている、請求項３に記載の電流検出回路。
5. 前記センストランジスタは、単一のゲートを持ち、前記パワートランジスタよりも動作するチャネル割合が低い、請求項１に記載の電流検出回路。
6. 前記センストランジスタの前記半導体基板上におけるゲートサイズをＧ１１とし、前記パワートランジスタの定常オン期間における前記センストランジスタの実効ゲートサイズをＧ１１’としたとき、Ｇ１１とＧ１１’との比は５以上である、請求項１～５のいずれか一項に記載の電流検出回路。
7. 前記センス電圧と所定の基準電圧とを比較するように構成されたコンパレータをさらに有する、請求項１～６のいずれか一項に記載の電流検出回路。
8. 前記パワートランジスタと、
   請求項１～７のいずれか一項に記載の電流検出回路と、
   を有する、半導体装置。
9. 前記パワートランジスタは、複数のゲート信号を用いて複数のチャネル領域を個別制御するように構成されたゲート分割トランジスタである、請求項８に記載の半導体装置。
10. 前記パワートランジスタのドレインと第１ゲートとの間に接続されており、前記パワートランジスタのドレイン電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランプ回路をさらに有する、請求項９に記載の半導体装置。
11. 前記センストランジスタのゲートは、前記パワートランジスタの前記第１ゲートに接続されている、請求項１０に記載の半導体装置。
12. 前記パワートランジスタがオフする過渡期において、前記パワートランジスタの第２ゲートがオフするタイミングが前記第１ゲートがオフするタイミングよりも早い、請求項１０または１１に記載の半導体装置。

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