JP2022104705A - 半導体装置 - Google Patents

Abstract

【課題】出力トランジスタのオン抵抗値を可変制御する。【解決手段】例えば、半導体装置は、複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタと、オン抵抗選択信号に応じて前記複数のゲート信号を個別制御することにより前記出力トランジスタのオン抵抗を可変制御するように構成されたゲート制御回路と、を有する。【選択図】図２０

Description

本明細書中に開示されている発明は、絶縁ゲート型のトランジスタを備えた半導体装置に関する。

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

ところで、車載ＩＰＤの重要特性である出力トランジスタのオン抵抗は、負荷に流れる電流に応じて最適な値を選定しなければならない。そのため、従来の半導体装置では、オン抵抗の異なる複数の製品を幅広く取り揃えておく必要があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、出力トランジスタのオン抵抗を可変制御することのできる半導体装置を提供することを目的とする。

例えば、本明細書中に開示されている半導体装置は、複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタと、オン抵抗選択信号に応じて前記複数のゲート信号を個別制御することにより前記出力トランジスタのオン抵抗を可変制御するように構成されたゲート制御回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記ゲート制御回路は、イネーブル信号に応じて前記複数のゲート信号を一括制御することにより前記出力トランジスタをオン／オフする構成（第２の構成）にしてもよい。

また、上記第１又は第２の構成から成る半導体装置は、前記出力トランジスタのオフ遷移後、前記出力トランジスタの両端間電圧を所定のクランプ電圧以下に制限するアクティブクランプ回路をさらに有し、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を引き上げるように前記複数のゲート信号を個別制御する構成（第３の構成）にしてもよい。

また、上記第３の構成から成る半導体装置において、前記出力トランジスタは、前記アクティブクランプ回路が接続されない非クランプゲートを有し、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記非クランプゲートを無効とする構成（第４の構成）にしてもよい。

また、上記第４の構成から成る半導体装置において、前記ゲート制御回路は、前記出力トランジスタの前記非クランプゲートとソースとの間に接続されて前記アクティブクランプ回路の内部ノード電圧に応じてオン／オフされるスイッチを含む構成（第５の構成）にしてもよい。

また、上記第１～第５いずれかの構成から成る半導体装置は、前記出力トランジスタに流れる出力電流を所定の上限値以下に制限するように構成された過電流保護回路をさらに有する構成（第６の構成）にしてもよい。

また、上記第６の構成から成る半導体装置は、前記複数のゲート信号が入力されて前記出力電流に応じたセンス電流を生成するように構成されたゲート分割型のセンサトランジスタをさらに有し、前記過電流保護回路は、前記センス電流に基づいて前記出力電流の過電流保護を行う構成（第７の構成）にしてもよい。

また、上記第１～第７いずれかの構成から成る半導体装置は、前記出力トランジスタの温度が所定の上限値に達したとき、若しくは、前記出力トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記出力トランジスタを強制的にオフする、または、前記オン抵抗値選択信号に依ることなく前記出力トランジスタのオン抵抗を引き上げるように構成された過熱保護回路をさらに有する構成（第８の構成）にしてもよい。

また、上記第８の構成から成る半導体装置において、前記過熱保護回路の温度検出素子は、前記出力トランジスタの中央に配置されている構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第１～第９いずれかの構成から成る半導体装置と、前記半導体装置に接続される負荷と、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、出力トランジスタのオン抵抗を可変制御することのできる半導体装置を提供することが可能となる。

第１実施形態に係る半導体装置を１つの方向から見た斜視図 図１に示す半導体装置の電気的構造を示すブロック回路図 図１に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図 図３に示す回路図に適用される主要な電気信号の波形図 図１に示す領域Vの断面斜視図 図５から電極を取り除いた断面斜視図 図６から半導体層の上の構造を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図 図７の平面図 図５に示す第１トレンチゲート構造および第２トレンチゲート構造を含む領域の拡大断面図 図５に示す第１トレンチゲート構造の拡大断面図 図５に示す第２トレンチゲート構造の拡大断面図 図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図 図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図 アクティブクランプ耐量および面積抵抗率の関係を実測によって調べたグラフ 図１に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図 図１に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図 図１に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図 図１に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図 第２実施形態に係る半導体装置（アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図 図１６のパワーＭＩＳＦＥＴを第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴとして表した等価回路図 図１６におけるゲート制御回路及びアクティブクランプ回路の一構成例を示す回路図 アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャート 第３実施形態に係る半導体装置（オン抵抗可変制御を行うための電気的構造）を示すブロック回路図 ピン配置の一例を示す図 オン抵抗選択制御の論理値表を示す図 過電流保護回路の一構成例を示す図 温度検出素子の配置例を示す図

以下では、添付図面を参照して、半導体装置に関する種々の実施形態を説明する。

＜第１実施形態＞
図１は、第１実施形態に係る半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。

図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。

面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。

出力領域６は、絶縁ゲート型トランジスタの一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。

入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。なお、ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。

半導体層２の上には、複数（ここでは６つ）の電極１１，１２，１３，１４，１５，１６が形成されている。図１では、ハッチングによって複数の電極１１～１６が示されている。複数の電極１１～１６は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。

複数の電極１１～１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１６は、この形態では、ドレイン電極１１（電源電極）、ソース電極１２（出力電極）、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。

ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、半導体層２の第２主面４に電気的に接続されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインやコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。

ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。

入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５及びＳＥＮＳＥ電極１６は、第１主面３において入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。

基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。

半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。

ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。

オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。

ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。

この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。

第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。

ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。

図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車に搭載される場合を例にとって説明する。

半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。

ドレイン電極１１は、電源に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース電極１２は、負荷に接続される。

入力電極１３は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は基準電圧配線に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。

ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。

パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。

コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。

センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。

入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。

電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。

電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６や低電圧誤動作抑制回路３７）に入力される。

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。

負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態やオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。

過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態、ならびに、センサＭＩＳＦＥＴ２１のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。

ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。

駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。

電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。

異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。

第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。

第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。

ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

図３は、図１に示す半導体装置１のアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図の主要な電気信号の波形図である。

ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作及びアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。

図３を参照して、パワーＭＩＳＦＥＴ９のソースは、誘導性負荷Ｌに接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。アクティブクランプ回路２６は、この回路例では、ｍ個（ｍは自然数）のツェナーダイオードＤＺおよびｎ個（ｎは自然数）のｐｎ接合ダイオードＤを含む。ｐｎ接合ダイオードＤは、ツェナーダイオードＤＺに対して逆バイアス接続されている。

図３および図４を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。

パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、零から所定の値まで増加し、飽和する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。

パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。

パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ソース電圧ＶＳＳが、基準電圧（グランド電圧）未満の負電圧まで急激に下降する。

このとき、ソース電圧ＶＳＳは、アクティブクランプ回路２６の動作に起因して、電源電圧ＶＢから制限電圧ＶＬ及びクランプオン電圧ＶＣＬＰを減算した電圧以上の電圧（ＶＳＳ≧ＶＢ－ＶＬ－ＶＣＬＰ）に制限される。

換言すると、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、パワーＭＩＳＦＥＴ９のドレイン・ソース間のドレイン電圧ＶＤＳは、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。クランプ電圧ＶＤＳＳＣＬは、パワーＭＩＳＦＥＴ９およびアクティブクランプ回路２６によって、クランプオン電圧ＶＣＬＰおよび制限電圧ＶＬを加算した電圧以下の電圧（ＶＤＳ≦ＶＣＬＰ＋ＶＬ）に制限される。

制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺ及びｐｎ接合ダイオードの端子間電圧ＶＦの総和（ＶＬ＝ｍ・ＶＺ＋ｎ・ＶＦ）である。

クランプオン電圧ＶＣＬＰは、パワーＭＩＳＦＥＴ９のゲート・ソース間に印加される正電圧（つまり、ゲート電圧ＶＧＳ）である。クランプオン電圧ＶＣＬＰは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＣＬＰ）である。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、ドレイン電流ＩＤがパワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ続け、誘導性負荷Ｌの誘導性エネルギがパワーＭＩＳＦＥＴ９において消費（吸収）される。

ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳが基準電圧（たとえばグランド電圧）になり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。

パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワーＭＩＳＦＥＴ９の耐量によって定義される。

アクティブクランプ耐量Ｅａｃは、さらに具体的には、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対するパワーＭＩＳＦＥＴ９の耐量によって定義される。たとえば、アクティブクランプ耐量Ｅａｃは、制限電圧ＶＬ、クランプオン電圧ＶＣＬＰ、ドレイン電流ＩＤ及びアクティブクランプ時間ＴＡＶを用いて、Ｅａｃ＝（ＶＬ＋ＶＣＬＰ）×ＩＤ×ＴＡＶの式で表される。

図５は、図１に示す領域Ｖの断面斜視図である。図６は、図５からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図７は、図６から層間絶縁層１４２を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。

図８は、図７の平面図である。図９は、図５に示す第１トレンチゲート構造６０（第１ゲート構造）および第２トレンチゲート構造７０（第２ゲート構造）を含む領域の拡大断面図である。図１０は、図５に示す第１トレンチゲート構造６０の拡大断面図である。図１１は、図５に示す第２トレンチゲート構造７０の拡大断面図である。

図５～図１１を参照して、半導体層２は、この形態では、ｎ^＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。

エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板５１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、又は、３５０μｍ以上４５０μｍ以下であってもよい。

厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。厚さＴｓｕｂは、研削によって調整される。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。

エピタキシャル層５２の厚さＴｅｐｉは、厚さＴｓｕｂの１／１０以下であることが好ましい。厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。

半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。

出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。

つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。更に、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。

Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。

第１ＭＩＳＦＥＴ５６は、具体的には複数の第１ＦＥＴ（Field Effect Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。

図５～図８では、第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。なお、第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。

各第１ＦＥＴ構造５８は、この形態では、第１トレンチゲート構造６０を含む。第１トレンチゲート構造６０の第１幅ＷＴ１は、０．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、第１トレンチゲート構造６０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。

なお、第１幅ＷＴ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第１トレンチゲート構造６０の第１深さＤＴ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、２μｍ以上６μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、ならびに、第１側壁６１および第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。

半導体層２内において第１側壁６１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１トレンチゲート構造６０は、断面視において第１主面３側から底壁６３側に向けて第１幅ＷＴ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。

第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第１間隔ＩＴ１を空けて第１主面３側の領域に位置している。第１間隔ＩＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１間隔ＩＴ１は、１μｍ以上５μｍ以下であることが好ましい。

第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。

複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。

図５～図８では、第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。なお、第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。

各第２ＦＥＴ構造６８は、この形態では、第２トレンチゲート構造７０を含む。第２トレンチゲート構造７０の第２幅ＷＴ２は、０．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。

なお、第２幅ＷＴ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２幅ＷＴ２は、第１トレンチゲート構造６０の第１幅ＷＴ１以上（ＷＴ１≦ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１以下（ＷＴ１≧ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１と等しい（ＷＴ１＝ＷＴ２）ことが好ましい。

第２トレンチゲート構造７０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第２トレンチゲート構造７０の第２深さＤＴ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、２μｍ以上６μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２深さＤＴ２は、第１トレンチゲート構造６０の第１深さＤＴ１以上（ＤＴ１≦ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１以下（ＤＴ１≧ＤＴ２）であってもよい。なお、第２深さＤＴ２は、第１深さＤＴ１と等しい（ＤＴ１＝ＤＴ２）ことが好ましい。

第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。

半導体層２内において第１側壁７１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁７２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２トレンチゲート構造７０は、断面視において第１主面３側から底壁７３側に向けて第２幅ＷＴ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。

第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第２間隔ＩＴ２を空けて第１主面３側の領域に位置している。第２間隔ＩＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２間隔ＩＴ２は、１μｍ以上５μｍ以下であることが好ましい。

複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。

第１トレンチゲート構造６０の外壁からは、ドリフト領域５４の内部に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。

第２トレンチゲート構造７０は、第２空乏層が第１空乏層に重なる態様で、第１トレンチゲート構造６０から間隔を空けて配列されている。つまり、第２空乏層は、セル領域７５において第２トレンチゲート構造７０の底壁７３に対して第１主面３側の領域で第１空乏層に重なる。このような構造によれば、第１トレンチゲート構造６０および第２トレンチゲート構造７０に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。

第２空乏層は、第２トレンチゲート構造７０の底壁７３に対してドリフト領域５４の底部側の領域で第１空乏層に重なることが好ましい。このような構造によれば、第１トレンチゲート構造６０の底壁６３および第２トレンチゲート構造７０の底壁７３に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。

第１トレンチゲート構造６０および第２トレンチゲート構造７０の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、第１トレンチゲート構造６０の第１側壁６１（第２側壁６２）および第２トレンチゲート構造７０の第２側壁７２（第１側壁７１）の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、又は、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。

第１トレンチゲート構造６０および第２トレンチゲート構造７０の中央部間のピッチＰＣは、１μｍ以上７μｍ以下であってもよい。ピッチＰＣは、第１トレンチゲート構造６０の中央部および第２トレンチゲート構造７０の中央部の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

なお、ピッチＰＣは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。

図９および図１０を参照して、第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。

第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。

第１絶縁層８２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第１絶縁層８２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第１絶縁層８２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。

第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側においてＵ字空間を区画している。第１底側絶縁層８４は、Ｕ字空間を区画する平滑な内壁面を有している。第１底側絶縁層８４は、ドリフト領域５４に接している。第１底側絶縁層８４の一部は、ボディ領域５５に接していてもよい。

第１開口側絶縁層８５は、第１ゲートトレンチ８１の開口側の内壁を被覆している。第１開口側絶縁層８５は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の開口側の領域において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆している。第１開口側絶縁層８５は、ボディ領域５５に接している。第１開口側絶縁層８５の一部は、ドリフト領域５４に接していてもよい。

第１底側絶縁層８４は、第１厚さＴ１を有している。第１開口側絶縁層８５は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、第１底側絶縁層８４において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。第２厚さＴ２は、第１開口側絶縁層８５において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。

なお、第１ゲートトレンチ８１の第１幅ＷＴ１に対する第１厚さＴ１の第１比Ｔ１／ＷＴ１は、０．１以上０．４以下であってもよい。また、第１比Ｔ１／ＷＴ１は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．２５以上０．３５以下であることが好ましい。

なお、第１底側絶縁層８４の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。

第１厚さＴ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に応じて、４０００Å以上１２０００Å以下に調整されてもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第１底側絶縁層８４の厚化により半導体装置１の耐圧を高めることができる。

第１開口側絶縁層８５の第２厚さＴ２は、第１底側絶縁層８４の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。

第１底側絶縁層８４は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分から第１ゲートトレンチ８１の底壁６３を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。

第１底側絶縁層８４において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１底側絶縁層８４において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも小さい。第１底側絶縁層８４によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第１底側絶縁層８４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

第１電極８３は、第１絶縁層８２を挟んで、第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。

第１底側電極８６は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、より具体的には、第１底側絶縁層８４を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、第１底側絶縁層８４を挟んでドリフト領域５４に対向している。第１底側電極８６の一部は、第１底側絶縁層８４を挟んでボディ領域５５に対向していてもよい。

第１底側電極８６は、第１上端部８６Ａ、第１下端部８６Ｂおよび第１壁部８６Ｃを含む。第１上端部８６Ａは、第１ゲートトレンチ８１の開口側に位置している。第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３側に位置している。第１壁部８６Ｃは、第１上端部８６Ａおよび第１下端部８６Ｂを接続し、第１ゲートトレンチ８１の内壁に沿って壁状に延びている。

第１上端部８６Ａは、第１底側絶縁層８４から露出している。第１上端部８６Ａは、第１底側絶縁層８４に対して第１主面３側に突出している。これにより、第１底側電極８６は、第１ゲートトレンチ８１の開口側において、第１底側絶縁層８４および第１開口側絶縁層８５との間で、断面視において逆凹状のリセスを区画している。第１上端部８６Ａの幅は、第１壁部８６Ｃの幅未満である。

第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３に向かう凸湾曲状に形成されている。第１下端部８６Ｂは、より具体的には、第１底側絶縁層８４によって区画されたＵ字空間の底壁に倣って形成されており、第１ゲートトレンチ８１の底壁６３に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、第１底側電極８６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第１底側絶縁層８４の拡張されたＵ字空間に第１底側電極８６を埋設することにより、第１底側電極８６が第１上端部８６Ａから第１下端部８６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第１底側電極８６の第１下端部８６Ｂに対する局所的な電界集中を適切に抑制できる。

第１底側電極８６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１底側電極８６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。なお、導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１開口側電極８７は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の開口側に埋設されている。第１開口側電極８７は、より具体的には、第１開口側絶縁層８５を挟んで第１ゲートトレンチ８１の開口側に区画された逆凹状のリセスに埋設されている。第１開口側電極８７は、第１開口側絶縁層８５を挟んでボディ領域５５に対向している。第１開口側電極８７の一部は、第１開口側絶縁層８５を挟んでドリフト領域５４に対向していてもよい。

第１開口側電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１開口側電極８７は、第１底側電極８６と同一種の導電材料を含むことが好ましい。第１開口側電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１中間絶縁層８８は、第１底側電極８６および第１開口側電極８７の間に介在し、第１底側電極８６および第１開口側電極８７を電気的に絶縁している。第１中間絶縁層８８は、より具体的には、第１底側電極８６及び第１開口側電極８７の間の領域において第１底側絶縁層８４から露出する第１底側電極８６を被覆している。第１中間絶縁層８８は、第１底側電極８６の第１上端部８６Ａ（より具体的には突出部）を被覆している。第１中間絶縁層８８は、第１絶縁層８２（第１底側絶縁層８４）に連なっている。

第１中間絶縁層８８は、第３厚さＴ３を有している。第３厚さＴ３は、第１底側絶縁層８４の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。

第１中間絶縁層８８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第１中間絶縁層８８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第１開口側電極８７において第１ゲートトレンチ８１から露出する露出部は、この形態では、第１主面３に対して第１ゲートトレンチ８１の底壁６３側に位置している。第１開口側電極８７の露出部は、第１ゲートトレンチ８１の底壁６３に向かう湾曲状に形成されている。

第１開口側電極８７の露出部は、膜状に形成された第１キャップ絶縁層８９によって被覆されている。第１キャップ絶縁層８９は、第１ゲートトレンチ８１内において第１絶縁層８２（第１開口側絶縁層８５）に連なっている。第１キャップ絶縁層８９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）を更に含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。

第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。

各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ^＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。

各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１及び第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。

複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。

各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ^＋型の第１コンタクト領域９３を更に含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、例えば、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。

各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。

複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１及び第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

図９および図１１を参照して、第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。

第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿い膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。

第２絶縁層１０２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）及び酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第２絶縁層１０２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第２絶縁層１０２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。

第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側においてＵ字空間を区画している。第２底側絶縁層１０４は、Ｕ字空間を区画する平滑な内壁面を有している。第２底側絶縁層１０４は、ドリフト領域５４に接している。第２底側絶縁層１０４の一部は、ボディ領域５５に接していてもよい。

第２開口側絶縁層１０５は、第２ゲートトレンチ１０１の開口側内壁を被覆している。第２開口側絶縁層１０５は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の開口側の領域において第２ゲートトレンチ１０１の第１側壁７１及び第２側壁７２を被覆している。第２開口側絶縁層１０５は、ボディ領域５５に接している。第２開口側絶縁層１０５の一部は、ドリフト領域５４に接していてもよい。

第２底側絶縁層１０４は、第４厚さＴ４を有している。第２開口側絶縁層１０５は、第４厚さＴ４未満の第５厚さＴ５（Ｔ５＜Ｔ４）を有している。第４厚さＴ４は、第２底側絶縁層１０４において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。第５厚さＴ５は、第２開口側絶縁層１０５において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。

第２ゲートトレンチ１０１の第２幅ＷＴ２に対する第４厚さＴ４の第２比Ｔ４／ＷＴ２は、０．１以上０．４以下であってもよい。例えば、第２比Ｔ４／ＷＴ２は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．２５以上０．３５以下であることが好ましい。

第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以下（Ｔ４／ＷＴ２≦Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以上（Ｔ４／ＷＴ２≧Ｔ１／ＷＴ１）であってもよい。また、第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１と等しくてもよい（Ｔ４／ＷＴ２＝Ｔ１／ＷＴ１）。

第２底側絶縁層１０４の第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。

第４厚さＴ４は、第２ゲートトレンチ１０１の第２幅ＷＴ２に応じて、４０００Å以上１２０００Å以下であってもよい。第４厚さＴ４は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第２底側絶縁層１０４の厚化により半導体装置１の耐圧を高めることができる。

第４厚さＴ４は、第１厚さＴ１以下（Ｔ４≦Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１以上（Ｔ４≧Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１と等しくてもよい（Ｔ４＝Ｔ１）。

第２開口側絶縁層１０５の第５厚さＴ５は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ５＜Ｔ４）である。第５厚さＴ５は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。１００Å以上５００Å以下であってもよい。第５厚さＴ５は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第５厚さＴ５は、２００Å以上４００Å以下であることが好ましい。

第５厚さＴ５は、第２厚さＴ２以下（Ｔ５≦Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２以上（Ｔ５≧Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２と等しくてもよい（Ｔ５＝Ｔ２）。

第２底側絶縁層１０４は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分から第２ゲートトレンチ１０１の底壁７３を被覆する部分に向けて第４厚さＴ４が減少する態様で形成されている。

第２底側絶縁層１０４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２底側絶縁層１０４において第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分の厚さよりも小さい。第２底側絶縁層１０４によって区画されたＵ字空間の底壁側の開口幅は、第４厚さＴ４の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第２底側絶縁層１０４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。

第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。

第２底側電極１０６は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、より具体的には、第２底側絶縁層１０４を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、第２底側絶縁層１０４を挟んでドリフト領域５４に対向している。第２底側電極１０６の一部は、第２底側絶縁層１０４を挟んでボディ領域５５に対向していてもよい。

第２底側電極１０６は、第２上端部１０６Ａ、第２下端部１０６Ｂ及び第２壁部１０６Ｃを含む。第２上端部１０６Ａは、第２ゲートトレンチ１０１の開口側に位置している。第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３側に位置している。第２壁部１０６Ｃは、第２上端部１０６Ａおよび第２下端部１０６Ｂを接続し、第２ゲートトレンチ１０１の内壁に沿って壁状に延びている。

第２上端部１０６Ａは、第２底側絶縁層１０４から露出している。第２上端部１０６Ａは、第２底側絶縁層１０４に対して第１主面３側に突出している。これにより、第２底側電極１０６は、第２ゲートトレンチ１０１の開口側において、第２底側絶縁層１０４および第２開口側絶縁層１０５との間で、断面視において逆凹状のリセスを区画している。第２上端部１０６Ａの幅は、第２壁部１０６Ｃの幅未満である。

第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３に向かう凸湾曲状に形成されている。第２下端部１０６Ｂは、より具体的には、第２底側絶縁層１０４によって区画されたＵ字空間の底壁に倣って形成されており、第２ゲートトレンチ１０１の底壁７３に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、第２底側電極１０６に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、第２底側絶縁層１０４の拡張されたＵ字空間に第２底側電極１０６を埋設することにより、第２底側電極１０６が第２上端部１０６Ａから第２下端部１０６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第２底側電極１０６の第２下端部１０６Ｂに対する局所的な電界集中を適切に抑制できる。

第２底側電極１０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２底側電極１０６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２開口側電極１０７は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の開口側に埋設されている。第２開口側電極１０７は、より具体的には、第２開口側絶縁層１０５を挟んで第２ゲートトレンチ１０１の開口側に区画された逆凹状のリセスに埋設されている。第２開口側電極１０７は、第２開口側絶縁層１０５を挟んでボディ領域５５に対向している。第２開口側電極１０７の一部は、第２開口側絶縁層１０５を挟んでドリフト領域５４に対向していてもよい。

第２開口側電極１０７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２開口側電極１０７は、第２底側電極１０６と同一種の導電材料を含むことが好ましい。第２開口側電極１０７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２中間絶縁層１０８は、第２底側電極１０６および第２開口側電極１０７の間に介在し、第２底側電極１０６および第２開口側電極１０７を電気的に絶縁している。第２中間絶縁層１０８は、より具体的には、第２底側電極１０６および第２開口側電極１０７の間の領域において第２底側絶縁層１０４から露出する第２底側電極１０６を被覆している。第２中間絶縁層１０８は、第２底側電極１０６の第２上端部１０６Ａ（より具体的には突出部）を被覆している。第２中間絶縁層１０８は、第２絶縁層１０２（第２底側絶縁層１０４）に連なっている。

第２中間絶縁層１０８は、第６厚さＴ６を有している。第６厚さＴ６は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ６＜Ｔ４）である。第６厚さＴ６は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。第６厚さＴ６は、１００Å以上５００Å以下であってもよい。第６厚さＴ６は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第６厚さＴ６は、２００Å以上４００Å以下であることが好ましい。

第６厚さＴ６は、第３厚さＴ３以下（Ｔ６≦Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３以上（Ｔ６≧Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３と等しくてもよい（Ｔ６＝Ｔ３）。

第２中間絶縁層１０８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。なお、第２中間絶縁層１０８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第２開口側電極１０７において第２ゲートトレンチ１０１から露出する露出部は、この形態では、第１主面３に対して第２ゲートトレンチ１０１の底壁７３側に位置している。第２開口側電極１０７の露出部は、第２ゲートトレンチ１０１の底壁７３に向かう湾曲状に形成されている。

第２開口側電極１０７の露出部は、膜状に形成された第２キャップ絶縁層１０９によって被覆されている。第２キャップ絶縁層１０９は、第２ゲートトレンチ１０１内において第２絶縁層１０２（第２開口側絶縁層１０５）に連なっている。第２キャップ絶縁層１０９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。

第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ^＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。

第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度と等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。

各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。また、各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図７および図８では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。

各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。

複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これによって、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ^＋型の第２コンタクト領域１１３を更に含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度と等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。

図７および図８を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。

図７では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ^＋」の記号で示している。また、図８では、第１コンタクト領域９３および第２コンタクト領域１１３を境界線によって区別して示しているが、第１コンタクト領域９３および第２コンタクト領域１１３の間の領域には、実際には明確な境界線はない。

各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。

図７および図８を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。

同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部及び第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。

図５～図８を参照し、半導体層２の第１主面３には、複数（ここは２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。

一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。

他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。

トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。

トレンチコンタクト構造１２０の幅ＷＴＣは、０．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、トレンチコンタクト構造１２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。

幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上１．２μｍ以下であることが好ましい。

幅ＷＴＣは、第１トレンチゲート構造６０の第１幅ＷＴ１と等しいことが好ましい（ＷＴＣ＝ＷＴ１）。幅ＷＴＣは、第２トレンチゲート構造７０の第２幅ＷＴ２と等しいことが好ましい（ＷＴＣ＝ＷＴ２）。

トレンチコンタクト構造１２０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。トレンチコンタクト構造１２０の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。

深さＤＴＣは、第１トレンチゲート構造６０の第１深さＤＴ１と等しいことが好ましい（ＤＴＣ＝ＤＴ１）。深さＤＴＣは、第２トレンチゲート構造７０の第２深さＤＴ２と等しいことが好ましい（ＤＴＣ＝ＤＴ２）。

トレンチコンタクト構造１２０は、一方側の第１側壁１２１と、他方側の第２側壁１２２と、第１側壁１２１および第２側壁１２２を接続する底壁１２３とを含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。

第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。

半導体層２内において第１側壁１２１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（例えば９１°程度）であってもよい。半導体層２内において第２側壁１２２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。トレンチコンタクト構造１２０は、断面視において半導体層２の第１主面３側から底壁１２３側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。

底壁１２３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。底壁１２３は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。底壁１２３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。

間隔ＩＴＣは、第１トレンチゲート構造６０の第１間隔ＩＴ１と等しいことが好ましい（ＩＴＣ＝ＩＴ１）。間隔ＩＴＣは、第２トレンチゲート構造７０の第２間隔ＩＴ２と等しいことが好ましい（ＩＴＣ＝ＩＴ２）。

トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

コンタクトトレンチ１３１は、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を区画している。以下では、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を、コンタクトトレンチ１３１の第１側壁１２１、第２側壁１２２および底壁１２３ともいう。

コンタクトトレンチ１３１の第１側壁１２１は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２に連通している。コンタクトトレンチ１３１の第１側壁１２１は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２に連通している。コンタクトトレンチ１３１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１との間で１つのトレンチを形成している。

コンタクト絶縁層１３２は、コンタクトトレンチ１３１の内壁に沿って膜状に形成されている。コンタクト絶縁層１３２は、コンタクトトレンチ１３１内において凹状の空間を区画している。コンタクト絶縁層１３２においてコンタクトトレンチ１３１の底壁１２３を被覆する部分は、コンタクトトレンチ１３１の底壁１２３に倣って形成されている。

コンタクト絶縁層１３２は、第１底側絶縁層８４（第２底側絶縁層１０４）と同様の態様で、コンタクトトレンチ１３１内においてＵ字状に窪んだＵ字空間を区画している。つまり、コンタクト絶縁層１３２は、コンタクトトレンチ１３１の底壁１２３側の領域が拡張され、先細りが抑制されたＵ字空間を区画している。このようなＵ字空間は、例えば、コンタクト絶縁層１３２の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

コンタクト絶縁層１３２は、第７厚さＴ７を有している。第７厚さＴ７は、１５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１８００Å以上３５００Å以下であることが好ましい。

第７厚さＴ７は、トレンチコンタクト構造１２０の幅ＷＴＣに応じて４０００Å以上１２０００Å以下であってもよい。第７厚さＴ７は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、コンタクト絶縁層１３２の厚化により半導体装置１の耐圧を高めることができる。

第７厚さＴ７は、第１底側絶縁層８４の第１厚さＴ１と等しい（Ｔ７＝Ｔ１）ことが好ましい。第７厚さＴ７は、第２底側絶縁層１０４の第４厚さＴ４と等しい（Ｔ７＝Ｔ４）ことが好ましい。

コンタクト絶縁層１３２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）及び酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。コンタクト絶縁層１３２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。コンタクト絶縁層１３２は、第１絶縁層８２（第２絶縁層１０２）と同一の絶縁材料からなることが好ましい。

コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。

コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。

引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１内で、第１底側絶縁層８４及び第１開口側絶縁層８５と一体を成している。引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１の一端部の内壁において、第１底側絶縁層８４と共にＵ字空間を区画している。

引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１の一端部の内壁において、第２底側絶縁層１０４と共にＵ字空間を区画している。

コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。

コンタクト電極１３３の下端部は、第１底側電極８６（第２底側電極１０６）と同様の態様で、コンタクトトレンチ１３１の底壁１２３に向かう凸湾曲状に形成されている。コンタクト電極１３３の下端部は、より具体的には、コンタクト絶縁層１３２によって区画されたＵ字空間の底壁に倣って形成されており、底壁１２３に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、コンタクト電極１３３に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層１３２の拡張されたＵ字空間にコンタクト電極１３３を埋設することにより、コンタクト電極１３３が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層１３２の下端部に対する局所的な電界集中を適切に抑制できる。

コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。

コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。

引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。

第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。

引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。

第２ゲートトレンチ１０１内において、コンタクト電極１３３と第２開口側電極１０７との間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において、第２開口側電極１０７から電気的に絶縁されている。

コンタクト電極１３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極１３３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極１３３は、第１底側電極８６および第２底側電極１０６と同一の導電材料を含むことが好ましい。

コンタクト電極１３３において、コンタクトトレンチ１３１から露出する露出部は、この形態では、第１主面３に対してコンタクトトレンチ１３１の底壁１２３側に位置している。コンタクト電極１３３の露出部は、コンタクトトレンチ１３１の底壁１２３に向かう湾曲状に形成されている。

コンタクト電極１３３の露出部は、膜状に形成された第３キャップ絶縁層１３９により被覆されている。第３キャップ絶縁層１３９は、コンタクトトレンチ１３１内においてコンタクト絶縁層１３２に連なっている。第３キャップ絶縁層１３９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

図５～図１１を参照して、半導体層２の第１主面３の上には、主面絶縁層１４１が形成されている。主面絶縁層１４１は、第１主面３を選択的に被覆している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２及びコンタクト絶縁層１３２に連なっている。主面絶縁層１４１は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。主面絶縁層１４１は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。主面絶縁層１４１は、この形態では、ＳｉＯ_２層からなる単層構造を有している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２およびコンタクト絶縁層１３２と同一の絶縁材料からなることが好ましい。

主面絶縁層１４１の上部には、層間絶縁層１４２が形成されている。層間絶縁層１４２は、主面絶縁層１４１の厚さを超える厚さを有していてもよい。層間絶縁層１４２は、主面絶縁層１４１のほぼ全域を被覆している。層間絶縁層１４２は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

層間絶縁層１４２は、ここでは、酸化シリコンの一例としてのＵＳＧ（Undoped Silica Glass）層を含む。層間絶縁層１４２は、ＵＳＧ層からなる単層構造を有してもよい。層間絶縁層１４２は、平坦化された主面を有していてもよい。層間絶縁層１４２の主面は、ＣＭＰ（Chemical Mechanical Polishing）法により研削された研削面であってもよい。

層間絶縁層１４２は、酸化シリコンの一例としてＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層１４２は、半導体層２側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１４２は、第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。

図５および図６を参照して、出力領域６において層間絶縁層１４２には、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６が埋め込まれている。この形態では、複数の第１プラグ電極１４３、複数の第２プラグ電極１４４、複数の第３プラグ電極１４５および複数の第４プラグ電極１４６が、層間絶縁層１４２に埋め込まれている。第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６は、タングステンをそれぞれ含んでいてもよい。

複数の第１プラグ電極１４３は、層間絶縁層１４２において第１トレンチゲート構造６０の第１開口側電極８７を被覆する部分にそれぞれ埋め込まれている。複数の第１プラグ電極１４３は、この形態では、第１トレンチゲート構造６０の一端部側の領域で、層間絶縁層１４２を貫通し、１対１対応の関係で複数の第１開口側電極８７に接続されている。

むろん、１つの第１開口側電極８７に対して複数の第１プラグ電極１４３が接続されていてもよい。図示は省略されるが、複数の第１プラグ電極１４３は、一端部側の領域と同様の態様で、層間絶縁層１４２において第１トレンチゲート構造６０の他端部側の領域を被覆する部分にも埋め込まれている。

複数の第１プラグ電極１４３は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第１プラグ電極１４３は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第１プラグ電極１４３は、ここでは、平面視において四角形状に形成されている。

複数の第２プラグ電極１４４は、層間絶縁層１４２において第２トレンチゲート構造７０の第２開口側電極１０７を被覆する部分にそれぞれ埋め込まれている。複数の第２プラグ電極１４４は、この形態では、第２トレンチゲート構造７０の一端部側の領域において層間絶縁層１４２を貫通し、１対１対応の関係で複数の第２開口側電極１０７に接続されている。

むろん、１つの第２開口側電極１０７に対して複数の第２プラグ電極１４４が接続されていてもよい。図示は省略されるが、複数の第２プラグ電極１４４は、一端部側の領域と同様の態様で、層間絶縁層１４２において第２トレンチゲート構造７０の他端部側の領域を被覆する部分にも埋め込まれている。

複数の第２プラグ電極１４４は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第２プラグ電極１４４は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第２プラグ電極１４４は、ここでは、平面視において四角形状に形成されている。

複数の第３プラグ電極１４５は、層間絶縁層１４２においてコンタクト電極１３３を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５は、層間絶縁層１４２を貫通し、コンタクト電極１３３に接続されている。

図示は省略するが、複数の第３プラグ電極１４５は、一端部側の領域と同様の態様で、層間絶縁層１４２において他方側のトレンチコンタクト構造１２０のコンタクト電極１３３を被覆する部分にも埋め込まれている。

複数の第３プラグ電極１４５は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第３プラグ電極１４５は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第３プラグ電極１４５は、ここでは、平面視において四角形状に形成されている。

複数の第４プラグ電極１４６は、層間絶縁層１４２において複数のセル領域７５を被覆する部分にそれぞれ埋め込まれている。各第４プラグ電極１４６は、層間絶縁層１４２を貫通し、各セル領域７５にそれぞれ接続されている。各第４プラグ電極１４６は、より具体的には、各セル領域７５において、第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に電気的に接続されている。

各第４プラグ電極１４６は、平面視において各セル領域７５に沿って延びる帯状に形成されている。各第４プラグ電極１４６の第２方向Ｙの長さは、各セル領域７５の第２方向Ｙの長さ未満であってもよい。

むろん、各セル領域７５には、複数の第４プラグ電極１４６が接続されていてもよい。この場合、複数の第４プラグ電極１４６は、各セル領域７５に沿って間隔を空けて形成される。さらに、各第４プラグ電極１４６は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

出力領域６において層間絶縁層１４２の上には、前述のソース電極１２およびゲート制御配線１７が形成されている。ソース電極１２は、層間絶縁層１４２の上において複数の第４プラグ電極１４６に一括して電気的に接続されている。ソース電極１２には、基準電圧（たとえばグランド電圧）が印加される。基準電圧は、複数の第４プラグ電極１４６を介して第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に伝達される。

ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、層間絶縁層１４２の上において複数の第１プラグ電極１４３に電気的に接続されている。第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第１ゲート制御配線１７Ａおよび複数の第１プラグ電極１４３を介して第１開口側電極８７に伝達される。

ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、層間絶縁層１４２の上において複数の第２プラグ電極１４４に電気的に接続されている。第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第２ゲート制御配線１７Ｂおよび複数の第２プラグ電極１４４を介して第２開口側電極１０７に伝達される。

ゲート制御配線１７のうちの第３ゲート制御配線１７Ｃは、層間絶縁層１４２の上において複数の第３プラグ電極１４５に電気的に接続されている。第３ゲート制御配線１７Ｃには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第３ゲート制御配線１７Ｃおよび複数の第３プラグ電極１４５を介してコンタクト電極１３３に伝達される。つまり、コントロールＩＣ１０からのゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。

第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）及び第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。

第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。

第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。

第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。

このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。

第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。

これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるので、第１底側電極８６及び第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるので、消費電力低減を図ることができる。

第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。

これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６及び第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

図７および図８を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。

第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。

第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。

第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。

第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。

第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。

第２チャネル領域１１１は、各セル領域７５において、第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。

第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。

第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。

第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。

このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。

各セル領域７５における総チャネル割合ＲＴは、この形態では５０％である。この形態では、全ての総チャネル割合ＲＴが等しい値に設定されている。そのため、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。

以下、図１２Ａおよび図１２Ｂに、平均チャネル割合ＲＡＶを調整した場合の形態例を示す。図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。

図１２Ａでは、平均チャネル割合ＲＡＶが約６６％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、約６６％である。図１２Ｂでは、平均チャネル割合ＲＡＶが３３％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、３３％である。

総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。

これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。

半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。

２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。

さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。

一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。

図１３は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図１３のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。

図１３において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ^２］を示し、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ^２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。

図１３には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。

平均チャネル割合ＲＡＶを増加させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが向上した。

面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。

平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。また、平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。

とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。

一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加した理由は、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。

図１３のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。

一方、図１３のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせ、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａ及び優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、この形態では、以下の制御が実施される。

図１４Ａは、図１に示す半導体装置１の第１制御例に係る通常動作を説明するための断面斜視図である。図１４Ｂは、図１に示す半導体装置１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１４Ａおよび図１４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図１４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。

第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。

この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。

これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。

なお、特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図１４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。

オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６及び第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。

アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

第１制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。

図１５Ａは、図１に示す半導体装置１の第２制御例に係る通常動作を説明するための断面斜視図である。図１５Ｂは、図１に示す半導体装置１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１５Ａおよび図１５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図１５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。

第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。

この場合、第１開口側電極８７及び第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。

これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図１５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。

第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎ及び第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧値（たとえば基準電圧）を有している。

この場合、第１開口側電極８７、第１底側電極８６及び第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。

アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

第２制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。

以上、半導体装置１は、半導体層２に形成されたＩＰＤ（Intelligent Power Device）を含む。ＩＰＤは、パワーＭＩＳＦＥＴ９、および、パワーＭＩＳＦＥＴ９を制御するコントロールＩＣ１０を含む。パワーＭＩＳＦＥＴ９は、より具体的には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む。コントロールＩＣ１０は、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を個別に制御する。

コントロールＩＣ１０は、より具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。

したがって、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。

一方、アクティブクランプ動作時には、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７によって逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

半導体装置１は、より具体的には、第１ＦＥＴ構造５８を含む第１ＭＩＳＦＥＴ５６、および、第２ＦＥＴ構造６８を含む第２ＭＩＳＦＥＴ５７を有している。第１ＦＥＴ構造５８は、第１トレンチゲート構造６０および第１チャネル領域９１を含む。第２ＦＥＴ構造６８は、第２トレンチゲート構造７０および第２チャネル領域１１１を含む。

この場合、コントロールＩＣ１０は、通常動作時及びアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。

従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。

＜第２実施形態＞
図１６は、第２実施形態に係る半導体装置（＝半導体装置１がハイサイドスイッチＩＣである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。

本実施形態の半導体装置Ｘ１は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６とを有する。なお、既出の構成要素については、これまでと同一の符号を付している。

また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置Ｘ１には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。

パワーＭＩＳＦＥＴ９は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーＭＩＳＦＥＴ９は、図１７で示すように、並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７（＝それぞれ第１トランジスタ及び第２トランジスタに相当）として等価的に表すことができる。

別の見方をすると、それぞれ独立して制御される第１ＭＩＳＦＥＴ５６及び第２ＭＩＦＥＴ５７が、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（延いては、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御）を行う。例えば、ゲート制御回路２５は、イネーブル信号ＥＮがハイレベルとされるイネーブル状態（＝第１動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオンする一方、イネーブル信号ＥＮがローレベルとされるディセーブル状態（＝第２動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート信号Ｇ１及びＧ２を生成する。

また、ゲート制御回路２５は、アクティブクランプ回路２６から内部ノード電圧Ｖｘの入力を受け付けており、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、アクティブクランプ回路２６が動作する前（＝出力電圧ＶＯＵＴがクランプされる前）に、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートする機能、つまり、Ｇ２＝ＶＯＵＴとして第２ＭＩＳＦＥＴ５７を完全に停止させることにより、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を実現する機能を備えている。

アクティブクランプ回路２６は、第１ＭＩＳＦＥＴ５６のドレイン・ゲート間に接続されており、ソース電極１２の出力電圧ＶＯＵＴが負電圧となったときに、第１ＭＩＳＦＥＴ５６を強制的にオンさせる（フルオフさせない）ことで、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレイン・ソース間電圧（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、第２ＭＩＳＦＥＴ５７は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路２６が接続されていない。

図１８は、図１６におけるゲート制御回路２５及びアクティブクランプ回路２６の一構成例を示す回路図である。

まず、アクティブクランプ回路２６の構成について具体的に説明する。本構成例のアクティブクランプ回路２６は、ｍ段（例えばｍ＝８）のツェナダイオード列２６１と、ｎ段（例えばｎ＝３）のダイオード列２６２と、Ｎチャネル型のＭＩＳＦＥＴ２６３（＝第３トランジスタに相当）と、を含む。

ツェナダイオード列２６１のカソードとＭＩＳＦＥＴ２６３のドレインは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレインと共に、ドレイン電極１１（＝電源電圧ＶＢが印加される電源電極ＶＢＢに相当）に接続されている。ツェナダイオード列２６１のアノードは、ダイオード列２６２のアノードに接続されている。ダイオード列２６２のカソードは、ＭＩＳＦＥＴ２６３のゲートに接続されている。ＭＩＳＦＥＴ２６３のソースは、第１ＭＩＳＦＥＴ５６のゲート（＝ゲート信号Ｇ１の印加端）に接続されている。ＭＩＳＦＥＴ２６３のバックゲートは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのソースと共に、ソース電極１２（＝出力電圧ＶＯＵＴが印加される出力電極ＯＵＴに相当）に接続されている。なお、ソース電極１２には、先出の図１６及び図１７で示したように、コイルやソレノイドなどの誘導性負荷Ｌが接続され得る。

次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、電流源２５１～２５４と、コントローラ２５５と、Ｎチャネル型のＭＩＳＦＥＴ２５６（＝第４トランジスタに相当）と、を含む。

電流源２５１は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端と第１ＭＩＳＦＥＴ５６のゲートとの間に接続されており、ソース電流ＩＨ１を生成する。

電流源２５２は、昇圧電圧ＶＧの印加端と第２ＭＩＳＦＥＴ５７のゲートとの間に接続されており、ソース電流ＩＨ２を生成する。

電流源２５３は、第１ＭＩＳＦＥＴ５６のゲートと出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されており、シンク電流ＩＬ１を生成する。

電流源２５４は、第２ＭＩＳＦＥＴ５７のゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ２を生成する。

コントローラ２５５は、イネーブル状態（ＥＮ＝Ｈ）において、電流源２５１及び２５２をオンし、電流源２５３及び２５４をオフする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートには、ソース電流ＩＨ１及びＩＨ２が流し込まれる。

一方、コントローラ２５５は、ディセーブル状態（ＥＮ＝Ｌ）において、電流源２５１及び２５２をオフし、電流源２５３及び２５４をオンする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートから、シンク電流ＩＬ１及びＩＬ２が引き抜かれる。

ＭＩＳＦＥＴ２５６は、第２ＭＩＳＦＥＴ５７のゲート・ソース間に接続されており、アクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。なお、内部ノード電圧Ｖｘとしては、例えば、本図で示したように、ＭＩＳＦＥＴ２６３のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Ｖｘは、これに限定されるものではなく、例えば、ダイオード列２６２を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｘとして用いても構わない。

また、半導体装置Ｘ１には、上記構成要素のほか、静電破壊保護素子として、ツェナダイオードＺＤ１～ＺＤ３と、ダイオードＤ１及びＤ２と、デプレッションＮチャネル型のＭＩＳＦＥＴ・ＤＮ１が設けられている。それぞれの接続関係について簡単に述べる。

ツェナダイオードＺＤ１及びＺＤ２それぞれのカソードは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートに接続されている。ツェナダイオードＺＤ１及びＺＤ２それぞれのアノードは、ダイオードＤ１及びＤ２それぞれのアノードに接続されている。ツェナダイオードＺＤ３のカソードとＭＩＳＦＥＴ・ＤＮ１のドレインは、ＭＩＳＦＥＴ２６３のゲートに接続されている。ダイオードＤ１及びＤ２それぞれのカソード、ツェナダイオードＺＤ３のアノード、並びに、ＭＩＳＦＥＴ・ＤＮ１のソース、ゲート及びバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。

以下では、第１ＭＩＳＦＥＴ５６のゲート・ソース間電圧をＶｇｓ１とし、ＭＩＳＦＥＴ２６３のゲート・ソース間電圧をＶｇｓ２とし、ＭＩＳＦＥＴ２５６のゲート・ソース間電圧をＶｇｓ３とし、ツェナダイオード列２６１の降伏電圧をｍＶＺとし、ダイオード列２６２の順方向降下電圧をｎＶＦとして、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を説明する。

図１９は、半導体装置Ｘ１において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、ゲート信号Ｇ１（一点鎖線）及びＧ２（破線）、並びに、出力電流ＩＯＵＴが描写されている。なお、本図では、ソース電極１２（出力電極ＯＵＴ）に誘導性負荷Ｌが接続されているものとする。

時刻ｔ１において、イネーブル信号ＥＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）に立ち上げられると、ゲート信号Ｇ１及びＧ２がハイレベル（≒ＶＧ）に立ち上がり、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオンする。その結果、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが電源電圧ＶＢ近傍まで上昇する。この状態は、パワーＭＩＳＦＥＴ９のＦｕｌｌ－ＯＮ状態に相当する。

その後、時刻ｔ２において、イネーブル信号ＥＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）に立ち下げられると、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするために、ゲート信号Ｇ１及びＧ２がローレベル（≒ＶＯＵＴ）に立ち下がる。

このとき、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギーを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、接地電圧ＧＮＤよりも低い負電圧まで急低下する。

ただし、時刻ｔ４において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値α（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢ－α（例えばＶＢ－５０Ｖ）まで低下すると、アクティブクランプ回路２６の働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、下限電圧ＶＢ－α以上に制限される。

つまり、アクティブクランプ回路２６は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制限することにより、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギーが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ５まで継続される。

一方、第２ＭＩＳＦＥＴ５７に着目すると、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、時刻ｔ３において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値β（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ３）だけ低いチャネル切替電圧ＶＢ－β（＞ＶＢ－α）まで低下すると、内部ノード電圧Ｖｘがゲート・ソース間電圧Ｖｇｓ３よりも高くなるので、ＭＩＳＦＥＴ２５６がオンして、第２ＭＩＳＦＥＴ５７のゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。

すなわち、第２ＭＩＳＦＥＴ５７は、ＭＩＳＦＥＴ２５６の働きにより、アクティブクランプ回路２６が動作する前（時刻ｔ４以前）に完全に停止される。この状態は、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。

このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時（＝時刻ｔ４～ｔ５）のチャネル利用率ＲＵが、零を超えて通常動作時（＝時刻ｔ１～ｔ２）のチャネル利用率ＲＵ未満となる。

従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する（例えばＲＣ＝５０％）。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する（例えばＲＣ＝２５％）。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供することが可能となる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。

なお、図１６～図１９では、アクティブクランプ動作時において、第１Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第２Ｈａｌｆ－ＯＮ制御が適用されてもよい。その場合には、第１ＭＩＳＦＥＴ５６と第２ＭＩＳＦＥＴ５７を相互に入れ替えて理解すればよい。

＜負荷に応じたオン抵抗選定に関する考察＞
背景技術の項でも述べたが、車載ＩＰＤ（ハイサイドスイッチＩＣ及びローサイドスイッチＩＣなど）の重要特性である出力トランジスタのオン抵抗は、負荷に流れる電流に応じて最適な値を選定しなければならない。

例えば、車両に搭載されるボディＥＣＵ［electronic control unit］、エンジンＥＣＵ及びトランスミッションＥＣＵは、ハイサイドスイッチＩＣまたはローサイドスイッチＩＣを介して、様々な誘導性負荷（リレーやソレノイドなど）を駆動する。これらの誘導性負荷は、それぞれに流す必要のある負荷電流が大きく異なる（リレーでは２００ｍＡ程度、ソレノイドでは１～２Ａ程度）そのため、従来の半導体装置では、オン抵抗の異なる複数の製品（例えば２０ｍΩ～２００ｍΩ〉を幅広く取り揃えておく必要があった。

以下では、上記の考察に鑑み、単一の製品で出力トランジスタのオン抵抗を任意かつ容易に可変制御することのできる新規な実施形態を提案する。

＜第３実施形態＞
図２０は、第３実施形態に係る半導体装置（＝半導体装置１がハイサイドスイッチＩＣである場合において、パワーＭＩＳＦＥＴ９のオン抵抗可変制御を実現するための電気的構造）を示すブロック回路図である。

本実施形態の半導体装置Ｘ２は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６とを有する。なお、既出の構成要素については、これまでと同一の符号を付している。

本図で示したように、ソース電極１２には、抵抗性負荷Ｒ、容量性負荷Ｃ、及び、誘導性負荷Ｌがどれでも接続され得る。

また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置Ｘ２には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。

パワーＭＩＳＦＥＴ９は、これまでにその構造を詳細に説明してきたゲート分割トランジスタである。ただし、パワーＭＩＳＦＥＴ９のゲート本数は、後述する４値のオン抵抗可変制御を実現するために、これまでの２本（Ｇ１、Ｇ２）から４本（Ｇ１１～Ｇ１４）に増設されている。すなわち、パワーＭＩＳＦＥＴ９は、ゲート信号Ｇ１１が入力される第１ゲートと、ゲート信号Ｇ１２が入力される第２ゲートと、ゲート信号Ｇ１３が入力される第３ゲートと、ゲート信号Ｇ１４が入力される第４ゲートと、を有する。そして、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮは、複数のゲート信号Ｇ１１～Ｇ１４の個別制御により４通りに可変制御される（詳細は後述）。

なお、パワーＭＩＳＦＥＴ９は、本図中の括弧内で示したように、並列接続された４つのＭＩＳＦＥＴとして等価的に表すことができる。別の見方をすると、それぞれ独立して制御される４つのＭＩＳＦＥＴが、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（＝ゲート信号Ｇ１１～Ｇ１４それぞれの駆動制御）を行う。なお、ゲート制御回路２５は、基本的に、イネーブル信号ＥＮがハイレベルであるときにゲート信号Ｇ１１～Ｇ１４をいずれもハイレベルとする一方、イネーブル信号ＥＮがローレベルであるときにゲート信号Ｇ１１～Ｇ１４をいずれもローレベルとするように、ゲート信号Ｇ１１～Ｇ１４の一括制御を行う。

また、ゲート制御回路２５は、アクティブクランプ回路２６の内部ノード電圧Ｖｘを受け付けており、パワーＭＩＳＦＥＴ９のオフ遷移時において、アクティブクランプ回路２６の動作前にパワーＭＩＳＦＥＴ９の第１～第３ゲート（＝非クランプゲートに相当）を無効とし、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを定常値から引き上げるように、ゲート信号Ｇ１１～Ｇ１４それぞれを個別に制御する機能も備えている。

さらに、ゲート制御回路２５は、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２に応じてパワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを切り替えるように、ゲート信号Ｇ１１～Ｇ１４それぞれを個別に制御する機能も備えている。なお、ゲート制御回路２５の内部構成及び動作については、後ほど詳細に説明する。

アクティブクランプ回路２６は、パワーＭＩＳＦＥＴ９の第４ゲート（＝ゲート信号Ｇ１４の印加端）とドレインとの間に接続されており、ソース電極１２の出力電圧ＶＯＵＴが負電圧となったときに、パワーＭＩＳＦＥＴ９を強制的にオンさせる（フルオフさせない）ことでパワーＭＩＳＦＥＴ９のドレイン・ソース間電圧（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、パワーＭＩＳＦＥＴ９の第１～第３ゲート（＝ゲート信号Ｇ１１～Ｇ１３がそれぞれ印加される非クランプゲートに相当）は、いずれもアクティブクランプ動作に寄与しないので、アクティブクランプ回路２６が接続されていない。また、パワーＭＩＳＦＥＴ９の第４ゲート（＝ゲート信号Ｇ１４の印加端）は、最も小さいチャネル（高アクティブクランプ耐量）のゲートにするとよい。アクティブクランプ回路２６の内部構成は、先述の通りであるため、重複した説明を割愛する。

次に、ゲート制御回路２５の内部構成について具体的に説明する。本構成例のゲート制御回路２５は、電流源２５ａ～２５ｈ、Ｎチャネル型のＭＩＳＦＥＴ２５ｉ～２５ｋと、コントローラ２５ｘと、を含む。

電流源２５ａは、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端とパワーＭＩＳＦＥＴ９の第１ゲート（＝ゲート信号Ｇ１１の印加端）との間に接続されており、ソース電流ＩＨ１を生成する。

電流源２５ｂは、昇圧電圧ＶＧの印加端とパワーＭＩＳＦＥＴ９の第２ゲート（＝ゲート信号Ｇ１２の印加端）との間に接続されており、ソース電流ＩＨ２を生成する。

電流源２５ｃは、昇圧電圧ＶＧの印加端とパワーＭＩＳＦＥＴ９の第３ゲート（＝ゲート信号Ｇ１３の印加端）との間に接続されており、ソース電流ＩＨ３を生成する。

電流源２５ｄは、昇圧電圧ＶＧの印加端とパワーＭＩＳＦＥＴ９の第４ゲート（＝ゲート信号Ｇ１４の印加端）との間に接続されており、ソース電流ＩＨ４を生成する。

電流源２５ｅは、パワーＭＩＳＦＥＴ９の第１ゲートと出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されており、シンク電流ＩＬ１を生成する。

電流源２５ｆは、パワーＭＩＳＦＥＴ９の第２ゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ２を生成する。

電流源２５ｇは、パワーＭＩＳＦＥＴ９の第３ゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ３を生成する。

電流源２５ｈは、パワーＭＩＳＦＥＴ９の第４ゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ４を生成する。

ＭＩＳＦＥＴ２５ｉは、パワーＭＩＳＦＥＴ９の第１ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。

ＭＩＳＦＥＴ２５ｊは、パワーＭＩＳＦＥＴ９の第２ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。

ＭＩＳＦＥＴ２５ｋは、パワーＭＩＳＦＥＴ９の第３ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。

パワーＭＩＳＦＥＴ９のオフ遷移時には、アクティブクランプ回路２６が動作する前に上記のＭＩＳＦＥＴ２５ｉ～２５ｋがオンするので、パワーＭＩＳＦＥＴ９の第１～第３ゲート（＝非クランプゲートに相当）がソースに短絡されて無効となり、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが引き上げられた状態となる。従って、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制することができるので、アクティブクランプ耐量Ｅａｃの向上を図ることが可能となる。この点は、先の第２実施形態（図１６）と変わらない。

なお、内部ノード電圧Ｖｘとしては、例えば、本図で示したように、ＭＩＳＦＥＴ２６３のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Ｖｘは、これに限定されるものではなく、例えば、ダイオード列２６２を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｘとして用いても構わない。

コントローラ２５ｘは、その基本動作として、イネーブル信号ＥＮがハイレベルであるときに電流源２５ａ～２５ｄをオンして、電流源２５ｅ～２５ｈをオフする。このような電流制御により、パワーＭＩＳＦＥＴ９の第１～第４ゲートには、それぞれ、ソース電流ＩＨ１～ＩＨ４が流し込まれる。その結果、ゲート信号Ｇ１１～Ｇ１４がそれぞれハイレベルに立ち上げられる。

一方、コントローラ２５ｘは、その基本動作として、イネーブル信号ＥＮがローレベルであるときに、電流源２５ａ～２５ｄをオフして、電流源２５ｅ～２５ｈをオンする。このような電流制御により、パワーＭＩＳＦＥＴ９の第１～第４ゲートから、それぞれ、シンク電流ＩＬ１～ＩＬ４が引き抜かれる。その結果、ゲート信号Ｇ１１～Ｇ１４がそれぞれローレベルに立ち下げられる。

また、先にも述べたように、コントローラ２５ｘは、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２に応じてパワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを切り替えるように、ゲート信号Ｇ１１～Ｇ１４それぞれを個別に制御する機能も備えている。

図２１は、半導体装置Ｘ２におけるピン配置の一例を示す図（＝半導体装置Ｘ２のパッケージを裏面から見た図）である。例えば、半導体装置Ｘ２は、８本の外部端子（ＩＮ、ＧＮＤ、ＳＥＬ１、ＳＥＬ２、ＳＴ、ＯＵＴ×３）と１つの裏面パッド（ＶＢＢ）を備えてもよい。なお、本図のＳＴピンは、異常ステータス出力端子であり、図２のＳＥＮＳＥ電極１６に相当する。また、ＯＵＴピンは、大電流を流すために複数本（本図では３本）設けられている。

ＳＥＬ１ピン及びＳＥＬ２ピンは、それぞれ、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２の入力端子である。このように、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２は、専用端子を介して外部入力される信号であってもよい。ただし、半導体装置Ｘ２が外部との通信インタフェイス（Ｉ^２Ｃバスなど）を備えている場合には、外部コマンドに応じてオン抵抗選択信号ＳＥＬ１及びＳＥＬ２を内部生成またはレジスタ格納してもよい。

図２２は、オン抵抗選択制御の論理値表を示す図である。例えば、ＳＥＬ１＝ＳＥＬ２＝”０”である場合には、イネーブル信号ＥＮがハイレベルに立ち上げられると、第１～第４ゲート（Ｇ１１～Ｇ１４）がいずれもハイレベルとされる。このとき、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣが最大値（例えば７５％）となり、オン抵抗ＲＯＮが最低値（例えば３０ｍΩ）となる。

また、ＳＥＬ１＝”０”かつＳＥＬ２＝”１”である場合には、イネーブル信号ＥＮがハイレベルに立ち上げられると、第１ゲート（Ｇ１１）がローレベルとされたまま、第２～第４ゲート（Ｇ１２～Ｇ１４）がいずれもハイレベルとされる。このとき、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣが最大値よりも１段階引き下げられた値（例えば３３％）となり、オン抵抗ＲＯＮが最小値よりも１段階引き上げられた値（例えば４５ｍΩ）となる。

また、ＳＥＬ１＝”１”かつＳＥＬ２＝”０”である場合には、イネーブル信号ＥＮがハイレベルに立ち上げられると、第１ゲート（Ｇ１１）及び第２ゲート（Ｇ１２）がローレベルとされたまま、第３ゲート（Ｇ１３）及び第４ゲート（Ｇ１４）がハイレベルとされる。このとき、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣが最大値よりも２段階引き下げられた値（例えば１５％）となり、オン抵抗ＲＯＮが最小値よりも２段階引き上げられた値（例えば９０ｍΩ）となる。

また、ＳＥＬ１＝ＳＥＬ２＝”１”である場合には、イネーブル信号ＥＮがハイレベルに立ち上げられると、第１～第３ゲート（Ｇ１１～Ｇ１３）がローレベルとされたまま、第４ゲート（Ｇ１４）のみハイレベルとされる。このとき、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣが最小値（例えば１０％）となり、オン抵抗ＲＯＮが最高値（例えば１５０ｍΩ）となる。

なお、パワーＭＩＳＦＥＴ９の第１～第４ゲート（Ｇ１１～Ｇ１４）のうち、最も小さいチャネル（高アクティブクランプ耐量）の第４ゲート（Ｇ１４）は、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２に依ることなく、常時有効としておけばよい。

このように、オン抵抗選択信号ＳＥＬ１及びＳＥＬ２に応じて、ゲート分割型のパワーＭＩＳＦＥＴ９に入力されるゲート信号Ｇ１１～Ｇ１４を個別制御することにより、単一の製品でパワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを任意かつ容易に可変制御することが可能となる。従って、オン抵抗の異なる複数の製品を幅広く取り揃えておく必要がなくなるので、利便性の向上やコストの低減を図ることができる。

また、ゲート分割型のパワーＭＩＳＦＥＴ９を使用することにより、複数のパワーＭＩＳＦＥＴを並列接続する場合と比べて、パッケージの小面積化（一意のオン抵抗を持つ製品と同サイズ）を実現することも可能となる。

また、パワーＭＩＳＦＥＴ９の分割ゲート数とオン抵抗選択信号ＳＥＬの本数を増減することにより、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮの選択肢を任意に増減し得ることは言うまでもない。

また、上記で説明したオン抵抗可変制御は、ハイサイドスイッチＩＣに限らず、ローサイドスイッチＩＣにも適用することが可能である。

＜過電流保護回路＞
図２３は、過電流保護回路３４の一構成例を示す図である。本構成例の過電流保護回路３４は、パワーＭＩＳＦＥＴ９に流れる出力電流ＩＯＵＴを検出して所定の上限値Ｉｏｃｐ以下に制限するように過電流保護信号Ｓ３４を生成する回路ブロックであり、Ｎチャネル型のＭＩＳＦＥＴ３４１及び３４２と、抵抗３４３及び３４４と、電流源３４５及び３４６と、を含む。

電流源３４５及び３４６それぞれの第１端は、いずれも昇圧電圧ＶＧの印加端に接続されている。電流源３４５の第２端は、ＭＩＳＦＥＴ３４１のドレインに接続されている。電流源３４６の第２端は、ＭＩＳＦＥＴ３４２のドレインに接続されている。なお、ＭＩＳＦＥＴ３４２のドレインは、過電流保護信号Ｓ３４の出力端としてゲート制御回路２５にも接続されている。ＭＩＳＦＥＴ３４１及び３４２それぞれのゲートは、いずれもＭＩＳＦＥＴ３４１のドレインに接続されている。

ＭＩＳＦＥＴ３４１のソースは、抵抗３４３（抵抗値：Ｒｒｅｆ）の第１端に接続されている。ＭＩＳＦＥＴ３４２のソースは、センサＭＩＳＦＥＴ２１のソース（＝出力電流ＩＯＵＴに応じたセンス電流Ｉｓ（ただしＩｓ：ＩＯＵＴ＝１：α）の出力端）と共に、抵抗３４４（抵抗値：Ｒｓ）の第１端に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。また、抵抗３４３及び３４４それぞれの第２端は、出力電圧ＶＯＵＴの印加端に接続されている。

センサＭＩＳＦＥＴ２１は、パワーＭＯＳＦＥＴ９と同じくゲート分割型であり、センサＭＩＳＦＥＴ２１の第１～第４ゲートは、パワーＭＩＳＦＥＴ９の第１～第４ゲートに接続されている。なお、センサＭＩＳＦＥＴ２１として、ゲート非分割型を用いる場合、センサＭＩＳＦＥＴ２１のゲートは、パワーＭＩＳＦＥＴ９の第４ゲート（常時駆動ゲート）に接続しておけばよい。

なお、上記構成から成る過電流保護回路３４において、ＭＩＳＦＥＴ３４１のソースには、基準電圧Ｖｒｅｆ（＝Ｉｒｅｆ×Ｒｒｅｆ＋ＶＯＵＴ）が生成される。一方、ＭＩＳＦＥＴ３４２のソースには、センス電圧Ｖｓ（＝（Ｉｒｅｆ＋Ｉｓ）×Ｒｓ＋ＶＯＵＴ）が生成される。従って、過電流保護信号Ｓ３４は、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。

ここで、パワーＭＩＳＦＥＴ９とセンサＭＩＳＦＥＴ２１は、いずれもゲート分割型であり、ゲート制御回路２５がゲート信号Ｇ１１～Ｇ１４を個別制御することにより、パワーＭＩＳＦＥＴ９及びセンサＭＩＳＦＥＴ２１それぞれのオン抵抗ＲＯＮ及びＲＯＮ２が同様の挙動で可変制御される。その結果、パワーＭＩＳＦＥＴ９に流す必要のある出力電流ＩＯＵＴに応じて、過電流保護回路３４の上限値Ｉｏｃｐを適切に可変制御することが可能となる。また、複数のパワーＭＩＳＦＥＴを並列接続する場合と比べて、センサＭＩＳＦＥＴのゲート制御も容易となる。

＜過熱保護回路＞
図２４は、過熱保護回路３６（図２を参照）における温度検出素子ＴｈＤ（例えば温度検出ダイオード）の配置例を示す図である。なお、上段には複数のパワーＭＩＳＦＥＴを並列接続した場合の素子レイアウトが描写されており、下段にはゲート分割型のパワーＭＩＳＦＥＴ９を用いた場合の素子レイアウトが描写されている。

過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度が所定の上限値に達したとき、若しくは、パワーＭＩＳＦＥＴ９と他の回路ブロック（例えばゲート制御回路２５）との温度差が所定の上限値に達したときに、パワーＭＩＳＦＥＴ９を強制的にオフするように構成された保護機能ブロックの一つである。

本図から分かるように、複数のパワーＭＩＳＦＥＴを並列接続した場合には、それぞれの中央に温度検出素子ＴｈＤを配置する必要がある。一方、ゲート分割型のパワーＭＩＳＦＥＴ９を用いた場合には、その中央に単一の温度検出素子ＴｈＤを配置すれば足りる。従って、チップ面積の縮小や配線レイアウトの単純化に寄与することが可能となる。

次に、過熱保護回路３６の動作例について述べる。例えば、過熱保護回路３６は、過熱検出時において、まず、非クランプゲートである第１ゲート～第３ゲート（Ｇ１１～Ｇ１３）を強制的にオフする一方、クランプゲートである第４ゲート（Ｇ１４）をイネーブル信号ＥＮに応じてオン／オフするように、ゲート制御回路２５を介して過熱保護動作を発動する。すなわち、外部入力されるオン抵抗選択信号ＳＥＬ１及びＳＥＬ２により、第１チャネル比（例えば５０％）での動作が選択されているときであっても、過熱検出時には強制的に第２チャネル比（最小値の１０％）で動作するようになる。このとき、チップの熱耐量も最大であるため、有効な過熱保護動作となる。それでも所定時間に亘って過熱検出状態が続く場合には、パワーＭＩＳＦＥＴ９を完全にオフしてもよい。

１ 半導体装置
９ パワーＭＩＳＦＥＴ
１０ コントロールＩＣ
１１ ドレイン電極
１２ ソース電極
２１ センサＭＩＳＦＥＴ
２５ ゲート制御回路
２５１～２５４ 電流源
２５５ コントローラ
２５６ ＭＩＳＦＥＴ
２５ａ～２５ｈ 電流源
２５ｉ～２５ｋ ＭＩＳＦＥＴ
２５ｘ コントローラ
２６ アクティブクランプ回路
２６１ ツェナダイオード列
２６２ ダイオード列
２６３ ＭＩＳＦＥＴ
３４ 過電流保護回路
３４１、３４２ ＭＩＳＦＥＴ
３４３、３４４ 抵抗
３４５、３４６ 電流源
３６ 過熱保護回路
５６ 第１ＭＩＳＦＥＴ
５７ 第２ＭＩＳＦＥＴ
９１ 第１チャネル領域
１１１ 第２チャネル領域
Ｄ１、Ｄ２ ダイオード
ＤＮ１ ＭＩＳＦＥＴ
Ｘ１、Ｘ２ 半導体装置
ＺＤ１～ＺＤ３ ツェナダイオード

Claims (10)

1. 複数のゲート信号が入力されるように構成されたゲート分割型の出力トランジスタと、
   オン抵抗選択信号に応じて前記複数のゲート信号を個別制御することにより前記出力トランジスタのオン抵抗を可変制御するように構成されたゲート制御回路と、
   を有する半導体装置。
2. 前記ゲート制御回路は、イネーブル信号に応じて前記複数のゲート信号を一括制御することにより前記出力トランジスタをオン／オフする、請求項１に記載の半導体装置。
3. 前記出力トランジスタのオフ遷移後、前記出力トランジスタの両端間電圧を所定のクランプ電圧以下に制限するアクティブクランプ回路をさらに有し、
   前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を引き上げるように前記複数のゲート信号を個別制御する、請求項１又は２に記載の半導体装置。
4. 前記出力トランジスタは、前記アクティブクランプ回路が接続されない非クランプゲートを有し、
   前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記非クランプゲートを無効とする、請求項３に記載の半導体装置。
5. 前記ゲート制御回路は、前記出力トランジスタの前記非クランプゲートとソースとの間に接続されて前記アクティブクランプ回路の内部ノード電圧に応じてオン／オフされるスイッチを含む、請求項４に記載の半導体装置。
6. 前記出力トランジスタに流れる出力電流を所定の上限値以下に制限するように構成された過電流保護回路をさらに有する、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記複数のゲート信号が入力されて前記出力電流に応じたセンス電流を生成するように構成されたゲート分割型のセンサトランジスタをさらに有し、
   前記過電流保護回路は、前記センス電流に基づいて前記出力電流の過電流保護を行う、請求項６に記載の半導体装置。
8. 前記出力トランジスタの温度が所定の上限値に達したとき、若しくは、前記出力トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記出力トランジスタを強制的にオフする、または、前記オン抵抗値選択信号に依ることなく前記出力トランジスタのオン抵抗を引き上げるように構成された過熱保護回路をさらに有する、請求項１～７のいずれか一項に記載の半導体装置。
9. 前記過熱保護回路の温度検出素子は、前記出力トランジスタの中央に配置されている、請求項８に記載の半導体装置。
10. 請求項１～９のいずれか一項に記載の半導体装置と、
    前記半導体装置に接続される負荷と、
    を有する電子機器。

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