JP2022188429A - スイッチ装置 - Google Patents

スイッチ装置 Download PDF

Info

Publication number
JP2022188429A
JP2022188429A JP2021096451A JP2021096451A JP2022188429A JP 2022188429 A JP2022188429 A JP 2022188429A JP 2021096451 A JP2021096451 A JP 2021096451A JP 2021096451 A JP2021096451 A JP 2021096451A JP 2022188429 A JP2022188429 A JP 2022188429A
Authority
JP
Japan
Prior art keywords
gate
electrode
signal
less
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021096451A
Other languages
English (en)
Inventor
哲郎 大和
Tetsuro Yamato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2021096451A priority Critical patent/JP2022188429A/ja
Priority to US17/829,596 priority patent/US11923834B2/en
Publication of JP2022188429A publication Critical patent/JP2022188429A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】スイッチ装置において過電流への耐性を向上させる。【解決手段】スイッチ装置は、出力トランジスタと、出力トランジスタに流れる対象電流（ＩＯＵＴ）の大きさを所定の上限電流値以下に制限する過電流保護動作を実行可能に構成された過電流保護回路と、出力トランジスタの状態を制御可能であるとともに、上限電流値を所定の第１電流値（ＩＬＩＭ１）及び第１電流値よりも低い所定の第２電流値（ＩＬＩＭ２）を含む複数の電流値間で変更可能に構成された制御回路と、を備える。制御回路は、対象電流の大きさが第１電流値に達することに応答して対象電流の大きさを第１電流値以下に制限する過電流保護動作が行われた後には、上限電流値を第２電流値に変更可能に構成される。【選択図】図２３

Description

本開示は、スイッチ装置に関する。
出力トランジスタを有し、出力トランジスタを通じて流れる電流をオン、オフするスイッチ装置がある。この種のスイッチ装置では過電流保護機能が設けられ、過電流の検出時には出力トランジスタに流れる電流の大きさが所定値以下に制限される。
国際公開第２０１９／０６５３９５号
天絡又は地絡等の発生時には過電流保護動作が繰り返し実行されることがある。過電流保護動作の繰り返しの過程で生じる出力トランジスタの温度変動は、スイッチ装置の構造に望ましくない影響を与えるおそれがある。過電流への耐性が高いほど、スイッチ装置の信頼性が向上する。
本開示は、過電流に対する耐性の向上に寄与するスイッチ装置を提供することを目的とする。
本開示に係るスイッチ装置は、出力トランジスタと、前記出力トランジスタに流れる対象電流の大きさを所定の上限電流値以下に制限する過電流保護動作を実行可能に構成された過電流保護回路と、前記出力トランジスタの状態を制御可能であるとともに、前記上限電流値を所定の第１電流値及び前記第１電流値よりも低い所定の第２電流値を含む複数の電流値間で変更可能に構成された制御回路と、を備え、前記制御回路は、前記対象電流の大きさが前記第１電流値に達することに応答して前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作が行われた後には、前記上限電流値を前記第２電流値に変更可能に構成される。
本開示によれば、過電流に対する耐性の向上に寄与するスイッチ装置を提供することが可能となる。
図１は、第１実施形態に係る半導体装置を１つの方向から見た斜視図である。 図２は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図３は、図１に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。 図４は、図３に示す回路図に適用される主要な電気信号の波形図である。 図５は、図１に示す領域Vの断面斜視図である。 図６は、図５から電極を取り除いた断面斜視図である。 図７は、図６から半導体層の上の構造を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図８は、図７の平面図である。 図９は、図５に示す第１トレンチゲート構造および第２トレンチゲート構造を含む領域の拡大断面図である。 図１０は、図５に示す第１トレンチゲート構造の拡大断面図である。 図１１は、図５に示す第２トレンチゲート構造の拡大断面図である。 図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１３は、アクティブクランプ耐量および面積抵抗率の関係を実測によって調べたグラフである。 図１４Ａは、図１に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図１４Ｂは、図１に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１５Ａは、図１に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図１５Ｂは、図１に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１６は、第２実施形態に係るスイッチ装置の構成ブロック図である。 図１７は、図１６の低電圧保護回路の機能説明図である。 図１８は、図１６の過電流保護回路の機能説明図である。 図１９は、図１６の第１温度保護回路の機能説明図である。 図２０は、図１６の第２温度保護回路の機能説明図である。 図２１は、図１６のスイッチ装置に関わる幾つかの信号等の関係を示すタイミングチャートである。 図２２は、参考実施例に係るタイミングチャートである。 図２３は、第２実施形態に属する実施例ＥＸ２＿１に係り、スイッチ装置のタイミングチャートである。 図２４は、第２実施形態に属する実施例ＥＸ２＿１に係り、出力トランジスタの等価回路図である。 図２５は、第２実施形態に属する実施例ＥＸ２＿１に係り、スイッチ装置の一部の回路図である。
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１１１０”によって参照されるゲート制御回路は（図１６参照）、ゲート制御回路１１１０と表記されることもあるし、制御回路１１１０又は回路１１１０と略記されることもあり得るが、それらは全て同じものを指す。
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１は、本開示の第１実施形態に係る半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。
面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。
出力領域６は、絶縁ゲート型トランジスタの一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。
入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。なお、ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。
入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。
半導体層２の上には、複数（ここでは６つ）の電極１１，１２，１３，１４，１５，１６が形成されている。図１では、ハッチングによって複数の電極１１～１６が示されている。複数の電極１１～１６は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。
複数の電極１１～１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１６は、この形態では、ドレイン電極１１（電源電極）、ソース電極１２（出力電極）、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。
ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、半導体層２の第２主面４に電気的に接続されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインやコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。
ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５及びＳＥＮＳＥ電極１６は、第１主面３において入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。
基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。
半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。
ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。
オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。
この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。
第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。
ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車に搭載される場合を例にとって説明する。
半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。
ドレイン電極１１は、電源に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース電極１２は、負荷に接続される。
入力電極１３は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は基準電圧配線に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。
ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。
パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。
コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。
入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。
電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。
第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６や低電圧誤動作抑制回路３７）に入力される。
基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態やオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。
過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態、ならびに、センサＭＩＳＦＥＴ２１のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。
ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。
ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。
駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。
アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。
電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。
第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。
ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。
図３は、図１に示す半導体装置１のアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図の主要な電気信号の波形図である。
ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作及びアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。
図３を参照して、パワーＭＩＳＦＥＴ９のソースは、誘導性負荷Ｌに接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。アクティブクランプ回路２６は、この回路例では、ｍ個（ｍは自然数）のツェナーダイオードＤＺおよびｎ個（ｎは自然数）のｐｎ接合ダイオードＤを含む。ｐｎ接合ダイオードＤは、ツェナーダイオードＤＺに対して逆バイアス接続されている。
図３および図４を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、零から所定の値まで増加し、飽和する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ソース電圧ＶＳＳが、基準電圧（グランド電圧）未満の負電圧まで急激に下降する。
このとき、ソース電圧ＶＳＳは、アクティブクランプ回路２６の動作に起因して、電源電圧ＶＢから制限電圧ＶＬ及びクランプオン電圧ＶＣＬＰを減算した電圧以上の電圧（ＶＳＳ≧ＶＢ－ＶＬ－ＶＣＬＰ）に制限される。
換言すると、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、パワーＭＩＳＦＥＴ９のドレイン・ソース間のドレイン電圧ＶＤＳは、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。クランプ電圧ＶＤＳＳＣＬは、パワーＭＩＳＦＥＴ９およびアクティブクランプ回路２６によって、クランプオン電圧ＶＣＬＰおよび制限電圧ＶＬを加算した電圧以下の電圧（ＶＤＳ≦ＶＣＬＰ＋ＶＬ）に制限される。
制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺ及びｐｎ接合ダイオードの端子間電圧ＶＦの総和（ＶＬ＝ｍ・ＶＺ＋ｎ・ＶＦ）である。
クランプオン電圧ＶＣＬＰは、パワーＭＩＳＦＥＴ９のゲート・ソース間に印加される正電圧（つまり、ゲート電圧ＶＧＳ）である。クランプオン電圧ＶＣＬＰは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＣＬＰ）である。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、ドレイン電流ＩＤがパワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ続け、誘導性負荷Ｌの誘導性エネルギがパワーＭＩＳＦＥＴ９において消費（吸収）される。
ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳが基準電圧（たとえばグランド電圧）になり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワーＭＩＳＦＥＴ９の耐量によって定義される。
アクティブクランプ耐量Ｅａｃは、さらに具体的には、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対するパワーＭＩＳＦＥＴ９の耐量によって定義される。たとえば、アクティブクランプ耐量Ｅａｃは、制限電圧ＶＬ、クランプオン電圧ＶＣＬＰ、ドレイン電流ＩＤ及びアクティブクランプ時間ＴＡＶを用いて、Ｅａｃ＝（ＶＬ＋ＶＣＬＰ）×ＩＤ×ＴＡＶの式で表される。
図５は、図１に示す領域Ｖの断面斜視図である。図６は、図５からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図７は、図６から層間絶縁層１４２を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。
図８は、図７の平面図である。図９は、図５に示す第１トレンチゲート構造６０（第１ゲート構造）および第２トレンチゲート構造７０（第２ゲート構造）を含む領域の拡大断面図である。図１０は、図５に示す第１トレンチゲート構造６０の拡大断面図である。図１１は、図５に示す第２トレンチゲート構造７０の拡大断面図である。
図５～図１１を参照して、半導体層２は、この形態では、ｎ＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。
エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板５１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、又は、３５０μｍ以上４５０μｍ以下であってもよい。
厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。厚さＴｓｕｂは、研削によって調整される。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。
エピタキシャル層５２の厚さＴｅｐｉは、厚さＴｓｕｂの１／１０以下であることが好ましい。厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。
半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。
出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。
つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。更に、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。
Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。
第１ＭＩＳＦＥＴ５６は、具体的には複数の第１ＦＥＴ（Field Effect Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。
図５～図８では、第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。なお、第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。
各第１ＦＥＴ構造５８は、この形態では、第１トレンチゲート構造６０を含む。第１トレンチゲート構造６０の第１幅ＷＴ１は、０．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、第１トレンチゲート構造６０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
なお、第１幅ＷＴ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、０．８μｍ以上１．２μｍ以下であることが好ましい。
第１トレンチゲート構造６０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第１トレンチゲート構造６０の第１深さＤＴ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、２μｍ以上６μｍ以下であることが好ましい。
第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、ならびに、第１側壁６１および第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。
半導体層２内において第１側壁６１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１トレンチゲート構造６０は、断面視において第１主面３側から底壁６３側に向けて第１幅ＷＴ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。
第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第１間隔ＩＴ１を空けて第１主面３側の領域に位置している。第１間隔ＩＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１間隔ＩＴ１は、１μｍ以上５μｍ以下であることが好ましい。
第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。
複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。
図５～図８では、第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。なお、第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。
各第２ＦＥＴ構造６８は、この形態では、第２トレンチゲート構造７０を含む。第２トレンチゲート構造７０の第２幅ＷＴ２は、０．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
なお、第２幅ＷＴ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。
第２トレンチゲート構造７０の第２幅ＷＴ２は、第１トレンチゲート構造６０の第１幅ＷＴ１以上（ＷＴ１≦ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１以下（ＷＴ１≧ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１と等しい（ＷＴ１＝ＷＴ２）ことが好ましい。
第２トレンチゲート構造７０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第２トレンチゲート構造７０の第２深さＤＴ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、２μｍ以上６μｍ以下であることが好ましい。
第２トレンチゲート構造７０の第２深さＤＴ２は、第１トレンチゲート構造６０の第１深さＤＴ１以上（ＤＴ１≦ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１以下（ＤＴ１≧ＤＴ２）であってもよい。なお、第２深さＤＴ２は、第１深さＤＴ１と等しい（ＤＴ１＝ＤＴ２）ことが好ましい。
第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。
半導体層２内において第１側壁７１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁７２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２トレンチゲート構造７０は、断面視において第１主面３側から底壁７３側に向けて第２幅ＷＴ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。
第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第２間隔ＩＴ２を空けて第１主面３側の領域に位置している。第２間隔ＩＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２間隔ＩＴ２は、１μｍ以上５μｍ以下であることが好ましい。
複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。
第１トレンチゲート構造６０の外壁からは、ドリフト領域５４の内部に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。
第２トレンチゲート構造７０は、第２空乏層が第１空乏層に重なる態様で、第１トレンチゲート構造６０から間隔を空けて配列されている。つまり、第２空乏層は、セル領域７５において第２トレンチゲート構造７０の底壁７３に対して第１主面３側の領域で第１空乏層に重なる。このような構造によれば、第１トレンチゲート構造６０および第２トレンチゲート構造７０に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。
第２空乏層は、第２トレンチゲート構造７０の底壁７３に対してドリフト領域５４の底部側の領域で第１空乏層に重なることが好ましい。このような構造によれば、第１トレンチゲート構造６０の底壁６３および第２トレンチゲート構造７０の底壁７３に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。
第１トレンチゲート構造６０および第２トレンチゲート構造７０の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、第１トレンチゲート構造６０の第１側壁６１（第２側壁６２）および第２トレンチゲート構造７０の第２側壁７２（第１側壁７１）の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。
ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、又は、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。
第１トレンチゲート構造６０および第２トレンチゲート構造７０の中央部間のピッチＰＣは、１μｍ以上７μｍ以下であってもよい。ピッチＰＣは、第１トレンチゲート構造６０の中央部および第２トレンチゲート構造７０の中央部の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。
なお、ピッチＰＣは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。
図９および図１０を参照して、第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。
第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。
第１絶縁層８２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。第１絶縁層８２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。第１絶縁層８２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。
第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側においてＵ字空間を区画している。第１底側絶縁層８４は、Ｕ字空間を区画する平滑な内壁面を有している。第１底側絶縁層８４は、ドリフト領域５４に接している。第１底側絶縁層８４の一部は、ボディ領域５５に接していてもよい。
第１開口側絶縁層８５は、第１ゲートトレンチ８１の開口側の内壁を被覆している。第１開口側絶縁層８５は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の開口側の領域において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆している。第１開口側絶縁層８５は、ボディ領域５５に接している。第１開口側絶縁層８５の一部は、ドリフト領域５４に接していてもよい。
第１底側絶縁層８４は、第１厚さＴ１を有している。第１開口側絶縁層８５は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、第１底側絶縁層８４において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。第２厚さＴ２は、第１開口側絶縁層８５において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。
なお、第１ゲートトレンチ８１の第１幅ＷＴ１に対する第１厚さＴ１の第１比Ｔ１／ＷＴ１は、０．１以上０．４以下であってもよい。また、第１比Ｔ１／ＷＴ１は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．２５以上０．３５以下であることが好ましい。
なお、第１底側絶縁層８４の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。
第１厚さＴ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に応じて、４０００Å以上１２０００Å以下に調整されてもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第１底側絶縁層８４の厚化により半導体装置１の耐圧を高めることができる。
第１開口側絶縁層８５の第２厚さＴ２は、第１底側絶縁層８４の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。
第１底側絶縁層８４は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分から第１ゲートトレンチ８１の底壁６３を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。
第１底側絶縁層８４において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１底側絶縁層８４において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも小さい。第１底側絶縁層８４によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第１底側絶縁層８４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
第１電極８３は、第１絶縁層８２を挟んで、第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。
第１底側電極８６は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、より具体的には、第１底側絶縁層８４を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、第１底側絶縁層８４を挟んでドリフト領域５４に対向している。第１底側電極８６の一部は、第１底側絶縁層８４を挟んでボディ領域５５に対向していてもよい。
第１底側電極８６は、第１上端部８６Ａ、第１下端部８６Ｂおよび第１壁部８６Ｃを含む。第１上端部８６Ａは、第１ゲートトレンチ８１の開口側に位置している。第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３側に位置している。第１壁部８６Ｃは、第１上端部８６Ａおよび第１下端部８６Ｂを接続し、第１ゲートトレンチ８１の内壁に沿って壁状に延びている。
第１上端部８６Ａは、第１底側絶縁層８４から露出している。第１上端部８６Ａは、第１底側絶縁層８４に対して第１主面３側に突出している。これにより、第１底側電極８６は、第１ゲートトレンチ８１の開口側において、第１底側絶縁層８４および第１開口側絶縁層８５との間で、断面視において逆凹状のリセスを区画している。第１上端部８６Ａの幅は、第１壁部８６Ｃの幅未満である。
第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３に向かう凸湾曲状に形成されている。第１下端部８６Ｂは、より具体的には、第１底側絶縁層８４によって区画されたＵ字空間の底壁に倣って形成されており、第１ゲートトレンチ８１の底壁６３に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、第１底側電極８６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第１底側絶縁層８４の拡張されたＵ字空間に第１底側電極８６を埋設することにより、第１底側電極８６が第１上端部８６Ａから第１下端部８６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第１底側電極８６の第１下端部８６Ｂに対する局所的な電界集中を適切に抑制できる。
第１底側電極８６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１底側電極８６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。なお、導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
第１開口側電極８７は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の開口側に埋設されている。第１開口側電極８７は、より具体的には、第１開口側絶縁層８５を挟んで第１ゲートトレンチ８１の開口側に区画された逆凹状のリセスに埋設されている。第１開口側電極８７は、第１開口側絶縁層８５を挟んでボディ領域５５に対向している。第１開口側電極８７の一部は、第１開口側絶縁層８５を挟んでドリフト領域５４に対向していてもよい。
第１開口側電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１開口側電極８７は、第１底側電極８６と同一種の導電材料を含むことが好ましい。第１開口側電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
第１中間絶縁層８８は、第１底側電極８６および第１開口側電極８７の間に介在し、第１底側電極８６および第１開口側電極８７を電気的に絶縁している。第１中間絶縁層８８は、より具体的には、第１底側電極８６及び第１開口側電極８７の間の領域において第１底側絶縁層８４から露出する第１底側電極８６を被覆している。第１中間絶縁層８８は、第１底側電極８６の第１上端部８６Ａ（より具体的には突出部）を被覆している。第１中間絶縁層８８は、第１絶縁層８２（第１底側絶縁層８４）に連なっている。
第１中間絶縁層８８は、第３厚さＴ３を有している。第３厚さＴ３は、第１底側絶縁層８４の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。
第１中間絶縁層８８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。第１中間絶縁層８８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
第１開口側電極８７において第１ゲートトレンチ８１から露出する露出部は、この形態では、第１主面３に対して第１ゲートトレンチ８１の底壁６３側に位置している。第１開口側電極８７の露出部は、第１ゲートトレンチ８１の底壁６３に向かう湾曲状に形成されている。
第１開口側電極８７の露出部は、膜状に形成された第１キャップ絶縁層８９によって被覆されている。第１キャップ絶縁層８９は、第１ゲートトレンチ８１内において第１絶縁層８２（第１開口側絶縁層８５）に連なっている。第１キャップ絶縁層８９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）を更に含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。
第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。
各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１及び第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。
複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。
各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ＋型の第１コンタクト領域９３を更に含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。
複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１及び第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
図９および図１１を参照して、第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。
第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿い膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。
第２絶縁層１０２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）及び酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。第２絶縁層１０２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。第２絶縁層１０２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。
第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側においてＵ字空間を区画している。第２底側絶縁層１０４は、Ｕ字空間を区画する平滑な内壁面を有している。第２底側絶縁層１０４は、ドリフト領域５４に接している。第２底側絶縁層１０４の一部は、ボディ領域５５に接していてもよい。
第２開口側絶縁層１０５は、第２ゲートトレンチ１０１の開口側内壁を被覆している。第２開口側絶縁層１０５は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の開口側の領域において第２ゲートトレンチ１０１の第１側壁７１及び第２側壁７２を被覆している。第２開口側絶縁層１０５は、ボディ領域５５に接している。第２開口側絶縁層１０５の一部は、ドリフト領域５４に接していてもよい。
第２底側絶縁層１０４は、第４厚さＴ４を有している。第２開口側絶縁層１０５は、第４厚さＴ４未満の第５厚さＴ５（Ｔ５＜Ｔ４）を有している。第４厚さＴ４は、第２底側絶縁層１０４において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。第５厚さＴ５は、第２開口側絶縁層１０５において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。
第２ゲートトレンチ１０１の第２幅ＷＴ２に対する第４厚さＴ４の第２比Ｔ４／ＷＴ２は、０．１以上０．４以下であってもよい。例えば、第２比Ｔ４／ＷＴ２は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．２５以上０．３５以下であることが好ましい。
第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以下（Ｔ４／ＷＴ２≦Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以上（Ｔ４／ＷＴ２≧Ｔ１／ＷＴ１）であってもよい。また、第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１と等しくてもよい（Ｔ４／ＷＴ２＝Ｔ１／ＷＴ１）。
第２底側絶縁層１０４の第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。
第４厚さＴ４は、第２ゲートトレンチ１０１の第２幅ＷＴ２に応じて、４０００Å以上１２０００Å以下であってもよい。第４厚さＴ４は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第２底側絶縁層１０４の厚化により半導体装置１の耐圧を高めることができる。
第４厚さＴ４は、第１厚さＴ１以下（Ｔ４≦Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１以上（Ｔ４≧Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１と等しくてもよい（Ｔ４＝Ｔ１）。
第２開口側絶縁層１０５の第５厚さＴ５は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ５＜Ｔ４）である。第５厚さＴ５は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。１００Å以上５００Å以下であってもよい。第５厚さＴ５は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第５厚さＴ５は、２００Å以上４００Å以下であることが好ましい。
第５厚さＴ５は、第２厚さＴ２以下（Ｔ５≦Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２以上（Ｔ５≧Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２と等しくてもよい（Ｔ５＝Ｔ２）。
第２底側絶縁層１０４は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分から第２ゲートトレンチ１０１の底壁７３を被覆する部分に向けて第４厚さＴ４が減少する態様で形成されている。
第２底側絶縁層１０４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２底側絶縁層１０４において第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分の厚さよりも小さい。第２底側絶縁層１０４によって区画されたＵ字空間の底壁側の開口幅は、第４厚さＴ４の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第２底側絶縁層１０４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。
第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。
第２底側電極１０６は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、より具体的には、第２底側絶縁層１０４を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、第２底側絶縁層１０４を挟んでドリフト領域５４に対向している。第２底側電極１０６の一部は、第２底側絶縁層１０４を挟んでボディ領域５５に対向していてもよい。
第２底側電極１０６は、第２上端部１０６Ａ、第２下端部１０６Ｂ及び第２壁部１０６Ｃを含む。第２上端部１０６Ａは、第２ゲートトレンチ１０１の開口側に位置している。第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３側に位置している。第２壁部１０６Ｃは、第２上端部１０６Ａおよび第２下端部１０６Ｂを接続し、第２ゲートトレンチ１０１の内壁に沿って壁状に延びている。
第２上端部１０６Ａは、第２底側絶縁層１０４から露出している。第２上端部１０６Ａは、第２底側絶縁層１０４に対して第１主面３側に突出している。これにより、第２底側電極１０６は、第２ゲートトレンチ１０１の開口側において、第２底側絶縁層１０４および第２開口側絶縁層１０５との間で、断面視において逆凹状のリセスを区画している。第２上端部１０６Ａの幅は、第２壁部１０６Ｃの幅未満である。
第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３に向かう凸湾曲状に形成されている。第２下端部１０６Ｂは、より具体的には、第２底側絶縁層１０４によって区画されたＵ字空間の底壁に倣って形成されており、第２ゲートトレンチ１０１の底壁７３に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、第２底側電極１０６に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、第２底側絶縁層１０４の拡張されたＵ字空間に第２底側電極１０６を埋設することにより、第２底側電極１０６が第２上端部１０６Ａから第２下端部１０６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第２底側電極１０６の第２下端部１０６Ｂに対する局所的な電界集中を適切に抑制できる。
第２底側電極１０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２底側電極１０６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
第２開口側電極１０７は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の開口側に埋設されている。第２開口側電極１０７は、より具体的には、第２開口側絶縁層１０５を挟んで第２ゲートトレンチ１０１の開口側に区画された逆凹状のリセスに埋設されている。第２開口側電極１０７は、第２開口側絶縁層１０５を挟んでボディ領域５５に対向している。第２開口側電極１０７の一部は、第２開口側絶縁層１０５を挟んでドリフト領域５４に対向していてもよい。
第２開口側電極１０７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２開口側電極１０７は、第２底側電極１０６と同一種の導電材料を含むことが好ましい。第２開口側電極１０７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
第２中間絶縁層１０８は、第２底側電極１０６および第２開口側電極１０７の間に介在し、第２底側電極１０６および第２開口側電極１０７を電気的に絶縁している。第２中間絶縁層１０８は、より具体的には、第２底側電極１０６および第２開口側電極１０７の間の領域において第２底側絶縁層１０４から露出する第２底側電極１０６を被覆している。第２中間絶縁層１０８は、第２底側電極１０６の第２上端部１０６Ａ（より具体的には突出部）を被覆している。第２中間絶縁層１０８は、第２絶縁層１０２（第２底側絶縁層１０４）に連なっている。
第２中間絶縁層１０８は、第６厚さＴ６を有している。第６厚さＴ６は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ６＜Ｔ４）である。第６厚さＴ６は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。第６厚さＴ６は、１００Å以上５００Å以下であってもよい。第６厚さＴ６は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第６厚さＴ６は、２００Å以上４００Å以下であることが好ましい。
第６厚さＴ６は、第３厚さＴ３以下（Ｔ６≦Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３以上（Ｔ６≧Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３と等しくてもよい（Ｔ６＝Ｔ３）。
第２中間絶縁層１０８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。なお、第２中間絶縁層１０８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
第２開口側電極１０７において第２ゲートトレンチ１０１から露出する露出部は、この形態では、第１主面３に対して第２ゲートトレンチ１０１の底壁７３側に位置している。第２開口側電極１０７の露出部は、第２ゲートトレンチ１０１の底壁７３に向かう湾曲状に形成されている。
第２開口側電極１０７の露出部は、膜状に形成された第２キャップ絶縁層１０９によって被覆されている。第２キャップ絶縁層１０９は、第２ゲートトレンチ１０１内において第２絶縁層１０２（第２開口側絶縁層１０５）に連なっている。第２キャップ絶縁層１０９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。
第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。
各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。
第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度と等しいことが好ましい。
各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。
各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。また、各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図７および図８では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。
各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。
複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これによって、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。
各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ＋型の第２コンタクト領域１１３を更に含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度と等しいことが好ましい。
各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。
図７および図８を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。
図７では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ＋」の記号で示している。また、図８では、第１コンタクト領域９３および第２コンタクト領域１１３を境界線によって区別して示しているが、第１コンタクト領域９３および第２コンタクト領域１１３の間の領域には、実際には明確な境界線はない。
各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。
図７および図８を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。
同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部及び第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。
図５～図８を参照し、半導体層２の第１主面３には、複数（ここは２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。
一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。
他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。
トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。
トレンチコンタクト構造１２０の幅ＷＴＣは、０．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、トレンチコンタクト構造１２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。
幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上１．２μｍ以下であることが好ましい。
幅ＷＴＣは、第１トレンチゲート構造６０の第１幅ＷＴ１と等しいことが好ましい（ＷＴＣ＝ＷＴ１）。幅ＷＴＣは、第２トレンチゲート構造７０の第２幅ＷＴ２と等しいことが好ましい（ＷＴＣ＝ＷＴ２）。
トレンチコンタクト構造１２０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。トレンチコンタクト構造１２０の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。
深さＤＴＣは、第１トレンチゲート構造６０の第１深さＤＴ１と等しいことが好ましい（ＤＴＣ＝ＤＴ１）。深さＤＴＣは、第２トレンチゲート構造７０の第２深さＤＴ２と等しいことが好ましい（ＤＴＣ＝ＤＴ２）。
トレンチコンタクト構造１２０は、一方側の第１側壁１２１と、他方側の第２側壁１２２と、第１側壁１２１および第２側壁１２２を接続する底壁１２３とを含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。
第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。
半導体層２内において第１側壁１２１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（例えば９１°程度）であってもよい。半導体層２内において第２側壁１２２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。トレンチコンタクト構造１２０は、断面視において半導体層２の第１主面３側から底壁１２３側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。
底壁１２３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。底壁１２３は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。底壁１２３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。
間隔ＩＴＣは、第１トレンチゲート構造６０の第１間隔ＩＴ１と等しいことが好ましい（ＩＴＣ＝ＩＴ１）。間隔ＩＴＣは、第２トレンチゲート構造７０の第２間隔ＩＴ２と等しいことが好ましい（ＩＴＣ＝ＩＴ２）。
トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
コンタクトトレンチ１３１は、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を区画している。以下では、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を、コンタクトトレンチ１３１の第１側壁１２１、第２側壁１２２および底壁１２３ともいう。
コンタクトトレンチ１３１の第１側壁１２１は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２に連通している。コンタクトトレンチ１３１の第１側壁１２１は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２に連通している。コンタクトトレンチ１３１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１との間で１つのトレンチを形成している。
コンタクト絶縁層１３２は、コンタクトトレンチ１３１の内壁に沿って膜状に形成されている。コンタクト絶縁層１３２は、コンタクトトレンチ１３１内において凹状の空間を区画している。コンタクト絶縁層１３２においてコンタクトトレンチ１３１の底壁１２３を被覆する部分は、コンタクトトレンチ１３１の底壁１２３に倣って形成されている。
コンタクト絶縁層１３２は、第１底側絶縁層８４（第２底側絶縁層１０４）と同様の態様で、コンタクトトレンチ１３１内においてＵ字状に窪んだＵ字空間を区画している。つまり、コンタクト絶縁層１３２は、コンタクトトレンチ１３１の底壁１２３側の領域が拡張され、先細りが抑制されたＵ字空間を区画している。このようなＵ字空間は、例えば、コンタクト絶縁層１３２の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
コンタクト絶縁層１３２は、第７厚さＴ７を有している。第７厚さＴ７は、１５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１８００Å以上３５００Å以下であることが好ましい。
第７厚さＴ７は、トレンチコンタクト構造１２０の幅ＷＴＣに応じて４０００Å以上１２０００Å以下であってもよい。第７厚さＴ７は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、コンタクト絶縁層１３２の厚化により半導体装置１の耐圧を高めることができる。
第７厚さＴ７は、第１底側絶縁層８４の第１厚さＴ１と等しい（Ｔ７＝Ｔ１）ことが好ましい。第７厚さＴ７は、第２底側絶縁層１０４の第４厚さＴ４と等しい（Ｔ７＝Ｔ４）ことが好ましい。
コンタクト絶縁層１３２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）及び酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。コンタクト絶縁層１３２は、この形態では、ＳｉＯ２層からなる単層構造を有している。コンタクト絶縁層１３２は、第１絶縁層８２（第２絶縁層１０２）と同一の絶縁材料からなることが好ましい。
コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。
コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。
引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１内で、第１底側絶縁層８４及び第１開口側絶縁層８５と一体を成している。引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１の一端部の内壁において、第１底側絶縁層８４と共にＵ字空間を区画している。
引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１の一端部の内壁において、第２底側絶縁層１０４と共にＵ字空間を区画している。
コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。
コンタクト電極１３３の下端部は、第１底側電極８６（第２底側電極１０６）と同様の態様で、コンタクトトレンチ１３１の底壁１２３に向かう凸湾曲状に形成されている。コンタクト電極１３３の下端部は、より具体的には、コンタクト絶縁層１３２によって区画されたＵ字空間の底壁に倣って形成されており、底壁１２３に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、コンタクト電極１３３に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層１３２の拡張されたＵ字空間にコンタクト電極１３３を埋設することにより、コンタクト電極１３３が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層１３２の下端部に対する局所的な電界集中を適切に抑制できる。
コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。
コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。
引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。
第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。
引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。
第２ゲートトレンチ１０１内において、コンタクト電極１３３と第２開口側電極１０７との間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において、第２開口側電極１０７から電気的に絶縁されている。
コンタクト電極１３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極１３３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極１３３は、第１底側電極８６および第２底側電極１０６と同一の導電材料を含むことが好ましい。
コンタクト電極１３３において、コンタクトトレンチ１３１から露出する露出部は、この形態では、第１主面３に対してコンタクトトレンチ１３１の底壁１２３側に位置している。コンタクト電極１３３の露出部は、コンタクトトレンチ１３１の底壁１２３に向かう湾曲状に形成されている。
コンタクト電極１３３の露出部は、膜状に形成された第３キャップ絶縁層１３９により被覆されている。第３キャップ絶縁層１３９は、コンタクトトレンチ１３１内においてコンタクト絶縁層１３２に連なっている。第３キャップ絶縁層１３９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
図５～図１１を参照して、半導体層２の第１主面３の上には、主面絶縁層１４１が形成されている。主面絶縁層１４１は、第１主面３を選択的に被覆している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２及びコンタクト絶縁層１３２に連なっている。主面絶縁層１４１は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。主面絶縁層１４１は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。主面絶縁層１４１は、この形態では、ＳｉＯ２層からなる単層構造を有している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２およびコンタクト絶縁層１３２と同一の絶縁材料からなることが好ましい。
主面絶縁層１４１の上部には、層間絶縁層１４２が形成されている。層間絶縁層１４２は、主面絶縁層１４１の厚さを超える厚さを有していてもよい。層間絶縁層１４２は、主面絶縁層１４１のほぼ全域を被覆している。層間絶縁層１４２は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
層間絶縁層１４２は、ここでは、酸化シリコンの一例としてのＵＳＧ（Undoped Silica Glass）層を含む。層間絶縁層１４２は、ＵＳＧ層からなる単層構造を有してもよい。層間絶縁層１４２は、平坦化された主面を有していてもよい。層間絶縁層１４２の主面は、ＣＭＰ（Chemical Mechanical Polishing）法により研削された研削面であってもよい。
層間絶縁層１４２は、酸化シリコンの一例としてＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層１４２は、半導体層２側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１４２は、第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
図５および図６を参照して、出力領域６において層間絶縁層１４２には、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６が埋め込まれている。この形態では、複数の第１プラグ電極１４３、複数の第２プラグ電極１４４、複数の第３プラグ電極１４５および複数の第４プラグ電極１４６が、層間絶縁層１４２に埋め込まれている。第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６は、タングステンをそれぞれ含んでいてもよい。
複数の第１プラグ電極１４３は、層間絶縁層１４２において第１トレンチゲート構造６０の第１開口側電極８７を被覆する部分にそれぞれ埋め込まれている。複数の第１プラグ電極１４３は、この形態では、第１トレンチゲート構造６０の一端部側の領域で、層間絶縁層１４２を貫通し、１対１対応の関係で複数の第１開口側電極８７に接続されている。
むろん、１つの第１開口側電極８７に対して複数の第１プラグ電極１４３が接続されていてもよい。図示は省略されるが、複数の第１プラグ電極１４３は、一端部側の領域と同様の態様で、層間絶縁層１４２において第１トレンチゲート構造６０の他端部側の領域を被覆する部分にも埋め込まれている。
複数の第１プラグ電極１４３は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第１プラグ電極１４３は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第１プラグ電極１４３は、ここでは、平面視において四角形状に形成されている。
複数の第２プラグ電極１４４は、層間絶縁層１４２において第２トレンチゲート構造７０の第２開口側電極１０７を被覆する部分にそれぞれ埋め込まれている。複数の第２プラグ電極１４４は、この形態では、第２トレンチゲート構造７０の一端部側の領域において層間絶縁層１４２を貫通し、１対１対応の関係で複数の第２開口側電極１０７に接続されている。
むろん、１つの第２開口側電極１０７に対して複数の第２プラグ電極１４４が接続されていてもよい。図示は省略されるが、複数の第２プラグ電極１４４は、一端部側の領域と同様の態様で、層間絶縁層１４２において第２トレンチゲート構造７０の他端部側の領域を被覆する部分にも埋め込まれている。
複数の第２プラグ電極１４４は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第２プラグ電極１４４は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第２プラグ電極１４４は、ここでは、平面視において四角形状に形成されている。
複数の第３プラグ電極１４５は、層間絶縁層１４２においてコンタクト電極１３３を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５は、層間絶縁層１４２を貫通し、コンタクト電極１３３に接続されている。
図示は省略するが、複数の第３プラグ電極１４５は、一端部側の領域と同様の態様で、層間絶縁層１４２において他方側のトレンチコンタクト構造１２０のコンタクト電極１３３を被覆する部分にも埋め込まれている。
複数の第３プラグ電極１４５は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第３プラグ電極１４５は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第３プラグ電極１４５は、ここでは、平面視において四角形状に形成されている。
複数の第４プラグ電極１４６は、層間絶縁層１４２において複数のセル領域７５を被覆する部分にそれぞれ埋め込まれている。各第４プラグ電極１４６は、層間絶縁層１４２を貫通し、各セル領域７５にそれぞれ接続されている。各第４プラグ電極１４６は、より具体的には、各セル領域７５において、第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に電気的に接続されている。
各第４プラグ電極１４６は、平面視において各セル領域７５に沿って延びる帯状に形成されている。各第４プラグ電極１４６の第２方向Ｙの長さは、各セル領域７５の第２方向Ｙの長さ未満であってもよい。
むろん、各セル領域７５には、複数の第４プラグ電極１４６が接続されていてもよい。この場合、複数の第４プラグ電極１４６は、各セル領域７５に沿って間隔を空けて形成される。さらに、各第４プラグ電極１４６は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
出力領域６において層間絶縁層１４２の上には、前述のソース電極１２およびゲート制御配線１７が形成されている。ソース電極１２は、層間絶縁層１４２の上において複数の第４プラグ電極１４６に一括して電気的に接続されている。ソース電極１２には、基準電圧（たとえばグランド電圧）が印加される。基準電圧は、複数の第４プラグ電極１４６を介して第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に伝達される。
ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、層間絶縁層１４２の上において複数の第１プラグ電極１４３に電気的に接続されている。第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第１ゲート制御配線１７Ａおよび複数の第１プラグ電極１４３を介して第１開口側電極８７に伝達される。
ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、層間絶縁層１４２の上において複数の第２プラグ電極１４４に電気的に接続されている。第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第２ゲート制御配線１７Ｂおよび複数の第２プラグ電極１４４を介して第２開口側電極１０７に伝達される。
ゲート制御配線１７のうちの第３ゲート制御配線１７Ｃは、層間絶縁層１４２の上において複数の第３プラグ電極１４５に電気的に接続されている。第３ゲート制御配線１７Ｃには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第３ゲート制御配線１７Ｃおよび複数の第３プラグ電極１４５を介してコンタクト電極１３３に伝達される。つまり、コントロールＩＣ１０からのゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。
第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）及び第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。
第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。
第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。
第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。
このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。
これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるので、第１底側電極８６及び第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるので、消費電力低減を図ることができる。
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。
これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６及び第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
図７および図８を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。
第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。
第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。
第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。
第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。
第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。
第２チャネル領域１１１は、各セル領域７５において、第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。
第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。
第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。
第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。
このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。
各セル領域７５における総チャネル割合ＲＴは、この形態では５０％である。この形態では、全ての総チャネル割合ＲＴが等しい値に設定されている。そのため、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。
以下、図１２Ａおよび図１２Ｂに、平均チャネル割合ＲＡＶを調整した場合の形態例を示す。図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。
図１２Ａでは、平均チャネル割合ＲＡＶが約６６％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、約６６％である。図１２Ｂでは、平均チャネル割合ＲＡＶが３３％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、３３％である。
総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。
これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。
半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。
２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。
さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。
一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。
図１３は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図１３のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。
図１３において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ２］を示し、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。
図１３には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。
平均チャネル割合ＲＡＶを増加させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが向上した。
面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。
平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。また、平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。
とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。
一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加した理由は、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。
図１３のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。
一方、図１３のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせ、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａ及び優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、この形態では、以下の制御が実施される。
図１４Ａは、図１に示す半導体装置１の第１制御例に係る通常動作を説明するための断面斜視図である。図１４Ｂは、図１に示す半導体装置１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１４Ａおよび図１４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図１４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。
第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。
この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。
なお、特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図１４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。
オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。
この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６及び第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
第１制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
図１５Ａは、図１に示す半導体装置１の第２制御例に係る通常動作を説明するための断面斜視図である。図１５Ｂは、図１に示す半導体装置１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１５Ａおよび図１５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図１５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。
第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。
この場合、第１開口側電極８７及び第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図１５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎ及び第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧値（たとえば基準電圧）を有している。
この場合、第１開口側電極８７、第１底側電極８６及び第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
第２制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
以上、半導体装置１は、半導体層２に形成されたＩＰＤ（Intelligent Power Device）を含む。ＩＰＤは、パワーＭＩＳＦＥＴ９、および、パワーＭＩＳＦＥＴ９を制御するコントロールＩＣ１０を含む。パワーＭＩＳＦＥＴ９は、より具体的には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む。コントロールＩＣ１０は、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を個別に制御する。
コントロールＩＣ１０は、より具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。
したがって、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。
一方、アクティブクランプ動作時には、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７によって逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
半導体装置１は、より具体的には、第１ＦＥＴ構造５８を含む第１ＭＩＳＦＥＴ５６、および、第２ＦＥＴ構造６８を含む第２ＭＩＳＦＥＴ５７を有している。第１ＦＥＴ構造５８は、第１トレンチゲート構造６０および第１チャネル領域９１を含む。第２ＦＥＴ構造６８は、第２トレンチゲート構造７０および第２チャネル領域１１１を含む。
この場合、コントロールＩＣ１０は、通常動作時及びアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。
従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。
＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。まず、第２実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。第２実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジ（或いはライジングエッジ）と称し、ハイレベルからローレベルへの切り替わりをダウンエッジ（或いはフォーリングエッジ）と称する。
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＩＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＩＳＦＥＴであると解される。
任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。アナログスイッチ等の任意のスイッチについても同様である。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
また、任意のトランジスタ又はスイッチについて、トランジスタ又はスイッチがオン状態となっている区間をオン区間と称することがあり、トランジスタ又はスイッチがオフ状態となっている区間をオフ区間と称することがある。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる区間をハイレベル区間と称し、当該信号のレベルがローレベルとなる区間をローレベル区間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
図１６に第２実施形態に係るスイッチ装置１０００の構成ブロック図を示す。ここでは、例として、スイッチ装置１０００がローサイド側のスイッチングデバイスとして構成されることを想定する。
スイッチ装置１０００は、入力端子１００１、出力端子１００２、グランド端子１００３及び自己診断端子１００４を備えると共に、出力トランジスタ１０１０、ゲート制御回路１１１０、低電圧保護回路１１２０、過電流保護回路１１３０、第１温度保護回路１１４０、第２温度保護回路１１５０、アクティブクランプ回路１１６０及び自己診断回路１１７０を備え、更にトランジスタ１１７２、ツェナーダイオード１１７４及び１１７６を備える。
スイッチ装置１０００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からスイッチ装置１０００の外部に対して露出する複数の外部端子と、を備えた半導体装置（電子部品）である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が形成される。出力トランジスタ１０１０、回路１１１０～１１７０、トランジスタ１１７２、ツェナーダイオード１１７４及び１１７６を含む、スイッチ装置１０００を構成する各回路素子が半導体集積回路に含まれる。図１６には、スイッチ装置１０００に設けられる外部端子として端子１００１～１００４のみが示されているが、これら以外の外部端子もスイッチ装置１０００に設けられ得る。
入力端子１００１に対し外部に設けられた上位システム（不図示）から入力電圧ＶＩＮが供給され、入力端子１００１に入力電圧ＶＩＮが加わる。入力電圧ＶＩＮは、出力トランジスタ１０１０の状態をオン状態及びオフ状態の何れかに指定するための電圧である。入力電圧ＶＩＮは、回路１１２０～１１５０の電源電圧として機能しても良く、この場合、回路１１２０～１１５０は入力電圧ＶＩＮに基づいて駆動する。回路１１１０及び１１７０も入力電圧ＶＩＮに基づいて駆動しても良い。但し、回路１１１０～１１７０の内、全部又は任意の一部は、入力電圧ＶＩＮとは別にスイッチ装置１０００に供給される電源電圧（不図示）に基づいて駆動しても良い。
スイッチ装置１０００の外部に設けられた端子ＢＢに電圧ＶＢＢが加わる。電圧ＶＢＢは、正の直流電圧値を有する。例えば、スイッチ装置１０００が自動車等の車両に設けられる場合、車両に搭載されたバッテリの出力電圧が電圧ＶＢＢとして端子ＢＢに加わる。スイッチ装置１０００の外部において、端子ＢＢと出力端子１００２との間に負荷ＬＤが挿入される。負荷ＬＤは誘導性負荷を含み得る。誘導性負荷として、ソレノイド、モータ、トランス、リレー等の巻線（コイル）が例示される。負荷ＬＤは、誘導性負荷に加えて或いは誘導性負荷に代えて、抵抗負荷及び容量性負荷の内の少なくとも一方を含んでいても良い。
出力端子１００２に加わる電圧を出力電圧ＶＯＵＴと称する。また、端子ＢＢから出力端子１００２に流れる電流を出力電流ＩＯＵＴと称する。いわゆる天絡が生じない限り、出力電流ＩＯＵＴは端子ＢＢから負荷ＬＤを通じて出力端子１００２へと流れる。
グランド端子１００３はグランドに接続される。故に、第２実施形態において、任意の部位がグランドに接続されるとは、当該部位がグランド端子１００３に接続されることと等価である。自己診断端子１００４は、スイッチ端子１０００の外部においてプルアップ抵抗ＲＰＵを介し所定の正の直流電圧ＶＤＤが加わる端子に接続される。自己診断端子１００４に加わる電圧を自己診断電圧ＶＳＴと称する。
出力トランジスタ１０１０は、Ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として構成される。出力トランジスタ１０１０はドレイン、ソース及びゲートを有する。出力トランジスタ１０１０において、ドレインは出力端子１００２に接続され、ソースはグランド端子１００３に接続される。故に、出力トランジスタ１０１０がオン状態であるとき、出力電流ＩＯＵＴは出力トランジスタ１０１０のチャネル（ドレイン及びソース間のチャネル）を通じ出力端子１００２からグランド端子１００３に向けて流れる。
ゲート制御回路１１１０は出力トランジスタ１０１０のゲート電位を制御することで出力トランジスタ１０１０のオン／オフ状態を制御する（即ち出力トランジスタ１０１０を駆動する）。ゲート制御回路１１１０は、入力電圧ＶＩＮと回路１１２０～１１５０の出力信号に応じて出力トランジスタ１０１０のゲート電位を制御する。
低電圧保護回路１１２０は入力電圧ＶＩＮに応じた信号ＳＵＶＬＯを生成及び出力する。信号ＳＵＶＬＯはゲート制御回路１１１０に入力される。低電圧保護回路１１２０は、入力電圧ＶＩＮが一定以上の電圧値を有しているときに限って出力トランジスタ１０１０がオン状態に制御されうるように、信号ＳＵＶＬＯを生成する。信号ＳＵＶＬＯはハイレベル又はローレベルの信号レベルをとる二値化信号である。ハイレベルの信号ＳＵＶＬＯは“０”及び“１”の値（論理値）の内の一方の値を有し、ローレベルの信号ＳＵＶＬＯは“０”及び“１”の値（論理値）の内の他方の値を有する。
図１７に、入力電圧ＶＩＮと信号ＳＵＶＬＯとの関係を示す。入力電圧ＶＩＮが０Ｖであるときを含む入力電圧ＶＩＮが十分に低い状態において、信号ＳＵＶＬＯはローレベルを有する。信号ＳＵＶＬＯがローレベルである状態を起点に、入力電圧ＶＩＮが上昇することで“ＶＩＮ＜ＶＵＶＬＯ＿Ｈ”の成立状態から“ＶＩＮ≧ＶＵＶＬＯ＿Ｈ” の成立状態に切り替わると、信号ＳＵＶＬＯのレベルがローレベルからハイレベルに変化し、その後、入力電圧ＶＩＮが低下することで“ＶＩＮ≧ＶＵＶＬＯ＿Ｌ”の成立状態から“ＶＩＮ＜ＶＵＶＬＯ＿Ｌ”の成立状態に切り替わると、信号ＳＵＶＬＯのレベルがハイレベルからローレベルに変化する。ここで、ＶＵＶＬＯ＿Ｈ及びＶＵＶＬＯ＿Ｌは“ＶＵＶＬＯ＿Ｈ＞ＶＵＶＬＯ＿Ｌ＞０”を満たす正の直流電圧値を有する。
過電流保護回路１１３０は、出力トランジスタ１０１０に流れる出力電流ＩＯＵＴの大きさを検出する機能を有する。過電流保護回路１１３０は、検出した出力電流ＩＯＵＴの大きさが所定の上限電流値ＩＬＩＭに達する状況において出力トランジスタ１０１０に流れる出力電流ＩＯＵＴの大きさを上限電流値ＩＬＩＭ以下に制限する過電流保護動作を実行する。“ＩＬＩＭ＞０”が満たされる。過電流保護動作では、出力トランジスタ１０１０をオン状態に保ちつつ、出力電流ＩＯＵＴの大きさが上限電流値ＩＬＩＭを超えないように出力トランジスタ１０１０のゲート電位を制御する。
図１８に過電流保護動作が行われるときの出力電流ＩＯＵＴの波形を示す。負荷ＬＤの天絡等が生じることで出力電流ＩＯＵＴが過大となったとき、過電流保護動作が行われることで出力トランジスタ１０１０及びスイッチ装置１０００の保護が図られる。負荷ＬＤの天絡とは端子ＢＢが出力端子１００２に短絡されて電圧ＶＢＢが出力端子１００２に直接加わる状態を指す。
第１温度保護回路１１４０は測定対象温度を検出する。以下、測定対象温度を温度Ｔｊと称する。温度Ｔｊは出力トランジスタ１０１０の温度である。より具体的には、温度Ｔｊは出力トランジスタ１０１０を構成する半導体の所定箇所の温度であって、出力トランジスタ１０１０のジャンクション温度に相当する。但し、温度Ｔｊは、出力トランジスタ１０１０の温度とは異なる、スイッチ装置１０００内の任意の所定箇所の温度でありえても良い。第１温度保護回路１１４０は、検出した温度Ｔｊに応じた信号ＳＴＳＤを生成及び出力する。信号ＳＴＳＤは第１温度保護信号に相当し、ゲート制御回路１１１０に入力される。信号ＳＴＳＤはハイレベル又はローレベルの信号レベルをとる二値化信号である。ハイレベルの信号ＳＴＳＤは“０”及び“１”の値（論理値）の内の一方の値を有し、ローレベルの信号ＳＴＳＤは“０”及び“１”の値（論理値）の内の他方の値を有する。
図１９に、温度Ｔｊと信号ＳＴＳＤとの関係を示す。温度Ｔｊが十分に低い状態において、信号ＳＴＳＤはローレベルを有する。信号ＳＴＳＤがローレベルである状態を起点に、温度Ｔｊが上昇することで“Ｔｊ＜ＴＴＳＤ＿Ｈ”の成立状態から“Ｔｊ≧ＴＴＳＤ＿Ｈ” の成立状態に切り替わると、信号ＳＴＳＤのレベルがローレベルからハイレベルに変化し、その後、温度Ｔｊが低下することで“Ｔｊ≧ＴＴＳＤ＿Ｌ”の成立状態から“Ｔｊ＜ＴＴＳＤ＿Ｌ”の成立状態に切り替わると、信号ＳＴＳＤのレベルがハイレベルからローレベルに変化する。ここで、ＴＴＳＤ＿Ｈ及びＴＴＳＤ＿Ｌは、夫々、所定の保護温度（保護開始温度）及び保護解除温度を表す。保護温度ＴＴＳＤ＿Ｈは保護解除温度ＴＴＳＤ＿Ｌよりも高い。例えば、保護温度ＴＴＳＤ＿Ｈ、保護解除温度ＴＴＳＤ＿Ｌは、夫々、１７５℃、１５５℃である。
第１温度保護回路１１４０は、出力トランジスタ１０１０の温度Ｔｊが所定の保護温度ＴＴＳＤ＿Ｈに達したとき、第１温度保護信号としての信号ＳＴＳＤの値を第１論理値から第２論理値に切り替えるように構成される。ここでは、ローレベルの信号ＳＴＳＤに対して第１論理値（例えば“０”）が対応付けられ、ハイレベルの信号ＳＴＳＤに対して第２論理値（例えば“１”）が対応付けられているものとする。
第２温度保護回路１１５０は、温度Ｔｊとは異なる温度Ｔｃｎｔを検出する機能を有し、温度Ｔｊ及びＴｃｎｔ間の温度差に応じた信号ＳΔＴを生成及び出力する。信号ＳΔＴは第２温度保護信号に相当し、ゲート制御回路１１１０に入力される。温度Ｔｃｎｔはスイッチ装置１０００内の所定の温度測定箇所の温度である。温度測定箇所は出力トランジスタ１０１０から離れた箇所である。例えば、温度Ｔｃｎｔはゲート制御回路１１１０の温度であって良い。温度Ｔｊ及びＴｃｎｔ間の温度差を、以下、温度差ΔＴと称する。但し、温度差ΔＴは温度Ｔｃｎｔから見た温度Ｔｊの高さを表し、故に温度差ΔＴは“ΔＴ＝Ｔｊ－Ｔｃｎｔ”にて表される。信号ＳΔＴはハイレベル又はローレベルの信号レベルをとる二値化信号である。ハイレベルの信号ＳΔＴは“０”及び“１”の値（論理値）の内の一方の値を有し、ローレベルの信号ＳΔＴは“０”及び“１”の値（論理値）の内の他方の値を有する。
図２０に、温度差ΔＴと信号ＳΔＴとの関係を示す。温度差ΔＴが十分に小さい状態において、信号ＳΔＴはローレベルを有する。信号ＳΔＴがローレベルである状態を起点に、温度差ΔＴが増大することで“ΔＴ＜ΔＴ＿Ｈ”の成立状態から“ΔＴ≧ΔＴ＿Ｈ” の成立状態に切り替わると、信号ＳΔＴのレベルがローレベルからハイレベルに変化し、その後、温度差ΔＴが減少することで“ΔＴ≧ΔＴ＿Ｌ”の成立状態から“ΔＴ＜ΔＴ＿Ｌ”の成立状態に切り替わると、信号ＳΔＴのレベルがハイレベルからローレベルに変化する。ここで、ΔＴ＿Ｈ及びΔＴ＿Ｌは、夫々、所定の保護温度差（保護開始温度差）及び保護解除温度差を表す。保護温度差ΔＴ＿Ｈは保護解除温度差ΔＴ＿Ｌよりも大きい。例えば、保護温度差ΔＴ＿Ｈ、保護解除温度差ΔＴ＿Ｌは、夫々、８０℃、４５℃である。
第２温度保護回路１１５０は、温度差ΔＴが所定の保護温度差ΔＴ＿Ｈに達したとき、第２温度保護信号としての信号ＳΔＴの値を第１論理値から第２論理値に切り替えるように構成される。ここでは、ローレベルの信号ＳΔＴに対して第１論理値（例えば“０”）が対応付けられ、ハイレベルの信号ＳΔＴに対して第２論理値（例えば“１”）が対応付けられているものとする。
アクティブクランプ回路１１６０は、負荷ＬＤが誘導性負荷を含む場合に当該誘導性負荷にて発生する逆起電力から出力トランジスタ１０１０を保護する。アクティブクランプ回路１１６０は、例えば複数のダイオードを含んで構成され、出力トランジスタ１０１０のドレイン及びソース間電圧を所定のクランプ電圧以下に制限することで当該保護を実現する。
自己診断回路１１７０は、スイッチ装置１０００が正常に動作しているか否かを自己診断し、トランジスタ１１７２を用いて自己診断の結果を自己診断端子１００４から出力する。図１６の構成例ではトランジスタ１１７２がＮチャネル型のＭＩＳＦＥＴにて形成され、トランジスタ１１７２のドレイン、ソースが、夫々、自己診断端子１００４、グランドに接続される。そして、自己診断回路１１７０が信号ＳＴＳＤに応じてトランジスタ１１７２のオン／オフ状態を制御することで自己診断の結果を自己診断端子１００４から出力する。自己診断端子１００４における電圧ＶＳＴは、トランジスタ１１７２がオン状態であるときにローレベルとなり、トランジスタ１１７２がオフ状態であるときにハイレベルとなる。
ツェナーダイオード１１７４、１１７６は、端子１００４、１００１に加わり得る高電圧（静電気等）からスイッチ装置１０００の内部回路を保護するための素子である。ツェナーダイオード１１７４、１１７６のカソードは、夫々、端子１００４、１００１に接続される。ツェナーダイオード１１７４及び１１７６の各アノードはグランド端子１００３に接続される。
図２１にスイッチ装置１０００における幾つかの電圧及び信号の関係を示す。図２１では、入力電圧ＶＩＮの波形、信号ＳＵＶＬＯの波形、出力トランジスタ１０１０の状態、信号ＳΔＴの波形、信号ＳＴＳＤの波形、電圧ＶＳＴの波形が、この順番で上から下に向けて示される。任意の自然数ｉについて、時刻ｔｉ＋１は時刻ｔｉよりも後の時刻であるとする。
時刻ｔ１において入力電圧ＶＩＮの電圧値が０Ｖから所定の正の電圧値に上昇し、これによって信号ＳＵＶＬＯにアップエッジが生じた後、時刻ｔ６において入力電圧ＶＩＮの電圧値が０Ｖに戻ることで信号ＳＵＶＬＯにダウンエッジが生じる。図２１の例において、信号ＳΔＴは原則としてローレベルであるが、時刻ｔ２から時刻ｔ３までの区間においてのみ信号ＳΔＴがハイレベルとなる。図２１の例において、信号ＳＴＳＤは原則としてローレベルであるが、時刻ｔ４から時刻ｔ５までの区間においてのみ信号ＳＴＳＤがハイレベルとなる。
ゲート制御回路１１１０は、基本的に、入力電圧ＶＩＮに基づいて出力トランジスタ１０１０をオン状態又はオフ状態に制御する。即ち、ゲート制御回路１１１０は、信号ＳＵＶＬＯのハイレベル区間（即ち信号ＳＵＶＬＯがハイレベルとなる程度に入力電圧ＶＩＮが高い区間）において出力トランジスタ１０１０を原則としてオン状態に制御する一方、信号ＳＵＶＬＯのローレベル区間（即ち信号ＳＵＶＬＯがローレベルとなる程度に入力電圧ＶＩＮが低い区間）において出力トランジスタ１０１０をオフ状態に制御する。以下、信号ＳＵＶＬＯのハイレベル区間をオン指定区間と称し、信号ＳＵＶＬＯのローレベル区間をオフ指定区間と称する。図２１の例において、時刻ｔ１から時刻ｔ６までの区間はオン指定区間であり、時刻ｔ１より前の区間と時刻ｔ６より後の区間はオフ指定区間である。
オフ指定区間は入力電圧ＶＩＮに基づき出力トランジスタ１０１０の状態がオフ状態に指定される区間である。ゲート制御回路１１１０は、オフ指定区間では信号ＳΔＴ及びＳＴＳＤに依らず出力トランジスタ１０１０をオフ状態に制御する。
これに対し、オン指定区間は入力電圧ＶＩＮに基づき出力トランジスタ１０１０の状態がオン状態に指定される区間である。但し、ゲート制御回路１１１０は、オン指定区間においては、出力トランジスタ１０１０を原則としてオン状態に制御しつつも、信号ＳΔＴ又はＳＴＳＤに応じて出力トランジスタ１０１０をオフ状態に制御することがある。具体的には、ゲート制御回路１１１０は、オン指定区間においても（即ち信号ＳＵＶＬＯがハイレベルであっても）信号ＳΔＴ及びＳＴＳＤの内の少なくとも一方がハイレベルであれば出力トランジスタ１０１０をオフ状態に制御する。ゲート制御回路１１１０は、信号ＳΔＴ及びＳＴＳＤの双方がローレベルであって且つ信号ＳＵＶＬＯがハイレベルであれば、出力トランジスタ１０１０をオン状態に制御する。
故に、図２１の例において、出力トランジスタ１０１０は、時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６にて、夫々、ターンオン、ターンオフ、ターンオン、ターンオフ、ターンオン、ターンオフする。即ち、時刻ｔ１及びｔ２間、時刻ｔ３及びｔ４間、並びに、時刻ｔ５及びｔ６間において、出力トランジスタ１０１０はオン状態であり、且つ、時刻ｔ２及びｔ４間、並びに、時刻ｔ４及びｔ５間において、出力トランジスタ１０１０はオフ状態である。時刻ｔ１より前と時刻ｔ６より後において、出力トランジスタ１０１０はオフ状態である。
信号ＳＴＳＤのハイレベル区間では、信号ＳＴＳＤに基づきゲート制御回路１１１０により第１温度保護動作が実行される。図２１の例では、時刻ｔ４における信号ＳＴＳＤのローレベルからハイレベルへの切り替わり（信号ＳＴＳＤの値の第１論理値から第２論理値への切り替わり）を受け、ゲート制御回路１１１０にて第１温度保護動作が実行される。第１温度保護動作において、ゲート制御回路１１１０は、出力トランジスタ１０１０をオン状態からオフ状態に切り替え、以後、所定の第１温度保護解除条件が成立するまで出力トランジスタ１０１０をオフ状態に保つ。第１温度保護解除条件は“Ｔｊ＜ＴＴＳＤ＿Ｌ”の成立によって成立し（図１９参照）、図２１の例では時刻ｔＢ５にて第１温度保護解除条件が成立する。
信号ＳΔＴのハイレベル区間では、信号ＳΔＴに基づきゲート制御回路１１１０により第２温度保護動作が実行される。図２１の例では、時刻ｔ２における信号ＳΔＴのローレベルからハイレベルへの切り替わり（信号ＳΔＴの値の第１論理値から第２論理値への切り替わり）を受け、ゲート制御回路１１１０にて第２温度保護動作が実行される。第２温度保護動作において、ゲート制御回路１１１０は、出力トランジスタ１０１０をオン状態からオフ状態に切り替え、以後、所定の第２温度保護解除条件が成立するまで出力トランジスタ１０１０をオフ状態に保つ。第２温度保護解除条件は“ΔＴ＜ΔＴ＿Ｌ”の成立によって成立し（図２０参照）、図２１の例では時刻ｔＢ３にて第２温度保護解除条件が成立する。
自己診断回路１１７０は、時刻ｔ１での信号ＳＵＶＬＯのアップエッジに同期して電圧ＶＳＴにアップエッジが生じるようにトランジスタ１１７２を制御する。その後、自己診断回路１１７０は、信号ＳＴＳＤにアップエッジが生じるとトランジスタ１１７２をターンオンすることで電圧ＶＳＴにダウンエッジを生じさせ、以後は、所定のラッチ解除条件が成立するまでトランジスタ１１７２のオン状態を維持する（即ち電圧ＶＳＴをローレベルに維持する）。故に、図２１の例では、時刻ｔ４にて電圧ＶＳＴにダウンエッジが生じる。スイッチ装置１０００には出力電圧ＶＯＵＴを監視する機能が設けられる。そして例えば、電圧ＶＳＴにダウンエッジが生じた後、電圧ＶＢＢの発生源（不図示）が端子ＢＢから取り外されることで出力電圧ＶＯＵＴが所定電圧以下になるとラッチ解除条件が成立する。或いは例えば、電圧ＶＳＴにダウンエッジが生じた後、信号ＳＵＶＬＯがローレベルであって且つ出力電圧ＶＯＵＴが所定電圧以下になるとラッチ解除条件が成立する。但し、ラッチ解除条件の内容は様々に変更可能である。
＜＜参考実施例＞＞
後述の実施例ＥＸ２＿１等との対比に供される参考実施例を説明する。参考実施例に係るスイッチ装置１０００では、過電流保護動作において上限電流値ＩＬＩＭが所定の電流値ＩＬＩＭ１に固定される。
図２２に、参考実施例におけるタイミングチャートを示す。図２２において、参考実施例に係る波形３２１１～３２１８が示される。波形３２１１～３２１８は、夫々、参考実施例に係る入力電圧ＶＩＮ、信号ＳＵＶＬＯ、出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、温度Ｔｊ、温度Ｔｃｎｔ、信号ＳΔＴ、信号ＳＴＳＤの波形である。尚、図２２では、破線の波形３２１６によって表される温度Ｔｃｎｔが実線の波形３２１５によって表される温度Ｔｊに達した後は温度Ｔｊと温度Ｔｃｎｔが一致するものと仮定されており、温度Ｔｃｎｔが温度Ｔｊに達した後の波形３２１６の明示が省略されている。任意の自然数ｉについて、時刻ｔＡｉ＋１は時刻ｔＡｉよりも後の時刻であるとする。
時刻ｔＡ１において入力電圧ＶＩＮの電圧値が０Ｖから所定の正の電圧値に上昇し、これによって信号ＳＵＶＬＯにアップエッジが生じた後、時刻ｔＡ９において入力電圧ＶＩＮの電圧値が０Ｖに戻ることで信号ＳＵＶＬＯにダウンエッジが生じる。このため、時刻ｔＡ１及びｔＡ９間がオン指定区間に相当する。時刻ｔＡ１及び時刻ｔＡ１の直後では天絡が生じていないが、時刻ｔＡ２にて天絡が生じたものとする。そうすると、時刻ｔＡ２を境に出力電流ＩＯＵＴが急峻に上昇するが、過電流保護動作により出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ１以下に制限される。尚、過電流保護動作の開始直後では、出力電流ＩＯＵＴの大きさが過渡的に上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ１）を上回ることもあり、図２２では、その過渡応答の様子が模式的に表されている。
時刻ｔＡ２以降、大きな出力電流ＩＯＵＴが流れることにより温度Ｔｊが急激に上昇してゆく過程で、温度差ΔＴが上昇して保護温度差ΔＴ＿Ｈ（図２０参照）に達すると信号ＳΔＴにアップエッジが生じて第２温度保護動作（図２１参照）が実行される。図２２の例では、時刻ｔＡ３、ｔＡ４、ｔＡ５、ｔＡ６にて、信号ＳΔＴに、夫々、アップエッジ、ダウンエッジ、アップエッジ、ダウンエッジが生じる。故に、時刻ｔＡ２から時刻ｔＡ７までにおいて、上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ１）近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇と、第２温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下とが交互に発生する。
その後、時刻ｔＡ７において温度Ｔｊが保護温度ＴＴＳＤ＿Ｈ（図１９参照）にまで上昇する。そうすると、以後は、天絡が解消されるまで、温度Ｔｊが保護温度ＴＴＳＤ＿Ｈと保護解除温度ＴＴＳＤ＿Ｌとの間で変動する状態が継続する。図２２の例において、天絡は時刻ｔＡ７の後、時刻ｔＡ８の直前で解消する。時刻ｔＡ７から時刻ｔＡ８までにおいて、上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ１）近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇と、第１温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下とが交互に発生する。
天絡が解消した後の時刻ｔＡ８において、温度Ｔｊが温度ＴＴＳＤ＿Ｌ（保護解除温度）を下回ることで信号ＳＴＳＤにダウンエッジが生じると、出力トランジスタ１０１０がターンオンされるが、この際の出力電流ＩＯＵＴの大きさは上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ１）よりも十分に低くなる。その後、時刻ｔＡ９にて入力電圧ＶＩＮが０Ｖとされることで出力トランジスタ１０１０がターンオフされ、出力電流ＩＯＵＴがゼロとなる。
上述の如く、参考実施例に係るスイッチ装置１０００では、過電流保護動作において上限電流値ＩＬＩＭが所定の電流値ＩＬＩＭ１に固定される。このため、時刻ｔＡ２にて天絡が発生した後、天絡が解消されるまでにおいて、上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ１）近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇区間と、第１又は第２温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下区間と、が交互に発生する。
ところで、出力トランジスタ１０１０のドレイン及びソースはワイヤボンディングにて対応する電極パッドに接続される。即ち、出力トランジスタ１０１０のドレインは出力端子１００２に相当する第１電極パッドに対し第１ワイヤを通じて接続され、出力トランジスタ１０１０のソースはグランド端子１００３に相当する第２電極パッドに対し第２ワイヤを通じて接続される。図２２に示すような、過電流保護動作を伴う温度Ｔｊの上昇区間と第１又は第２温度保護動作による温度Ｔｊの低下区間とが交互に発生するとき、電極パッドとワイヤとの熱膨張係数の違いから、電極パッド及びワイヤ間の接合部に熱応力が生じる。繰り返し発生する熱応力は、電極パッド及びワイヤ間の接合部に亀裂（クラック）を発生させるおそれがあり、ワイヤ接合強度の低下、ひいてはワイヤ断線の可能性を生む。
＜＜実施例ＥＸ２＿１＞＞
第２実施形態に属する実施例ＥＸ２＿１を説明する。天絡が生じている区間において、仮に急峻な発熱を低減することができれば、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置１０００の信頼性が高まる。実施例ＥＸ２＿１では、急峻な発熱の低減に寄与するスイッチ装置１０００の構成を説明する。参考実施例を除き、第２実施形態にて上述した事項は実施例ＥＸ２＿１に適用される。
図２３に、実施例ＥＸ２＿１におけるタイミングチャートを示す。図２３において、実施例ＥＸ２＿１に係る波形３３１１～３３１８が示される。波形３３１１～３３１８は、夫々、実施例ＥＸ２＿１に係る入力電圧ＶＩＮ、信号ＳＵＶＬＯ、出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、温度Ｔｊ、温度Ｔｃｎｔ、信号ＳΔＴ、信号ＳＴＳＤの波形である。尚、図２３では、破線の波形３３１６によって表される温度Ｔｃｎｔが実線の波形３３１５によって表される温度Ｔｊに達した後は温度Ｔｊと温度Ｔｃｎｔが一致するものと仮定されており、温度Ｔｃｎｔが温度Ｔｊに達した後の波形３３１６の明示が省略されている。任意の自然数ｉについて、時刻ｔＢｉ＋１は時刻ｔＢｉよりも後の時刻であるとする。
実施例ＥＸ２＿１に係るスイッチ装置１０００は、過電流保護動作における上限電流値ＩＬＩＭを所定の電流値ＩＬＩＭ１及びＩＬＩＭ２を含む複数の電流値間で変更可能に構成されている。複数の電流値は３以上の電流値を含んでいても良いが、ここでは、電流値ＩＬＩＭ１及びＩＬＩＭ２にのみ注目する。電流値ＩＬＩＭ１及びＩＬＩＭ２は共に正の所定電流値を有するが、電流値ＩＬＩＭ２は電流値ＩＬＩＭ１よりも小さい。過電流保護回路１１３０が上限電流値ＩＬＩＭを複数の電流値間で変更すると考えても良いし、ゲート制御回路１１１０が上限電流値ＩＬＩＭを複数の電流値間で変更すると考えても良い。ここでは、ゲート制御回路１１１０が上限電流値ＩＬＩＭを上記複数の電流値間で変更すると考える。
ゲート制御回路１１１０は上限電流値ＩＬＩＭの初期値を電流値ＩＬＩＭ１に設定する。そして、出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ１に達することで１回目の過電流保護動作が行われ、その後において２回目以降の過電流保護動作が行われるとき、ゲート制御回路１１１０は上限電流値ＩＬＩＭを電流値ＩＬＩＭ２に設定した状態で２回目以降の各過電流保護動作を行わせる。このような上限電流値ＩＬＩＭの可変設定を含む動作を、図２３を参照して説明する。
時刻ｔＢ１において入力電圧ＶＩＮの電圧値が０Ｖから所定の正の電圧値に上昇し、これによって信号ＳＵＶＬＯにアップエッジが生じた後、時刻ｔＢ９において入力電圧ＶＩＮの電圧値が０Ｖに戻ることで信号ＳＵＶＬＯにダウンエッジが生じる。このため、時刻ｔＢ１及びｔＢ９間がオン指定区間に相当する。時刻ｔＢ１及び時刻ｔＢ１の直後では天絡が生じていないが、時刻ｔＢ２にて天絡が生じたものとする。そうすると、時刻ｔＢ２を境に出力電流ＩＯＵＴが急峻に上昇するが、過電流保護動作により出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ１以下に制限される。尚、過電流保護動作の開始直後では、出力電流ＩＯＵＴの大きさが過渡的に上限電流値ＩＬＩＭ（１回目の過電流保護動作では電流値ＩＬＩＭ１）を上回ることもあり、図２３では、その過渡応答の様子が模式的に表されている。
時刻ｔＢ２以降、大きな出力電流ＩＯＵＴが流れることにより温度Ｔｊが急激に上昇してゆく過程で、温度差ΔＴが上昇して保護温度差ΔＴ＿Ｈ（図２０参照）に達すると信号ＳΔＴにアップエッジが生じて第２温度保護動作（図２１参照）が実行される。図２３の例では、時刻ｔＢ３、ｔＢ４、ｔＢ５、ｔＢ６にて、信号ＳΔＴに、夫々、アップエッジ、ダウンエッジ、アップエッジ、ダウンエッジが生じる。故に、時刻ｔＢ２から時刻ｔＢ７までにおいて、上限電流値ＩＬＩＭ近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇と、第２温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下とが交互に発生する。注目すべき点として、時刻ｔＢ３より後に実行される過電流保護動作の上限電流値ＩＬＩＭは電流値ＩＬＩＭ２である。
時刻ｔＢ７において温度Ｔｊが保護温度ＴＴＳＤ＿Ｈ（図１９参照）にまで上昇する。そうすると、以後は、天絡が解消されるまで、温度Ｔｊが保護温度ＴＴＳＤ＿Ｈと保護解除温度ＴＴＳＤ＿Ｌとの間で変動する状態が継続する。図２３の例において、天絡は時刻ｔＢ７の後、時刻ｔＢ８の直前で解消する。時刻ｔＢ７から時刻ｔＢ８までにおいて、上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ２）近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇と、第１温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下とが交互に発生する。
天絡が解消した後の時刻ｔＢ８において、温度Ｔｊが温度ＴＴＳＤ＿Ｌ（保護解除温度）を下回ることで信号ＳＴＳＤにダウンエッジが生じると、出力トランジスタ１０１０がターンオンされるが、この際の出力電流ＩＯＵＴの大きさは上限電流値ＩＬＩＭ（ここでは電流値ＩＬＩＭ２）よりも十分に低くなる。その後、時刻ｔＢ９にて入力電圧ＶＩＮが０Ｖとされることで出力トランジスタ１０１０がターンオフされ、出力電流ＩＯＵＴがゼロとなる。
図２３の例では、時刻ｔＢ２及びｔＢ３間の区間の全体に亘り１回目の過電流保護動作が行われ、時刻ｔＢ４及びｔＢ５間の区間の全体に亘り２回目の過電流保護動作が行われ、時刻ｔＢ６及びｔＢ７間の区間の全体に亘り３回目の過電流保護動作が行われる。その後、時刻ｔＢ７及びｔＢ８間の区間では、信号ＳＴＳＤのハイレベル区間と信号ＳＴＳＤのローレベル区間とが交互に且つ繰り返し発生し、信号ＳＴＳＤの各ハイレベル区間において４回目以降の各過電流保護動作が行われる。時刻ｔＢ４及びｔＢ５間の区間と時刻ｔＢ６及びｔＢ７間の区間とでは第２温度保護動作により出力トランジスタ１０１０がオフ状態に維持され、且つ、時刻ｔＢ７及びｔＢ８間の区間に属する信号ＳＴＳＤの各ハイレベル区間では第１温度保護動作により出力トランジスタ１０１０がオフ状態に維持される。
そして、１回目の過電流保護動作は出力電流ＩＯＵＴの大きさを電流値ＩＬＩＭ１以下に制限する過電流保護動作（以下、過電流保護動作ＯＣＰ＿１と称する）であり、２回目以降の各過電流保護動作は出力電流ＩＯＵＴの大きさを電流値ＩＬＩＭ２以下に制限する過電流保護動作（以下、過電流保護動作ＯＣＰ＿２と称する）である。
過電流保護動作ＯＣＰ＿１では、出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ２を超えることが許容しつつ、出力電流ＩＯＵＴの大きさを電流値ＩＬＩＭ１以下に制限する。過電流保護動作ＯＣＰ＿１は出力トランジスタ１０１０をオン状態に保ちつつ、出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ１を超えないように出力トランジスタ１０１０のゲート電位を制御する動作であり、天絡の継続中に過電流保護動作ＯＣＰ＿１が実行されたならば出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ１近辺に維持される（但し過渡状態を除く）。過電流保護動作ＯＣＰ＿２は出力トランジスタ１０１０をオン状態に保ちつつ、出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ２を超えないように出力トランジスタ１０１０のゲート電位を制御する動作であり、天絡の継続中に過電流保護動作ＯＣＰ＿２が実行されたならば出力電流ＩＯＵＴの大きさが電流値ＩＬＩＭ２近辺に維持される（但し過渡状態を除く）。
上述の参考実施例と同様、実施例ＥＸ２＿１においても天絡の継続中には、上限電流値ＩＬＩＭ近辺の出力電流ＩＯＵＴが出力トランジスタ１０１０に流れることによる温度Ｔｊの上昇区間と、第１又は第２温度保護動作にて出力トランジスタ１０１０がオフ状態に維持されることによる温度Ｔｊの低下区間と、が交互に発生する。但し、実施例ＥＸ２＿１では過電流保護動作における上限電流値ＩＬＩＭが２回目以降の各過電流保護動作において電流値ＩＬＩＭ２に低下されるため、温度Ｔｊの上昇及び低下の繰り返しにおける温度Ｔｊの上昇の傾きが参考実施例よりも小さくなる。結果、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置１０００の信頼性が高まる（過電流への耐性が高まる）。
次に、実施例ＥＸ２＿１の回路構成について説明する。実施例ＥＸ２＿１に係る出力トランジスタ１０１０は、ゲート分割型ＦＥＴである。ゲート分割型ＦＥＴとは、第１実施形態にて詳説した構造を有するＭＩＳＦＥＴであり、第１実施形態のＭＩＳＦＥＴ９はゲート分割型ＦＥＴに属する。ゲート分割型ＦＥＴは、互いに絶縁された第１～第ｎゲートを有し、第１～第ｎゲートにて夫々第１～第ｎゲート信号を受ける。ｎは２以上の任意の整数である。そして、ゲート分割型ＦＥＴは、第１～第ｎゲート信号に基づき互いに独立してオン状態又はオフ状態に制御される第１～第ｎチャネル領域を有する。実施例ＥＸ２＿１では出力トランジスタ１０１０として第１実施形態のＭＩＳＦＥＴ９を用いることを想定する（故にここでは“ｎ＝２”を想定する）。
そうすると、図２４に示す如く、出力トランジスタ１０１０は、トランジスタ１０１１及び１０１２の並列接続回路と等価であると考えることができる。トランジスタ１０１１及び１０１２は、夫々、第１実施形態における第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７に相当する。ゲートラインＧＬ１にてゲート信号Ｇ１が伝搬され、ゲート信号Ｇ１がトランジスタ１０１１のゲートに加わる。ゲートラインＧＬ２にてゲート信号Ｇ２が伝搬され、ゲート信号Ｇ２がトランジスタ１０１２のゲートに加わる。トランジスタ１０１１、１０１２のゲートが、出力トランジスタ１０１０の第１、第２ゲートに相当する。トランジスタ１０１１及び１０１２の各ドレインが共通接続されて出力トランジスタ１０１０のドレインを形成し、トランジスタ１０１１及び１０１２の各ソースが共通接続されて出力トランジスタ１０１０のソースを形成する。
トランジスタ１０１１のドレイン及びソース間のチャネル領域が出力トランジスタ１０１０の第１チャネル領域に相当し、トランジスタ１０１２のドレイン及びソース間のチャネル領域が出力トランジスタ１０１０の第２チャネル領域に相当する。出力トランジスタ１０１０として第１実施形態のＭＩＳＦＥＴ９が用いられる場合、出力トランジスタ１０１０の第１チャネル領域は第１実施形態で述べたチャネル領域９１により形成され、出力トランジスタ１０１０の第２チャネル領域は第１実施形態で述べたチャネル領域１１１により形成される。出力トランジスタ１０１０において、第１及び第２チャネル領域は電気的に分離されている。このため、出力トランジスタ１０１０において、第１チャネル領域はゲート信号Ｇ１に基づき第２チャネル領域とは独立してオン状態又はオフ状態に制御され、第２チャネル領域はゲート信号Ｇ２に基づき第１チャネル領域とは独立してオン状態又はオフ状態に制御される。
出力トランジスタ１０１０の状態は、ゲート信号Ｇ１及びＧ２に応じて、フルオン状態、第１ハーフオン状態、第２ハーフオン状態及びフルオフ状態を含む複数の状態の何れかとなる。上述の説明における出力トランジスタ１０１０のオン状態とはフルオン状態、第１ハーフオン状態又は第２ハーフオン状態に相当する。上述の説明における出力トランジスタ１０１０のオフ状態とはフルオフ状態に相当する。フルオン状態では第１及び第２チャネル領域の双方がオン状態である。第１ハーフオン状態では第１チャネル領域がオン状態であって且つ第２チャネル領域がオフ状態である。第２ハーフオン状態では第１チャネル領域がオフ状態であって且つ第２チャネル領域がオン状態である。フルオフ状態では第１及び第２チャネル領域の双方がオフ状態である。
フルオン状態、第１ハーフオン状態、第２ハーフオン状態は、夫々、第１実施形態におけるＦｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御、第２Ｈａｌｆ－ＯＮ制御に対応する。第１チャネル領域のオン状態、オフ状態は、夫々、トランジスタ１０１１のオン状態、オフ状態に相当し、第２チャネル領域のオン状態、オフ状態は、夫々、トランジスタ１０１２のオン状態、オフ状態に相当する。任意の整数ｉについて、第ｉチャネル領域のオン状態とは第ｉチャネル領域が導通状態にあることを指し、第ｉチャネル領域がオン状態であるとき第ｉチャネル領域を通じて出力電流ＩＯＵＴが流れる。任意の整数ｉについて、第ｉチャネル領域のオフ状態とは第ｉチャネル領域が遮断状態（非導通状態）にあることを指し、第ｉチャネル領域がオフ状態であるとき第ｉチャネル領域を通じた出力電流ＩＯＵＴの流れは無い（当該流れは遮断される）。
第１又は第２温度保護動作が実行されるとき出力トランジスタ１０１０はフルオフ状態とされる。過電流保護動作では出力トランジスタ１０１０がフルオン状態又は第１ハーフオン状態にて駆動される（詳細は後述）。
図２５に実施例ＥＸ２＿１に係るスイッチ装置１０００の一部の回路図を示す。実施例ＥＸ２＿１に係るスイッチ装置１０００は、ゲート分割型ＦＥＴである出力トランジスタ１０１０に加えて、過電流保護回路１２００、アクティブクランプ回路１３００及び制御信号生成回路１４００を備え、更に、Ｎチャネル型のＭＩＳＦＥＴであるトランジスタ１４０１～１４０３と、抵抗１４０４～１４０７、１４１０及び１４１１と、アナログスイッチであるスイッチ１４０８及び１４０９と、を備える。過電流保護回路１２００、アクティブクランプ回路１３００は、夫々、図１６に示される過電流保護回路１１３０、アクティブクランプ回路１１６０の例である。制御信号生成回路１４００と符号１４０１～１４０４によって参照される各回路素子はゲート制御回路１１１０の構成要素に含まれる。符号１４０５～１４１１によって参照される各回路素子もゲート制御回路１１１０の構成要素に含まれると解しても良い。
図２５の回路構成について説明する。出力トランジスタ１０１０のドレインは出力端子１００２に接続され、出力トランジスタ１０１０のソースはグランドに接続される。出力トランジスタ１０１０の第１ゲート、第２ゲートは、夫々、ゲート信号Ｇ１が加わるゲートラインＧＬ１、ゲート信号Ｇ２が加わるゲートラインＧＬ２に接続される。
過電流保護回路１２００は、センストランジスタ１２０１と、定電流回路１２０２及び１２０３と、Ｎチャネル型のＭＩＳＦＥＴであるトランジスタ１２０４、１２０５、１２０９、１２１０及び１２１１と、抵抗１２０６、１２０７、１２０８及び１２１２と、コンデンサ１２１３と、を備える。トランジスタ１２１０及び１２１１はデプレッション型のＭＩＳＦＥＴである。抵抗１２１２及びコンデンサ１２１３により位相補償回路が形成される。
センストランジスタ１２０１は出力トランジスタ１０１０と同様の構造を有するゲート分割型ＦＥＴであり、故に第１及び第２ゲートを有する。センストランジスタ１２０１の第１、第２ゲートは、夫々、ゲートラインＧＬ１、ＧＬ２に接続される。センストランジスタ１２０１のドレインは出力トランジスタ１０１０のドレインに接続され、センストランジスタ１２０１のソースはノード１２２１にて抵抗１２０６の一端に接続される。抵抗１２０６の他端はグランドに接続される。センストランジスタ１２０１のドレイン及びソース間に流れる電流をセンス電流ＩＳＮＳと称する。センス電流ＩＳＮＳは、出力トランジスタ１０１０のドレイン及びソース間に流れる出力電流ＩＯＵＴに比例する。即ち“ＩＳＮＳ：ＩＯＵＴ＝１：α”が成立するよう（但し、αは１よりも相当に大きな値を持つ）、出力トランジスタ１０１０の構造に相似の構造をセンストランジスタ１２０１に持たせる。出力トランジスタ１０１０がフルオン状態、第１ハーフオン状態、第２ハーフオン状態、フルオフ状態に制御されるとき、センストランジスタ１２０１も、夫々、フルオン状態、第１ハーフオン状態、第２ハーフオン状態、フルオフ状態に制御されることになる。
定電流回路１２０２は、内部電源電圧Ｖｒｅｇが加わる内部電源端とノード１２２３との間に設けられ、内部電源端からノード１２２３に向けて所定の定電流を供給する。定電流回路１２０３は、内部電源電圧Ｖｒｅｇが加わる内部電源端とノード１２２４との間に設けられ、内部電源端からノード１２２４に向けて所定の定電流を供給する。内部電源電圧Ｖｒｅｇは正の直流電圧値を有する。スイッチ装置１０００は外部から供給される電圧に基づいて内部電源電圧Ｖｒｅｇを生成することができる。
トランジスタ１２０４のドレイン、ソースは、夫々、ノード１２２３、１２２１に接続される。ノード１２２４に対し、トランジスタ１２０５のドレイン及びゲートとトランジスタ１２０４のゲートが共通接続される。トランジスタ１２０５のソースは抵抗１２０７を介してノード１２２２に接続され、ノード１２２２は抵抗１２０８を介してグランドに接続される。
ノード１２２３は、トランジスタ１２０９及び１４０１の各ゲートに接続されると共に抵抗１２１２の一端に接続される。抵抗１２１２の他端はコンデンサ１２１３を介してノード１２２５に接続される。トランジスタ１２０９のドレイン並びにトランジスタ１２１０及び１２１１の各ソースはノード１２２５にて互いに共通接続される。トランジスタ１２０９のソースはグランドに接続される。トランジスタ１２１０のドレイン及びゲートは短絡されてゲートラインＧＬ１に接続され、トランジスタ１２１１のドレイン及びゲートは短絡されてゲートラインＧＬ２に接続される。
アクティブクランプ回路１３００は、Ｎチャネル型のＭＩＳＦＥＴであるトランジスタ１３０１～１３０３と、ダイオード１３０４及び１３０５と、抵抗１３０６と、備える。トランジスタ１３０３はデプレッション型のＭＩＳＦＥＴである。
トランジスタ１３０１のドレイン及びダイオード１３０４のカソードは、出力トランジスタ１０１０のドレインに接続される。ダイオード１３０４及び１３０５のアノード同士は互いに接続され、ダイオード１３０５のカソードはトランジスタ１３０１のゲートと抵抗１３０６の一端に接続される。抵抗１３０６の他端はトランジスタ１３０２のゲート及びトランジスタ１３０３のドレインに接続される。トランジスタ１３０２において、ドレインはゲートラインＧＬ２に接続され、ソースはグランドに接続される。トランジスタ１３０３のゲート及びソースはグランドに接続される。トランジスタ１３０１のソースはゲートラインＧＬ１に接続される。
トランジスタ１４０１のドレインは、抵抗１４０４を介し、内部電源電圧Ｖｒｅｇが加わる内部電源端に接続される。トランジスタ１４０１のソースはグランドに接続される。制御信号生成回路１４００に対し、トランジスタ１４０１のドレイン電圧を有する信号ＳＯＣＰと信号ＳΔＴ及びＳＴＳＤとが入力される。制御信号生成回路１４００は、これらの入力信号に基づいて制御信号ＣＮＴ１を生成及び出力する。当該制御信号ＣＮＴ１はトランジスタ１４０２及び１４０３の各ゲートに入力される。トランジスタ１４０２においてドレインはノード１２２２に接続され、ソースはグランドに接続される。トランジスタ１４０３においてドレインはゲートラインＧＬ２に接続され、ソースはグランドに接続される。
入力端子１００１は抵抗１４０７の一端に接続され、抵抗１４０７の他端はスイッチ１４０８及び１４０９の各一端に接続される。スイッチ１４０８の他端は抵抗１４０５を介してラインＧＬ１’に接続される。スイッチ１４０９の他端は抵抗１４０６を介してラインＧＬ２’に接続される。ラインＧＬ１’は抵抗１４１０を介してゲートラインＧＬ１に接続される。ラインＧＬ２’は抵抗１４１１を介してゲートラインＧＬ２に接続される。
図２５に示す回路の機能及び動作について説明する。スイッチ１４０８及び１４０９の各制御端には信号ＳＵＶＬＯが入力される。信号ＳＵＶＬＯのハイレベル区間においてスイッチ１４０８及び１４０９は共にオン状態となり、信号ＳＵＶＬＯのローレベル区間においてスイッチ１４０８及び１４０９は共にオフ状態となる。故に、入力電圧ＶＩＮに基づくオン指定区間（図２１参照）において、入力電圧ＶＩＮがラインＧＬ１’及びＧＬ２’に加わり、トランジスタ１２１０、１２１１、１３０２又は１４０３等によるゲートラインＧＬ１及びＧＬ２からの電荷の引き抜きが無いならば、入力電圧ＶＩＮそのものがゲートラインＧＬ１及びＧＬ２に加わる。尚、図２５には示されていないが、出力トランジスタ１０１０をオフ状態とすべきときに、ゲート信号Ｇ１及びＧ２を速やかに十分に低い電位（例えばグランド電位）まで引き下げる又はゲート信号Ｇ１及びＧ２を十分に低い電位（例えばグランド電位）に保つ回路がゲート制御回路１１１０（図１６）に含まれ、これによって、オフ指定区間及び第１又は第２温度保護動作の実行区間では、出力トランジスタ１０１０がオフ状態（フルオフ状態）に維持される。
アクティブクランプ回路１３００は、負荷ＬＤ（図１６参照）が誘導性負荷を含む場合に当該誘導性負荷にて発生する逆起電力から出力トランジスタ１０１０を保護する。アクティブクランプ回路１３００は、第１実施形態で述べたアクティブクランプ動作に類する動作により、出力トランジスタ１０１０のドレイン及びソース間電圧を所定のクランプ電圧以下に制限し、これによって上記逆起電力から出力トランジスタ１０１０を保護する。
制御信号生成回路１４００は、ローレベル又はハイレベルの制御信号ＣＮＴ１を出力する。制御信号ＣＮＴ１のローレベル区間においてトランジスタ１４０２及び１４０３はオフ状態となり、制御信号ＣＮＴ１のハイレベル区間においてトランジスタ１４０２及び１４０３はオン状態となる。制御信号生成回路１４００は、入力電圧ＶＩＮがローレベルからハイレベルに切り替わる時刻（即ち信号ＳＵＶＬＯのアップエッジが生じる時刻）において制御信号ＣＮＴ１をローレベルとするが、その後、所定の条件下で制御信号ＣＮＴ１をハイレベルに切り替える。
トランジスタ１４０３がオフ状態に維持されていると仮定して、過電流保護回路１２００の過電流保護動作を説明する。出力電流ＩＯＵＴ及びセンス電流ＩＳＮＳが十分に低い区間ではノード１２２３の電圧は十分に低く、トランジスタ１２０９及び１４０１はオフ状態に保たれる。出力電流ＩＯＵＴがゼロから増大するにつれてセンス電流ＩＳＮＳもゼロから増大してゆく。そして、出力電流ＩＯＵＴの大きさが上限電流値ＩＬＩＭにまで増大したとき、ノード１２２１の電位上昇及びノード１２２３の電位上昇を通じてトランジスタ１２０９及び１４０１がオフ状態からオン状態に切り替わる。トランジスタ１２０９のオン区間ではゲートラインＧＬ１及びＧＬ２からトランジスタ１２１０及び１２１１を通じて電荷が引き抜かれるため、トランジスタ１２０９のオフ区間と比べてゲート信号Ｇ１及びＧ２の電位が低下し、結果、出力電流ＩＯＵＴが低下する。出力電流ＩＯＵＴの低下に連動してセンス電流ＩＳＮＳが低下するとノード１２２３の電位が低下するため、トランジスタ１２１０及び１２１１のドレイン電流も低下し、ゲート信号Ｇ１及びＧ２の電位が上昇する。ゲート信号Ｇ１及びＧ２の電位上昇は出力電流ＩＯＵＴの増大をもたらし、センス電流ＩＳＮＳの増大を通じてノード１２２３の電位を上昇させる。天絡の継続中には、このような動作の繰り返しにより出力電流ＩＯＵＴの大きさが上限電流値ＩＬＩＭ以下であって、上限電流値ＩＬＩＭ近辺に保たれる。
トランジスタ１２０９及び１４０１をオン状態にするために必要なセンス電流ＩＳＮＳの下限値をセンス境界電流値と称する。トランジスタ１４０２のオン区間では、抵抗１２０８の両端間がトランジスタ１４０２により短絡される分、トランジスタ１４０２のオフ区間と比べて、センス境界電流値は低くなる。即ち、トランジスタ１４０２のオフ区間におけるセンス境界電流値に所定の比例係数αを乗じて得た積が電流値ＩＬＩＭ１に相当し、トランジスタ１４０２のオン区間におけるセンス境界電流値に所定の比例係数αを乗じて得た積が電流値ＩＬＩＭ２に相当する。故に、トランジスタ１４０２のオン／オフにより、上限電流値ＩＬＩＭを電流値ＩＬＩＭ１及びＩＬＩＭ２間で切り替えることができる。
図２３のタイミングチャートとの関係において、過電流保護回路１２００及び制御信号生成回路１４００等の動作を説明する。オン指定区間における制御信号ＣＮＴ１の初期レベルはローレベルである。従って、制御信号生成回路１４００は、入力電圧ＶＩＮがローレベルからハイレベルに切り替わる時刻ｔＢ１（即ち信号ＳＵＶＬＯにアップエッジが生じる時刻ｔＢ１）において制御信号ＣＮＴ１をローレベルとする。
時刻ｔＢ２にて天絡が発生することで１回目の過電流保護動作が実行される。１回目の過電流保護動作は上述したように、“ＩＬＩＭ＝ＩＬＩＭ１”とされる過電流保護動作ＯＣＰ＿１である。トランジスタ１４０１がオフ状態であれば信号ＳＯＣＰはハイレベルを有し、トランジスタ１４０１がオン状態であれば信号ＳＯＣＰはローレベルを有する。故に、１回目の過電流保護動作が実行される区間においてローレベルの信号ＳＯＣＰが制御信号生成回路１４００に入力される。信号ＳＯＣＰがローレベルとなったことを示す情報は過電流保護動作が実行されたことを示す過電流検知情報として制御信号生成回路１４００にラッチされるが、時刻ｔＢ２及びｔＢ３間において過電流保護動作ＯＣＰ＿１が継続的に実行されている区間では制御信号ＣＮＴ１がローレベル維持される。
その後、過電流検知情報がラッチされている状態において信号ＳΔＴ又はＳＴＳＤにアップエッジが生じると、制御信号生成回路１４００は制御信号ＣＮＴ１のレベルをローレベルからハイレベルに切り替え、以後、所定のリセット条件が成立するまで制御信号ＣＮＴ１のレベルをハイレベルに維持する。図２３の例では、信号ＳΔＴ及びＳＴＳＤの内、信号ＳΔＴにおいて先にアップエッジが生じるため、信号ＳΔＴのアップエッジを契機に制御信号ＣＮＴ１のレベルがハイレベルに切り替えられるが、仮に信号ＳＴＳＤにおいて先にアップエッジが生じるのであれば、信号ＳＴＳＤのアップエッジを契機に制御信号ＣＮＴ１のレベルがハイレベルに切り替えられる。
リセット条件は信号ＳＵＶＬＯのダウンエッジの発生により成立する（従って時刻ｔＢ９にて成立する）。但し、リセット条件はこれに限定さない。また、制御信号ＣＮＴ１のレベルの切り替えタイミングも変形可能である。何れにせよ、１つのオン指定区間において、１回目の過電流保護動作が実行される区間では制御信号ＣＮＴ１がローレベルとされ、且つ、２回目以降の各過電流保護動作が実行される区間では制御信号ＣＮＴ１がハイレベルとされれば良い。これにより、１つのオン指定区間において、１回目の過電流保護動作は過電流保護動作ＯＣＰ＿１となり、２回目以降の各過電流保護動作は過電流保護動作ＯＣＰ＿２となる。
また、制御信号ＣＮＴ１がハイレベルとされることでトランジスタ１４０３がオン状態となると、ゲート信号Ｇ２が十分に低くなって出力トランジスタ１０１０の第２チャネル領域がオフ状態となる。即ち、オン指定区間中の区間であって、且つ、第１又は第２温度保護動作により出力トランジスタ１０１０がオフ状態に制御されていない区間において、制御信号ＣＮＴ１がローレベルであれば出力トランジスタ１０１０の第１及び第２チャネル領域を通じて出力電流ＩＯＵＴが流れ（換言すればフルオン状態で出力トランジスタ１０１０が駆動され）、制御信号ＣＮＴ１がハイレベルであれば出力トランジスタ１０１０の第１チャネル領域のみを通じて出力電流ＩＯＵＴが流れる（換言すれば第１ハーフオン状態で出力トランジスタ１０１０が駆動される）。
故に、過電流保護動作ＯＣＰ＿１では出力トランジスタ１０１０の第１及び第２チャネル領域を通じて出力電流ＩＯＵＴが流れ、過電流保護動作ＯＣＰ＿２では出力トランジスタ１０１０の第１チャネル領域のみを通じて出力電流ＩＯＵＴが流れることになる。
このように２回目の過電流保護動作において出力電流ＩＯＵＴが流れるチャネル領域を間引くことにより、発熱部位が間引かれることになる。結果、間引きを行わない場合と比べて（即ち、繰り返し実行される複数回の過電流保護動作において常に全チャネル領域をオン状態とする方法と比べて）、発熱量が抑えられ、熱応力の影響が小さくなる。結果、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置１０００の信頼性が高まる（過電流への耐性が高まる）。
＜＜実施例ＥＸ２＿２＞＞
第２実施形態に属する実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２では、第２実施形態にて上述した事項に対する補足事項、変形技術及び応用技術等を説明する。
実施例ＥＸ２＿１において出力トランジスタ１０１０がゲート分割型ＦＥＴである構成を説明したが、出力トランジスタ１０１０はゲート分割型ＦＥＴでなくても良い。即ち、出力トランジスタ１０１０は、単一のゲートを有して単一のゲートに加わるゲート信号に応じてオン状態又はオフ状態とされるＭＩＳＦＥＴであっても良い。
スイッチ装置１０００から第２温度保護回路１１５０が削除されても良い。この場合、スイッチ装置１０００で実行可能な温度保護動作は第１温度保護回路１１４０による第１温度保護動作のみとなる。
スイッチ装置１０００がローサイド側のスイッチングデバイスとして構成されることを想定してスイッチ装置１０００の構成及び動作を上述したが、スイッチ装置１０００をハイサイド側のスイッチングデバイスとして構成しても良い。この場合、端子ＢＢ（図１６参照）が端子１００２に直接接続されることで電圧ＶＢＢが出力トランジスタ１０１０のドレインに印加され、且つ、出力トランジスタ１０１０のソースが負荷ＬＤを介してグランドに接続されることになる。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
スイッチ装置１０００を自動車等の車両に設置し、当該車両における任意の負荷ＬＤに対してスイッチ装置１０００を適用して良い。但し、スイッチ装置１０００の用途は車載用途に限定されず、任意である。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
本開示の一側面に係るスイッチ装置（１０００；第２実施形態参照）は、出力トランジスタ（１０１０）と、前記出力トランジスタに流れる対象電流（ＩＯＵＴ）の大きさを所定の上限電流値（ＩＬＩＭ）以下に制限する過電流保護動作を実行可能に構成された過電流保護回路（１１３０、１２００）と、前記出力トランジスタの状態を制御可能であるとともに、前記上限電流値を所定の第１電流値（ＩＬＩＭ１）及び前記第１電流値よりも低い所定の第２電流値（ＩＬＩＭ２）を含む複数の電流値間で変更可能に構成された制御回路（１１１０）と、を備え、前記制御回路は（図２３参照）、前記対象電流の大きさが前記第１電流値に達することに応答して前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作が行われた後には、前記上限電流値を前記第２電流値に変更可能に構成される構成（第１の構成）である。
天絡又は地絡等により過電流保護動作が繰り返し実行されることがある。過電流保護動作が繰り返し実行されるとき、出力トランジスタに温度変動が生じる。このような過電流保護動作の繰り返しの中で出力トランジスタの温度上昇の傾きが大きすぎると、電極パッド及びワイヤ間の接合部に大きな熱応力が働いて当該接続部に亀裂（クラック）を発生させるおそれがある。上記第１の構成によれば、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置の信頼性が高まる（過電流への耐性が高まる）。
上記第１の構成に係るスイッチ装置において、入力端子（１００１）と、前記出力トランジスタの温度に応じて所定の第１又は第２論理値を有する温度保護信号（ＳＴＳＤ、ＳΔＴ）を出力可能にされた温度保護回路（１１４０、１１５０）と、を更に備え、前記制御回路は、前記入力端子における入力電圧（ＶＩＮ）に応じて前記出力トランジスタをオン状態又はオフ状態に制御可能に構成され、前記制御回路は、前記入力電圧に基づき前記出力トランジスタの状態がオン状態に指定されるオン指定区間において前記温度保護信号の値が前記第１論理値から前記第２論理値に切り替わると、前記出力トランジスタをオン状態からオフ状態に切り替えて所定の温度保護解除条件が成立するまで前記出力トランジスタをオフ状態に保つ温度保護動作を実行可能に構成され、前記制御回路は、前記オン指定区間において、前記対象電流の大きさが前記第１電流値に達することに応答して前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作（ＯＣＰ＿１）が行われた後、前記温度保護動作を経て、他の過電流保護動作（ＯＣＰ＿２）が行われるとき、前記他の過電流保護動作における前記上限電流値を前記第２上限値に設定可能に構成される構成（第２の構成）であっても良い。
出力トランジスタをオフ状態に保つ温度保護動作を挟んで過電流保護動作が繰り返し実行されるとき、出力トランジスタに温度変動が生じる。このような過電流保護動作の繰り返しの中で出力トランジスタの温度上昇の傾きが大きすぎると、電極パッド及びワイヤ間の接合部に大きな熱応力が働いて当該接続部に亀裂（クラック）を発生させるおそれがある。上記第２の構成によれば、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置の信頼性が高まる（過電流への耐性が高まる）。
上記第２の構成に係るスイッチ装置において、前記温度保護回路（１１４０）は、前記出力トランジスタの温度（Ｔｊ）が所定の保護温度に達したとき、前記温度保護信号の値を前記第１論理値から前記第２論理値に切り替えるよう構成される構成（第３の構成）であっても良い。
上記第２の構成に係るスイッチ装置において、前記温度保護回路（１１５０）は、前記出力トランジスタの温度（Ｔｊ）と当該スイッチ装置内の他の温度（Ｔｃｎｔ）との温度差（ΔＴ）が所定の保護温度差に達したとき、前記温度保護信号の値を前記第１論理値から前記第２論理値に切り替えるよう構成される構成（第４の構成）であっても良い。
上記第１～第４の構成の何れかに係るスイッチ装置において（図２４及び図２５参照）、前記出力トランジスタは、複数のゲート信号（Ｇ１、Ｇ２）に基づき互いに独立してオン状態又はオフ状態に制御される複数のチャネル領域を有した電界効果トランジスタであって、前記制御回路は、前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作では前記複数のチャネル領域を通じて前記対象電流が流れるように、且つ、前記対象電流の大きさを前記第２電流値以下に制限する過電流保護動作では前記複数のチャネル領域の一部のみを通じて前記対象電流が流れるように、前記複数のゲート信号を生成可能に構成される構成（第５の構成）であっても良い。
これにより、対象電流の大きさを第２電流値以下に制限する過電流保護動作が実行される際、対象電流が流れるチャネル領域が間引かれて発熱部位が間引かれることになる。そうすると、発熱量が抑えられ、熱応力の影響が小さくなる。結果、熱応力による上記亀裂の発生可能性が低減されてワイヤ断線が生じにくくなり、以ってスイッチ装置の信頼性が高まる（過電流への耐性が高まる）。
１ 半導体装置
９ パワーＭＩＳＦＥＴ
１０ コントロールＩＣ
１１ ドレイン電極
１２ ソース電極
２１ センサＭＩＳＦＥＴ
２５ ゲート制御回路
２６ アクティブクランプ回路
３４ 過電流保護回路
３６ 過熱保護回路
５６ 第１ＭＩＳＦＥＴ
５７ 第２ＭＩＳＦＥＴ
９１ 第１チャネル領域
１１１ 第２チャネル領域
１０００ スイッチ装置
１００１ 入力端子
１００２ 出力端子
１００３ グランド端子
１００４ 自己診断端子
１０１０ 出力トランジスタ
１１１０ ゲート制御回路
１１２０ 低電圧保護回路
１１３０ 過電流保護回路
１１４０ 第１温度保護回路
１１５０ 第２温度保護回路
１１６０ アクティブクランプ回路
１１７０ 自己診断回路
１２００ 過電流保護回路
１３００ アクティブクランプ回路
１４００ 制御信号生成回路

Claims (5)

  1. 出力トランジスタと、
    前記出力トランジスタに流れる対象電流の大きさを所定の上限電流値以下に制限する過電流保護動作を実行可能に構成された過電流保護回路と、
    前記出力トランジスタの状態を制御可能であるとともに、前記上限電流値を所定の第１電流値及び前記第１電流値よりも低い所定の第２電流値を含む複数の電流値間で変更可能に構成された制御回路と、を備え、
    前記制御回路は、前記対象電流の大きさが前記第１電流値に達することに応答して前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作が行われた後には、前記上限電流値を前記第２電流値に変更可能に構成される
    、スイッチ装置。
  2. 入力端子と、
    前記出力トランジスタの温度に応じて所定の第１又は第２論理値を有する温度保護信号を出力可能にされた温度保護回路と、を更に備え、
    前記制御回路は、前記入力端子における入力電圧に応じて前記出力トランジスタをオン状態又はオフ状態に制御可能に構成され、
    前記制御回路は、前記入力電圧に基づき前記出力トランジスタの状態がオン状態に指定されるオン指定区間において前記温度保護信号の値が前記第１論理値から前記第２論理値に切り替わると、前記出力トランジスタをオン状態からオフ状態に切り替えて所定の温度保護解除条件が成立するまで前記出力トランジスタをオフ状態に保つ温度保護動作を実行可能に構成され、
    前記制御回路は、前記オン指定区間において、前記対象電流の大きさが前記第１電流値に達することに応答して前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作が行われた後、前記温度保護動作を経て、他の過電流保護動作が行われるとき、前記他の過電流保護動作における前記上限電流値を前記第２上限値に設定可能に構成される
    、請求項１に記載のスイッチ装置。
  3. 前記温度保護回路は、前記出力トランジスタの温度が所定の保護温度に達したとき、前記温度保護信号の値を前記第１論理値から前記第２論理値に切り替えるよう構成される
    、請求項２に記載のスイッチ装置。
  4. 前記温度保護回路は、前記出力トランジスタの温度と当該スイッチ装置内の他の温度との温度差が所定の保護温度差に達したとき、前記温度保護信号の値を前記第１論理値から前記第２論理値に切り替えるよう構成される
    、請求項２に記載のスイッチ装置。
  5. 前記出力トランジスタは、複数のゲート信号に基づき互いに独立してオン状態又はオフ状態に制御される複数のチャネル領域を有した電界効果トランジスタであって、
    前記制御回路は、前記対象電流の大きさを前記第１電流値以下に制限する過電流保護動作では前記複数のチャネル領域を通じて前記対象電流が流れるように、且つ、前記対象電流の大きさを前記第２電流値以下に制限する過電流保護動作では前記複数のチャネル領域の一部のみを通じて前記対象電流が流れるように、前記複数のゲート信号を生成可能に構成される
    、請求項１～４の何れかに記載のスイッチ装置。
JP2021096451A 2021-06-09 2021-06-09 スイッチ装置 Pending JP2022188429A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021096451A JP2022188429A (ja) 2021-06-09 2021-06-09 スイッチ装置
US17/829,596 US11923834B2 (en) 2021-06-09 2022-06-01 Switch device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021096451A JP2022188429A (ja) 2021-06-09 2021-06-09 スイッチ装置

Publications (1)

Publication Number Publication Date
JP2022188429A true JP2022188429A (ja) 2022-12-21

Family

ID=84390592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021096451A Pending JP2022188429A (ja) 2021-06-09 2021-06-09 スイッチ装置

Country Status (2)

Country Link
US (1) US11923834B2 (ja)
JP (1) JP2022188429A (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018181281A (ja) * 2017-04-21 2018-11-15 富士通株式会社 ストレージシステム、制御装置及びストレージ装置
EP3675346A4 (en) 2017-09-29 2021-04-21 Rohm Co., Ltd. LOAD CONTROL DEVICE, SEMICONDUCTOR COMPONENT, LOAD CONTROL SYSTEM AND VEHICLE
US11239837B2 (en) * 2017-12-15 2022-02-01 Rohm Co., Ltd. Switch device

Also Published As

Publication number Publication date
US20220399885A1 (en) 2022-12-15
US11923834B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
JP7383073B2 (ja) 半導体装置
US10607978B2 (en) Semiconductor device and electronic apparatus
US20220352145A1 (en) Semiconductor device
US11450752B2 (en) Semiconductor device
US12113533B2 (en) Semiconductor device
US12021516B2 (en) Semiconductor device
US20220209766A1 (en) Semiconductor device, electronic appliance, and vehicle
JP2022188429A (ja) スイッチ装置
JP2022104705A (ja) 半導体装置
JP2022188517A (ja) スイッチ装置
JP2022100617A (ja) 半導体装置
WO2023189506A1 (ja) 半導体装置
JP2021192400A (ja) 半導体装置
WO2022163113A1 (ja) 半導体装置
JP2023136451A (ja) 半導体装置、電子機器、車両
WO2023047745A1 (ja) 半導体装置、電子機器、車両
JP2022140993A (ja) 電流検出回路、半導体装置
US11502675B2 (en) Switch driving device
JP2023173649A (ja) 半導体装置、電子機器、車両
JP2024080419A (ja) 半導体装置、電子機器、車両

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240522