JP2021192400A - 半導体装置 - Google Patents

Abstract

【課題】温度上昇を抑制できる半導体装置を提供する。【解決手段】第１主面３を有する半導体チップ２と、第１主面３に沿う第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに間隔を空けて第１主面３に離散的に配列され、かつ、第１主面３に形成されたトレンチゲート構造５１、および、第２方向Ｙからトレンチゲート構造５１に隣接するチャネルセル５２を有する単位セル５０をそれぞれ含む複数の単位トランジスタ１０と、を含む、半導体装置１を提供する。【選択図】図５

Description

本発明は、半導体装置に関する。

特許文献１は、半導体ボディ、ストライプ状トレンチゲート構造、および、チャネルを有する半導体装置を開示している。ストライプ状トレンチゲート構造は、一方方向に延びる複数のトレンチゲート構造を含む。複数のトレンチゲート構造は、半導体ボディにおいて近接する一対のトレンチゲート構造の間に一方方向に延びるトランジスタメサをそれぞれ区画している。チャネルは、トランジスタメサに形成されている。

米国特許出願公開第２０１６／０１９０３０１号明細書

ストライプ状トレンチゲート構造の場合、チャネルで生じた熱の放散が近接する一対のトレンチゲート構造によって妨げられる。そのため、熱の伝達経路が一方方向に延びるトランジスタメサによって制限される結果、熱の放散効率が低下し、半導体チップの温度が上昇する。
そこで、本発明の一実施形態は、半導体チップの温度上昇を抑制できる半導体装置を提供する。

本発明の一実施形態は、主面を有する半導体チップと、前記主面に沿う第１方向および前記第１方向に交差する第２方向に間隔を空けて前記主面に離散的に配列され、かつ、前記主面に形成されたトレンチゲート構造、および、前記第２方向から前記トレンチゲート構造に隣接するチャネルセルを有する単位セルをそれぞれ含む複数の単位トランジスタと、を含む、半導体装置を提供する。

本発明の一実施形態は、主面を有する半導体チップと、前記主面に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタによって構成され、ｎ個の前記系統トランジスタの選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタと、を含む半導体装置を提供する。この半導体装置において、ｎ個の前記系統トランジスタは、前記主面に沿う第１方向および前記第１方向に交差する第２方向に間隔を空けて前記主面に離散的に配列されたトレンチゲート型の複数の単位トランジスタの集合体から個別制御対象として系統化された１つまたは複数の前記単位トランジスタによってそれぞれ構成されている。

図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示す半導体チップの構造を示す平面図である。 図４は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図５は、図４に示すパワートランジスタの等価回路図である。 図６は、図５に示すパワートランジスタの更なる等価回路図である。 図７は、図１に示す半導体装置の一構成例を示すブロック回路図である。 図８Ａは、パワートランジスタの動作例を説明するための回路図である。 図８Ｂは、パワートランジスタの動作例を説明するための回路図である。 図８Ｃは、パワートランジスタの動作例を説明するための回路図である。 図９は、図３に示す領域IXの拡大図である。 図１０は、図９に示す領域Xの拡大図である。 図１１は、図９に示す領域XIの拡大図である。 図１２は、図１０に示すXII-XII線に沿う断面図である。 図１３は、図１０に示すXIII-XIII線に沿う断面図である。 図１４は、図１２に示す単位セルを拡大して示す要部断面図である。 図１５は、図９に示す第１デバイス領域の要部を示す断面斜視図である。 図１６Ａは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｂは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｃは、パワートランジスタの制御例を示す断面斜視図である。 図１７は、本発明の第２実施形態に係る半導体装置（第１実施形態に係る半導体装置に２系統のパワートランジスタが適用された場合において、２系統制御を行うための形態）を示すブロック回路図である。 図１８は、図１７に示すパワートランジスタの等価回路図である。 図１９は、２系統のパワートランジスタの一構成例を示す平面図である。 図２０は、図１７に示すゲート制御回路およびアクティブクランプ回路の一構成例を示す回路図である。 図２１は、アクティブクランプ耐量および面積抵抗率の関係を示す実測グラフである。 図２２は、パワートランジスタの制御例を示すタイミングチャートである。 図２３Ａは、パワートランジスタの制御例を示す断面斜視図である。 図２３Ｂは、パワートランジスタの制御例を示す断面斜視図である。 図２３Ｃは、パワートランジスタの制御例を示す断面斜視図である。 図２４は、本発明の第３実施形態に係る半導体装置（第１実施形態に係る半導体装置に３系統のパワートランジスタが適用された場合において、３系統制御を行うための形態）を示すブロック回路図である。 図２５は、図２４に示すパワートランジスタの等価回路図である。 図２６は、３系統のパワートランジスタの一構成例を示す平面図である。 図２７は、図２４に示すゲート制御回路およびアクティブクランプ回路の一構成例を示す回路図である。 図２８は、容量性負荷接続時の起動挙動を示す図である。 図２９は、容量性負荷接続時の消費電力を示す図である。 図３０は、パワートランジスタの制御例を示すタイミングチャートである。 図３１Ａは、パワートランジスタの制御例を示す断面斜視図である。 図３１Ｂは、パワートランジスタの制御例を示す断面斜視図である。 図３１Ｃは、パワートランジスタの制御例を示す断面斜視図である。 図３１Ｄは、パワートランジスタの制御例を示す断面斜視図である。 図３２は、本発明の第４実施形態に係る半導体装置（第１実施形態に係る半導体装置がローサイド側のスイッチングデバイスからなる形態）を示す平面図である。 図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。 図３４は、図３２に示す半導体チップの構造を示す平面図である。 図３５は、図３３に示す半導体装置の一構成例を示すブロック回路図である。 図３６は、本発明の第５実施形態に係る半導体装置（第４実施形態に係る半導体装置に２系統のパワートランジスタが適用された場合において、２系統制御を行うための形態）を示すブロック回路図である。 図３７は、図３６に示すパワートランジスタの等価回路図である。 図３８は、図３６に示すゲート制御回路およびアクティブクランプ回路の一構成例を示す回路図である。 図３９は、パワートランジスタの制御例を示すタイミングチャートである。 図４０は、本発明の第６実施形態に係る半導体装置（第４実施形態に係る半導体装置に３系統のパワートランジスタが適用された形態）を示すブロック回路図である。 図４１は、本発明の第７実施形態に係る半導体装置の要部を示す断面斜視図である。 図４２は、図９に対応し、本発明の第８実施形態に係る半導体装置の要部を示す平面図である。 図４３は、図４２に示す領域XLIIIの拡大図である。 図４４は、図４２に示す領域XLIVの拡大図である。 図４５は、第１〜第８実施形態に係る半導体装置のいずれか１つが組み込まれる半導体パッケージを示す斜視図である。 図４６は、図４５に示す半導体パッケージの内部構造を示す平面図である。 図４７は、第１変形例に係る半導体装置を示す平面図である。 図４８は、図４７に示すLVIII-LVIII線に沿う断面図である。 図４９は、図４７に示す半導体チップの構造を示す平面図である。 図５０は、第１変形例に係る半導体装置が組み込まれる半導体パッケージを示す斜視図である。 図５１は、図５０に示す半導体パッケージの電気的構造を回路記号で表した図である。 図５２は、図５０に示す半導体パッケージの内部構造を示す平面図である。 図５３は、第１変形例に係る半導体装置および制御チップの第１接続例を示す模式的な平面図である。 図５４は、第１変形例に係る半導体装置および制御チップの第２接続例を示す模式的な断面図である。 図５５は、図９に対応し、第２変形例に係る半導体装置の要部を示す平面図である。 図５６は、図９に対応し、第３変形例に係る半導体装置の要部を示す平面図である。

以下、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２の構造を示す平面図である。図４は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。図５は、図４に示すパワートランジスタ８の等価回路図である。図６は、図５に示すパワートランジスタ８の更なる等価回路図である。

以下では、半導体装置１がハイサイド側のスイッチングデバイスからなる形態例について説明するが、半導体装置１は、各種構造の電気的な接続形態や機能が調整されることにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、具体的には、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１〜第４側面５Ａ〜５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。

第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、実装面であり、研削痕を有する研削面からなっていてもよい。第１〜第４側面５Ａ〜５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

図３を参照して、半導体装置１は、第１主面３に区画された第１デバイス領域６を含む。第１デバイス領域６は、外部に出力される出力信号が生成される出力領域である。第１デバイス領域６は、この形態では、第１主面３において第３側面５Ｃ側の領域に区画されている。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。ただし、良好な出力特性を得る観点から、第１デバイス領域６は、第１主面３の２分の１以上の面積を占めていることが好ましい。

半導体装置１は、第１主面３において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７を含む。第２デバイス領域７は、外部からの電気信号が入力される入力領域である。第２デバイス領域７は、この形態では、第１デバイス領域６に対して第４側面５Ｄ側の領域に区画されている。第２デバイス領域７の配置および平面形状は任意であり、特定の形態に限定されない。

第２デバイス領域７は、第１デバイス領域６の平面積以下の平面積を有していることが好ましい。第２デバイス領域７は、第１デバイス領域６に対して０．１以上１以下の面積比で形成されていることが好ましい。面積比は、第１デバイス領域６の平面積に対する第２デバイス領域７の平面積の比である。面積比は、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、または、０．７５以上１以下であってもよい。面積比は、１未満であることが好ましい。

図３〜図６を参照して、半導体装置１は、第１デバイス領域６に形成されたトレンチ絶縁ゲート型のゲート分割トランジスタの一例としてのｎ系統（ｎ≧２）のパワートランジスタ８を含む。パワートランジスタ８は、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と称されてもよい。パワートランジスタ８は、１つのメインドレインＤＭ、１つのメインソースＳＭおよびｎ個（ｎ≧２）のメインゲートＧＭを含む。

ｎ個のメインゲートＧＭには、同一のまたは異なるｎ個のゲート信号Ｇが任意のタイミングで入力される。ゲート信号Ｇは、パワートランジスタ８をオン状態に制御するオン信号、および、パワートランジスタ８をオフ状態に制御するオフ信号を含む。パワートランジスタ８は、ｎ個のメインゲートＧＭに入力されたｎ個のゲート信号Ｇに応答して、メインドレインＤＭおよびメインソースＳＭから単一の出力電流ＩＯＵＴ（出力信号）を出力する。つまり、パワートランジスタ８は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯＵＴは、具体的には、メインドレインＤＭおよびメインソースＳＭの間を流れるドレイン・ソース電流である。

図５を参照して、パワートランジスタ８は、具体的には、個別制御対象としてのｎ個（ｎ≧２）の系統トランジスタ９を含む。パワートランジスタ８は、さらに具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、この形態では、単一の第１デバイス領域６に集約して形成されている。ｎ個の系統トランジスタ９は、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。つまり、ｎ系統のパワートランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が任意のタイミングで併存するように構成されている。

ｎ個の系統トランジスタ９は、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。ｎ個の系統トランジスタ９のシステムドレインＤＳは、メインドレインＤＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムソースＳＳは、メインソースＳＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムゲートＧＳは、１対１対応の関係でメインゲートＧＭにそれぞれ接続されている。

つまり、パワートランジスタ８のメインドレインＤＭ、メインソースＳＭおよびｎ個のメインゲートＧＭは、ｎ個の系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびｎ個のシステムゲートＧＳによってそれぞれ構成されている。ｎ個のメインゲートＧＭは、実質的には、ｎ個のシステムゲートＧＳからなる。
ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成し、メインドレインＤＭおよびメインソースＳＭに出力する。系統毎の電気信号は、具体的には、各系統トランジスタ９のシステムドレインＤＳおよびシステムソースＳＳの間を流れるドレイン・ソース電流である。系統毎の電気信号は、メインドレインＤＭおよびメインソースＳＭの間で加算される。これにより、単一の出力電流ＩＯＵＴが生成される。

ｎ個の系統トランジスタ９は、互いに等しいゲート閾値電圧を有していることが好ましい。ｎ個の系統トランジスタ９は、互いに等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、ｎ個の系統トランジスタ９は、互いに等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。

図６を参照して、ｎ個の系統トランジスタ９は、個別制御対象として系統化（グループ化）された１つまたは複数の単位トランジスタ１０をそれぞれ含む。ｎ個の系統トランジスタ９は、具体的には、１つまたは複数の単位トランジスタ１０の並列回路によってそれぞれ構成されている。系統トランジスタ９が単一の単位トランジスタ１０からなる場合も、ここに言う「並列回路」に含まれるものとする。

各系統トランジスタ９に含まれる単位トランジスタ１０の個数は任意であるが、ｎ個の系統トランジスタ９のうちの少なくとも１つの系統トランジスタ９は、複数の単位トランジスタ１０を含むことが好ましい。ｎ個の系統トランジスタ９は、同一個数の単位トランジスタ１０によって構成されていてもよいし、異なる個数の単位トランジスタ１０によって構成されていてもよい。

各単位トランジスタ１０は、ユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵを含む。各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵは、システムドレインＤＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットソースＳＵは、システムソースＳＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットゲートＧＵは、システムゲートＧＳに電気的に接続されている。

つまり、各系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳは、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵによってそれぞれ構成されている。
複数の単位トランジスタ１０は、この形態では、トレンチゲート型からそれぞれなる。複数の単位トランジスタ１０は、互いに等しいゲート閾値電圧を有していることが好ましい。また、複数の単位トランジスタ１０は、互いに等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ１０は、互いに等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。

複数の単位トランジスタ１０の個数、ゲート閾値電圧、チャネル面積等を調整することによって、各系統トランジスタ９のゲート閾値電圧やオン抵抗特性（チャネル面積）を精密に調整できる。各系統トランジスタ９の電気的特性は、達成すべきパワートランジスタ８の電気的仕様に応じて調整される。パワートランジスタ８の電気的仕様としては、チャネル利用率、オン抵抗Ｒｏｎ、スイッチング波形等が例示される。

図３および図４を参照して、半導体装置１は、第２デバイス領域７に形成された制御回路の一例としてのコントロールＩＣ１１（Control Integrated Circuit）を含む。コントロールＩＣ１１は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に応答してパワートランジスタ８を駆動制御するゲート制御回路１２を含む。ゲート制御回路１２は、具体的には、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成するように構成されている。コントロールＩＣ１１は、パワートランジスタ８と共に、所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

図２を参照して、半導体装置１は、第１主面３を被覆する層間絶縁層１３を含む。層間絶縁層１３は、第１デバイス領域６および第２デバイス領域７を一括して被覆している。層間絶縁層１３は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、ＳｉＯ_２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各配線層は、Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。

図３を参照して、半導体装置１は、第１主面３の上（anywhere above）に形成された制御配線の一例としてのｎ個のゲート配線１４を含む。ｎ個のゲート配線１４は、層間絶縁層１３内に形成されたｎ個の配線層からなる。ｎ個のゲート配線１４は、層間絶縁層１３内に選択的に引き回され、パワートランジスタ８のｎ個のメインゲートＧＭおよびコントロールＩＣ１１（ゲート制御回路１２）にそれぞれ電気的に接続されている。

ｎ個のゲート配線１４は、具体的には、互いに電気的に独立した状態でパワートランジスタ８のｎ個のメインゲートＧＭ（ｎ個のシステムゲートＧＳ）に１対１対応の関係で電気的に接続されている。これにより、ｎ個のゲート配線１４は、コントロールＩＣ１１（ゲート制御回路１２）によって生成されたｎ個のゲート信号Ｇをパワートランジスタ８のｎ個のメインゲートＧＭに個別的に伝達する。

つまり、ｎ個のゲート配線１４は、複数の単位トランジスタ１０からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位トランジスタ１０のユニットゲートＧＵにそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つの単位トランジスタ１０に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき複数の単位トランジスタ１０を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。

半導体装置１は、複数（この形態では６個）の端子電極１５〜２０を含む。図１では、複数の端子電極１５〜２０がハッチングによって示されている。複数の端子電極１５〜２０の個数、配置および平面形状は、パワートランジスタ８の仕様やコントロールＩＣ１１の仕様に応じて任意の形態に調整され、図１に示される形態に限定されない。複数の端子電極１５〜２０は、この形態では、ドレイン端子１５（電源端子ＶＢＢ）、ソース端子１６（出力端子ＯＵＴ）、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０を含む。

ドレイン端子１５は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭおよびコントロールＩＣ１１に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭや、コントロールＩＣ１１の各種回路に電源電圧ＶＢを伝達する。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、層間絶縁層１３の上に形成されている。ソース端子１６は、第１主面３において第１デバイス領域６の上（above）に形成されている。ソース端子１６は、パワートランジスタ８のメインソースＳＭおよびコントロールＩＣ１１に電気的に接続されている。ソース端子１６は、パワートランジスタ８によって生成された出力電流ＩＯＵＴを外部に伝達する。

入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、第１主面３において第１デバイス領域６外の領域（具体的には第２デバイス領域７）の上（above）にそれぞれ形成されている。入力端子１７は、コントロールＩＣ１１を駆動する入力電圧を伝達する。基準端子１８は、パワートランジスタ８およびコントロールＩＣ１１に基準電圧（たとえばグランド電圧ＧＮＤ）を伝達する。イネーブル端子１９は、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子２０は、コントロールＩＣ１１の異常を検出するための電気信号を伝達する。

ドレイン端子１５を除く端子電極１６〜２０は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。端子電極１６〜２０の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。
図７は、図１に示す半導体装置１の一構成例を示すブロック回路図である。以下では、半導体装置１が車に搭載される場合を例にとって説明する。半導体装置１は、ドレイン端子１５、ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９、センス端子２０、パワートランジスタ８およびコントロールＩＣ１１を含む。

ドレイン端子１５は、電源に接続される。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース端子１６は、誘導性負荷Ｌに接続される。誘導性負荷Ｌは、コイル、ソレノイド、ハーネスのインダクタンス成分等であってもよい。入力端子１７は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータまたはＬＤＯ（Low Drop Out）に外部接続される。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準端子１８は、グランド接地される。イネーブル端子１９は、ＭＣＵに接続されてもよい。イネーブル端子１９には、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号が入力される。センス端子２０は、抵抗器に接続されてもよい。

パワートランジスタ８のメインドレインＤＭは、ドレイン端子１５に電気的に接続されている。パワートランジスタ８のメインソースＳＭは、コントロールＩＣ１１（後述する電流検出回路２６）およびソース端子１６に電気的に接続されている。パワートランジスタ８のｎ個のメインゲートＧＭは、ｎ個のゲート配線１４を介してコントロールＩＣ１１（具体的にはゲート制御回路１２）に電気的に接続されている。図７では、ｎ個のゲート配線１４が１つのラインによって簡略化して示されている。

コントロールＩＣ１１は、ゲート制御回路１２、センストランジスタ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、アクティブクランプ回路２５、電流検出回路２６、電源逆接続保護回路２７および異常検出回路２８を含む。センストランジスタ２１は、ドレイン、ソースおよびゲートを含む。センストランジスタ２１のゲートは、ゲート制御回路１２に電気的に接続されている。センストランジスタ２１のドレインは、ドレイン端子１５に電気的に接続されている。センストランジスタ２１のソースは、電流検出回路２６に電気的に接続されている。

入力回路２２は、入力端子１７および電流・電圧制御回路２３に電気的に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力端子１７に印加された電気信号の波形を整形する。入力回路２２によって生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路１２、電源逆接続保護回路２７および異常検出回路２８に電気的に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応答して、種々の電圧および電流を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路２９、第１定電圧生成回路３０、第２定電圧生成回路３１および基準電圧・電流生成回路３２を含む。

駆動電圧生成回路２９は、ゲート制御回路１２を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路２９は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路１２に入力される。
第１定電圧生成回路３０は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３０は、ツェナダイオードやレギュレータ回路（ここではツェナダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（具体的には、後述する負荷オープン検出回路３４等）に入力される。

第２定電圧生成回路３１は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３１は、ツェナダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（具体的には、後述する過熱保護回路３５や低電圧誤動作抑制回路３６）に入力される。

基準電圧・電流生成回路３２は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路１２、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。保護回路２４は、過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６を含む。

過電流保護回路３３は、ゲート制御回路１２およびセンストランジスタ２１のソースに電気的に接続されている。過電流保護回路３３は、パワートランジスタ８を流れる出力電流を検出して一定値以下に制限することによって、過電流からパワートランジスタ８を保護する。過電流保護回路３３は、電流モニタ回路を含んでいてもよい。過電流保護回路３３によって生成された信号は、ゲート制御回路１２（具体的には、後述する駆動信号出力回路）に入力される。

負荷オープン検出回路３４は、電流・電圧制御回路２３およびパワートランジスタ８のメインソースＳＭに電気的に接続されている。負荷オープン検出回路３４は、負荷のオープン状態を検出する。負荷オープン検出回路３４によって生成された信号は、電流・電圧制御回路２３に入力される。
過熱保護回路３５は、電流・電圧制御回路２３に電気的に接続されている。過熱保護回路３５は、パワートランジスタ８の温度を監視し、過度な温度上昇からパワートランジスタ８を保護する。過熱保護回路３５は、パワートランジスタ８の温度が所定の閾値に達したとき、または、パワートランジスタ８および他の回路の温度差が所定の閾値に達したときに、パワートランジスタ８を強制的にオフ状態に制御する。過熱保護回路３５は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３６は、電流・電圧制御回路２３に電気的に接続されている。低電圧誤動作抑制回路３６は、電源電圧ＶＢが所定値未満である場合にパワートランジスタ８が誤動作するのを抑制する。低電圧誤動作抑制回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路１２は、電流・電圧制御回路２３、保護回路２４、パワートランジスタ８のｎ個のメインゲートＧＭ、および、センストランジスタ２１のゲートに電気的に接続されている。ゲート制御回路１２は、発振回路やチャージポンプ回路を含んでいてもよい。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、パワートランジスタ８のオンオフを制御する。

ゲート制御回路１２は、ｎ個のゲート配線１４に出力すべきｎ個のゲート信号Ｇを生成する。ｎ個のゲート信号Ｇは、ｎ個のゲート配線１４を介してパワートランジスタ８に入力される。これにより、パワートランジスタ８のオンオフが制御される。また、ゲート制御回路１２は、センストランジスタ２１のオンオフを制御する。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、センストランジスタ２１のゲートに出力すべきゲート信号を生成する。これにより、センストランジスタ２１のオンオフが制御される。センストランジスタ２１は、パワートランジスタ８と同時に制御されることが好ましい。

アクティブクランプ回路２５は、ドレイン端子１５、パワートランジスタ８のメインゲートＧＭおよびセンストランジスタ２１のゲートに電気的に接続されている。アクティブクランプ回路２５は、逆起電力からパワートランジスタ８を保護する。アクティブクランプ回路２５は、複数のダイオードを含んでいてもよい。アクティブクランプ回路２５は、逆バイアス接続された第１ダイオード列および第２ダイオード列を含むダイオード対を有していてもよい。

第１ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含む。第２ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含み、第１ダイオード列に逆バイアス接続されている。第１ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。第２ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。

電流検出回路２６は、保護回路２４、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。電流検出回路２６は、パワートランジスタ８およびセンストランジスタ２１を流れる電流を検出し、電流検出信号を生成する。電流検出信号は、異常検出回路２８に入力される。
電源逆接続保護回路２７は、基準端子１８および電流・電圧制御回路２３に電気的に接続されている。電源逆接続保護回路２７は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワートランジスタ８等を保護する。

異常検出回路２８は、電流・電圧制御回路２３、保護回路２４および電流検出回路２６に電気的に接続されている。異常検出回路２８は、保護回路２４の電圧を監視する。過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２８は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２８は、具体的には、第１マルチプレクサ回路３７および第２マルチプレクサ回路３８を含む。第１マルチプレクサ回路３７は、２つの入力部、１つの出力部および１つの選択入力部を含む。第１マルチプレクサ回路３７の入力部には、保護回路２４および電流検出回路２６がそれぞれ接続されている。第１マルチプレクサ回路３７の出力部には、第２マルチプレクサ回路３８が接続されている。第１マルチプレクサ回路３７の選択入力部には、電流・電圧制御回路２３が接続されている。

第１マルチプレクサ回路３７は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２６からの電流検出信号に応答して、異常検出信号を生成する。第１マルチプレクサ回路３７によって生成された異常検出信号は、第２マルチプレクサ回路３８に入力される。第２マルチプレクサ回路３８は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路３８の入力部には、第１マルチプレクサ回路３７の出力部およびイネーブル端子１９がそれぞれ接続されている。第２マルチプレクサ回路３８の出力部には、センス端子２０が接続されている。

イネーブル端子１９にＭＣＵが接続され、センス端子２０に抵抗器が接続されている場合、ＭＣＵからイネーブル端子１９にオン信号が入力され、センス端子２０から異常検出信号が取り出される。異常検出信号は、センス端子２０に電気的に接続された抵抗器によって電圧信号に変換される。半導体装置１の状態異常は、この電圧信号に基づいて検出される。

図８Ａ〜図８Ｃは、図５にそれぞれ対応し、パワートランジスタ８の動作例を説明するための回路図である。図８Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力されると、全ての系統トランジスタ９がオン状態になる。この場合、パワートランジスタ８は、全ての電流経路が解放された状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。

図８Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ−ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、ｘ個の系統トランジスタ９がオン状態になり、（ｎ−ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、一部の電流経路が閉じた状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。

図８Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、全ての電流経路が閉じた状態になる。これにより、全ての系統トランジスタ９がオフ状態になり、パワートランジスタ８がオフ状態になる。
次に、図９〜図１５を参照して、第１デバイス領域６（パワートランジスタ８）の具体的な構造を説明する。図９は、図３に示す領域IXの拡大図である。図１０は、図９に示す領域Xの拡大図である。図１１は、図９に示す領域XIの拡大図である。図１２は、図１０に示すXII-XII線に沿う断面図である。図１３は、図１０に示すXIII-XIII線に沿う断面図である。図１４は、図１２に示す単位セル５０を拡大して示す要部断面図である。図１５は、図９に示す第１デバイス領域６の要部を示す断面斜視図である。図１５では、便宜上、第１主面３の上の構造を省略し、ゲート配線１４等を簡略化している。

図９〜図１５（特に図１２および図１３）を参照して、半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）のドレイン領域４１（第１不純物領域）を含む。ドレイン領域４１は、パワートランジスタ８のメインドレインＤＭを形成している。ドレイン領域４１は、第２主面４の表層部の全域に形成され、第２主面４および第１〜第４側面５Ａ〜５Ｄから露出している。ドレイン領域４１のｎ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。ドレイン領域４１は、この形態では、半導体基板（Ｓｉ基板）によって形成されている。

ドレイン領域４１の厚さは、１０μｍ以上４５０μｍ以下であってもよい。ドレイン領域４１の厚さは、１０μｍ以上５０μｍ以下、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、３５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域４１の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。

半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型のドリフト領域４２（第２不純物領域）を含む。ドリフト領域４２は、ドレイン領域４１と共にパワートランジスタ８のメインドレインＤＭを形成している。ドリフト領域４２は、ドレイン領域４１に電気的に接続されるように第１主面３の表層部の全域に形成され、第１主面３および第１〜第４側面５Ａ〜５Ｄから露出している。

ドリフト領域４２は、ドレイン領域４１のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域４２のｎ型不純物濃度は、１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。ドリフト領域４２は、この形態では、エピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
ドリフト領域４２は、ドレイン領域４１の厚さ未満の厚さを有している。ドリフト領域４２の厚さは、５μｍ以上２０μｍ以下であってもよい。ドリフト領域４２の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。ドリフト領域４２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。

半導体装置１は、第１主面３において第１デバイス領域６を区画する領域分離構造の一例としてのトレンチ分離構造４３（trench separation structure）を含む。トレンチ分離構造４３は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
トレンチ分離構造４３は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１デバイス領域６を区画している。トレンチ分離構造４３は、この形態では、平面視において第１〜第４側面５Ａ〜５Ｄに平行な４辺を有する四角環状に形成され、四角形状の第１デバイス領域６を区画している。トレンチ分離構造４３の平面形状は任意であり、多角環状に形成されていてもよい。第１デバイス領域６は、トレンチ分離構造４３の平面形状に応じて多角形状に区画されていてもよい。

トレンチ分離構造４３は、第１幅Ｗ１を有している。第１幅Ｗ１は、トレンチ分離構造４３が延びる方向に直交する方向の幅である。第１幅Ｗ１は、０．５μｍ以上２．５μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、または、２μｍ以上２．５μｍ以下であってもよい。第１幅Ｗ１は、１．２μｍ以上２μｍ以下であることが好ましい。

トレンチ分離構造４３は、第１深さＤ１を有している。第１深さＤ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、２μｍ以上６μｍ以下であることが好ましい。
トレンチ分離構造４３のアスペクト比Ｄ１／Ｗ１は、１を超えて５以下であってもよい。アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。アスペクト比Ｄ１／Ｗ１は、２以上であることが好ましい。トレンチ分離構造４３の底壁は、ドリフト領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。トレンチ分離構造４３の底壁は、ドリフト領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。

トレンチ分離構造４３は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、トレンチ分離構造４３の四隅が、円弧状に形成されている。つまり、第１デバイス領域６は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。トレンチ分離構造４３の角部は、円弧方向に沿って一定の第１幅Ｗ１を有していることが好ましい。

トレンチ分離構造４３は、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。分離トレンチ４４は、第１主面３から第２主面４に向けて掘り下がっている。分離トレンチ４４は、ドリフト領域４２の底部から第１主面３側に間隔を空けて形成されている。
分離トレンチ４４は、側壁および底壁を含む。分離トレンチ４４の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。分離トレンチ４４は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ４４の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ４４の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。

分離絶縁膜４５は、分離トレンチ４４の壁面に形成されている。分離絶縁膜４５は、具体的には、分離トレンチ４４の壁面の全域に膜状に形成され、分離トレンチ４４内においてＵ字状のリセス空間を区画している。分離絶縁膜４５は、この形態では、酸化シリコン膜を含む。
分離絶縁膜４５は、分離厚さＴを有している。分離厚さＴは、分離トレンチ４４の壁面の法線方向に沿う分離絶縁膜４５の厚さである。分離厚さＴは、０．１μｍ以上１μｍ以下であってもよい。分離厚さＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。分離厚さＴは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。

分離電極４６は、分離絶縁膜４５を挟んで分離トレンチ４４に一体物（integrated member）として埋設されている。分離電極４６は、この形態では、導電性ポリシリコンを含む。分離電極４６には、基準電圧としてのソース電圧（たとえばグランド電圧）が印加されてもよい。
半導体装置１は、第１デバイス領域６において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域４７を含む。ボディ領域４７のｐ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。ボディ領域４７は、第１デバイス領域６において第１主面３の表層部全域に形成され、トレンチ分離構造４３に接している。ボディ領域４７は、トレンチ分離構造４３の底壁に対して第１主面３側の領域に形成されている。ボディ領域４７は、具体的には、トレンチ分離構造４３の中間部に対して第１主面３側の領域に形成されている。

半導体装置１は、第１デバイス領域６において第１主面３に形成されたパワートランジスタ８を含む。パワートランジスタ８は、トレンチ分離構造４３から間隔を空けて第１主面３に形成されている。パワートランジスタ８は、具体的には、第１デバイス領域６の第１主面３に集約して形成された複数の単位トランジスタ１０を含む。図９では、９６個の単位トランジスタ１０が形成された例が示されているが、複数の単位トランジスタ１０の個数は任意である。

系統トランジスタ９として系統化可能な単位トランジスタ１０の総数は、この形態では、「９６」であり、パワートランジスタ８の最大系統数は「９６」である。複数の単位トランジスタ１０に接続されるゲート配線１４の本数が調整されることにより、最大で９６個のゲート信号Ｇが９６個の単位トランジスタ１０に１対１対応の関係で個別入力され得る。系統数を増加させることにより、ｎ個の系統トランジスタ９に入力されるゲート信号Ｇの組み合わせパターンを増加させることができる。

複数の単位トランジスタ１０は、第１方向Ｘおよび第２方向Ｙに間隔を空けて第１主面３に離散的に配列されている。複数の単位トランジスタ１０は、平面視において第１主面３に十字路およびＴ字路の少なくとも１つが区画されるように配列されている。複数の単位トランジスタ１０は、この形態では、平面視において複数の十字路が区画されるように第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状（６行１６列）に配列されている。つまり、複数の単位トランジスタ１０は、第１方向Ｘに一列に並んで配列され、かつ、第２方向Ｙに一列に並んで配列されている。複数の単位トランジスタ１０は、具体的には、第１方向Ｘに等間隔に配列され、かつ、第２方向Ｙに等間隔に配列されている。

図１０および図１１を参照して、複数の単位トランジスタ１０は、具体的には、単位セル５０によってそれぞれ構成されている。各単位セル５０は、第１主面３に形成された１つのトレンチゲート構造５１、および、第２方向Ｙからトレンチゲート構造５１に隣接するチャネルセル５２を含む。各トレンチゲート構造５１は、各単位トランジスタ１０のユニットゲートＧＵを形成している。チャネルセル５２は、トレンチゲート構造５１によって電流経路の開閉が制御される領域である。

単位セル５０のセル幅は、１μｍ以上５μｍ以下であってもよい。セル幅は、単位セル５０の第２方向Ｙの幅である。単位セル５０の第１方向Ｘの長さは任意であり、トレンチゲート構造５１の長さによって調整される。以下、１つの単位トランジスタ１０（単位セル５０）の構造について説明した後、複数の単位トランジスタ１０（単位セル５０）の配置について説明する。

トレンチゲート構造５１は、この形態では、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。トレンチゲート構造５１は、正方形状に形成されていてもよい。トレンチゲート構造５１は、第２幅Ｗ２を有している。第２幅Ｗ２は、トレンチゲート構造５１の第２方向Ｙ（短手方向）の幅である。第２幅Ｗ２は、トレンチ分離構造４３の第１幅Ｗ１未満（Ｗ２＜Ｗ１）であることが好ましい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。

トレンチゲート構造５１は、第１方向Ｘに第１長さＬ１を有している。第１長さＬ１は任意であるが、熱の放散経路およびオン抵抗Ｒｏｎに基づいて設定される。すなわち、第１長さＬ１を大きくすると、チャネルセル５２で生じた熱の放散経路がトレンチゲート構造５１によって制限されるため、温度上昇しやすくなる。一方、第１長さＬ１を小さくすると、チャネルセル５２が形成されるべき領域も小さくなる。その結果、チャネルセル５２の狭小化に起因してオン抵抗Ｒｏｎが上昇しやすくなる。

第１長さＬ１は、第２幅Ｗ２以上（Ｗ２≦Ｌ１）であることが好ましい。これにより、チャネルセル５２の狭小化を抑制できる。第１長さＬ１は、第２幅Ｗ２を超えている（Ｗ２＜Ｌ１）ことが特に好ましい。第１長さＬ１は、第２幅Ｗ２の１倍以上５倍以下であることが好ましい。この範囲の第１長さＬ１によれば、熱の放散経路を確保しながら、チャネルセル５２の狭小化を抑制できる。第１長さＬ１は、０．５μｍ以上１０μｍ以下であってもよい。第１長さＬ１は、０．５μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。

トレンチゲート構造５１は、第２深さＤ２をそれぞれ有している。第２深さＤ２は、トレンチ分離構造４３の第１深さＤ１とほぼ等しくてもよい（Ｄ２≒Ｄ１）。第２深さＤ２は、第１深さＤ１未満（Ｄ２＜Ｄ１）であることが好ましい。第２深さＤ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、２μｍ以上６μｍ以下であることが好ましい。

トレンチゲート構造５１のアスペクト比Ｄ２／Ｗ２は、１を超えて５以下であってもよい。アスペクト比Ｄ２／Ｗ２は、第２幅Ｗ２に対する第２深さＤ２の比である。アスペクト比Ｄ２／Ｗ２は、２以上であることが特に好ましい。トレンチゲート構造５１の底壁は、ドリフト領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。トレンチゲート構造５１の底壁は、ドリフト領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。

トレンチゲート構造５１は、ゲートトレンチ５３、上絶縁膜５４、下絶縁膜５５、上電極５６、下電極５７および中間絶縁膜５８を含むマルチ電極構造を有している。上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８は１つの絶縁体として一体的に形成されている。これにより、上電極５６および下電極５７は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設されている。

ゲートトレンチ５３は、第１主面３から第２主面４に向けて掘り下がっている。ゲートトレンチ５３は、ボディ領域４７を貫通し、ドリフト領域４２の底部から第１主面３側に間隔を空けて形成されている。
ゲートトレンチ５３は、側壁および底壁を含む。ゲートトレンチ５３の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。ゲートトレンチ５３は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。ゲートトレンチ５３の底壁角部は、湾曲状に形成されていることが好ましい。ゲートトレンチ５３の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。

上絶縁膜５４は、ゲートトレンチ５３の上壁面を被覆している。上絶縁膜５４は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の開口側の領域に位置する上壁面を被覆している。上絶縁膜５４の下方部は、ドリフト領域４２およびボディ領域４７の境界を横切っている。上絶縁膜５４は、ボディ領域４７を被覆する部分、および、ドリフト領域４２を被覆する部分を有している。ボディ領域４７に対する上絶縁膜５４の被覆面積は、ドリフト領域４２に対する上絶縁膜５４の被覆面積よりも大きい。上絶縁膜５４は、この形態では、酸化シリコンを含む。上絶縁膜５４は、ゲート絶縁膜として形成されている。

上絶縁膜５４は、分離絶縁膜４５の分離厚さＴ未満の第１厚さＴ１（Ｔ１＜Ｔ）を有している。第１厚さＴ１は、ゲートトレンチ５３の壁面の法線方向に沿う上絶縁膜５４の厚さである。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。

下絶縁膜５５は、ゲートトレンチ５３の下壁面を被覆している。下絶縁膜５５は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の底壁側の領域に位置する下壁面を被覆している。下絶縁膜５５は、ゲートトレンチ５３の底壁側の領域においてＵ字状のリセス空間を区画している。下絶縁膜５５は、ドリフト領域４２に接している。下絶縁膜５５は、この形態では、酸化シリコンを含む。下絶縁膜５５は、フィールド絶縁膜として形成されている。

下絶縁膜５５は、上絶縁膜５４の第１厚さＴ１を超える第２厚さＴ２（Ｔ１＜Ｔ２）を有している。第２厚さＴ２は、分離絶縁膜４５の分離厚さＴとほぼ等しくてもよい（Ｔ２≒Ｔ）。第２厚さＴ２は、ゲートトレンチ５３の壁面の法線方向に沿う下絶縁膜５５の厚さである。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。

上電極５６は、上絶縁膜５４を挟んでゲートトレンチ５３内の上側（開口側）に埋設されている。上電極５６は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。上電極５６は、上絶縁膜５４を挟んでボディ領域４７およびドリフト領域４２に対向している。ボディ領域４７に対する上電極５６の対向面積は、ドリフト領域４２に対する上電極５６の対向面積よりも大きい。上電極５６は、この形態では、導電性ポリシリコンを含む。上電極５６は、ゲート電極として形成されている。上電極５６には、ゲート信号Ｇが印加される。

下電極５７は、下絶縁膜５５を挟んでゲートトレンチ５３内の下側（底壁側）に埋設されている。下電極５７は、下絶縁膜５５を挟んでドリフト領域４２に対向している。下電極５７は、下絶縁膜５５から第１主面３側に突出した上端部を有している。下電極５７の上端部は、上電極５６の底部に咬合するように上電極５６に向けて延びている。これにより、下電極５７の上端部は、第２方向Ｙに関して、上電極５６の底部を挟んで上絶縁膜５４に対向している。

下電極５７は、この形態では、導電性ポリシリコンを含む。下電極５７は、ゲート電極として形成され、上電極５６と同電位に固定されている。したがって、上電極５６と同時に下電極５７にゲート信号Ｇが印加され、下電極５７は上電極５６と同時に制御される。これにより、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、半導体チップ２（特にドリフト領域４２）のオン抵抗Ｒｏｎを削減できる。

中間絶縁膜５８は、上電極５６および下電極５７の間に介在し、上電極５６および下電極５７を電気的に絶縁させている。中間絶縁膜５８は、具体的には、上電極５６および下電極５７の間の領域において下絶縁膜５５から露出する下電極５７（上端部）を被覆している。中間絶縁膜５８は、上絶縁膜５４および下絶縁膜５５に連なっている。中間絶縁膜５８は、この形態では、酸化シリコンを含む。

中間絶縁膜５８は、法線方向Ｚに関して、下絶縁膜５５の第２厚さＴ２未満の第３厚さＴ３（Ｔ３＜Ｔ２）を有している。第３厚さＴ３は、０．０１μｍ以上０．０５μｍ以下であってもよい。第３厚さＴ３は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第３厚さＴ３は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。

単位セル５０は、この形態では、第２方向Ｙの両サイドからトレンチゲート構造５１に隣接する一対のチャネルセル５２を含む。つまり、一対のチャネルセル５２は、トレンチゲート構造５１を第２方向Ｙから挟み込むように、トレンチゲート構造５１の一方側の側壁および他方側の側壁に沿って形成されている。一対のチャネルセル５２は、第１方向Ｘに延びる帯状にそれぞれ形成されている。一対のチャネルセル５２は、第２方向Ｙに関して、チャネル幅ＷＣをそれぞれ有している。チャネル幅ＷＣは、０．１μｍ以上１μｍ以下であってもよい。

一対のチャネルセル５２は、第１方向Ｘからトレンチゲート構造５１に隣接していない。したがって、単位セル５０は、トレンチゲート構造５１に第２方向Ｙのみから隣接する一対のチャネルセル５２を含む。この構造によれば、トレンチゲート構造５１の全周に電流経路が形成されることを抑制できる。つまり、この形態では、トレンチゲート構造５１の第１方向Ｘの両サイドにおける発熱が抑制されている。

一対のチャネルセル５２は、第１方向Ｘに関して、第２長さＬ２をそれぞれ有している。第２長さＬ２は、第１長さＬ１以下（Ｌ２≦Ｌ１）であることが好ましい。第２長さＬ２は、第１長さＬ１未満（Ｌ２＜Ｌ１）であることが特に好ましい。これらの場合、チャネルセル５２の全域が、上絶縁膜５４を挟んで上電極５６に対向する。第２長さＬ２は、０．５μｍ以上１０μｍ以下であってもよい。第２長さＬ２は、０．５μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。

一対のチャネルセル５２は、ボディ領域４７の表層部においてトレンチゲート構造５１の側壁に沿う領域に形成されたｎ型のソース領域６０（制御領域）をそれぞれ含む。一対のチャネルセル５２に含まれるソース領域６０の個数は任意であり、各チャネルセル５２は２以上のソース領域６０を含んでいてもよい。一対のチャネルセル５２は、この形態では、１つのソース領域６０をそれぞれ含む。単位セル５０に含まれる１つまたは複数のソース領域６０は、単位トランジスタ１０のユニットソースＳＵ（パワートランジスタ８のメインソースＳＭの一部）を形成している。

ソース領域６０のｎ型不純物濃度は、ドリフト領域４２のｎ型不純物濃度を超えている。ソース領域６０のｎ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。複数のソース領域６０は、各チャネルセル５２において第１方向Ｘに間隔を空けて形成されている。複数のソース領域６０の底部は、ボディ領域４７の底部に対して第１主面３側の領域に位置している。

一対のチャネルセル５２は、ボディ領域４７内において複数のソース領域６０およびドリフト領域４２の間に画定された複数のチャネル領域６２を含む。複数のチャネル領域６２のオンオフは、トレンチゲート構造５１によって同時に制御される。したがって、複数のチャネル領域６２は、単位トランジスタ１０の１つのチャネルを形成している。
複数の単位セル５０は、複数のトレンチゲート構造５１が第１方向Ｘおよび第２方向Ｙに間隔を空けて第１主面３に離散的に配列されるように形成されている。複数のトレンチゲート構造５１は、平面視において第１主面３に十字路およびＴ字路の少なくとも１つが区画されるように配列されている。複数のトレンチゲート構造５１は、この形態では、平面視において複数の十字路が区画されるように第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状（６行１６列）に配列されている。

つまり、複数のトレンチゲート構造５１は、第１方向Ｘに一列に並んで配列され、かつ、第２方向Ｙに一列に並んで配列されている。複数のトレンチゲート構造５１は、具体的には、第１方向Ｘに等間隔に配列され、かつ、第２方向Ｙに等間隔に配列されている。これにより、第１主面３には、複数のトレンチゲート構造５１によって、複数の十字路を有する格子状に延びるメサ部６３が区画されている。つまり、メサ部６３は、第１方向Ｘに延びる第１メサ部６３Ａ、および、第２方向Ｙに延びる第２メサ部６３Ｂを含む。

複数の単位セル５０は、この形態では、第２方向Ｙに隣接する２つの単位セル５０のチャネルセル５２同士がメサ部６３（具体的には第１メサ部６３Ａ）において一体化するようにそれぞれ形成されている。このような構造においても、各単位セル５０のチャネル領域６２のオンオフは、単位セル５０毎にトレンチゲート構造５１によって制御される。
すなわち、近接する一対の単位セル５０について見たとき、一方の単位セル５０（トレンチゲート構造５１）がオン状態に制御され、他方の単位セル５０（トレンチゲート構造５１）がオフ状態に制御された場合、当該一方の単位セル５０のチャネル領域６２はオン状態になるが、他方の単位セル５０のチャネル領域６２はオン状態にならない。したがって、外部からの電気的な接続がない限り、複数の単位セル５０（トレンチゲート構造５１）はそれぞれ電気的に独立している。これにより、各単位セル５０が、１つの単位トランジスタ１０として機能している。

第２方向Ｙに関して、最も外側に配置された複数の単位セル５０は、この形態では、トレンチ分離構造４３側においてチャネルセル５２を含まない。このような構造によれば、主要な電流経路をメサ部６３に制限できると同時に、トレンチゲート構造５１およびトレンチ分離構造４３の間におけるリーク電流を抑制できる。
複数のトレンチゲート構造５１は、第１方向Ｘに第１間隔Ｉ１を開けて形成されている。第１間隔Ｉ１は、複数のトレンチゲート構造５１から拡がる空乏層が、複数のトレンチゲート構造５１の底壁よりも下方で一体化する値に設定されることが好ましい。第１間隔Ｉ１は、第１長さＬ１以下（Ｉ１≦Ｌ１）であってもよく、第１長さＬ１未満（Ｉ１＜Ｌ１）であることが好ましい。第１間隔Ｉ１は、第２長さＬ２以下（Ｉ１≦Ｌ２）であってもよく、第２長さＬ２未満（Ｉ１＜Ｌ２）であることが好ましい。

第１間隔Ｉ１は、第２幅Ｗ２の０．２５倍以上、かつ、第２幅Ｗ２の１．５倍以下であってもよい。第１間隔Ｉ１は、第２幅Ｗ２以下（Ｉ１≦Ｗ２）であることが好ましい。第１間隔Ｉ１は、０．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．４μｍ以上１．６μｍ以下であることが好ましい。

複数のトレンチゲート構造５１は、第２方向Ｙに第２間隔Ｉ２を開けて形成されている。第２間隔Ｉ２は、この形態では、チャネル幅ＷＣを２倍した値に相当する。第２間隔Ｉ２は、複数のトレンチゲート構造５１から拡がる空乏層が、複数のトレンチゲート構造５１の底壁よりも下方で一体化する値に設定されることが好ましい。第２間隔Ｉ２は、第１長さＬ１以下（Ｉ２≦Ｌ１）であってもよく、第１長さＬ１未満（Ｉ２＜Ｌ１）であることが好ましい。第２間隔Ｉ２は、第２長さＬ２以下（Ｉ２≦Ｌ２）であってもよく、第２長さＬ２未満（Ｉ２＜Ｌ２）であることが好ましい。

第２間隔Ｉ２は、第２幅Ｗ２の０．２５倍以上、かつ、第２幅Ｗ２の１．５倍以下であってもよい。第２間隔Ｉ２は、第２幅Ｗ２以下（Ｉ２≦Ｗ２）であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１と等しくてもよい。第２間隔Ｉ２は、０．５μｍ以上２μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第２間隔Ｉ２は、０．４μｍ以上１．６μｍ以下であることが好ましい。

図１２および図１３を参照して、半導体装置１は、第１主面３においてトレンチ分離構造４３の周囲を選択的に被覆するフィールド絶縁膜８０を含む。フィールド絶縁膜８０は、この形態では、酸化シリコン膜を含む。フィールド絶縁膜８０は、上絶縁膜５４の第１厚さＴ１を超える厚さを有している。フィールド絶縁膜８０の厚さは、下絶縁膜５５の第２厚さＴ２以下であってもよい。

フィールド絶縁膜８０は、第１デバイス領域６外の外側フィールド絶縁膜８１、および、第１デバイス領域６内の内側フィールド絶縁膜８２を含む。外側フィールド絶縁膜８１は、第１主面３において第１デバイス領域６外の領域を被覆し、トレンチ分離構造４３の外周壁から露出する分離絶縁膜４５に連なっている。内側フィールド絶縁膜８２は、第１主面３において第１デバイス領域６の周縁部を被覆し、トレンチ分離構造４３の内周壁から露出する分離絶縁膜４５に連なっている。

半導体装置１は、第１デバイス領域６において第１主面３を選択的に被覆する主面絶縁膜８３を含む。主面絶縁膜８３は、この形態では、酸化シリコン膜を含む。主面絶縁膜８３は、第１主面３において分離トレンチ４４およびゲートトレンチ５３外の領域被覆し、上絶縁膜５４および内側フィールド絶縁膜８２に連なっている。主面絶縁膜８３は、内側フィールド絶縁膜８２（フィールド絶縁膜８０）の厚さ未満の厚さを有している。主面絶縁膜８３の厚さは、上絶縁膜５４の第１厚さＴ１とほぼ等しくてもよい。

半導体装置１は、第１主面３を被覆する前述の層間絶縁層１３を含む。半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極９１〜９３（接続電極）を含む。複数のプラグ電極９１〜９３は、複数のゲートプラグ電極９１（第１接続電極）、複数のチャネルプラグ電極９２（第２接続電極）および複数の分離プラグ電極９３（第３接続電極）を含む。図９〜図１１では、複数のプラグ電極９１〜９３が、Ｘ印によって示されている。

複数のゲートプラグ電極９１は、層間絶縁層１３において複数のトレンチゲート構造５１を被覆する部分にそれぞれ埋設されている。つまり、複数のゲートプラグ電極９１は、第１方向Ｘおよび第２方向Ｙに間隔を空けて層間絶縁層１３に埋設され、１対１対応の関係で複数のトレンチゲート構造５１にそれぞれ接続されている。各ゲートプラグ電極９１は、この形態では、トレンチゲート構造５１の周縁（つまりゲートトレンチ５３の側壁）から内方に間隔を空けて、トレンチゲート構造５１の周縁によって取り囲まれた領域に接続されている。

各ゲートプラグ電極９１は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。各ゲートプラグ電極９１は、平面視においてトレンチゲート構造５１の中央部を第１方向Ｘおよび第２方向Ｙから横切っていることが好ましい。各ゲートプラグ電極９１の平面形状は任意である。各ゲートプラグ電極９１は、平面視において円形状または正方形状に形成されていてもよい。

各ゲートプラグ電極９１は、ゲートトレンチ５３外に位置する第１部分９１Ａ、および、ゲートトレンチ５３内に位置する第２部分９２Ｂを含む。第１部分９１Ａは、層間絶縁層１３を貫通し、各トレンチゲート構造５１の上電極５６に至っている。第２部分９２Ｂは、第１部分９１Ａから上電極５６および中間絶縁膜５８を貫通し、下電極５７に至っている。つまり、各ゲートプラグ電極９１は、ゲートトレンチ５３内において、下電極５７に接する底部、および、上電極５６および中間絶縁膜５８に接する側部を有している。これにより、各ゲートプラグ電極９１は、ゲートトレンチ５３内において上電極５６および下電極５７を同電位に固定している。

各ゲートプラグ電極９１は、第２方向Ｙに関して、下電極５７の幅（最大幅）未満の幅を有していてもよい。この場合、各ゲートプラグ電極９１の下端部（第２部分９２Ｂの下端部）は、第２方向Ｙに関して、ゲートトレンチ５３内において中間絶縁膜５８を挟んで上電極５６に対向していてもよい。むろん、各ゲートプラグ電極９１は、第２方向Ｙに関して、下電極５７の幅（最大幅）を超える幅を有していてもよい。

複数のチャネルプラグ電極９２は、チャネルセル５２用のソースプラグ電極からそれぞれなる。複数のチャネルプラグ電極９２は、層間絶縁層１３において複数のメサ部６３（具体的には第１メサ部６３Ａ）を被覆する部分に、複数のゲートプラグ電極９１から第２方向Ｙに間隔を空けてそれぞれ埋設されている。
各チャネルプラグ電極９２は、平面視において第１方向Ｘに隣り合う複数のチャネルセル５２（具体的にソース領域６０）に跨るように第１方向Ｘに延びる帯状に埋設されている。これにより、各チャネルプラグ電極９２は、第１方向Ｘに隣り合う複数のチャネルセル５２に電気的に接続されている。また、各チャネルプラグ電極９２は、第２方向Ｙに複数のゲートプラグ電極９１を横切り、第１方向Ｘに複数のゲートプラグ電極９１に対向している。

複数のチャネルプラグ電極９２の配置や形状は任意である。たとえば、複数のチャネルプラグ電極９２は、平面視において円形状または四角形状に形成されていてもよい。この場合、複数のチャネルプラグ電極９２は、各第１メサ部６３Ａにおいてチャネルセル５２に電気的に接続されるように、第１方向Ｘに間隔を空けて配列されていてもよい。また、平面視においてメサ部６３（第１メサ部６３Ａおよび第２メサ部６３Ｂ）に沿って格子状に延びる１つまたは複数のチャネルプラグ電極９２が形成されてもよい。

複数の分離プラグ電極９３は、分離電極４６用のソースプラグ電極からそれぞれなる。複数の分離プラグ電極９３は、層間絶縁層１３においてトレンチ分離構造４３を被覆する部分にそれぞれ埋設されている。複数の分離プラグ電極９３は、分離電極４６に沿って間隔を空けて埋設され、分離電極４６にそれぞれ電気的に接続されている。複数の分離プラグ電極９３の配置や形状は任意である。平面視において帯状または環状に延びる１つまたは複数の分離プラグ電極９３が分離電極４６の上に形成されていてもよい。

図１４を参照して、複数のプラグ電極９１〜９３は、この形態では、第１電極９４および第２電極９５を含む積層構造をそれぞれ有している。第１電極９４は、バリア膜（下地膜）として、プラグ電極９１〜９３用の開口の内壁に膜状に形成されている。第１電極９４は、ＴｉおよびＴｉＮのうちの少なくとも１つを含むことが好ましい。第２電極９５は、プラグ本体として、第１電極９４を挟んでプラグ電極９１〜９３用の開口に埋設されている。第２電極９５は、タングステン、アルミニウムおよび銅のうちの少なくとも１つを含むことが好ましい。

図１２〜図１４を参照して、半導体装置１は、層間絶縁層１３内に形成された１つまたは複数のソース配線９６を含む。図１２〜図１４では、ソース配線９６が、ブロックによって簡略化して示されている。１つまたは複数のソース配線９６は、層間絶縁層１３内に形成された配線層からなり、前述のソース端子１６に電気的に接続されている。１つまたは複数のソース配線９６は、層間絶縁層１３内に選択的に引き回され、複数のチャネルプラグ電極９２および複数の分離プラグ電極９３に電気的に接続されている。これにより、１つまたは複数のソース配線９６は、分離電極４６およびチャネルセル５２（具体的にはソース領域６０）に電気的に接続されている。

半導体装置１は、層間絶縁層１３内に形成された前述のｎ個のゲート配線１４を含む。図１２〜図１４では、ｎ個のゲート配線１４が、ブロックによって簡略化して示されている。ｎ個のゲート配線１４は、図示しない領域において、前述のコントロールＩＣ１１（ゲート制御回路１２）に電気的に接続されている。ｎ個のゲート配線１４は、層間絶縁層１３内に選択的に引き回され、対応する１つまたは複数のゲートプラグ電極９１にそれぞれ電気的に接続されている。これにより、ｎ個のゲート配線１４は、対応する１つまたは複数のトレンチゲート構造５１の上電極５６および下電極５７にそれぞれ電気的に接続されている。

ｎ個のゲート配線１４は、具体的には、個別制御対象として系統化すべき１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）にそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、この形態では、第１方向Ｘに一列に整列した複数（この形態では６個）のトレンチゲート構造５１（単位トランジスタ１０）によって構成されたグループを１つの系統トランジスタ９としてそれぞれ系統化している。

むろん、ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つのトレンチゲート構造５１に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき任意の複数のトレンチゲート構造５１を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。ｎ個のゲート配線１４に電気的に接続された１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）の並列回路によって、ｎ個の系統トランジスタ９が構成される。

ｎ系統のパワートランジスタ８は、所定の総チャネル面積ＡＴを有している。総チャネル面積ＡＴは、ｎ系統のパワートランジスタ８を構成するｎ個の系統トランジスタ９の系統チャネル面積ＡＳの和からなる。系統チャネル面積ＡＳは、系統トランジスタ９を構成する１つまたは複数の単位トランジスタ１０（単位セル５０）のチャネル面積ＡＣの和からなる。チャネル面積ＡＣは、各単位トランジスタ１０のチャネルセル５２（具体的にはソース領域６０）の平面積によって定義される。

チャネル面積ＡＣは、単位トランジスタ１０毎に調整されてもよい。つまり、複数の単位トランジスタ１０は、互いに異なるチャネル面積ＡＣを有していてもよいし、互いに等しいチャネル面積ＡＣを有していてもよい。この場合、ｎ個の系統トランジスタ９は、同一のまたは異なるチャネル面積ＡＣをそれぞれ有する複数の単位トランジスタ１０の集合体から個別制御対象として系統化された１つまたは複数の単位トランジスタ１０を含んでいてもよい。また、ｎ個の系統トランジスタ９は、同一のまたは異なる系統チャネル面積ＡＳをそれぞれ有していてもよい。

チャネル面積ＡＣは、第１デバイス領域６（半導体チップ２）の温度上昇に関係している。たとえば、チャネル面積ＡＣを増加させると、第１デバイス領域６の温度が上昇し易くなる。一方で、チャネル面積ＡＣを減少させると、第１デバイス領域６の温度が上昇し難くなる。したがって、チャネル面積ＡＣは、第１デバイス領域６の温度分布に基づいて単位トランジスタ１０毎に調整されてもよい。

比較的小さい値のチャネル面積ＡＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり易い領域に配置され、比較的大きい値のチャネル面積ＡＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり難い領域に配置されてもよい。第１デバイス領域６の中央部が、温度の高まり易い領域として例示される。第１デバイス領域６の周縁部が、温度の高まり難い領域として例示される。

図１６Ａ〜図１６Ｃは、パワートランジスタ８の制御例を示す断面斜視図である。図１６Ａ〜図１６Ｃでは、オフ状態のチャネル（ソース領域６０）が塗りつぶしハッチングによって示されている。図１６Ａ〜図１６Ｃでは、ｎ個のゲート配線１４がラインによって簡略化して示されている。また、複数のゲートプラグ電極９１の一部が、ラインによって簡略化して示されている。

図１６Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオン状態に制御される。これにより、パワートランジスタ８は、総チャネル面積ＡＴ（つまりｎ個の系統チャネル面積ＡＳ）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。総チャネル面積ＡＴは、オン抵抗Ｒｏｎの最小値を決定付ける。

図１６Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ−ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、ｘ個の系統トランジスタ９がオン状態になる一方、（ｎ−ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、ｘ個の系統チャネル面積ＡＳ（つまり総チャネル面積ＡＴ未満）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。

図１６Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオフ状態に制御される。したがって、パワートランジスタ８は停止する。
パワートランジスタ８は、少なくとも２系統（つまりｎ≧２）からなり、少なくとも２つの系統トランジスタ９を含んでいてもよい。少なくとも２つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも２つの系統トランジスタ９は、少なくとも２つのゲート配線１４にそれぞれ電気的に接続され、少なくとも２つのゲート信号Ｇによって個別制御される。したがって、２系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも２つの動作モードを実現できる。

パワートランジスタ８は、少なくとも３系統（つまりｎ≧３）からなり、少なくとも３つの系統トランジスタ９を含むことが好ましい。少なくとも３つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも３つの系統トランジスタ９は、少なくとも３つのゲート配線１４にそれぞれ電気的に接続され、少なくとも３つのゲート信号Ｇによって個別制御される。したがって、３系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも３つの動作モードを実現できる。

以上、半導体装置１は、第１方向Ｘおよび第２方向Ｙに間隔を空けて第１主面３に離散的に配列された複数の単位トランジスタ１０を含む。複数の単位トランジスタ１０は、単位セル５０をそれぞれ含む。単位セル５０は、第１主面３に形成されたトレンチゲート構造５１、および、第２方向Ｙからトレンチゲート構造５１に隣接するチャネルセル５２を有している。この構造によれば、チャネルセル５２で生じた熱の放散経路が近接するトレンチゲート構造５１によって妨げられることを抑制できる。

すなわち、第１方向Ｘおよび第２方向Ｙに間隔を空けて配列された複数の単位トランジスタ１０によれば、複数のトレンチゲート構造５１によって第１方向Ｘに延びる第１メサ部６３Ａおよび第２方向Ｙに延びる第２メサ部６３Ｂを有するメサ部６３が第１主面３に区画される。これにより、チャネルセル５２で生じた熱を第１メサ部６３Ａおよび第２メサ部６３Ｂを介して外部に放散させることができる。その結果、熱の放散効率を向上させることができ、半導体チップ２の温度上昇を抑制できる。

半導体装置１において、トレンチゲート構造５１は、第１方向Ｘに第１長さＬを有し、チャネルセル５２は、第１方向Ｘに第１長さＬ１未満の第２長さＬ２（Ｌ２＜Ｌ１）を有していることが好ましい。この構造によれば、チャネルセル５２の全域をトレンチゲート構造５１に対向させることができる。これにより、チャネルセル５２を適切に制御できる。

半導体装置１において、チャネルセル５２は、トレンチゲート構造５１に第２方向Ｙのみから隣接していることが好ましい。この構造によれば、トレンチゲート構造５１の第１方向Ｘの両サイド（つまり第２メサ部６３Ｂ）に電流経路が形成されることを抑制できる。これにより、トレンチゲート構造５１の周囲の温度上昇を抑制できる。また、チャネルセル５２（つまり第１メサ部６３Ａ）で生じた熱をチャネルセル５２のない領域（つまり第２メサ部６３Ｂ）から放散させることができる。

半導体装置１において、複数の単位トランジスタ１０は、第１方向Ｘに一列に並んで配列されていてもよい。複数の単位トランジスタ１０は、第１方向Ｘに等間隔に配列されていることが好ましい。また、複数の単位トランジスタ１０は、第２方向Ｙに等間隔に配列されていることが好ましい。複数の単位トランジスタ１０は、平面視において第１主面３に十字路およびＴ字路の少なくとも１つが区画されるように配列されていることが好ましい。これらの構造によれば、複数のチャネルセル５２で生じた熱の放散経路にバラつきが生じることを適切に抑制できる。

半導体装置１は、層間絶縁層１３、上電極５６および中間絶縁膜５８を貫通し、下電極５７に至るゲートプラグ電極９１を含む。この構造によれば、ゲートプラグ電極９１によって上電極５６および下電極５７を同電位に固定できる。これにより、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、下電極５７をゲート電極として機能させることができるから、半導体チップ２（特にドリフト領域４２）のオン抵抗Ｒｏｎを削減できる。また、上電極５６および下電極５７で生じた熱を、ゲートプラグ電極９１を介して外部に放散させることができる。これにより、半導体チップ２の温度上昇を抑制できる。

また、半導体装置１は、半導体チップ２およびｎ系統（ｎ≧２）のパワートランジスタ８を含む。ｎ系統のパワートランジスタ８は、半導体チップ２に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴ（出力信号）を生成する。
ｎ系統のパワートランジスタ８は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成する。ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の電気信号の加算値からなる単一の出力電流ＩＯＵＴを生成する。

ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９の選択制御によってチャネル利用率およびオン抵抗Ｒｏｎが変化する。これにより、パワートランジスタ８は、異なるオン抵抗Ｒｏｎからそれぞれなる複数の動作モードで制御可能になる。よって、オン抵抗可変型の半導体装置１を提供できる。この半導体装置１によれば、温度上昇を抑制しながら、動作状況に応じた適切なオン抵抗Ｒｏｎでパワートランジスタ８を駆動制御できる。

パワートランジスタ８は、少なくとも２つの系統トランジスタ９の選択制御によって少なくとも２種の動作モードで制御されてもよい。パワートランジスタ８は、少なくとも３つの系統トランジスタ９の選択制御によって少なくとも３種の動作モードで制御されることが好ましい。
また、半導体装置１は、半導体チップ２に区画された第１デバイス領域６を含む。パワートランジスタ８は、第１デバイス領域６に集約して形成されたｎ個の系統トランジスタ９を有している。この構造によれば、ｎ個の系統トランジスタ９を半導体チップ２に離散的に配置せずに済むので、配線距離の短縮によって配線抵抗を削減できる。これにより、ｎ個の系統トランジスタ９のスイッチング速度のバラつきを抑制できるから、パワートランジスタ８を適切に駆動制御できる。

ｎ個の系統トランジスタ９は、個別制御対象として系統化された１つまたは複数の単位トランジスタ１０をそれぞれ含む。この構造によれば、単位トランジスタ１０の個数やチャネル面積ＡＣを調整することにより、系統トランジスタ９毎にチャネル利用率およびオン抵抗特性を調整できる。これにより、パワートランジスタ８のオン抵抗特性を適切に調整できる。

半導体装置１は、半導体チップ２において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７、および、第２デバイス領域７に形成されたコントロールＩＣ１１を含む。また、半導体装置１は、パワートランジスタ８およびコントロールＩＣ１１に電気的に接続されるように半導体チップ２の上に形成されたｎ個のゲート配線１４を含む。

コントロールＩＣ１１は、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成し、ｎ個のゲート配線１４に出力する。ｎ個のゲート配線１４は、コントロールＩＣ１１で生成されたｎ個のゲート信号Ｇをｎ個の系統トランジスタ９に個別に伝達する。この構造によれば、パワートランジスタ８およびコントロールＩＣ１１を一体的に含むＩＰＤを有する半導体装置１を提供できる。

図１７は、本発明の第２実施形態に係る半導体装置１０１（第１実施形態に係る半導体装置１に２系統のパワートランジスタ８が適用された場合において、２系統制御を行うための形態）を示すブロック回路図である。図１８は、図１７に示すパワートランジスタ８の等価回路図である。図１９は、２系統のパワートランジスタ８の一構成例を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明する。

図１７〜図１９を参照して、半導体装置１０１は、ドレイン端子１５（電源端子ＶＢＢ）、ソース端子１６（出力端子ＯＵＴ）、２系統のパワートランジスタ８、２個のゲート配線１４、アクティブクランプ回路２５およびゲート制御回路１２を含む。アクティブクランプ回路２５およびゲート制御回路１２は、コントロールＩＣ１１の一部を構成している。図１７および図１８には、誘導性負荷Ｌがソース端子１６に接続された例が示されている。

２系統のパワートランジスタ８は、２つの系統トランジスタ９を含む。２つの系統トランジスタ９は、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む。第１〜第２系統トランジスタ９Ａ〜９Ｂの２個のシステムゲートＧＳは、パワートランジスタ８の２個のメインゲートＧＭ（第１ゲートおよび第２ゲート）をそれぞれ構成している。
第１系統トランジスタ９Ａは、複数の単位トランジスタ１０から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ１０Ａを含む。第１系統トランジスタ９Ａは、この形態では、図１９の紙面左側から２ｋ列目（ｋ≧１）を構成する８個のグループに含まれる複数（４８個）の単位トランジスタ１０によって構成されている。

つまり、複数の第１単位トランジスタ１０Ａは、奇数列を構成する単位トランジスタ１０を挟み込む態様で第２方向Ｙに間隔を空けて系統化されている。第１系統トランジスタ９Ａとして選択される単位トランジスタ１０は任意であるが、複数の第１単位トランジスタ１０Ａは、第２方向Ｙに関して、少なくとも１つの単位トランジスタ１０を挟み込む態様で間隔を空けて系統化されることが好ましい。

第２系統トランジスタ９Ｂは、第１単位トランジスタ１０Ａを除く１つまたは複数の単位トランジスタ１０から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ１０Ｂを含む。第２系統トランジスタ９Ｂは、この形態では、図１９の紙面左側から（２ｋ−１）列目（ｋ≧１）を構成する８個のグループに含まれる複数（４８個）の単位トランジスタ１０によって構成されている。

つまり、複数の第２単位トランジスタ１０Ｂは、偶数列を構成する単位トランジスタ１０を挟み込む態様で第２方向Ｙに間隔を空けて系統化されている。第２系統トランジスタ９Ｂとして選択される単位トランジスタ１０は任意であるが、複数の第２単位トランジスタ１０Ｂは、少なくとも１つの単位トランジスタ１０（第１単位トランジスタ１０Ａ）を挟み込む態様で間隔を空けて系統化されることが好ましい。

この構造によれば、互いに隣り合う一対の第１単位トランジスタ１０Ａを第２単位トランジスタ１０Ｂの分だけ離間させることができる。また、互いに隣り合う一対の第２単位トランジスタ１０Ｂを第１単位トランジスタ１０Ａの分だけ離間させることができる。つまり、同一系統の単位トランジスタ１０が第２方向Ｙに連続的に配列されない。これにより、第１〜第２単位トランジスタ１０Ａ〜１０Ｂが個別制御された際に、第１デバイス領域６において温度上昇する領域を分散させることができる。よって、第１デバイス領域６における局所的な温度上昇を抑制できる。

第１〜第２単位トランジスタ１０Ａ〜１０Ｂの個数は任意である。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と等しくてもよい。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数を超えていてもよいし、第１単位トランジスタ１０Ａの個数未満であってもよい。
２系統のパワートランジスタ８の総チャネル面積ＡＴは、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂによって、同一のまたは異なる値からそれぞれなる２個の系統チャネル面積ＡＳに分割されている。第１系統トランジスタ９Ａは第１系統チャネル面積ＡＳ１を有し、第２系統トランジスタ９Ｂは第２系統チャネル面積ＡＳ２を有している。

第１〜第２系統チャネル面積ＡＳ１〜ＡＳ２は、第１〜第２系統チャネル面積ＡＳ１〜ＡＳ２の総和ＡＳ１＋ＡＳ２が総チャネル面積ＡＴとなる関係式（ＡＴ＝ＡＳ１＋ＡＳ２）を具備する限り、種々の値を取る。第２系統チャネル面積ＡＳ２は、第１系統チャネル面積ＡＳ１と等しくてもよい（ＡＳ１≒ＡＳ２）。第２系統チャネル面積ＡＳ２は、第１系統チャネル面積ＡＳ１を超えていてもよいし（ＡＳ１＜ＡＳ２）、第１系統チャネル面積ＡＳ１未満（ＡＳ２＜ＡＳ１）であってもよい。

以下では、便宜的に、メサ部６３に占める総チャネル面積ＡＴの割合を５０％とし、第１〜第２系統チャネル面積ＡＳ１〜ＡＳ２が等しい値を有している例について説明する。つまり、メサ部６３に占める第１系統チャネル面積ＡＳ１は２５％であり、メサ部６３に占める第２系統チャネル面積ＡＳ２は２５％である。
２系統のパワートランジスタ８は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１〜第２系統トランジスタ９Ａ〜９Ｂが同時にオフ状態に制御される。第２動作モードでは、第１〜第２系統トランジスタ９Ａ〜９Ｂが同時にオン状態に制御される。第３動作モードでは、第１〜第２系統トランジスタ９Ａ〜９Ｂのいずれか１つのみがオン状態に制御される。

パワートランジスタ８は、第１動作モードにおいて停止状態になる。パワートランジスタ８は、第２動作モードにおいて総チャネル面積ＡＴで駆動される。パワートランジスタ８は、第３動作モードにおいて総チャネル面積ＡＴ未満のチャネル割合となる第１系統チャネル面積ＡＳ１または第２系統チャネル面積ＡＳ２で駆動される。パワートランジスタ８は、この形態では、第３動作モードにおいて第２系統トランジスタ９Ｂが停止した状態で、第１系統トランジスタ９Ａによって駆動される。したがって、パワートランジスタ８は、第３動作モードにおいて第１系統チャネル面積ＡＳ１（ＡＳ１＜ＡＴ）で駆動される。

２個のゲート配線１４は、第１ゲート配線１４Ａおよび第２ゲート配線１４Ｂを含む。第１ゲート配線１４Ａは、第１系統トランジスタ９Ａ（複数の第１単位トランジスタ１０Ａ）に電気的に接続されている。第２ゲート配線１４Ｂは、第１系統トランジスタ９Ａとは別の第２系統トランジスタ９Ｂ（複数の第２単位トランジスタ１０Ｂ）に電気的に接続されている。

アクティブクランプ回路２５は、第１系統トランジスタ９Ａのドレイン・ゲート間に接続されている。アクティブクランプ回路２５は、ソース端子１６が負電圧になったとき、第１系統トランジスタ９Ａを強制的にオン状態に制御する。これにより、アクティブクランプ回路２５は、パワートランジスタ８のドレイン・ソース電圧（＝ＶＢＢ−ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ以下に制限する。第２系統トランジスタ９Ｂは、アクティブクランプ動作に寄与しない。したがって、第２系統トランジスタ９Ｂには、アクティブクランプ回路２５は接続されていない。

ゲート制御回路１２は、第１〜第２ゲート配線１４Ａ〜１４Ｂを介して第１〜第２系統トランジスタ９Ａ〜９Ｂに接続されている。また、ゲート制御回路１２は、アクティブクランプ回路２５の内部ノード電圧Ｖｘの印加端に電気的に接続されている。ゲート制御回路１２は、イネーブル信号ＥＮおよび内部ノード電圧Ｖｘに応答して、第１〜第２系統トランジスタ９Ａ〜９Ｂを制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成し、第１〜第２ゲート配線１４Ａ〜１４Ｂに個別的に出力する。

ゲート制御回路１２は、具体的には、イネーブル信号ＥＮがハイレベル（ＥＮ＝Ｈ）となるイネーブル状態において、第１〜第２系統トランジスタ９Ａ〜９Ｂの双方をオン状態に制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成する。一方、ゲート制御回路１２は、イネーブル信号ＥＮがローレベル（ＥＮ＝Ｌ）となるディセーブル状態において、第１〜第２系統トランジスタ９Ａ〜９Ｂの双方をオフ状態に制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成する。

また、ゲート制御回路１２は、内部ノード電圧Ｖｘに応答して、第２系統トランジスタ９Ｂをオフ状態に制御する一方、第１系統トランジスタ９Ａをオン状態に制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成する。ゲート制御回路１２は、具体的には、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、アクティブクランプ回路２５の動作前に、内部ノード電圧Ｖｘに応答して第２系統トランジスタ９Ｂをオフ状態に制御する。

アクティブクランプ回路２５の動作前とは、出力電圧ＶＯＵＴがクランプされる前である。第２系統トランジスタ９Ｂがオフ状態の場合、第２系統トランジスタ９Ｂのゲート・ソース間がショートされ、第２系統トランジスタ９Ｂは完全に停止される。第２系統トランジスタ９Ｂのゲート・ソース間は、第２ゲート信号Ｇ２が出力電圧ＶＯＵＴに固定されることによってショートされる。

図２０は、図１７に示すゲート制御回路１２およびアクティブクランプ回路２５の一構成例を示す回路図である。図２０は、コントロールＩＣ１１の要部を示す回路図でもある。
第１〜第２系統トランジスタ９Ａ〜９Ｂは、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。第１〜第２系統トランジスタ９Ａ〜９ＢのシステムドレインＤＳは、ドレイン端子１５にそれぞれ電気的に接続されている。第１〜第２系統トランジスタ９Ａ〜９ＢのシステムソースＳＳは、ソース端子１６にそれぞれ電気的に接続されている。

第１ゲート配線１４Ａは、第１系統トランジスタ９ＡのシステムゲートＧＳに電気的に接続されている。第２ゲート配線１４Ｂは、第２系統トランジスタ９ＢのシステムゲートＧＳに電気的に接続されている。以下の説明において「第１ゲート配線１４Ａに電気的に接続された状態」には、「第１系統トランジスタ９ＡのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。また、「第２ゲート配線１４Ｂに電気的に接続された状態」には、「第２系統トランジスタ９ＢのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。

アクティブクランプ回路２５は、ツェナダイオード列１０２、ダイオード列１０３、および、ｎチャネル型のクランプＭＩＳＦＥＴ１０４を含む。ツェナダイオード列１０２は、順方向直列接続されたｍ段（たとえばｍ＝８）のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、「ｍ＝１」であってもよい。ツェナダイオード列１０２は、カソードおよびアノードを含む。ツェナダイオード列１０２のカソードは、ドレイン端子１５、および、第１〜第２系統トランジスタ９Ａ〜９ＢのシステムドレインＤＳに電気的に接続されている。

ダイオード列１０３は、順方向直列接続されたｎ段（たとえばｎ＝３）のｐｎ接合ダイオードを含む直列回路からなる。ｐｎ接合ダイオードの個数は任意であり、「ｎ＝１」であってもよい。ダイオード列１０３は、カソードおよびアノードを含む。ダイオード列１０３のカソードは、第１ゲート配線１４Ａに電気的に接続されている。ダイオード列１０３のアノードは、ツェナダイオード列１０２のアノードに逆バイアス接続されている。

クランプＭＩＳＦＥＴ１０４は、ドレイン、ソース、ゲートおよびバックゲートを含む。クランプＭＩＳＦＥＴ１０４のドレインは、ドレイン端子１５、および、第１〜第２系統トランジスタ９Ａ〜９ＢのシステムドレインＤＳに電気的に接続されている。クランプＭＩＳＦＥＴ１０４のソースは、第１ゲート配線１４Ａに電気的に接続されている。クランプＭＩＳＦＥＴ１０４のゲートは、ダイオード列１０３のカソードに接続されている。クランプＭＩＳＦＥＴ１０４のバックゲートは、第１〜第２系統トランジスタ９Ａ〜９ＢのシステムソースＳＳ、および、ソース端子１６に電気的に接続されている。

ゲート制御回路１２は、第１〜第４電流源１０５〜１０８、コントローラ１０９、および、ｎチャネル型のドライブＭＩＳＦＥＴ１１０を含む。
第１電流源１０５は、第１ソース電流ＩＨ１を生成する。第１電流源１０５は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端および第１ゲート配線１４Ａに電気的に接続されている。第２電流源１０６は、第２ソース電流ＩＨ２を生成する。第２電流源１０６は、昇圧電圧ＶＧの印加端および第２ゲート配線１４Ｂの間に接続されている。

第３電流源１０７は、第１シンク電流ＩＬ１を生成する。第３電流源１０７は、第１ゲート配線１４Ａおよびソース端子１６（出力電圧ＶＯＵＴ）に接続されている。第４電流源１０８は、第２シンク電流ＩＬ２を生成する。第４電流源１０８は、第２ゲート配線１４Ｂおよびソース端子１６に接続されている。
コントローラ１０９は、第１〜第４電流源１０５〜１０８に接続されている。コントローラ１０９は、イネーブル状態（ＥＮ＝Ｈ）において、第１〜第２電流源１０５〜１０６をオン状態に制御する一方、第３〜第４電流源１０７〜１０８をオフ状態に制御する。これにより、第１ソース電流ＩＨ１が第１ゲート配線１４Ａに出力され、第２ソース電流ＩＨ２が第２ゲート配線１４Ｂに出力される。

コントローラ１０９は、ディセーブル状態（ＥＮ＝Ｌ）において、第１〜第２電流源１０５〜１０６をオフ状態に制御する一方、第３〜第４電流源１０７〜１０８をオン状態に制御する。これにより、第１シンク電流ＩＬ１が第１ゲート配線１４Ａから引き抜かれ、第２シンク電流ＩＬ２が第２ゲート配線１４Ｂから引き抜かれる。
ドライブＭＩＳＦＥＴ１１０は、第２ゲート配線１４Ｂおよびソース端子１６の間に接続されている。ドライブＭＩＳＦＥＴ１１０は、ドレイン、ソース、ゲートおよびバックゲートを含む。ドライブＭＩＳＦＥＴ１１０のドレインは、第２ゲート配線１４Ｂに電気的に接続されている。ドライブＭＩＳＦＥＴ１１０のソースは、ソース端子１６（出力電圧ＶＯＵＴ）に電気的に接続されている。ドライブＭＩＳＦＥＴ１１０のゲートは、内部ノード電圧Ｖｘの印加端に電気的に接続されている。

ドライブＭＩＳＦＥＴ１１０は、内部ノード電圧Ｖｘに応答してオン状態またはオフ状態に制御される。内部ノード電圧Ｖｘは、アクティブクランプ回路２５内の任意の電圧であってもよい。内部ノード電圧Ｖｘは、クランプＭＩＳＦＥＴ１０４のゲート電圧であってもよいし、ダイオード列１０３のいずれか１つのｐｎ接合ダイオードのアノード電圧であってもよい。

半導体装置１０１は、この形態では、コントロールＩＣ１１において、静電気から各種回路を保護する静電破壊保護回路の一例としての第１保護回路１１１、第２保護回路１１２および第３保護回路１１３を含む。
第１保護回路１１１は、静電気から第１系統トランジスタ９Ａを保護する。第１保護回路１１１は、第１ゲート配線１４Ａおよびソース端子１６に電気的に接続されている。第１保護回路１１１は、この形態では、逆バイアス接続された第１ツェナダイオード１１４および第１ダイオード１１５を含む第１ダイオード対によって構成されている。

第１ツェナダイオード１１４は、カソードおよびアノードを含む。第１ツェナダイオード１１４のカソードは、第１ゲート配線１４Ａに電気的に接続されている。第１ダイオード１１５は、カソードおよびアノードを含む。第１ダイオード１１５のアノードは、第１ツェナダイオード１１４のアノードに逆バイアス接続されている。第１ダイオード１１５のカソードは、ソース端子１６に電気的に接続されている。

第２保護回路１１２は、静電気から第２系統トランジスタ９Ｂを保護する。第２保護回路１１２は、第２ゲート配線１４Ｂおよびソース端子１６に電気的に接続されている。第２保護回路１１２は、この形態では、逆バイアス接続された第２ツェナダイオード１１６および第２ダイオード１１７を含む第２ダイオード対によって構成されている。
第２ツェナダイオード１１６は、カソードおよびアノードを含む。第２ツェナダイオード１１６のカソードは、第２ゲート配線１４Ｂに電気的に接続されている。第２ダイオード１１７は、カソードおよびアノードを含む。第２ダイオード１１７のアノードは、第２ツェナダイオード１１６のアノードに逆バイアス接続されている。第２ダイオード１１７のカソードは、ソース端子１６に電気的に接続されている。

第３保護回路１１３は、静電気からアクティブクランプ回路２５を保護する。第３保護回路１１３は、アクティブクランプ回路２５およびソース端子１６に電気的に接続されている。第３保護回路１１３は、デプレッション型のｎチャネル型の保護ＭＩＳＦＥＴ１１８および第３ツェナダイオード１１９を含む並列回路によって構成されている。
保護ＭＩＳＦＥＴ１１８は、ドレイン、ソース、ゲートおよびバックゲートを含む。保護ＭＩＳＦＥＴ１１８のドレインは、クランプＭＩＳＦＥＴ１０４のゲートに電気的に接続されている。保護ＭＩＳＦＥＴ１１８のソース、ゲートおよびバックゲートは、ソース端子１６に電気的に接続されている。第３ツェナダイオード１１９は、カソードおよびアノードを含む。第３ツェナダイオード１１９のカソードは、保護ＭＩＳＦＥＴ１１８のドレイン（クランプＭＩＳＦＥＴ１０４のゲート）に電気的に接続されている。第３ツェナダイオード１１９のアノードは、ソース端子１６に電気的に接続されている。

図２１は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図２１の縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ^２］を示している。図２１の横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ^２］を示している。図２１のグラフは、第１〜第２系統トランジスタ９Ａ〜９Ｂを同時にオン状態およびオフ状態に制御した場合の特性を示している。

アクティブクランプ耐量Ｅａｃは、パワートランジスタ８のオン状態からオフ状態への遷移動作時（つまりアクティブクランプ動作時）において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワートランジスタ８の耐量によって定義される。面積抵抗率Ｒｏｎ・Ａは、通常動作時におけるパワートランジスタ８のオン抵抗Ｒｏｎを表している。

図２１には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、メサ部６３に占める総チャネル面積ＡＴの割合が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。
総チャネル面積ＡＴを増加させた場合、通常動作時において面積抵抗率Ｒｏｎ・Ａが削減され、アクティブクランプ動作時においてアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、総チャネル面積ＡＴを低下させた場合、通常動作時において面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時においてアクティブクランプ耐量Ｅａｃが向上した。

面積抵抗率Ｒｏｎ・Ａを鑑みると、総チャネル面積ＡＴの割合は３３％以上（具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、総チャネル面積ＡＴの割合は３３％未満（具体的には０％を超えて３３％未満）であることが好ましい。総チャネル面積ＡＴの増加に起因して面積抵抗率Ｒｏｎ・Ａが削減されたのは、電流経路が増加したためである。総チャネル面積ＡＴの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。

とりわけ、総チャネル面積ＡＴが比較的大きい場合には、互いに隣り合う単位トランジスタ１０（具体的にはトレンチゲート構造５１）の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。
一方、総チャネル面積ＡＴの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加したのは、電流経路が縮小したためである。また、総チャネル面積ＡＴの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、総チャネル面積ＡＴが比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。

図２１のグラフの結果から、総チャネル面積ＡＴに基づく面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃの調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。
この一方、図２１のグラフの結果から、パワートランジスタ８において、通常動作時に第１プロット点Ｐ１（総チャネル面積ＡＴの割合＝６６％）に近づく動作をさせ、アクティブクランプ動作時に第４プロット点Ｐ４（総チャネル面積ＡＴの割合＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、半導体装置１０１では、パワートランジスタ８に対して図２２および図２３Ａ〜図２３Ｃを用いて説明される制御が実施される。

図２２は、パワートランジスタ８の制御例を示すタイミングチャートである。図２３Ａ〜２３Ｃは、パワートランジスタ８の制御例を示す断面斜視図である。図２３Ａ〜２３Ｃでは、ｎ個のゲート配線１４がラインによって簡略化して示されている。また、複数のゲートプラグ電極９１の一部が、ラインによって簡略化して示されている。また、オフ状態のチャネル（ソース領域６０）が塗りつぶしハッチングによって示されている。図２２には、紙面上側から順に、イネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、第１ゲート信号Ｇ１（一点鎖線）、第２ゲート信号Ｇ２（破線）、および、出力電流ＩＯＵＴが示されている。

以下では、第１系統トランジスタ９Ａのゲート・ソース電圧を「Ｖｇｓ１」、クランプＭＩＳＦＥＴ１０４のゲート・ソース電圧を「Ｖｇｓ２」、ドライブＭＩＳＦＥＴ１１０のゲート・ソース電圧を「Ｖｇｓ３」、ツェナダイオード列１０２の降伏電圧を「ｍＶＺ」、ダイオード列１０３の順方向降下電圧を「ｎＶＦ」とする。
図２２を参照して、イネーブル信号ＥＮは、時刻ｔ１に至るまでローレベルに維持されている。イネーブル信号ＥＮにおいて、ローレベルはパワートランジスタ８をオフするときの論理レベルであり、ハイレベルはパワートランジスタ８をオンするときの論理レベルである。この時、第１〜第２ゲート信号Ｇ１〜Ｇ２がローレベル（≒ＶＯＵＴ）に維持されているので、第１〜第２系統トランジスタ９Ａ〜９Ｂはオフ状態に制御されている（図２３Ａ参照）。したがって、パワートランジスタ８は、停止している。この状態は、パワートランジスタ８の第１動作モードに相当する。

時刻ｔ１において、イネーブル信号ＥＮは、ローレベルからハイレベルに制御される。イネーブル信号ＥＮがハイレベルになると、第１〜第２ゲート信号Ｇ１〜Ｇ２がローレベル（≒ＶＯＵＴ）からハイレベル（≒ＶＧ）に立ち上がり、第１〜第２系統トランジスタ９Ａ〜９Ｂの双方が同時にオン状態に制御される（図２３Ｂ参照）。これにより、パワートランジスタ８が通常動作状態になる。この状態は、パワートランジスタ８の第２動作モードに相当する。

第１〜第２系統トランジスタ９Ａ〜９Ｂがオン状態になると、出力電流ＩＯＵＴが流れ始める。出力電圧ＶＯＵＴは、電源電圧ＶＢ近傍まで上昇する。パワートランジスタ８は、通常動作時において総チャネル面積ＡＴ（＝５０％）で駆動される。これにより、面積抵抗率Ｒｏｎ・Ａは、図２１のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

時刻ｔ２において、イネーブル信号ＥＮはハイレベルからローレベルに制御される。イネーブル信号ＥＮがローレベルになると、第１〜第２ゲート信号Ｇ１〜Ｇ２がハイレベルからローレベルに立ち下がる。このとき、誘導性負荷Ｌは、パワートランジスタ８のオン期間中に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、グランド電圧ＧＮＤよりも低い負電圧まで急低下する。これにより、パワートランジスタ８がアクティブクランプ動作に移行する。

時刻ｔ３において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値α（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ３）だけ低いチャネル切り換え電圧ＶＢ−αまで低下すると、内部ノード電圧Ｖｘがゲート・ソース電圧Ｖｇｓ３よりも高くなる。これにより、ドライブＭＩＳＦＥＴ１１０がオン状態になり、第２系統トランジスタ９Ｂのゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。その結果、第２系統トランジスタ９Ｂがオフ状態に制御される。

一方、時刻ｔ４において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値β（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢ−βまで低下すると、第１系統トランジスタ９Ａは、アクティブクランプ回路２５によってオン状態に制御される。下限電圧ＶＢ−βは、チャネル切り換え電圧ＶＢ−α未満（ＶＢ−β＜ＶＢ−α）である。
したがって、第２系統トランジスタ９Ｂは、アクティブクランプ回路２５の動作前にドライブＭＩＳＦＥＴ１１０によって完全に停止される。これにより、パワートランジスタ８は、アクティブクランプ動作時において、第２系統トランジスタ９Ｂが停止した状態で第１系統トランジスタ９Ａによって駆動される（図２３Ｃ参照）。この状態は、パワートランジスタ８の第３動作モードに相当する。

パワートランジスタ８は、アクティブクランプ動作時において第１系統チャネル面積ＡＳ１（＝２５％）で駆動される。つまり、アクティブクランプ動作時のチャネル利用率は、零を超えて通常動作時のチャネル利用率未満となる。これにより、アクティブクランプ耐量Ｅａｃは、図２１のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

誘導性負荷Ｌに起因する出力電流ＩＯＵＴは、第１系統トランジスタ９Ａを介して放電される。したがって、出力電圧ＶＯＵＴは、下限電圧ＶＢ−β以上に制限される。アクティブクランプ回路２５は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制限し、パワートランジスタ８のドレイン・ソース電圧Ｖｄｓ（＝ＶＢ−ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ（＝β）以下に制限する。アクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ５まで継続される。

以上、半導体装置１０１によれば、通常動作時において、第１〜第２系統トランジスタ９Ａ〜９Ｂを利用して電流を流すことができる。これにより、オン抵抗Ｒｏｎを低減できる。一方、アクティブクランプ動作時には、第２系統トランジスタ９Ｂを停止させた状態で第１系統トランジスタ９Ａを利用して電流を流すことができる。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制しながら、第１系統トランジスタ９Ａによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量Ｅａｃを向上できる。

換言すると、半導体装置１０１によれば、通常動作時においてパワートランジスタ８のチャネル利用率が相対的に増加し、アクティブクランプ動作時においてパワートランジスタ８のチャネル利用率が相対的に低下する。これにより、通常動作時において電流経路が相対的に増加するから、オン抵抗Ｒｏｎを低減できる。また、アクティブクランプ動作時において誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

このように、半導体装置１０１によれば、図２１に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる。とりわけ、離散的に配置された複数の単位トランジスタ１０によれば、半導体チップ２（第１デバイス領域６）の局所的な温度を適切に抑制できる。よって、アクティブクランプ耐量Ｅａｃを適切に向上できる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。

この形態では、アクティブクランプ動作時において、第１系統トランジスタ９Ａがオン状態に制御される一方、第２系統トランジスタ９Ｂがオフ状態に制御された例について説明した。しかし、アクティブクランプ動作時において、第２系統トランジスタ９Ｂがオン状態に制御される一方、第１系統トランジスタ９Ａがオフ状態に制御されてもよい。この場合、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂの関係を入れ替えて理解すればよい。

図２４は、本発明の第３実施形態に係る半導体装置１２１（第１実施形態に係る半導体装置１に３系統のパワートランジスタ８が適用された場合において、３系統制御を行うための形態）を示すブロック回路図である。図２５は、図２４に示すパワートランジスタ８の等価回路図である。図２６は、３系統のパワートランジスタ８の一構成例を示す平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明する。

図２４〜図２６を参照して、半導体装置１２１は、ドレイン端子１５（電源端子ＶＢＢ）、ソース端子１６（出力端子ＯＵＴ）、３系統のパワートランジスタ８、３個のゲート配線１４、アクティブクランプ回路２５、出力電圧監視回路１２２およびゲート制御回路１２を含む。図２４および図２５では、抵抗性負荷Ｒ、容量性負荷Ｃおよび誘導性負荷Ｌのうちの少なくとも１つが、ソース端子１６に接続された例が示されている。

３系統のパワートランジスタ８は、この形態では、３つの系統トランジスタ９を含む。３つの系統トランジスタ９は、第１系統トランジスタ９Ａ、第２系統トランジスタ９Ｂおよび第３系統トランジスタ９Ｃを含む。第１〜第３系統トランジスタ９Ａ〜９Ｃの３個のシステムゲートＧＳは、パワートランジスタ８の３個のメインゲートＧＭ（第１ゲート、第２ゲートおよび第３ゲート）をそれぞれ構成している。

第１系統トランジスタ９Ａは、複数の単位トランジスタ１０から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ１０Ａを含む。第１系統トランジスタ９Ａは、この形態では、図２６の紙面左側から（３ｋ−２）列目（ｋ≧１）を構成する６個のグループに含まれる複数（３６個）の単位トランジスタ１０によって構成されている。

つまり、第１単位トランジスタ１０Ａは、（３ｋ−１）列目および３ｋ列目を構成する単位トランジスタ１０を挟み込む態様で第２方向Ｙに間隔を空けて系統化されている。第１系統トランジスタ９Ａとして選択される単位トランジスタ１０は任意であるが、複数の第１単位トランジスタ１０Ａは、第２方向Ｙに関して、少なくとも１つの単位トランジスタ１０を挟み込む態様で間隔を空けて系統化されることが好ましい。

第２系統トランジスタ９Ｂは、第１単位トランジスタ１０Ａを除く複数の単位トランジスタ１０から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ１０Ｂを含む。第２系統トランジスタ９Ｂは、この形態では、図２６の紙面左側から（３ｋ−１）列目（ｋ≧１）を構成する５個のグループに含まれる複数（３０個）の単位トランジスタ１０によって構成されている。

つまり、複数の第２単位トランジスタ１０Ｂは、３ｋ列目および（３ｋ−２）列目を構成する単位トランジスタ１０を挟み込む態様で第２方向Ｙに間隔を空けて系統化されている。第２系統トランジスタ９Ｂとして選択される単位トランジスタ１０は任意であるが、複数の第２単位トランジスタ１０Ｂは、第２方向Ｙに関して、少なくとも１つの単位トランジスタ１０を挟み込む態様で間隔を空けて系統化されることが好ましい。

第３系統トランジスタ９Ｃは、第１単位トランジスタ１０Ａおよび第２単位トランジスタ１０Ｂを除く１つまたは複数の単位トランジスタ１０から個別制御対象として系統化された１つまたは複数の第３単位トランジスタ１０Ｃを含む。第３系統トランジスタ９Ｃは、この形態では、図２６の紙面左側から３ｋ列目（ｋ≧１）を構成する５個のグループに含まれる複数（３０個）の単位トランジスタ１０によって構成されている。

つまり、複数の第３単位トランジスタ１０Ｃは、（３ｋ−１）列目および（３ｋ−２）列目を構成する単位トランジスタ１０を挟み込む態様で第２方向Ｙに間隔を空けて系統化されている。第３系統トランジスタ９Ｃとして選択される単位トランジスタ１０は任意であるが、複数の第３単位トランジスタ１０Ｃは、第２方向Ｙに関して、少なくとも１つの単位トランジスタ１０を挟み込む態様で間隔を空けて系統化されることが好ましい。

互いに隣り合う２つの第１単位トランジスタ１０Ａの間には、１つまたは複数の第２単位トランジスタ１０Ｂ、および／または、１つまたは複数の第３単位トランジスタ１０Ｃが介在していてもよい。互いに隣り合う２つの第２単位トランジスタ１０Ｂの間には、１つまたは複数の第１単位トランジスタ１０Ａ、および／または、１つまたは複数の第３単位トランジスタ１０Ｃが介在していてもよい。互いに隣り合う２つの第３単位トランジスタ１０Ｃの間には、１つまたは複数の第１単位トランジスタ１０Ａ、および／または、１つまたは複数の第２単位トランジスタ１０Ｂが介在していてもよい。

この形態では、第１単位トランジスタ１０Ａ、第２単位トランジスタ１０Ｂおよび第３単位トランジスタ１０Ｃが、第２方向Ｙにこの順で繰り返し系統化されている。この構造によれば、第１〜第３単位トランジスタ１０Ａ〜１０Ｃが離散的に系統化されている。つまり、同一系統の単位トランジスタ１０が第２方向Ｙに連続的に系統化されていない。これにより、第１〜第３単位トランジスタ１０Ａ〜１０Ｃが個別制御された際に、第１デバイス領域６において温度上昇する領域を分散させることができる。よって、第１デバイス領域６における局所的な温度上昇を抑制できる。

第１〜第３単位トランジスタ１０Ａ〜１０Ｃの個数は任意である。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と等しくてもよい。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数を超えていてもよいし、第１単位トランジスタ１０Ａの個数未満であってもよい。
第３単位トランジスタ１０Ｃの個数は、第１単位トランジスタ１０Ａの個数と等しくてもよい。第３単位トランジスタ１０Ｃの個数は、第１単位トランジスタ１０Ａの個数を超えていてもよいし、第１単位トランジスタ１０Ａの個数未満であってもよい。第３単位トランジスタ１０Ｃの個数は、第２単位トランジスタ１０Ｂの個数と等しくてもよい。第３単位トランジスタ１０Ｃの個数は、第２単位トランジスタ１０Ｂの個数を超えていてもよいし、第２単位トランジスタ１０Ｂの個数未満であってもよい。

３系統のパワートランジスタ８の総チャネル面積ＡＴは、第１系統トランジスタ９Ａ、第２系統トランジスタ９Ｂおよび第３系統トランジスタ９Ｃによって、同一のまたは異なる値からそれぞれなる３個の系統チャネル面積ＡＳに分割されている。第１系統トランジスタ９Ａは第１系統チャネル面積ＡＳ１を有し、第２系統トランジスタ９Ｂは第２系統チャネル面積ＡＳ２を有し、第３系統トランジスタ９Ｃは第３系統チャネル面積ＡＳ３を有している。第１〜第３系統チャネル面積ＡＳ１〜ＡＳ３は、第１〜第３系統チャネル面積ＡＳ１〜ＡＳ３の総和が総チャネル面積ＡＴとなる関係式（ＡＴ＝ＡＴ１＋ＡＴ２＋ＡＴ３）を具備する限り、種々の値を取る。

第２系統チャネル面積ＡＳ２は、第１系統チャネル面積ＡＳ１と等しくてもよい（ＡＳ１≒ＡＳ２）。第２系統チャネル面積ＡＳ２は、第１系統チャネル面積ＡＳ１を超えていてもよいし（ＡＳ１＜ＡＳ２）、第１系統チャネル面積ＡＳ１未満（ＡＳ２＜ＡＳ１）であってもよい。第３系統チャネル面積ＡＳ３は、第１系統チャネル面積ＡＳ１と等しくてもよい（ＡＳ１≒ＡＳ３）。第３系統チャネル面積ＡＳ３は、第１系統チャネル面積ＡＳ１を超えていてもよいし（ＡＳ１＜ＡＳ３）、第１系統チャネル面積ＡＳ１未満であってもよい（ＡＳ３＜ＡＳ１）。

第３系統チャネル面積ＡＳ３は、第２系統チャネル面積ＡＳ２と等しくてもよい（ＡＳ２≒ＡＳ３）。第３系統チャネル面積ＡＳ３は、第２系統チャネル面積ＡＳ２を超えていてもよいし（ＡＳ２＜ＡＳ３）、第２系統チャネル面積ＡＳ２未満（ＡＳ３＜ＡＳ２）であってもよい。
以下では、便宜的に、メサ部６３に占める総チャネル面積ＡＴの割合を７５％とし、第１〜第３系統チャネル面積ＡＳ１〜ＡＳ３が等しい値を有している例について説明する。つまり、メサ部６３に占める第１系統チャネル面積ＡＳ１は２５％であり、メサ部６３に占める第２系統チャネル面積ＡＳ２は２５％であり、メサ部６３に占める第３系統チャネル面積ＡＳ３は２５％である。

３系統のパワートランジスタ８は、第１動作モード、第２動作モード、第３動作モードおよび第４動作モードで制御される。第１動作モードでは、第１〜第３系統トランジスタ９Ａ〜９Ｃが同時にオフ状態に制御される。第２動作モードでは、第１〜第３系統トランジスタ９Ａ〜９Ｃが同時にオン状態に制御される。第３動作モードでは、第１〜第３系統トランジスタ９Ａ〜９Ｃのいずれか２つのみが同時にオン状態に制御される。第４動作モードでは、第１〜第３系統トランジスタ９Ａ〜９Ｃのいずれか１つのみがオン状態に制御される。

パワートランジスタ８は、第１動作モードにおいて停止状態になる。パワートランジスタ８は、第２動作モードにおいて総チャネル面積ＡＴ（＝７５％）で駆動される。パワートランジスタ８は、第３動作モードにおいて総チャネル面積ＡＴ未満のチャネル割合となる第１〜第３系統チャネル面積ＡＳ１〜ＡＳ３のいずれか２つの和（＝５０％）で駆動される。パワートランジスタ８は、第４動作モードにおいて総チャネル面積ＡＴ未満のチャネル割合となる第１〜第３系統チャネル面積ＡＳ１〜ＡＳ３のいずれか１つ（＝２５％）で駆動される。

パワートランジスタ８は、この形態では、第３動作モードにおいて第１系統トランジスタ９Ａが停止した状態で第２〜第３系統トランジスタ９Ｂ〜９Ｃによって駆動される。したがって、パワートランジスタ８は、第３動作モードにおいて第２〜第３系統チャネル面積ＡＳ２〜ＡＳ３の和（＝５０％）で駆動される。また、パワートランジスタ８は、第４動作モードにおいて第１〜第２系統トランジスタ９Ａ〜９Ｂが停止した状態で第３系統トランジスタ９Ｃによって駆動される。したがって、パワートランジスタ８は、第４動作モードにおいて第３系統チャネル面積ＡＳ３（＝２５％）で駆動される。

３個のゲート配線１４は、第１ゲート配線１４Ａ、第１ゲート配線１４Ｂおよび第３ゲート配線１４Ｃを含む。第１ゲート配線１４Ａは、第１系統トランジスタ９Ａ（複数の第１単位トランジスタ１０Ａ）に電気的に接続されている。第１ゲート配線１４Ｂは、第１系統トランジスタ９Ａとは別の第２系統トランジスタ９Ｂ（複数の第２単位トランジスタ１０Ｂ）に電気的に接続されている。第３ゲート配線１４Ｃは、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂとは別の第３系統トランジスタ９Ｃ（複数の第３単位トランジスタ１０Ｃ）に電気的に接続されている。

アクティブクランプ回路２５は、第３系統トランジスタ９Ｃのドレイン・ゲート間に接続されている。アクティブクランプ回路２５は、ソース端子１６が負電圧になったとき、第３系統トランジスタ９Ｃを強制的にオン状態に制御する。これにより、アクティブクランプ回路２５は、パワートランジスタ８のドレイン・ソース電圧Ｖｄｓ（＝ＶＢＢ−ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ以下に制限する。第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂは、アクティブクランプ動作に寄与しない。したがって、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂには、アクティブクランプ回路２５は接続されていない。

出力電圧監視回路１２２は、ゲート制御回路１２およびソース端子１６に接続されている。出力電圧監視回路１２２は、出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴの監視結果に基づいて駆動信号Ｓｃを生成し、ゲート制御回路１２に出力する。
ゲート制御回路１２は、パワートランジスタ８、アクティブクランプ回路２５（内部ノード電圧Ｖｘ）および出力電圧監視回路１２２に電気的に接続されている。ゲート制御回路１２は、第１〜第３ゲート配線１４Ａ〜１４Ｃを介して第１〜第３系統トランジスタ９Ａ〜９Ｃに電気的に接続されている。

ゲート制御回路１２は、イネーブル信号ＥＮ、内部ノード電圧Ｖｘおよび駆動信号Ｓｃに応答して、第１〜第３系統トランジスタ９Ａ〜９Ｃを個別制御する第１〜第３ゲート信号Ｇ１〜Ｇ３を生成し、第１〜第３ゲート配線１４Ａ〜１４Ｃに個別的に出力する。ゲート制御回路１２は、具体的には、パワートランジスタ８のオン遷移動作時、通常動作時、オフ遷移動作時およびアクティブクランプ動作時において、パワートランジスタ８のオン抵抗Ｒｏｎ（チャネル利用率）を切り換えるように、第１〜第３ゲート信号Ｇ１〜Ｇ３を個別に制御する。

ゲート制御回路１２は、基本動作として、イネーブル信号ＥＮがローレベルのときにローレベルの第１〜第３ゲート信号Ｇ１〜Ｇ３を生成する一方、イネーブル信号ＥＮがハイレベルのときにハイレベルの第１〜第３ゲート信号Ｇ１〜Ｇ３を生成する。第１〜第３ゲート信号Ｇ１〜Ｇ３がローレベルの時、第１〜第３系統トランジスタ９Ａ〜９Ｃはオフ状態に制御される（＝第１動作モードに対応）。

ゲート制御回路１２は、オン遷移動作時およびオフ遷移動作時において第１〜第３系統トランジスタ９Ａ〜９Ｃをオン状態に制御する第１〜第３ゲート信号Ｇ１〜Ｇ３を生成する（＝第２動作モードに対応）。
また、ゲート制御回路１２は、通常動作時において第１系統トランジスタ９Ａをオフ状態に制御する一方、第２〜第３系統トランジスタ９Ｂ〜９Ｃをオン状態に制御する第１〜第３ゲート信号Ｇ１〜Ｇ３を生成する（＝第３動作モードに対応）。

また、ゲート制御回路１２は、アクティブクランプ動作時において第１〜第２系統トランジスタ９Ａ〜９Ｂをオフ状態に制御する一方、第３系統トランジスタ９Ｃをオン状態に制御する第１〜第３ゲート信号Ｇ１〜Ｇ３を生成する（＝第４動作モードに対応）。
図２７は、図２４に示すゲート制御回路１２およびアクティブクランプ回路２５の一構成例を示す回路図である。図２７は、コントロールＩＣ１１の要部を示す回路図でもある。

第１〜第３系統トランジスタ９Ａ〜９Ｃは、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。第１〜第３系統トランジスタ９Ａ〜９ＣのシステムドレインＤＳは、ドレイン端子１５にそれぞれ電気的に接続されている。第１〜第３系統トランジスタ９Ａ〜９ＣのシステムソースＳＳは、ソース端子１６にそれぞれ電気的に接続されている。

第１ゲート配線１４Ａは、第１系統トランジスタ９ＡのシステムゲートＧＳ（第１ゲート）に電気的に接続されている。第２ゲート配線１４Ｂは、第２系統トランジスタ９ＢのシステムゲートＧＳ（第２ゲート）に電気的に接続されている。第３ゲート配線１４Ｃは、第３系統トランジスタ９ＣのシステムゲートＧＳ（第３ゲート）に電気的に接続されている。

以下の説明において「第１ゲート配線１４Ａに電気的に接続された状態」には、「第１系統トランジスタ９ＡのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。また、「第２ゲート配線１４Ｂに電気的に接続された状態」には、「第２系統トランジスタ９ＢのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。また、「第３ゲート配線１４Ｃに電気的に接続された状態」には、「第３系統トランジスタ９ＣのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。

アクティブクランプ回路２５は、ツェナダイオード列１２３、ダイオード列１２４、および、ｎチャネル型のクランプＭＩＳＦＥＴ１２５を含む。ツェナダイオード列１２３は、順方向直列接続されたｍ段（たとえばｍ＝８）のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、「ｍ＝１」であってもよい。ツェナダイオード列１２３は、カソードおよびアノードを含む。ツェナダイオード列１２３のカソードは、ドレイン端子１５、および、第１〜第３系統トランジスタ９Ａ〜９ＣのシステムドレインＤＳに電気的に接続されている。

ダイオード列１２４は、順方向直列接続されたｎ段（たとえばｎ＝３）のｐｎ接合ダイオードを含む直列回路からなる。ｐｎ接合ダイオードの個数は任意であり、「ｎ＝１」であってもよい。ダイオード列１２４は、カソードおよびアノードを含む。ダイオード列１２４のアノードは、ツェナダイオード列１２３のアノードに逆バイアス接続されている。
クランプＭＩＳＦＥＴ１２５は、ドレイン、ソースおよびゲートを含む。クランプＭＩＳＦＥＴ１２５のドレインは、ドレイン端子１５、および、第１〜第３系統トランジスタ９Ａ〜９ＣのシステムドレインＤＳに電気的に接続されている。クランプＭＩＳＦＥＴ１２５のソースは、第３ゲート配線１４Ｃに電気的に接続されている。クランプＭＩＳＦＥＴ１２５のゲートは、ダイオード列１２４のカソードに接続されている。

出力電圧監視回路１２２は、閾値電圧Ｖｔｈを生成する閾値電圧生成部１２６、比較信号Ｓａを生成するコンパレータ１２７、遅延信号Ｓｂを生成する遅延部１２８、および、駆動信号Ｓｃを生成するレベルシフタ１２９を含む。
閾値電圧生成部１２６は、電源電圧ＶＢおよび定電圧ＶＲＥＧ（たとえばＶＲＥＧ＝ＶＢ−５Ｖ）の間において、ヒステリシスを有する閾値電圧Ｖｔｈ（ＶｔｈＨ／ＶｔｈＬ）を生成する。閾値電圧生成部１２６は、比較信号Ｓａに応じて異なる電圧値からなる閾値電圧Ｖｔｈを生成する。閾値電圧生成部１２６は、具体的には、比較信号Ｓａがローレベルの時にハイレベルの閾値電圧ＶｔｈＨ（たとえばＶｔｈＨ＝ＶＢ−１００ｍＶ）を生成し、比較信号Ｓａがハイレベルの時にローレベルの閾値電圧ＶｔｈＬ（たとえばＶｔｈＨ＝ＶＢ−２００ｍＶ）を生成する。

コンパレータ１２７は、非反転入力端（＋）および反転入力端（−）を有している。コンパレータ１２７は、非反転入力端（＋）に入力された出力電圧ＶＯＵＴ、および、反転入力端（−）に入力された閾値電圧Ｖｔｈを比較し、比較信号Ｓａを生成する。比較信号Ｓａは、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ未満（ＶＯＵＴ＜Ｖｔｈ）の時にローレベル（≒ＶＲＥＧ）になり、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈを超えている（ＶＯＵＴ＞Ｖｔｈ）時にハイレベル（≒ＶＢ）になる。

遅延部１２８は、比較信号Ｓａの立ち上りエッジに所定期間の遅延を与える遅延信号Ｓｂを生成する。遅延部１２８は、具体的には、比較信号Ｓａがハイレベルに立ち上がってから所定の遅延時間Ｔｄが経過した後、遅延信号Ｓｂをハイレベル（≒ＶＢ）に立ち上げる。一方、遅延部１２８は、比較信号Ｓａがローレベルに立ち下がった時には、遅延信号Ｓｂを遅滞なくローレベル（≒ＶＲＥＧ）に立ち下げる。遅延時間Ｔｄは、出力電圧ＶＯＵＴが閾値電圧ＶｔｈＨを上回ってから電源電圧ＶＢに達するまでの所要時間以上に設定されることが好ましい。遅延時間Ｔｄは、任意の値に調整される可変値に設定されてもよい。

レベルシフタ１２９は、遅延信号Ｖｂにレベルシフトを付与して駆動信号Ｓｃを生成する。駆動信号Ｓｃは、遅延信号Ｖｂがハイレベルの時にハイレベル（≧ＶＯＵＴ＋Ｖｇｓ、ただしＶｇｓは後述の第１ドライブＭＩＳＦＥＴ１３７のオンスレッショルド電圧）となり、遅延信号Ｖｂがローレベルであるときにローレベル（≒ＶＯＵＴ）となる。
ゲート制御回路１２は、第１〜第６電流源１３０〜１３５、コントローラ１３６、および、ｎチャネル型の第１〜第３ドライブＭＩＳＦＥＴ１３７〜１３９（第１〜第３スイッチ）を含む。

第１電流源１３０は、第１ソース電流ＩＨ１を生成する。第１電流源１３０は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端および第１ゲート配線１４Ａに電気的に接続されている。第２電流源１３１は、第２ソース電流ＩＨ２を生成する。第２電流源１３１は、昇圧電圧ＶＧの印加端および第２ゲート配線１４Ｂの間に接続されている。第３電流源１３２は、第３ソース電流ＩＨ３を生成する。第３電流源１３２は、昇圧電圧ＶＧの印加端および第３ゲート配線１４Ｃの間に接続されている。

第４電流源１３３は、第１シンク電流ＩＬ１を生成する。第４電流源１３３は、第１ゲート配線１４Ａおよびソース端子１６（出力電圧ＶＯＵＴ）に接続されている。第５電流源１３４は、第２シンク電流ＩＬ２を生成する。第５電流源１３４は、第２ゲート配線１４Ｂおよびソース端子１６に接続されている。第６電流源１３５は、第３シンク電流ＩＬ３を生成する。第６電流源１３５は、第３ゲート配線１４Ｃおよびソース端子１６に接続されている。

コントローラ１３６は、第１〜第６電流源１３０〜１３５に電気的に接続されている。コントローラ１３６は、イネーブル信号ＥＮがハイレベル（ＥＮ＝Ｈ）の時、第１〜第３電流源１３０〜１３２をオン状態に制御する一方、第４〜第６電流源１３３〜１３５をオフ状態に制御する。これにより、第１ソース電流ＩＨ１が第１ゲート配線１４Ａに出力され、第２ソース電流ＩＨ２が第２ゲート配線１４Ｂに出力され、第３ソース電流ＩＨ３が第３ゲート配線１４Ｃに出力される。

コントローラ１３６は、イネーブル信号ＥＮがローレベル（ＥＮ＝Ｌ）の時、第１〜第３電流源１３０〜１３２をオフ状態に制御する一方、第４〜第６電流源１３３〜１３５をオン状態に制御する。これにより、第１シンク電流ＩＬ１が第１ゲート配線１４Ａから引き抜かれ、第２シンク電流ＩＬ２が第２ゲート配線１４Ｂから引き抜かれ、第３シンク電流ＩＬ３が第３ゲート配線１４Ｃから引き抜かれる。

第１ドライブＭＩＳＦＥＴ１３７は、ドレイン、ソース、ゲートおよびバックゲートを含む。第１ドライブＭＩＳＦＥＴ１３７のドレインは、第１ゲート配線１４Ａに電気的に接続されている。第１ドライブＭＩＳＦＥＴ１３７のソースは、ソース端子１６に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１３７のゲートは、出力電圧監視回路１２２（具体的にレベルシフタ１２９）に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１３７のバックゲートは、ソース端子１６に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１３７は、ゲートに入力された駆動信号Ｓｃに応答して駆動制御される。

第２ドライブＭＩＳＦＥＴ１３８は、ドレイン、ソース、ゲートおよびバックゲートを含む。第２ドライブＭＩＳＦＥＴ１３８のドレインは、第１ゲート配線１４Ａに電気的に接続されている。第２ドライブＭＩＳＦＥＴ１３８のソースは、ソース端子１６に電気的に接続されている。第２ドライブＭＩＳＦＥＴ１３８のゲートは、内部ノード電圧Ｖｘの印加端に電気的に接続されている。第２ドライブＭＩＳＦＥＴ１３８のバックゲートは、ソース端子１６に電気的に接続されている。

第３ドライブＭＩＳＦＥＴ１３９は、ドレイン、ソース、ゲートおよびバックゲートを含む。第３ドライブＭＩＳＦＥＴ１３９のドレインは、第２ゲート配線１４Ｂに電気的に接続されている。第３ドライブＭＩＳＦＥＴ１３９のソースは、ソース端子１６に電気的に接続されている。第３ドライブＭＩＳＦＥＴ１３９のゲートは、内部ノード電圧Ｖｘの印加端に電気的に接続されている。第３ドライブＭＩＳＦＥＴ１３９のバックゲートは、ソース端子１６に電気的に接続されている。

第２〜第３ドライブＭＩＳＦＥＴ１３８〜１３９は、ゲートに入力された内部ノード電圧Ｖｘに応答してオン状態またはオフ状態にそれぞれ制御される。内部ノード電圧Ｖｘは、アクティブクランプ回路２５内の任意の電圧であってもよい。内部ノード電圧Ｖｘは、クランプＭＩＳＦＥＴ１２５のゲート電圧であってもよいし、ダイオード列１２４のいずれか１つのｐｎ接合ダイオードのアノード電圧であってもよい。

図２８は、容量性負荷接続時の起動挙動を示す図である。図２８には、紙面上側から順に、外部制御信号ＩＮ、出力電圧ＶＯＵＴ、および、出力電流ＩＯＵＴが示されている。以下では、第１実施形態に係る半導体装置１に１系統のパワートランジスタ８が適用され、ソース端子１６（出力端子ＯＵＴ）に容量性負荷Ｃが接続された場合を例にとって説明する。

半導体装置１は、過熱保護回路３５を有している（図７も併せて参照）。過熱保護回路３５は、温度条件に応じてパワートランジスタ８を強制的にオフ状態に制御する。過熱保護回路３５は、パワートランジスタ８の温度Ｔｊが一定値に達したときにパワートランジスタ８を強制的にオフ状態に制御してもよい。過熱保護回路３５は、パワートランジスタ８および他の回路ブロック（発熱を生じにくいロジック回路など）の間の温度差ΔＴｊが一定値に達したときにパワートランジスタ８を強制的にオフ状態に制御してもよい。

図２８を参照して、ソース端子１６に容量性負荷Ｃが接続された場合、パワートランジスタ８のオン遷移動作時にラッシュ電流が流れ、パワートランジスタ８が瞬時的に発熱する（時刻ｔ１１〜ｔ１２および時刻ｔ１３〜ｔ１４参照）。パワートランジスタ８の発熱に起因して過熱保護回路３５が駆動した場合、パワートランジスタ８は過熱保護回路３５によって起動途中に強制的にオフ状態に制御される。その結果、パワートランジスタ８の起動時間に遅延が生じる（時刻ｔ１２〜ｔ１３および時刻ｔ１４〜ｔ１５参照）。

図２９は、容量性負荷接続時の起動挙動を示す図である。図２９には、紙面上側から順に、出力電圧ＶＯＵＴおよび消費電力Ｗが示されている。
図２９を参照して、パワートランジスタ８では、オン遷移動作時のオン抵抗Ｒｏｎおよびオフ遷移動作時のオン抵抗Ｒｏｎが、パワートランジスタ８の通常動作時のオン抵抗Ｒｏｎよりも高くなる。オン遷移動作時は、出力電圧ＶＯＵＴの立ち上がり期間（時刻ｔ２１〜ｔ２３）である。オフ遷移動作時は、出力電圧ＶＯＵＴの立ち下がり期間（時刻ｔ２４〜ｔ２６）である。通常動作時は、出力電圧ＶＯＵＴの定常期間（時刻ｔ２３〜ｔ２４）である。

したがって、パワートランジスタ８では、オン遷移動作時およびオフ遷移動作時において消費電力Ｗが増加し、急激な温度上昇が引き起こされる。消費電力Ｗは、出力電流ＩＯＵＴにオン抵抗Ｒｏｎの二乗を積算した値（Ｗ＝ＩＯＵＴ×ＲＯＮ^２）で表現される。この結果から、過熱保護回路３５は、ラッシュ電流に起因するパワートランジスタ８の瞬時的な発熱によって誤作動しないように高精度に設計される必要があることがわかる。

前述の第２実施形態に係る半導体装置１０１のように２系統のパワートランジスタ８を採用することによって、オン遷移動作時、通常動作時およびオフ遷移動作時のオン抵抗Ｒｏｎを制御できる。つまり、第２実施形態に係る半導体装置１０１によれば、第１〜第２系統トランジスタ９Ａ〜９Ｂの個別制御によって、オン遷移動作時（オフ遷移動作時）のオン抵抗Ｒｏｎが通常動作時のオン抵抗Ｒｏｎ未満になるようにパワートランジスタ８を制御できる。

しかし、この場合、アクティブクランプ動作時のオン抵抗Ｒｏｎを適切に制御できない。そこで、第３実施形態に係る半導体装置１２１では、３系統のパワートランジスタ８が採用され、図３０および図３１Ａ〜図３１Ｄを用いて説明される制御が実施される。
図３０は、パワートランジスタ８の制御例を示すタイミングチャートである。図３１Ａ〜図３１Ｄは、パワートランジスタ８の制御例を示す断面斜視図である。図３１Ａ〜図３１Ｄでは、ｎ個のゲート配線１４がラインによって簡略化して示されている。また、複数のゲートプラグ電極９１の一部が、ラインによって簡略化して示されている。また、オフ状態のチャネル（ソース領域６０）が塗りつぶしハッチングによって示されている。以下では、少なくとも誘導性負荷Ｌ（たとえばハーネスのインダクタンス成分）が、ソース端子１６（出力端子ＯＵＴ）に接続されているものとする。

図３０には、紙面上側から順に、イネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、第１ゲート信号Ｇ１（一点鎖線）、第２ゲート信号Ｇ２（二点鎖線）、第３ゲート信号Ｇ３（破線）、比較信号Ｓａ、遅延信号Ｓｂ（駆動信号Ｓｃ）、第１ドライブＭＩＳＦＥＴ１３７の出力信号、第２ドライブＭＩＳＦＥＴ１３８の出力信号、および、第３ドライブＭＩＳＦＥＴ１３９の出力信号が示されている。

図３０を参照して、イネーブル信号ＥＮは、時刻ｔ３１に至るまでローレベルに維持されている。イネーブル信号ＥＮにおいて、ローレベルはパワートランジスタ８をオフするときの論理レベルであり、ハイレベルはパワートランジスタ８をオンするときの論理レベルである。この時、第１〜第３ゲート信号Ｇ１〜Ｇ３がローレベル（≒ＶＯＵＴ）に維持されているので、第１〜第３系統トランジスタ９Ａ〜９Ｃはオフ状態に制御されている（図３１Ａ参照）。この状態は、パワートランジスタ８の第１動作モードに相当する。

時刻ｔ３１において、イネーブル信号ＥＮは、ローレベルからハイレベルに制御される。イネーブル信号ＥＮがハイレベルになると、第１〜第３ゲート信号Ｇ１〜Ｇ３がローレベル（≒ＶＯＵＴ）からハイレベル（≒ＶＧ）にそれぞれ立ち上がる。これにより、パワートランジスタ８がオフ状態からオン遷移動作に移行し、出力電圧ＶＯＵＴが上昇する。
出力電圧ＶＯＵＴは、出力電圧ＶＯＵＴの上昇開始時点ではハイレベルの閾値電圧ＶｔｈＨ未満（ＶＯＵＴ＜ＶｔｈＨ）である。したがって、比較信号Ｓａおよび遅延信号Ｓｂ（駆動信号Ｓｃ）はいずれもローレベルである。これにより、第１〜第３ドライブＭＩＳＦＥＴ１３７〜１３９は、それぞれオフ状態に制御される。つまり、第１〜第３系統トランジスタ９Ａ〜９Ｃのゲート・ソース間は、それぞれオープン状態に制御されている。

したがって、パワートランジスタ８は、オン遷移動時において第１〜第３系統トランジスタ９Ａ〜９Ｃによって駆動される（図３１Ｂ参照）。この状態は、パワートランジスタ８の第２動作モードに相当する。つまり、パワートランジスタ８は、オン遷移動作時において総チャネル面積ＡＴ（＝７５％）で駆動される。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。

時刻ｔ３２において、出力電圧ＶＯＵＴがハイレベルの閾値電圧ＶｔｈＨを超えると（ＶｔｈＨ＜ＶＯＵＴ）、パワートランジスタ８がオン遷移動作から通常動作に移行し、比較信号Ｓａがローレベルからハイレベルに立ち上がる。遅延信号Ｓｂ（駆動信号Ｓｃ）は、遅延時間Ｔｄが経過するまでローレベルに維持されるので、第１〜第３ドライブＭＩＳＦＥＴ１３７〜１３９はオフ状態にそれぞれ維持される。

したがって、パワートランジスタ８は、通常動作時に移行後、遅延時間Ｔｄが経過するまでの期間において、第１〜第３系統トランジスタ９Ａ〜９Ｃによって駆動される。つまり、パワートランジスタ８は、通常動作時に移行後、遅延時間Ｔｄが経過するまでの期間において総チャネル面積ＡＴ（＝７５％）で駆動される。
時刻ｔ３３において、比較信号Ｓａがハイレベルに立ち上がってから遅延時間Ｔｄが経過すると、遅延信号Ｓｂ（駆動信号Ｓｃ）がハイレベルに立ち上がる。これにより、第１ドライブＭＩＳＦＥＴ１３７がオン状態になり、第１系統トランジスタ９Ａのゲート・ソース間がショート状態（Ｇ１＝ＶＯＵＴ）になる。つまり、第１系統トランジスタ９Ａが強制的にオフ状態に制御される一方で、第２〜第３系統トランジスタ９Ｂ〜９Ｃがオン状態に維持される。

したがって、パワートランジスタ８は、遅延時間Ｔｄの経過後の通常動作時において、第１系統トランジスタ９Ａが停止した状態で、第２〜第３系統トランジスタ９Ｂ〜９Ｃによって駆動される（図３１Ｃ参照）。この状態は、パワートランジスタ８の第３動作モードに相当する。つまり、パワートランジスタ８は、遅延時間Ｔｄの経過後の通常動作時において、総チャネル面積ＡＴ（＝７５％）未満となる第２〜第３系統チャネル面積ＡＳ２〜ＡＳ３の和（＝５０％）で駆動される。したがって、パワートランジスタ８のチャネル利用率が相対的に低下し、オン抵抗Ｒｏｎが相対的に増加する。つまり、通常動作時のチャネル利用率は、零を超えてオン遷移動作時のチャネル利用率未満となる。

時刻ｔ３４において、イネーブル信号ＥＮがハイレベルからローレベルに制御される。イネーブル信号ＥＮがローレベルになると、第１〜第３ゲート信号Ｇ１〜Ｇ３がハイレベルからローレベルに立ち下がる。これにより、パワートランジスタ８が通常動作からオフ遷移動作に移行し、出力電圧ＶＯＵＴが電源電圧ＶＢから低下し始める。
時刻ｔ３５において、出力電圧ＶＯＵＴがローレベルの閾値電圧ＶｔｈＬになると、比較信号Ｓａおよび遅延信号Ｓｂ（駆動信号Ｓｃ）がローレベルに立ち下がる。これにより、第１ドライブＭＩＳＦＥＴ１３７がオフ状態になるので、第１系統トランジスタ９Ａのゲート・ソース間が再びオープン状態になる。つまり、第１系統トランジスタ９Ａは、オフ状態からオン状態に制御される。

したがって、パワートランジスタ８は、オフ遷移動作時において、第１〜第３系統トランジスタ９Ａ〜９Ｃによって駆動される（図３１Ａ参照）。この状態は、パワートランジスタ８の第２動作モードに相当する。つまり、パワートランジスタ８は、オフ遷移動作時において通常動作時のチャネル割合（＝５０％）を超える総チャネル面積ＡＴ（＝７５％）で駆動される。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に低下する。

誘導性負荷Ｌは、パワートランジスタ８のオフ遷移動作時においてパワートランジスタ８のオン期間中に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。これにより、出力電圧ＶＯＵＴは、グランド電圧ＧＮＤよりも低い負電圧まで急低下し、パワートランジスタ８がオフ遷移動作からアクティブクランプ動作に移行する。
時刻ｔ３６において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値αだけ低いチャネル切り換え電圧ＶＢ−αまで低下すると、内部ノード電圧Ｖｘが第１〜第２ドライブＭＩＳＦＥＴ１３６〜１３７のオンスレッショルド電圧よりも高くなる。これにより、第１ドライブＭＩＳＦＥＴ１３７がオン状態に制御されるので、第１系統トランジスタ９Ａのゲート・ソース間がショート状態（Ｇ１＝ＶＯＵＴ）になる。また、第２ドライブＭＩＳＦＥＴ１３８がオン状態に制御されるので、第２系統トランジスタ９Ｂのゲート・ソース間がショート状態（Ｇ２＝ＶＯＵＴ）になる。つまり、第１〜第２系統トランジスタ９Ｂは、時刻ｔ３６においてオフ状態に制御される。

一方、時刻ｔ３７において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値β（α＜β）だけ低い下限電圧ＶＢ−β（例えばＶＢ−５０Ｖ）まで低下すると、第３系統トランジスタ９Ｃが、アクティブクランプ回路２５によってオン状態に制御される。下限電圧ＶＢ−βは、チャネル切り換え電圧ＶＢ−α未満（ＶＢ−β＜ＶＢ−α）である。
つまり、第３系統トランジスタ９Ｃは、アクティブクランプ回路２５によって第１〜第２系統トランジスタ９Ａ〜９Ｂが停止された後、駆動される。したがって、パワートランジスタ８は、アクティブクランプ動作時において、第１〜第２系統トランジスタ９Ｂが停止した状態で、第３系統トランジスタ９Ｃによって駆動される（図３１Ｄ参照）。この状態は、パワートランジスタ８の第４動作モードに相当する。これにより、パワートランジスタ８は、アクティブクランプ動作時において、通常動作時のチャネル割合未満となる第３系統チャネル面積ＡＳ３（＝２５％）で駆動される。

誘導性負荷Ｌに起因する出力電流ＩＯＵＴは、第３系統トランジスタ９Ｃを介して放電される。したがって、出力電圧ＶＯＵＴは、下限電圧ＶＢ−β以上に制限される。アクティブクランプ回路２５は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制御し、パワートランジスタ８のドレイン・ソース電圧Ｖｄｓ（＝ＶＢ−ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ（＝β）以下に制限する。アクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ３８まで継続される。

パワートランジスタ８の一連の動作は、次のように纏められる。以下では、時刻ｔ３１〜ｔ３３の期間をオン遷移期間Ｔ１１と言い、時刻ｔ３３〜ｔ３５の期間を通常動作期間Ｔ１２と言い、時刻ｔ３５〜ｔ３６の期間をオフ遷移期間Ｔ１３と言い、時刻ｔ３６〜ｔ３８の期間をアクティブクランプ動作期間Ｔ１４と言う。
パワートランジスタ８は、オン遷移期間Ｔ１１に至るまでオフ状態に制御される（＝第１動作モードに対応）。オン遷移期間Ｔ１１では、第１〜第３ドライブＭＩＳＦＥＴ１３７〜１３９がオフ状態に制御される。これにより、パワートランジスタ８は、オン遷移期間Ｔ１１において第１〜第３系統トランジスタ９Ａ〜９Ｃによって駆動される（＝第２動作モードに対応）。パワートランジスタ８は、オン遷移期間Ｔ１１において総チャネル面積ＡＴ（＝７５％）で駆動される。

通常動作期間Ｔ１２では、第１ドライブＭＩＳＦＥＴ１３７がオン状態に制御される一方、第２〜第３ドライブＭＩＳＦＥＴ１３７〜１３８がオフ状態に制御される。これにより、パワートランジスタ８は、通常動作期間Ｔ１２において第１系統トランジスタ９Ａが停止した状態で、第２〜第３系統トランジスタ９Ｂ〜９Ｃによって駆動される（＝第３動作モードに対応）。パワートランジスタ８は、オン遷移動作時のチャネル割合（＝７５％）未満のチャネル割合（＝５０％）で駆動される。

オフ遷移期間Ｔ１３では、第１ドライブＭＩＳＦＥＴ１３７が再度オフ状態に制御される。つまり、オフ遷移期間Ｔ１３では、第１〜第３ドライブＭＩＳＦＥＴ１３７〜１３９がいずれもオフ状態に制御される。これにより、パワートランジスタ８は、オフ遷移期間Ｔ１３において第１〜第３系統トランジスタ９Ａ〜９Ｃによって駆動される（＝第１動作モードに対応）。パワートランジスタ８は、通常動作時のチャネル割合（＝５０％）を超える総チャネル面積ＡＴ（＝７５％）で駆動される。

アクティブクランプ動作期間Ｔ１４では、第３ドライブＭＩＳＦＥＴ１３９がオフ状態に制御される一方、第１〜第２ドライブＭＩＳＦＥＴ１３６〜１３７がオン状態に制御される。これにより、パワートランジスタ８は、アクティブクランプ動作期間Ｔ１４において第１〜第２系統トランジスタ９Ａ〜９Ｂが停止した状態で、第３系統トランジスタ９Ｃによって駆動される（＝第４動作モードに対応）。パワートランジスタ８は、アクティブクランプ動作時において、通常動作時のチャネル割合（＝５０％）未満のチャネル割合（＝２５％）で駆動される。

以上、パワートランジスタ８において、オン遷移動作時のオン抵抗Ｒｏｎは、定常値である通常動作時のオン抵抗Ｒｏｎよりも引き下げられた状態となる。したがって、起動時に過大なラッシュ電流が流れ得る状況（容量性負荷Ｃの接続時）でも、パワートランジスタ８の消費電力Ｗを抑制できるので、過熱保護（特にΔＴｊ保護）が掛かり難くなる。これにより、パワートランジスタ８の起動時間を短縮できる。

一方、パワートランジスタ８において、通常動作時のオン抵抗Ｒｏｎは、オン遷移動作時のオン抵抗Ｒｏｎよりも大きくなる。換言すると、パワートランジスタ８の起動完了後には、パワートランジスタ８のオン抵抗Ｒｏｎが定常値に戻された状態となる。起動直後のラッシュ電流（例えば数十Ａ）および起動完了後の定常電流（数Ａ）の間の差が大きい場合、消費電力Ｗの低減よりも過電流保護を優先し、パワートランジスタ８のオン抵抗Ｒｏｎを引き下げたままとせずに定常値に戻すことが望ましい。

パワートランジスタ８のオフ遷移動作時では、パワートランジスタ８のオン遷移動作時と同様に、パワートランジスタ８のオン抵抗Ｒｏｎが定常値（通常動作時のオン抵抗Ｒｏｎ）よりも引き下げられた状態となる。したがって、ラッシュ電流および消費電力Ｗを抑制できる。
パワートランジスタ８のアクティブクランプ動作時には、パワートランジスタ８のオン抵抗Ｒｏｎが定常値よりも引き上げられた状態となる。したがって、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できる。とりわけ、離散的に配置された複数の単位トランジスタ１０によれば、半導体チップ２（第１デバイス領域６）の局所的な温度を適切に抑制できる。よって、アクティブクランプ耐量Ｅａｃを適切に向上できる。

この形態では、通常動作時において、第２系統トランジスタ９Ｂおよび第３系統トランジスタ９Ｃがオン状態に制御される一方、第１系統トランジスタ９Ａがオフ状態に制御された例について説明した。しかし、通常動作時において、第１〜第３系統トランジスタ９Ａ〜９Ｃのうちの任意の１つまたは２つがオン状態に制御される一方、残りの１つまたは２つがオフ状態に制御されてもよい。

この形態では、アクティブクランプ動作時において、第３系統トランジスタ９Ｃがオン状態に制御される一方、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂがオフ状態に制御された例について説明した。しかし、アクティブクランプ動作時において、第１〜第３系統トランジスタ９Ａ〜９Ｃのうちの任意の１つまたは２つがオン状態に制御される一方、残りの１つまたは２つがオフ状態に制御されてもよい。

図３２は、本発明の第４実施形態に係る半導体装置１４１（第１実施形態に係る半導体装置１がローサイド側のスイッチングデバイスからなる形態）を示す平面図である。図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。図３４は、図３２に示す半導体チップ２の構造を示す平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

前述の第１実施形態では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明した。しかし、半導体装置１は、ローサイド側のスイッチングデバイスとしても提供されることができる。ここでは、ローサイド側のスイッチングデバイスとして製造された半導体装置１の一形態例を、第４実施形態に係る半導体装置１４１として説明する。

図３２〜図３４を参照して、半導体装置１４１は、第１実施形態に係る半導体装置１と同様に、半導体チップ２、第１デバイス領域６、第２デバイス領域７、ｎ系統のパワートランジスタ８、コントロールＩＣ１１、層間絶縁層１３、ｎ個のゲート配線１４、および、複数の端子電極１５〜１７を含む。半導体チップ２、第１デバイス領域６、第２デバイス領域７、ｎ系統のパワートランジスタ８、層間絶縁層１３、および、ｎ個のゲート配線１４の構成は、前述の第１実施形態と同様であるので、具体的な説明は省略される。

複数の端子電極１５〜１７は、この形態では、ドレイン端子１５（出力端子）、ソース端子１６（基準電圧端子）および入力端子１７を含む。ドレイン端子１５は、第１実施形態の場合と同様に、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８によって生成された電気信号を外部に伝達する。

ソース端子１６は、第１実施形態の場合と同様に第１主面３において第１デバイス領域６の上に形成されている。ソース端子１６は、パワートランジスタ８やコントロールＩＣ１１の各種機能回路に基準電圧（たとえばグランド電圧ＧＮＤ）を伝達する。入力端子１７は、第１実施形態の場合と同様に第１主面３において第２デバイス領域７の上に形成されている。入力端子１７は、コントロールＩＣ１１を駆動するための入力電圧を伝達する。

図３５は、図３２に示す半導体装置１４１の一構成例を示すブロック回路図である。図３５を参照して、半導体装置１４１は、パワートランジスタ８、コントロールＩＣ１１、ｎ個のゲート配線１４、ドレイン端子１５（出力端子）、ソース端子１６（基準電圧端子）、および、入力端子１７を含む。ドレイン端子１５は、誘導性負荷Ｌに接続される。基準端子１８は、グランド接地される。入力端子１７は、ＭＣＵ、ＤＣ／ＤＣコンバータ、ＬＤＯ等に接続される。

パワートランジスタ８は、メインドレインＤＭ、メインソースＳＭおよびｎ個のメインゲートＧＭを含む。パワートランジスタ８のメインドレインＤＭは、ドレイン端子１５に電気的に接続されている。パワートランジスタ８のメインソースＳＭは、ソース端子１６に電気的に接続されている。パワートランジスタ８のｎ個のメインゲートＧＭは、ｎ個のゲート配線１４を介してコントロールＩＣ１１（具体的にはゲート制御回路１２）に接続されている。図３５では、ｎ個のゲート配線１４が１つのラインによって簡略化して示されている。

コントロールＩＣ１１は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路１２およびアクティブクランプ回路２５を含む。電流・電圧制御回路２３は、ソース端子１６、入力端子１７、保護回路２４およびゲート制御回路１２に電気的に接続されている。電流・電圧制御回路２３は、入力端子１７からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路２９、第１定電圧生成回路３０、第２定電圧生成回路３１および基準電圧・電流生成回路３２を含む。

駆動電圧生成回路２９は、ゲート制御回路１２を駆動するための駆動電圧を生成する。駆動電圧生成回路２９によって生成された駆動電圧は、ゲート制御回路１２に入力される。第１定電圧生成回路３０は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３０は、ツェナダイオードやレギュレータ回路を含んでいてもよい。第１定電圧は、保護回路２４（たとえば過電流保護回路３３）に入力される。

第２定電圧生成回路３１は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３１は、ツェナダイオードやレギュレータ回路を含んでいてもよい。第２定電圧は、保護回路２４（たとえば過熱保護回路３５）に入力される。基準電圧・電流生成回路３２は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路１２およびパワートランジスタ８のソースに電気的に接続されている。保護回路２４は、過電流保護回路３３、過熱保護回路３５および低電圧誤動作抑制回路３６を含む。
過電流保護回路３３は、ゲート制御回路１２に電気的に接続されている。過電流保護回路３３は、パワートランジスタ８を流れる出力電流を検出して一定値以下に制限することによって、過電流からパワートランジスタ８を保護する。過電流保護回路３３は、電流モニタ回路を含んでいてもよい。過電流保護回路３３によって生成された信号は、ゲート制御回路１２に入力される。

過熱保護回路３５は、電流・電圧制御回路２３に電気的に接続されている。過熱保護回路３５は、パワートランジスタ８の温度を監視し、過度な温度上昇からパワートランジスタ８を保護する。過熱保護回路３５は、パワートランジスタ８の温度が所定の閾値に達したとき、または、パワートランジスタ８および他の回路の温度差が所定の閾値に達したときに、パワートランジスタ８を強制的にオフ状態に制御する。過熱保護回路３５は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３６は、電流・電圧制御回路２３に電気的に接続されている。低電圧誤動作抑制回路３６は、電源電圧ＶＢが所定値未満である場合にパワートランジスタ８が誤動作するのを抑制する。低電圧誤動作抑制回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路１２は、電流・電圧制御回路２３、保護回路２４、および、ｎ個のゲート配線１４に電気的に接続されている。ゲート制御回路１２は、発振回路やチャージポンプ回路を含んでいてもよい。ゲート制御回路１２は、パワートランジスタ８のオン状態およびオフ状態を制御する。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答してｎ個のゲート配線１４に出力すべきｎ個のゲート信号Ｇを生成する。これにより、パワートランジスタ８が駆動制御される。

アクティブクランプ回路２５は、ドレイン端子１５、パワートランジスタ８のメインゲートＧＭに電気的に接続されている。アクティブクランプ回路２５は、逆起電力からパワートランジスタ８を保護する。アクティブクランプ回路２５は、順方向直列接続された複数のダイオードを含む直列回路を含んでいてもよい。アクティブクランプ回路２５は、逆バイアス接続された第１ダイオード列および第２ダイオード列によって構成されたダイオード対を含んでいてもよい。

第１ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含む。第２ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含み、第１ダイオード列に逆バイアス接続されている。第１ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。第２ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。

以上、半導体装置１４１は、半導体チップ２およびｎ系統（ｎ≧２）のパワートランジスタ８を含む。ｎ系統のパワートランジスタ８は、半導体チップ２に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴ（出力信号）を生成する。
ｎ系統のパワートランジスタ８は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成する。ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の電気信号の加算値からなる単一の出力電流ＩＯＵＴを生成する。

ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９の選択制御によってチャネル利用率およびオン抵抗Ｒｏｎが変化する。これにより、パワートランジスタ８は、異なるオン抵抗Ｒｏｎからそれぞれなる複数の動作モードで制御可能になる。このように、ローサイド側のスイッチングデバイスからなる半導体装置１４１によっても、ハイサイド側のスイッチングデバイスからなる半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３６は、本発明の第５実施形態に係る半導体装置１５１（第４実施形態に係る半導体装置１４１に２系統のパワートランジスタ８が適用された場合において、２系統制御を行うための形態）を示すブロック回路図である。図３７は、図３６に示すパワートランジスタ８の等価回路図である。図３６および図３７では、誘導性負荷Ｌがドレイン端子１５に接続された例が示されている。誘導性負荷Ｌは、コイル、ソレノイド、ハーネスのインダクタンス成分等であってもよい。

図３６および図３７を参照して、半導体装置１５１は、ドレイン端子１５（出力端子ＯＵＴ）、ソース端子１６（基準電圧端子）、２系統のパワートランジスタ８、２個のゲート配線１４、アクティブクランプ回路２５およびゲート制御回路１２を含む。
半導体装置１５１に係るパワートランジスタ８は、第２実施形態に係るパワートランジスタ８と同様に、個別制御対象として系統化された第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む（図１７〜図１９も併せて参照）。つまり、半導体装置１５１に係るパワートランジスタ８は、第２実施形態に係るパワートランジスタ８と同様に、第１動作モード、第２動作モードおよび第３動作モードで駆動制御される。その他、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂの構成は、第２実施形態の場合と同様であるので、具体的な説明は省略される。

２個のゲート配線１４は、第１ゲート配線１４Ａおよび第２ゲート配線１４Ｂを含む。第１ゲート配線１４Ａは、第１系統トランジスタ９Ａ（複数の第１単位トランジスタ１０Ａ）に電気的に接続されている。第２ゲート配線１４Ｂは、第１系統トランジスタ９Ａとは別の第２系統トランジスタ９Ｂ（複数の第２単位トランジスタ１０Ｂ）に電気的に接続されている。

アクティブクランプ回路２５は、第１系統トランジスタ９Ａのドレイン・ゲート間に接続されている。アクティブクランプ回路２５は、ドレイン端子１５の出力電圧ＶＯＵＴが過電圧になったとき、第１系統トランジスタ９Ａを強制的にオン状態に制御する。これにより、アクティブクランプ回路２５は、パワートランジスタ８のドレイン・ソース電圧Ｖｄｓ（＝ＶＢＢ−ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ以下に制限する。第２系統トランジスタ９Ｂは、アクティブクランプ動作に寄与しない。したがって、第２系統トランジスタ９Ｂには、アクティブクランプ回路２５は接続されていない。

ゲート制御回路１２は、第１〜第２ゲート配線１４Ａ〜１４Ｂを介して第１〜第２系統トランジスタ９Ａ〜９Ｂに電気的に接続されている。また、ゲート制御回路１２は、アクティブクランプ回路２５の内部ノード電圧Ｖｙの印加端に電気的に接続されている。ゲート制御回路１２は、入力端子１７に入力される外部制御信号ＩＮに応答して、第１〜第２系統トランジスタ９Ａ〜９Ｂを制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成し、第１〜第２ゲート配線１４Ａ〜１４Ｂに個別的に出力する。外部制御信号ＩＮは、パワートランジスタ８のオン／オフ制御信号として機能すると同時に、半導体装置１５１の電源電圧として機能している。

ゲート制御回路１２は、具体的には、外部制御信号ＩＮがハイレベルとなるイネーブル状態において、第１〜第２系統トランジスタ９Ａ〜９Ｂの双方をオン状態に制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成する。一方、ゲート制御回路１２は、外部制御信号ＩＮがローレベルとなるディセーブル状態において、第１〜第２系統トランジスタ９Ａ〜９Ｂの双方をオフ状態に制御する第１〜第２ゲート信号Ｇ１〜Ｇ２を生成する。

また、ゲート制御回路１２は、内部ノード電圧Ｖｙに応答して、第２系統トランジスタ９Ｂをオフ状態に制御する一方、第１系統トランジスタ９Ａをオン状態に制御する。ゲート制御回路１２は、具体的には、内部ノード電圧Ｖｙに応答して、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、アクティブクランプ回路２５の動作前に第２系統トランジスタ９Ｂをオフ状態に制御する。

図３８は、図３６に示すゲート制御回路１２およびアクティブクランプ回路２５の一構成例を示す回路図である。図３８は、コントロールＩＣ１１の要部を示す回路図でもある。
第１〜第２系統トランジスタ９Ａ〜９Ｂは、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。第１〜第２系統トランジスタ９Ａ〜９ＢのシステムドレインＤＳは、ドレイン端子１５にそれぞれ電気的に接続されている。第１〜第２系統トランジスタ９Ａ〜９ＢのシステムソースＳＳは、ソース端子１６にそれぞれ電気的に接続されている。

第１ゲート配線１４Ａは、第１系統トランジスタ９ＡのシステムゲートＧＳに電気的に接続されている。第２ゲート配線１４Ｂは、第２系統トランジスタ９ＢのシステムゲートＧＳに電気的に接続されている。以下の説明において「第１ゲート配線１４Ａに電気的に接続された状態」には、「第１系統トランジスタ９ＡのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。また、「第２ゲート配線１４Ｂに電気的に接続された状態」には、「第２系統トランジスタ９ＢのシステムゲートＧＳに電気的に接続された状態」が含まれるものとする。

アクティブクランプ回路２５は、ツェナダイオード列１５２およびダイオード列１５３を含む。ツェナダイオード列１５２は、順方向直列接続されたｍ段（たとえばｍ＝８）のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、「ｍ＝１」であってもよい。ツェナダイオード列１５２は、カソードおよびアノードを含む。ツェナダイオード列１５２のカソードは、ドレイン端子１５、および、第１〜第２系統トランジスタ９Ａ〜９ＢのシステムドレインＤＳに電気的に接続されている。

ダイオード列１５３は、順方向直列接続されたｎ段（たとえばｎ＝３）のｐｎ接合ダイオードを含む直列回路からなる。ｐｎ接合ダイオードの個数は任意であり、「ｎ＝１」であってもよい。ダイオード列１５３は、カソードおよびアノードを含む。ダイオード列１５３のカソードは、第１ゲート配線１４Ａに電気的に接続されている。ダイオード列１５３のアノードは、ツェナダイオード列１５２のアノードに逆バイアス接続されている。

ゲート制御回路１２は、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、ｐチャネル型の第１ドライブＭＩＳＦＥＴ１５４、ｐチャネル型の第２ドライブＭＩＳＦＥＴ１５５、ｎチャネル型の第３ドライブＭＩＳＦＥＴ１５６、第１ハイサイド抵抗Ｒ１Ｈ（第１上側抵抗）、第１ローサイド抵抗Ｒ１Ｌ（第１下側抵抗）、第２ハイサイド抵抗Ｒ２Ｈ（第２上側抵抗）、第２ローサイド抵抗Ｒ２Ｌ（第２下側抵抗）、ゲート抵抗ＲＧを含む。

第１ハイサイド抵抗Ｒ１Ｈの第１端は、第１ゲート配線１４Ａに電気的に接続されている。第１スイッチＳＷ１は、入力端子１７および第１ハイサイド抵抗Ｒ１Ｈの第２端に電気的に接続されている。第１スイッチＳＷ１のオンオフは、反転低電圧検出信号ＵＶＬＯＢに応答して制御される。反転低電圧検出信号ＵＶＬＯＢは、低電圧検出信号ＵＶＬＯの論理レベルを反転させた信号からなる。第１スイッチＳＷ１は、具体的には、反転低電圧検出信号ＵＶＬＯＢがハイレベル（ＵＶＬＯＢ＝Ｈ、ＵＶＬＯ＝Ｌ）の時にオン状態になり、反転低電圧検出信号ＵＶＬＯＢがローレベル（ＵＶＬＯＢ＝Ｌ、ＵＶＬＯ＝Ｈ）の時にオフ状態になる。

第２ハイサイド抵抗Ｒ２Ｈの第１端は、第２ゲート配線１４Ｂに電気的に接続されている。第２スイッチＳＷ２のオンオフは、入力端子１７および第２ハイサイド抵抗Ｒ２Ｈの第２端に電気的に接続されている。第２スイッチＳＷ２は、反転低電圧検出信号ＵＶＬＯＢに応答して制御される。第２スイッチＳＷ２は、具体的には、反転低電圧検出信号ＵＶＬＯＢがハイレベル（ＵＶＬＯＢ＝Ｈ、ＵＶＬＯ＝Ｌ）の時にオン状態になり、反転低電圧検出信号ＵＶＬＯＢがローレベル（ＵＶＬＯＢ＝Ｌ、ＵＶＬＯ＝Ｈ）の時にオフ状態になる。

ゲート抵抗ＲＧの第１端は、ソース端子１６に電気的に接続されている。第３スイッチＳＷ３は、内部ノード電圧Ｖｙの印加端およびゲート抵抗ＲＧの第２端に電気的に接続されている。第３スイッチＳＷ３のオンオフは、低電圧検出信号ＵＶＬＯに応答して制御される。第３スイッチＳＷ３は、具体的には、低電圧検出信号ＵＶＬＯがハイレベル（ＵＶＬＯＢ＝Ｌ、ＵＶＬＯ＝Ｈ）の時にオン状態になり、低電圧検出信号ＵＶＬＯがローレベル（ＵＶＬＯＢ＝Ｈ、ＵＶＬＯ＝Ｌ）の時にオフ状態になる。

内部ノード電圧Ｖｙの印加端は、アクティブクランプ回路２５内の任意の接続ノードであってもよい。内部ノード電圧Ｖｙの印加端は、ツェナダイオード列１５２およびダイオード列１５３の接続ノードであってもよいし、ダイオード列１５３のいずれか１つのｐｎ接合ダイオードの接続ノード（アノード電圧）であってもよい。
低電圧検出信号ＵＶＬＯおよび反転低電圧検出信号ＵＶＬＯＢは、外部制御信号ＩＮ（半導体装置１５１の電源電圧）および低電圧検出閾値Ｖｕｖｌｏの比較結果に応じて、それぞれの論理レベルが切り替わる。外部制御信号ＩＮが低電圧検出閾値Ｖｕｖｌｏ未満（ＩＮ＜Ｖｕｖｌｏ）の時、低電圧検出信号ＵＶＬＯはハイレベル（ＵＶＬＯ＝Ｈ）になり、反転低電圧検出信号ＵＶＬＯＢはローレベル（ＵＶＬＯＢ＝Ｌ）になる（ＵＶＬＯ検出時の論理レベル）。これにより、第１〜第２スイッチＳＷ１〜ＳＷ２がオフ状態になる一方、第３スイッチＳＷ３がオン状態になる。

外部制御信号ＩＮが低電圧検出閾値Ｖｕｖｌｏを超えている（Ｖｕｖｌｏ＜ＩＮ）時、低電圧検出信号ＵＶＬＯはローレベル（ＵＶＬＯ＝Ｌ）になり、反転低電圧検出信号ＵＶＬＯＢはハイレベル（ＵＶＬＯＢ＝Ｈ）になる（ＵＶＬＯ解除時の論理レベル）。これにより、第１〜第２スイッチＳＷ１〜ＳＷ２がオン状態になる一方、第３スイッチＳＷ３がオフ状態になる。このように、第１〜第２スイッチＳＷ１〜ＳＷ２は、第３スイッチＳＷ３に対して相補的に制御される。

第１ローサイド抵抗Ｒ１Ｌの第１端は、ソース端子１６に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１５４は、ドレイン、ソース、ゲートおよびバックゲートを含む。第１ドライブＭＩＳＦＥＴ１５４のドレインは、第１ローサイド抵抗Ｒ１Ｌの第２端に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１５４のソースは、第１ゲート配線１４Ａに電気的に接続されている。第１ドライブＭＩＳＦＥＴ１５４のゲートは、入力端子１７に電気的に接続されている。第１ドライブＭＩＳＦＥＴ１５４のバックゲートは、第１ゲート配線１４Ａに電気的に接続されている。

第２ローサイド抵抗Ｒ２Ｌの第１端は、ソース端子１６に電気的に接続されている。第２ドライブＭＩＳＦＥＴ１５５は、ドレイン、ソース、ゲートおよびバックゲートを含む。第２ドライブＭＩＳＦＥＴ１５５のドレインは、第２ローサイド抵抗Ｒ２Ｌの第２端に電気的に接続されている。第２ドライブＭＩＳＦＥＴ１５５のソースは、第２ゲート配線１４Ｂに電気的に接続されている。第２ドライブＭＩＳＦＥＴ１５５のゲートは、入力端子１７に電気的に接続されている。第２ドライブＭＩＳＦＥＴ１５５のバックゲートは、第２ゲート配線１４Ｂに電気的に接続されている。

第３ドライブＭＩＳＦＥＴ１５６は、ドレイン、ソース、ゲートおよびバックゲートを含む。第３ドライブＭＩＳＦＥＴ１５６のドレインは、第２ゲート配線１４Ｂに電気的に接続されている。第３ドライブＭＩＳＦＥＴ１５６のソースは、ソース端子１６に電気的に接続されている。第３ドライブＭＩＳＦＥＴ１５６のゲートは、ゲート抵抗ＲＧの第２端（つまりゲート抵抗ＲＧおよび第３スイッチＳＷ３の接続ノード）に電気的に接続されている。第３ドライブＭＩＳＦＥＴ１５６のバックゲートは、ソース端子１６に電気的に接続されている。

図３９は、パワートランジスタ８の制御例を示すタイミングチャートである。図３９には、紙面上側から順に、外部制御信号ＩＮ、低電圧検出信号ＵＶＬＯおよび反転低電圧検出信号ＵＶＬＯＢ、第１ゲート信号Ｇ１（実線）、第２ゲート信号Ｇ２（破線）、出力電圧ＶＯＵＴ、および、出力電流ＩＯＵＴが示されている。以下では、第１系統トランジスタ９Ａのゲート・ソース電圧を「Ｖｇｓ１」、第３ドライブＭＩＳＦＥＴ１５６のオンスレッショルド電圧を「Ｖｔｈ」、ツェナダイオード列１５２の降伏電圧を「ｍＶＺ」、ダイオード列１５３の順方向降下電圧を「ｎＶＦ」とする。

図３９を参照して、外部制御信号ＩＮは、時刻ｔ４１に至るまでローレベルに維持されている。外部制御信号ＩＮにおいて、ローレベルはパワートランジスタ８をオフ状態に制御するときの論理レベルであり、ハイレベルはパワートランジスタ８をオン状態に制御するときの論理レベルである。この時、第１〜第２ゲート信号Ｇ１〜Ｇ２がローレベルに維持されているので、第１〜第２系統トランジスタ９Ａ〜９Ｂはオフ状態に制御されている（図２３Ａも併せて参照）。この状態は、パワートランジスタ８の第１動作モードに相当する。

時刻ｔ４１において、外部制御信号ＩＮは、ローレベルからハイレベルに制御される。外部制御信号ＩＮは低電圧検出閾値Ｖｕｖｌｏ未満（ＩＮ＜Ｖｕｖｌｏ）のため、低電圧検出信号ＵＶＬＯはハイレベル（ＵＶＬＯ＝Ｈ）になり、反転低電圧検出信号ＵＶＬＯＢはローレベル（ＵＶＬＯＢ＝Ｌ）になる。この時、ゲート制御回路１２では、第１〜第２スイッチＳＷ１〜ＳＷ２がオフ状態になる一方、第３スイッチＳＷ３がオン状態になる。

したがって、第１〜第２ゲート信号Ｇ１〜Ｇ２がローレベルに維持されるため、第１〜第２系統トランジスタ９Ａ〜９Ｂはいずれもオフ状態に維持される。これにより、出力電流ＩＯＵＴは流れず、出力電圧ＶＯＵＴは電源電圧ＶＢとほぼ等しくなる（ＶＯＵＴ≒ＶＢ）。
時刻ｔ４２において、外部制御信号ＩＮが低電圧検出閾値Ｖｕｖｌｏを超えると（Ｖｕｖｌｏ＜ＩＮ）、低電圧検出信号ＵＶＬＯはローレベル（ＵＶＬＯ＝Ｌ）になり、反転低電圧検出信号ＵＶＬＯＢはハイレベル（ＵＶＬＯＢ＝Ｈ）になる。この時、ゲート制御回路１２では、第１〜第２スイッチＳＷ１〜ＳＷ２がオン状態になる一方、第３スイッチＳＷ３がオフ状態になる。

これにより、第１〜第２ゲート配線１４Ａ〜１４Ｂが導通し、第１〜第２ゲート信号Ｇ１〜Ｇ２がローレベルからハイレベルに立ち上がる。第１ゲート信号Ｇ１の立ち上がり速度（＝スイッチオン時のスルーレート）は、第１ハイサイド抵抗Ｒ１Ｈの抵抗値によって調整される。第２ゲート信号Ｇ２の立ち上がり速度（＝スイッチオン時のスルーレート）は、第２ハイサイド抵抗Ｒ２Ｈの抵抗値によって調整される。

第１〜第２ゲート信号Ｇ１〜Ｇ２が立ち上がると、第１〜第２系統トランジスタ９Ａ〜９Ｂがオン状態になる（図２３Ｂも併せて参照）。これにより、パワートランジスタ８が通常動作状態になる。この状態は、パワートランジスタ８の第２動作モードに相当する。この時、パワートランジスタ８は、５０％の総チャネル面積ＡＴで駆動される。これにより、面積抵抗率Ｒｏｎ・Ａは、図２１のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

パワートランジスタ８の通常動作時では、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴがグランド電圧ＧＮＤ近傍まで低下する。この時、第３スイッチＳＷ３はオフ状態であるので、内部ノード電圧Ｖｙは第３ドライブＭＩＳＦＥＴ１５６のゲートに印加されない。したがって、第３ドライブＭＩＳＦＥＴ１５６はオフ状態を維持する。
時刻ｔ４３において、外部制御信号ＩＮは、ハイレベルからローレベルに制御される。これにより、第１〜第２ドライブＭＩＳＦＥＴ１５４〜１５５がオン状態になり、第１〜第２ゲート信号Ｇ１〜Ｇ２がハイレベルからローレベルに立ち下がる。第１ゲート信号Ｇ１の立ち下がり速度（＝スイッチオン時のスルーレート）は、第１ローサイド抵抗Ｒ１Ｌの抵抗値によって調整される。第２ゲート信号Ｇ２の立ち下がり速度（＝スイッチオン時のスルーレート）は、第２ローサイド抵抗Ｒ２Ｌの抵抗値によって調整される。

第１ドライブＭＩＳＦＥＴ１５４がオン状態になると、第１系統トランジスタ９Ａのゲート・ソース間がショート状態になるので、第１系統トランジスタ９Ａがオフ状態になる。また、第２ドライブＭＩＳＦＥＴ１５５がオン状態になると、第２系統トランジスタ９Ｂのゲート・ソース間がショート状態になるので、第２系統トランジスタ９Ｂがオフ状態になる。

このとき、誘導性負荷Ｌは、パワートランジスタ８のオン期間中に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、電源電圧ＶＢよりも高い負電圧まで急上昇する。これにより、パワートランジスタ８がアクティブクランプ動作状態に移行する。
時刻ｔ４４において、外部制御信号ＩＮが低電圧検出閾値Ｖｕｖｌｏ未満（ＩＮ＜Ｖｕｖｌｏ）になり、低電圧検出信号ＵＶＬＯがローレベルからハイレベルに立ち上がると、第３スイッチＳＷ３がオン状態になる。第３スイッチＳＷ３がオン状態になると、第３ドライブＭＩＳＦＥＴ１５６のゲートに内部ノード電圧Ｖｙ（＞Ｖｔｈ）が印加される。これにより、第３ドライブＭＩＳＦＥＴ１５６がオン状態に制御され、第２系統トランジスタ９Ｂのゲート・ソース間がショート状態（Ｇ２＝ＶＯＵＴ）になる。その結果、第２系統トランジスタ９Ｂがオフ状態に制御される。

一方、時刻ｔ４５において、出力電圧ＶＯＵＴがクランプ電圧Ｖｃｌｐ（＝Ｖｇｓ１＋ｎＶＦ＋ｍＶＺ）まで上昇すると、第１系統トランジスタ９Ａは、アクティブクランプ回路２５によってオン状態に制御される。第１系統トランジスタ９Ａは、具体的には、第２系統トランジスタ９Ｂの停止後にオン状態に制御される。
したがって、パワートランジスタ８のアクティブクランプ動作時では、第１系統トランジスタ９Ａがオン状態に制御される一方、第２系統トランジスタ９Ｂがオフ状態に制御される（図２３Ｃも併せて参照）。この状態は、パワートランジスタ８の第３動作モードに相当する。

パワートランジスタ８は、アクティブクランプ動作時において第１系統チャネル面積ＡＳ１（＝２５％）で駆動される。つまり、アクティブクランプ動作時のチャネル利用率は、零を超えて通常動作時のチャネル利用率未満となる。これにより、アクティブクランプ耐量Ｅａｃは、図２１のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

誘導性負荷Ｌに起因する出力電流ＩＯＵＴは、第１系統トランジスタ９Ａを介して放電される。したがって、出力電圧ＶＯＵＴは、クランプ電圧Ｖｃｌｐ以下に制限される。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ４６まで継続される。
以上、半導体装置１５１によれば、通常動作時には、第１〜第２系統トランジスタ９Ａ〜９Ｂを利用して電流を流すことができる。これにより、オン抵抗Ｒｏｎを低減できる。一方、アクティブクランプ動作時には、第２系統トランジスタ９Ｂを停止させた状態で第１系統トランジスタ９Ａを利用して電流を流すことができる。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制しながら、第１系統トランジスタ９Ａによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量Ｅａｃの向上できる。

換言すると、半導体装置１５１によれば、通常動作時においてパワートランジスタ８のチャネル利用率が相対的に増加し、アクティブクランプ動作時においてパワートランジスタ８のチャネル利用率が相対的に低下する。これにより、通常動作時において電流経路が相対的に増加するから、オン抵抗Ｒｏｎを低減できる。また、アクティブクランプ動作時において誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できる。とりわけ、離散的に配置された複数の単位トランジスタ１０によれば、半導体チップ２（第１デバイス領域６）の局所的な温度を適切に抑制できる。よって、アクティブクランプ耐量Ｅａｃを適切に向上できる。

このように、半導体装置１５１によれば、図２１に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。
この形態では、アクティブクランプ動作時において、第１系統トランジスタ９Ａがオン状態に制御される一方、第２系統トランジスタ９Ｂがオフ状態に制御された例について説明した。しかし、アクティブクランプ動作時において、第２系統トランジスタ９Ｂがオン状態に制御される一方、第１系統トランジスタ９Ａがオフ状態に制御されてもよい。この場合には、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂの関係を入れ替えて理解すればよい。

図４０は、本発明の第６実施形態に係る半導体装置１６１（第４実施形態に係る半導体装置１に３系統のパワートランジスタ８が適用された形態）を示すブロック回路図である。前述の第５実施形態では、２系統からなるパワートランジスタ８が適用された例について説明した。しかし、図４０に示されるように、３系統からなるパワートランジスタ８が適用されてもよい。

この場合、半導体装置１６１に係る３系統のパワートランジスタ８に対しては、第３実施形態に係る３系統のパワートランジスタ８に対して実施された制御と同様の制御が実施される。したがって、半導体装置１６１によっても、第１実施形態に係る半導体装置１や第３実施形態に係る半導体装置１２１に対して述べた効果と同様の効果を奏することができる。

図４１は、本発明の第７実施形態に係る半導体装置２０１の要部を示す断面斜視図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
前述の半導体装置１に係るトレンチゲート構造５１は、ゲートトレンチ５３、上絶縁膜５４、下絶縁膜５５、上電極５６、下電極５７および中間絶縁膜５８を含むマルチ電極構造を有している。これに対して、半導体装置２０１に係るトレンチゲート構造５１は、ゲートトレンチ５３、ゲート絶縁膜２０２およびゲート電極２０３を含むシングル電極構造を有している。

ゲートトレンチ５３は、第１実施形態の場合と同様の態様で第１主面３に形成されている。ゲート絶縁膜２０２は、ゲートトレンチ５３の壁面全域に膜状に形成されている。ゲート電極２０３は、ゲート絶縁膜２０２を挟んでゲートトレンチ５３に一体物として埋設されている。各ゲートプラグ電極９１は、この形態では、層間絶縁層１３を貫通し、各トレンチゲート構造５１の上電極５６に接続されている。

以上、半導体装置２０１によっても、ｎ系統のパワートランジスタ８を構成できる。よって、第１〜第７実施形態において述べた効果と同様の効果を奏することができる。
図４２は、図９に対応し、本発明の第８実施形態に係る半導体装置２１１の要部を示す平面図である。図４３は、図４２に示す領域XLIIIの拡大図である。図４４は、図４２に示す領域XLIVの拡大図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

前述の第１実施形態では、複数の単位トランジスタ１０（単位セル５０）が平面視において複数の十字路が第１主面３に区画されるように第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状（６行１６列）に配列された例について説明した。これに対して、半導体装置２１１では、複数の単位トランジスタ１０（単位セル５０）が、平面視において複数のＴ字路が第１主面３に区画されるように第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されている。

図４２〜図４４では、紙面左側から２ｋ列目（ｋ≧１）を構成する８個のグループが、紙面左側から（２ｋ−１）列目（ｋ≧１）を構成する８個のグループに対して、第１方向Ｘに単位トランジスタ１０のハーフピッチ分だけずれて配列された例が示されている。複数のトレンチゲート構造５１は、前述の第１実施形態の場合と同様に、第２幅Ｗ２および第１長さＬ１をそれぞれ有している。

また、複数のトレンチゲート構造５１は、第１方向Ｘに第１間隔Ｉ１（等間隔）で配列され、かつ、第２方向Ｙに第２間隔Ｉ２（等間隔）で配列されている。各トレンチゲート構造５１は、第２方向Ｙに関して、第１方向Ｘに近接する２つのトレンチゲート構造５１に対向していることが好ましい。また、複数のチャネルセル５２は、前述の第１実施形態の場合と同様に、チャネル幅ＷＣおよび第２長さＬ２をそれぞれ有している。

第１主面３には、複数のトレンチゲート構造５１によって、平面視において複数のＴ字路を有する格子状に延びるメサ部６３が区画されている。つまり、メサ部６３は、第１方向Ｘに延びる第１メサ部６３Ａ、および、第２方向Ｙに延びる第２メサ部６３Ｂを含む。
複数のチャネルセル５２は、この形態では、第１メサ部６３Ａにおいて第１方向Ｘに互いにずれてそれぞれ配列されている。複数のチャネルセル５２は、第１メサ部６３Ａにおいて互いに間隔を空けて形成されていてもよいし、互いに接続されるように形成されていてもよい。各単位セル５０において、各チャネルセル５２は、第２メサ部６３Ｂから間隔を空けてトレンチゲート構造５１に隣接している。これにより、複数のチャネルセル５２は、第１メサ部６３Ａの一部および第２メサ部６３Ｂを挟んで第２方向Ｙに互いに対向している。この構造によれば、複数のチャネルセル５２で発生した熱を、速やかにチャネルセル５２を有さない第２メサ部６３Ｂに伝達できる。

このような構造においても、各単位セル５０のチャネル領域６２のオンオフは、単位セル５０毎にトレンチゲート構造５１によって制御される。すなわち、近接する一対の単位セル５０について見たとき、一方の単位セル５０（トレンチゲート構造５１）がオン状態に制御され、他方の単位セル５０（トレンチゲート構造５１）がオフ状態に制御された場合、当該一方の単位セル５０のチャネル領域６２はオン状態になるが、他方の単位セル５０のチャネル領域６２はオン状態にならない。したがって、外部からの電気的な接続がない限り、複数の単位セル５０（トレンチゲート構造５１）はそれぞれ電気的に独立している。これにより、各単位セル５０が、１つの単位トランジスタ１０として機能している。

以上、半導体装置２２１によっても、ｎ系統のパワートランジスタ８を構成できる。よって、第１〜第７実施形態において述べた効果と同様の効果を奏することができる。
図４５は、第１〜第８実施形態に係る半導体装置１、１０１、１２１、１４１、１５１、１６１、２０１、２１１のいずれか１つの半導体装置（以下、単に「半導体装置ＳＤ」と言う。）が組み込まれる半導体パッケージ３０１を示す斜視図である。図４６は、図４５に示す半導体パッケージ３０１の内部構造を示す平面図である。

図４５および図４６を参照して、半導体パッケージ３０１は、この形態では、８端子タイプのＳＯＰ（Small Outline Package）からなる。半導体パッケージ３０１は、パッケージ本体３０２を含む。パッケージ本体３０２は、モールド樹脂（たとえばエポキシ樹脂）からなり、直方体形状に成形されている。
パッケージ本体３０２は、一方側の実装面３０３、他方側の非実装面３０４、ならびに、実装面３０３および非実装面３０４を接続する第１〜第４側壁３０５Ａ〜３０５Ｄを有している。実装面３０３および非実装面３０４は、それらの法線方向Ｎから見た平面視において四角形状（具体的には長方形状）に形成されている。実装面３０３は、半導体パッケージ３０１が接続対象に実装された状態で、当該接続対象に対向する面である。接続対象としては、ＰＣＢ（printed circuit board）等の回路基板が例示される。

第１〜第４側壁３０５Ａ〜３０５Ｄは、第１側壁３０５Ａ、第２側壁３０５Ｂ、第３側壁３０５Ｃおよび第４側壁３０５Ｄを含む。第１側壁３０５Ａおよび第２側壁３０５Ｂは、第１方向Ｆに沿って延び、第１方向Ｆに直交する第２方向Ｓに対向している。第１側壁３０５Ａおよび第２側壁３０５Ｂは、パッケージ本体３０２の長辺を形成している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、第２方向Ｓに沿って延び、第１方向Ｆに対向している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、パッケージ本体３０２の短辺を形成している。パッケージ本体３０２の長辺の長さは、２ｍｍ以上５ｍｍ以下であってもよい。パッケージ本体３０２の短辺の長さは、１ｍｍ以上４ｍｍ以下であってもよい。

半導体パッケージ３０１は、パッケージ本体３０２内に配置された板状のダイパッド３０６を含む。ダイパッド３０６は、パッケージ本体３０２内において実装面３０３側に配置されている。ダイパッド３０６は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つを含む。ダイパッド３０６は、平面視において四角形状に形成されている。
半導体パッケージ３０１は、パッケージ本体３０２の内部から外部に引き出された複数（この形態では８個）のリード端子３０７を含む。複数のリード端子３０７は、パッケージ本体３０２外において実装面３０３側に向けて屈曲している。複数のリード端子３０７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。

複数のリード端子３０７は、この形態では、ドレインリード端子３０７Ａ、ソースリード端子３０７Ｂ、入力リード端子３０７Ｃ、基準リード端子３０７Ｄ、イネーブルリード端子３０７Ｅおよびセンスリード端子３０７Ｆを含む。
第１側壁３０５Ａ側には、３つのドレインリード端子３０７Ａおよび入力リード端子３０７Ｃが、第３側壁３０５Ｃ側から第４側壁３０５Ｄ側に向けてこの順に間隔を空けて配置されている。第２側壁３０５Ｂ側には、ソースリード端子３０７Ｂ、基準リード端子３０７Ｄ、イネーブルリード端子３０７Ｅおよびセンスリード端子３０７Ｆが、第３側壁３０５Ｃ側から第４側壁３０５Ｄ側に向けてこの順に間隔を空けて配置されている。

複数のリード端子３０７は、内側端部３０８、外側端部３０９およびリード部３１０をそれぞれ有している。内側端部３０８は、パッケージ本体３０２内に位置し、実装面３０３（非実装面３０４）に平行な板面を有している。３つのドレインリード端子３０７Ａの内側端部３０８は、この形態では、ダイパッド３０６と一体的に形成され、ダイパッド３０６と同電位に固定されている。

外側端部３０９は、パッケージ本体３０２外に位置し、実装面３０３（非実装面３０４）に平行な板面を有している。リード部３１０は、内側端部３０８からパッケージ本体３０２外に引き出され、外側端部３０９に接続されている。リード部３１０は、パッケージ本体３０２外において実装面３０３側に向けて屈曲し、法線方向Ｎに実装面３０３を横切る高さ位置で外側端部３０９に接続されている。

複数のリード端子３０７の個数や機能は、半導体装置ＳＤの端子電極１５〜２０に応じて調整される。また、複数のリード端子３０７の形状は任意であり、パッケージタイプに応じて調整される。また、ドレインリード端子３０７Ａ、ソースリード端子３０７Ｂ、基準リード端子３０７Ｄ、イネーブルリード端子３０７Ｅおよびセンスリード端子３０７Ｆの配置は任意であり、図４５および図４６に示された配置に限定されない。

半導体パッケージ３０１は、パッケージ本体３０２内においてダイパッド３０６の上に配置された半導体装置ＳＤを含む。半導体装置ＳＤは、ドレイン端子１５をパッケージ本体３０２の非実装面３０４に対向させた姿勢で、ダイパッド３０６の上に配置されている。これにより、ドレイン端子１５は、ダイパッド３０６に電気的に接続されている。
半導体パッケージ３０１は、パッケージ本体３０２内においてダイパッド３０６および半導体装置１の間に介在し、ダイパッド３０６および半導体装置ＳＤ（具体的にはドレイン端子１５）を接合する導電接合材３１１（図４６のハッチング部参照）を含む。導電接合材３１１は、金属接着剤または半田を含む。

半導体パッケージ３０１は、パッケージ本体３０２内において半導体装置１の複数の端子電極１６〜２０（ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０）を対応するリード端子３０７にそれぞれ電気的に接続する複数（この形態では５個）の導線３１２を含む。複数の導線３１２は、ボンディングワイヤからそれぞれなる。

複数の導線３１２は、具体的には、ソース導線３１２Ａ、入力導線３１２Ｂ、基準導線３１２Ｃ、イネーブル導線３１２Ｄおよびセンス導線３１２Ｅを含む。ソース導線３１２Ａは、ソース端子１６およびソースリード端子３０７Ｂに接続されている。入力導線３１２Ｂは、入力端子１７および入力リード端子３０７Ｃに接続されている。基準導線３１２Ｃは、基準端子１８および基準リード端子３０７Ｄに接続されている。イネーブル導線３１２Ｄは、イネーブル端子１９およびイネーブルリード端子３０７Ｅに接続されている。センス導線３１２Ｅは、センス端子２０およびセンスリード端子３０７Ｆに接続されている。

複数の導線３１２は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。複数の導線３１２のうちソース導線３１２Ａは、アルミワイヤからなることが好ましい。複数の導線３１２のうち入力導線３１２Ｂ、基準導線３１２Ｃ、イネーブル導線３１２Ｄおよびセンス導線３１２Ｅは、銅ワイヤからなることが好ましい。
この形態では、３つのドレインリード端子３０７Ａが形成された例について説明した。しかし、ドレインリード端子３０７Ａの個数は任意であり、１つ以上形成されていればよい。また、この形態では、ドレインリード端子３０７Ａがダイパッド３０６と一体的に形成された例について説明した。しかし、ドレインリード端子３０７Ａは、ダイパッド３０６から間隔を空けて形成されていてもよい。この場合、１つまたは複数の導線３１２が、ダイパッド３０６およびドレインリード端子３０７Ａに接続されていてもよい。

半導体パッケージ３０１は、ＳＯＰに限らず、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージからなっていてもよい。
以下、半導体装置１の変形例が説明される。むろん、以下に説明される変形例は、半導体装置１に限らず、第２〜第８実施形態に係る半導体装置１０１、１２１、１４１、１５１、１６１、２０１、２１１にも適用できる。

図４７は、第１変形例に係る半導体装置３２１を示す平面図である。図４８は、図４７に示すLVIII-LVIII線に沿う断面図である。図４９は、図４７に示す半導体チップ２の構造を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図４７〜図４９を参照して、半導体装置３２１は、半導体チップ２において第２デバイス領域７（コントロールＩＣ１１）を有さない。つまり、半導体装置３２１は、第１デバイス領域６（ｎ系統のパワートランジスタ８）のみを含む。第１デバイス領域６は、この形態では、第１主面３において第３側面５Ｃ側の領域に区画されている。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。第１デバイス領域６には、第１〜第８実施形態に係るｎ系統のパワートランジスタ８のいずれか１つが形成される。

半導体装置３２１は、この形態では、ｎ個のゲート配線１４に電気的に接続されるように層間絶縁層１３内に配置されたｎ個のゲートパッド３２２を含む。図４７〜図４９では、便宜的に３個のゲートパッド３２２が形成された例を示している。ｎ個のゲートパッド３２２は、この形態では、平面視において第１デバイス領域６外の領域に配置されている。ｎ個のゲートパッド３２２は、互いに電気的に独立した状態でｎ個のゲート配線１４に１対１対応の関係で電気的に接続されている。これにより、ｎ個のゲートパッド３２２は、ｎ個のゲート配線１４を介してｎ個の系統トランジスタ９にそれぞれ電気的に接続されている。

半導体装置１は、複数の端子電極３２３を含む。図４７では、複数の端子電極３２３がハッチングによって示されている。複数の端子電極３２３の個数、配置および平面形状は、パワートランジスタ８の仕様に応じて任意の形態に調整され、図４７〜図４９に示される形態に限定されない。ただし、ｎ個のゲート端子３２４の個数は、パワートランジスタ８の系統数に応じて調整される。複数の端子電極３２３は、この形態では、１つのドレイン端子１５、１つのソース端子１６およびｎ個のゲート端子３２４を含む。

ドレイン端子１５は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース端子１６およびｎ個のゲート端子３２４は、層間絶縁層１３の上に形成されている。ソース端子１６は、第１主面３において第１デバイス領域６の上に形成されている。ソース端子１６は、パワートランジスタ８のメインソースＳＭに電気的に接続されている。
ｎ個のゲート端子３２４は、第１デバイス領域６外の領域の上にそれぞれ形成されている。ｎ個のゲート端子３２４は、パワートランジスタ８のｎ個のメインゲートＧＭに電気的に接続されている。ｎ個のゲート端子３２４は、具体的には、層間絶縁層１３を貫通し、ｎ個のゲートパッド３２２にそれぞれ接続されている。ｎ個のゲート端子３２４は、外部から入力されたｎ個のゲート信号Ｇを個別的にｎ個のゲート配線１４に伝達する。

ソース端子１６およびｎ個のゲート端子３２４は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。ソース端子１６およびｎ個のゲート端子３２４の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。

以上、半導体装置３２１のように、コントロールＩＣ１１を備えていない形態が採用されてもよい。この構造によれば、コントロールＩＣ１１をｎ個のゲート端子３２４に外部接続することによって、第１〜第８実施形態において述べた効果と同様の効果を奏することができる。
また、半導体装置３２１によれば、コントロールＩＣ１１を半導体チップ２に作り込む必要がないので、製造工数を効果的に削減できる。一方で、コントロールＩＣ１１（コントロールＩＣ１１と同様の機能を備えた電気回路を含む）もｎ系統のパワートランジスタ８を備える必要がないので、コントロールＩＣ１１の製造工数も効果的に削減できる。つまり、ＩＰＤ（ＩＰＭ）は、別々に製造された半導体装置３２１およびコントロールＩＣ１１（コントロールＩＣ１１と同様の機能を備えた電気回路を含む）を含むアッセンブリによって構成される。

図５０は、第１変形例に係る半導体装置３２１が組み込まれる半導体パッケージ３５１を示す斜視図である。図５１は、図５０に示す半導体パッケージ３５１の電気的構造を回路記号で表した図である。図５２は、図５０に示す半導体パッケージ３５１の内部構造を示す平面図である。
図５０〜図５２を参照して、半導体パッケージ３５１は、この形態では、ｎ端子タイプ（この形態では５端子タイプ）のＳＯＰ（Small Outline Package）からなる。半導体パッケージ３５１は、パッケージ本体３５２を含む。パッケージ本体３５２は、モールド樹脂（たとえばエポキシ樹脂）からなり、直方体形状に成形されている。

パッケージ本体３５２は、一方側の実装面３５３、他方側の非実装面３５４、ならびに、実装面３５３および非実装面３５４を接続する第１〜第４側壁３５５Ａ〜３５５Ｄを有している。実装面３５３および非実装面３５４は、それらの法線方向Ｎから見た平面視において四角形状（具体的には長方形状）に形成されている。実装面３５３は、半導体パッケージ３５１が接続対象に実装された状態で、当該接続対象に対向する面である。接続対象としては、ＰＣＢ（printed circuit board）等の回路基板が例示される。

第１〜第４側壁３５５Ａ〜３５５Ｄは、第１側壁３５５Ａ、第２側壁３５５Ｂ、第３側壁３５５Ｃおよび第４側壁３５５Ｄを含む。第１側壁３５５Ａおよび第２側壁３５５Ｂは、第１方向Ｆに沿って延び、第１方向Ｆに直交する第２方向Ｓに対向している。第１側壁３５５Ａおよび第２側壁３５５Ｂは、パッケージ本体３５２の長辺を形成している。第３側壁３５５Ｃおよび第４側壁３５５Ｄは、第２方向Ｓに沿って延び、第１方向Ｆに対向している。第３側壁３５５Ｃおよび第４側壁３５５Ｄは、パッケージ本体３５２の短辺を形成している。パッケージ本体３５２の長辺の長さは、２ｍｍ以上５ｍｍ以下であってもよい。パッケージ本体３５２の短辺の長さは、１ｍｍ以上４ｍｍ以下であってもよい。

半導体パッケージ３５１は、パッケージ本体３５２内に配置された板状のダイパッド３５６を含む。ダイパッド３５６は、パッケージ本体３５２内において実装面３５３側に配置されている。ダイパッド３５６は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つを含む。ダイパッド３５６は、平面視において四角形状に形成されている。
半導体パッケージ３５１は、パッケージ本体３５２の内部から外部に引き出された複数（この形態では５個）のリード端子３５７を含む。複数のリード端子３５７は、パッケージ本体３５２外において実装面３５３側に向けて屈曲している。複数のリード端子３５７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。複数のリード端子３５７は、具体的には、ドレインリード端子３５７Ａ、ソースリード端子３５７Ｂおよびｎ個（この形態では３個）のゲートリード端子３５７Ｃを含む。

第１側壁３５５Ａ側には、３つのゲートリード端子３５７Ｃが、第３側壁３５５Ｃ側から第４側壁３５５Ｄ側に向けてこの順に間隔を空けて配置されている。第２側壁３５５Ｂ側には、ソースリード端子３５７Ｂおよびドレインリード端子３５７Ａが、第３側壁３５５Ｃ側から第４側壁３５５Ｄ側に向けてこの順に間隔を空けて配置されている。
複数のリード端子３５７は、内側端部３５８、外側端部３５９およびリード部３６０をそれぞれ有している。内側端部３５８は、パッケージ本体３５２内に位置し、実装面３５３（非実装面３５４）に平行な板面を有している。ドレインリード端子３５７Ａの内側端部３５８は、この形態では、ダイパッド３５６と一体的に形成され、ダイパッド３５６と同電位に固定されている。

外側端部３５９は、パッケージ本体３５２外に位置し、実装面３５３（非実装面３５４）に平行な板面を有している。リード部３６０は、内側端部３５８からパッケージ本体３５２外に引き出され、外側端部３５９に接続されている。リード部３６０は、パッケージ本体３５２外において実装面３５３側に向けて屈曲し、法線方向Ｎに実装面３５３を横切る高さ位置で外側端部３５９に接続されている。

複数のリード端子３５７の個数や機能は、半導体装置３２１の端子電極３２３に応じて調整される。複数のリード端子３５７の形状は任意である。また、ドレインリード端子３５７Ａ、ソースリード端子３５７Ｂおよびｎ個のゲートリード端子３５７Ｃの配置は任意であり、図５０〜図５２に示された配置に限定されない。ただし、ｎ個のゲートリード端子３５７Ｃの個数は、パワートランジスタ８の系統数（半導体装置３２１のゲート端子３２４の個数）に応じて調整される。

半導体パッケージ３５１は、パッケージ本体３５２内においてダイパッド３５６の上に配置された半導体装置３２１を含む。半導体装置３２１は、ドレイン端子１５をパッケージ本体３５２の非実装面３５４に対向させた姿勢で、ダイパッド３５６の上に配置されている。これにより、ドレイン端子１５は、ダイパッド３５６に電気的に接続されている。
半導体パッケージ３５１は、パッケージ本体３５２内においてダイパッド３５６および半導体装置３２１の間に介在し、ダイパッド３５６および半導体装置３２１を接合する導電接合材３６１（図５１のハッチング部参照）を含む。導電接合材３６１は、金属接着剤または半田を含む。

半導体パッケージ３５１は、パッケージ本体３５２内において半導体装置３２１の複数の端子電極３２３（ソース端子１６およびｎ個のゲート端子３２４）を対応するリード端子３５７にそれぞれ電気的に接続する複数（この形態では４個）の導線３６２を含む。複数の導線３６２は、ボンディングワイヤからそれぞれなる。
複数の導線３６２は、具体的には、ソース導線３６２Ａおよびｎ個のゲート導線３６２Ｂを含む。ソース導線３６２Ａは、ソース端子１６およびソースリード端子３５７Ｂに接続されている。ｎ個のゲート導線３６２Ｂは、ｎ個のゲート端子３２４およびｎ個のゲートリード端子３５７Ｃにそれぞれ接続されている。

複数の導線３６２は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。複数の導線３６２のうちソース導線３６２Ａは、アルミワイヤからなることが好ましい。複数の導線３６２のうちｎ個のゲート導線３６２Ｂは、銅ワイヤからなることが好ましい。
この形態では、ドレインリード端子３５７Ａがダイパッド３５６と一体的に形成された例について説明した。しかし、ドレインリード端子３５７Ａは、ダイパッド３５６から間隔を空けて形成されていてもよい。この場合、１つまたは複数の導線３６２が、ダイパッド３５６およびドレインリード端子３５７Ａに接続されていてもよい。

半導体パッケージ３５１は、ＳＯＰに限らず、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージからなっていてもよい。
図５３は、第１変形例に係る半導体装置３２１および制御チップ３６３の第１接続例を示す模式的な平面図である。図５３を参照して、第１変形例に係る半導体装置３２１は、半導体パッケージ（図示せず）内、または、半導体パッケージ（図示せず）外において少なくともゲート制御回路１２を備えた制御チップ３６３に接続されることもできる。半導体パッケージ（図示せず）外としては、ＰＣＢ等の回路基板が例示される。

制御チップ３６３は、この形態では、コントロールＩＣ１１（ゲート制御回路１２）、および、ｎ個のゲート出力端子３６４を含む。ｎ個のゲート出力端子３６４は、ｎ個の導線３６５（ボンディングワイヤ）を介して半導体装置３２１のｎ個のゲート端子３２４に１対１対応の関係でそれぞれ接続されている。むろん、複数の導線３６５が１つのゲート端子３２４および１つのゲート出力端子３６４の間に接続されていてもよい。

コントロールＩＣ１１（ゲート制御回路１２）は、半導体装置３２１のｎ個の系統トランジスタ９を個別に制御するｎ個のゲート信号Ｇを生成し、ｎ個のゲート出力端子３６４に出力する。ｎ個のゲート出力端子３６４に入力されたｎ個のゲート信号Ｇは、ｎ個の導線３６５を介して半導体装置３２１のｎ個のゲート端子３２４に入力される。これにより、半導体装置３２１において、ｎ個の系統トランジスタ９が個別制御される。

図５４は、第１変形例に係る半導体装置３２１および制御チップ３６３の第２接続例を示す模式的な断面図である。図５４に示されるように、制御チップ３６３がデバイス搭載用の電極パッド３６６を備えている場合、半導体装置３２１は、導電接合材３６７を介して制御チップ３６３の電極パッド３６６の上に接合されてもよい。この場合、半導体装置３２１のｎ個のゲート出力端子３６４は、制御チップ３６３の上においてｎ個の導線３６５を介して制御チップ３６３のｎ個のゲート出力端子３６４に電気的に接続される。

半導体装置３２１および制御チップ３６３は、一個体となって、半導体パッケージ（図示せず）に組み込まれてもよいし、回路基板に実装されてもよい。
図５５は、図９に対応し、第２変形例に係る半導体装置３７１の要部を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

第１実施形態に係る半導体装置１では、トレンチ分離構造４３によって単一の第１デバイス領域６が第１主面３に区画され、当該単一の第１デバイス領域６にｎ個の系統トランジスタ９が集約して形成されていた。これに対して、半導体装置３７１では、ｎ個のトレンチ分離構造４３によってｎ個の第１デバイス領域６が第１主面３に区画されている。ｎ個の第１デバイス領域６には、単一系統の系統トランジスタ９が系統毎にそれぞれ分離して配置されている。

図５５では、３個の第１デバイス領域６が３個のトレンチ分離構造４３によってそれぞれ区画され、各第１デバイス領域６に１個の系統トランジスタ９が形成された例が示されている（図５５では、一例として、第１〜第３系統トランジスタ９Ａ〜９Ｃが示されている）。この形態では、ｎ個のトレンチ分離構造４３が間隔を空けて形成されているが、ｎ個のトレンチ分離構造４３は一体的に形成されていてもよい。

各第１デバイス領域６において、各系統トランジスタ９は、１つまたは複数の単位トランジスタ１０を含んでいてもよい。各第１デバイス領域６において、複数の単位トランジスタ１０は並列接続されている。各第１デバイス領域６に形成される単位トランジスタ１０（単位セル５０）の個数やチャネル面積は任意であり、系統トランジスタ９の仕様毎に調整される。

以上、半導体装置３７１では、ｎ個の第１デバイス領域６に系統毎に分離して配置されたｎ個の系統トランジスタ９によって、１個のパワートランジスタ８が形成されている。したがって、半導体装置３７１によっても、第１〜第８実施形態において述べた効果と同様の効果を奏することができる。ただし、各第１デバイス領域６において２つ以上の単位トランジスタ１０（トレンチゲート構造５１）が形成されている場合、２つ以上の単位トランジスタ１０が同時にオン状態に制御されるため、各第１デバイス領域６における温度上昇に留意する必要がある。

図５６は、図９に対応し、第３変形例に係る半導体装置３８１の要部を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第１実施形態に係る半導体装置１では、トレンチ分離構造４３によって単一の第１デバイス領域６が第１主面３に区画され、当該単一の第１デバイス領域６にｎ個の系統トランジスタ９が集約して形成されていた。これに対して、半導体装置３７１では、ｎ個のトレンチ分離構造４３によってｎ個の第１デバイス領域６が第１主面３に区画されている。ｎ個の第１デバイス領域６には、ｎ個の系統トランジスタ９がそれぞれ集約して形成されている。

図５６では、３個の第１デバイス領域６が３個のトレンチ分離構造４３によってそれぞれ区画され、各第１デバイス領域６にｎ個の系統トランジスタ９がそれぞれ形成された例が示されている（図５６では、一例として、第１〜第３系統トランジスタ９Ａ〜９Ｃが示されている）。この形態では、ｎ個のトレンチ分離構造４３が間隔を空けて形成されているが、ｎ個のトレンチ分離構造４３は一体的に形成されていてもよい。

各第１デバイス領域６において、ｎ個の系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含んでいてもよい。各第１デバイス領域６に配置される系統トランジスタ９の系統数は任意である。また、各第１デバイス領域６に形成される単位トランジスタ１０（単位セル５０）の個数やチャネル面積は任意であり、系統トランジスタ９の仕様毎に調整される。

以上、半導体装置３８１では、ｎ個の第１デバイス領域６にそれぞれ集約して配置されたｎ個の系統トランジスタ９によって、１個のパワートランジスタ８が形成されている。したがって、半導体装置３８１によっても、第１〜第８実施形態において述べた効果と同様の効果を奏することができる。
本発明は、さらに他の形態で実施できる。

前述の各実施形態では、コントロールＩＣ１１がセンストランジスタ２１を含む例について説明した。センストランジスタ２１は、パワートランジスタ８を流れる電流を監視する機能上、パワートランジスタ８と同様の構造を有していることが好ましい。つまり、センストランジスタ２１は、１つまたは複数の単位トランジスタ１０（単位セル５０）を含むことが好ましい。

センストランジスタ２１は、第２デバイス領域７に形成されていてもよいし、第１デバイス領域６に形成されていてもよい。センストランジスタ２１が第１デバイス領域６に形成されている場合、複数の単位トランジスタ１０のうちの１つまたは複数の単位トランジスタ１０（単位セル５０）をセンストランジスタ２１として利用してもよい。この場合、センストランジスタ２１として機能する単位トランジスタ１０（単位セル５０）を除く単位トランジスタ１０（単位セル５０）によってパワートランジスタ８が構成される。

前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」の部分が「ｐ型」と読み替えられ、「ｐ型」の部分が「ｎ型」と読み替えられる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１ 半導体装置
２ 半導体チップ
３ 第１主面
８ パワートランジスタ（ゲート分割トランジスタ）
９ 系統トランジスタ
１０ 単位トランジスタ
１１ コントロールＩＣ（制御回路）
１３ 層間絶縁層
１４ ゲート配線
４２ ドリフト領域
４７ ボディ領
５０ 単位セル
５１ トレンチゲート構造
５２ チャネルセル
５３ ゲートトレンチ
５６ 上電極
５７ 下電極
６０ ソース領域（制御領域）
９１ ゲートプラグ電極（第１接続電極）
９２ チャネルプラグ電極（第２接続電極）
１０１ 半導体装置
１２１ 半導体装置
１４１ 半導体装置
１５１ 半導体装置
１６１ 半導体装置
２０１ 半導体装置
２１１ 半導体装置
３２１ 半導体装置
３７１ 半導体装置
３８１ 半導体装置
Ｌ１ 第１長さ
Ｌ２ 第２長さ
ＩＯＵＴ 出力信号
Ｒｏｎ オン抵抗
Ｘ 第１方向
Ｙ 第２方向

Claims (19)

1. 主面を有する半導体チップと、
   前記主面に沿う第１方向および前記第１方向に交差する第２方向に間隔を空けて前記主面に離散的に配列され、かつ、前記主面に形成されたトレンチゲート構造、および、前記第２方向から前記トレンチゲート構造に隣接するチャネルセルを有する単位セルをそれぞれ含む複数の単位トランジスタと、を含む、半導体装置。
2. 前記トレンチゲート構造は、前記第１方向に延び、
   前記チャネルセルは、前記第１方向に延びている、請求項１に記載の半導体装置。
3. 前記トレンチゲート構造は、前記第１方向に第１長さを有し、
   前記チャネルセルは、前記第１方向に前記第１長さ未満の第２長さを有している、請求項１または２に記載の半導体装置。
4. 前記チャネルセルは、前記トレンチゲート構造に前記第２方向のみから隣接している、請求項１〜３のいずれか一項に記載の半導体装置。
5. 複数の前記単位トランジスタは、前記第１方向に一列に並んで配列されている、請求項１〜４のいずれか一項に記載の半導体装置。
6. 複数の前記単位トランジスタは、前記第１方向に等間隔に配列され、前記第２方向に等間隔に配列されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 複数の前記単位トランジスタは、平面視において前記主面に十字路およびＴ字路の少なくとも１つが前記主面に区画されるように配列されている、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記主面の表層部に形成された第１導電型のドリフト領域と、
   前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、をさらに含み、
   前記トレンチゲート構造は、前記ボディ領域を貫通し、前記ドリフト領域に至るように前記主面に形成され、
   前記チャネルセルは、前記ドリフト領域との間でチャネル領域を画定するように前記ボディ領域内に形成された第１導電型の制御領域を含む、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記主面を被覆する層間絶縁層と、
   前記第１方向および前記第２方向に間隔を空けて前記層間絶縁層に埋設され、複数の前記トレンチゲート構造にそれぞれ電気的に接続された複数の第１接続電極と、
   複数の前記第１接続電極から前記第２方向に間隔を空けて前記層間絶縁層に埋設され、複数の前記チャネルセルにそれぞれ電気的に接続された複数の第２接続電極と、をさらに含む、請求項１〜８のいずれか一項に記載の半導体装置。
10. 複数の前記第１接続電極は、１対１対応の関係で複数の前記トレンチゲート構造にそれぞれ電気的に接続されている、請求項９に記載の半導体装置。
11. 各前記第２接続電極は、前記第２方向に複数の前記第１接続電極に対向している、請求項９または１０に記載の半導体装置。
12. 各前記第２接続電極は、前記第１方向に隣り合う複数の前記チャネルセルに電気的に接続されるように前記第１方向に延びている、請求項９〜１１のいずれか一項に記載の半導体装置。
13. 各前記トレンチゲート構造は、前記主面に形成されたトレンチに上下方向に分離配置された上電極および下電極を含むマルチ電極構造を有し、
    各前記第１接続電極は、前記下電極に至るように前記上電極を貫通し、前記上電極および前記下電極を同電位に固定している、請求項９〜１２のいずれか一項に記載の半導体装置。
14. 前記主面の上において選択的に引き回され、複数の前記トレンチゲート構造の集合体から個別制御対象として系統化すべき１つまたは複数の前記トレンチゲート構造にそれぞれ電気的に接続されたｎ個（ｎ≧２）のゲート配線をさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 主面を有する半導体チップと、
    前記主面に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタによって構成され、ｎ個の前記系統トランジスタの選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタと、を含み、
    ｎ個の前記系統トランジスタは、
    前記主面に沿う第１方向および前記第１方向に交差する第２方向に間隔を空けて前記主面に離散的に配列されたトレンチゲート型の複数の単位トランジスタの集合体から個別制御対象として系統化された１つまたは複数の前記単位トランジスタによってそれぞれ構成されている、半導体装置。
16. 前記ゲート分割トランジスタは、ｎ個の前記系統トランジスタによって生成されたｎ個の電気信号の加算値からなる前記出力信号を生成する、請求項１５に記載の半導体装置。
17. 前記ゲート分割トランジスタは、ｎ個の前記系統トランジスタの個別制御によって、オン抵抗が変化する、請求項１５または１６に記載の半導体装置。
18. 前記主面の上にそれぞれ形成され、ｎ個の前記系統トランジスタにそれぞれ電気的に接続されたｎ個のゲート配線をさらに含む、請求項１５〜１７のいずれか一項に記載の半導体装置。
19. 前記主面において前記ゲート分割トランジスタとは異なる領域に形成され、前記ｎ個のゲート配線を介してｎ個の前記系統トランジスタを個別制御する制御回路をさらに含む、請求項１８に記載の半導体装置。
    

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