WO2022210052A1 - 半導体装置 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Definitions
- Patent Document 1 discloses a semiconductor device including a first power transistor, a second power transistor, an active clamp circuit and an active clamp cutoff circuit.
- the drain of the second power transistor is electrically connected to the drain of the first power transistor.
- the source of the second power transistor is electrically connected to the source of the first power transistor.
- An active clamp circuit is electrically connected to the drain and gate of the first power transistor and electrically connected to the drain and gate of the second power transistor.
- the active clamp cutoff circuit is electrically connected to the active clamp circuit and the gate of the second power transistor.
- One embodiment provides a semiconductor device capable of improving reliability.
- One embodiment provides a semiconductor device including a semiconductor chip having a main surface and main transistors including a first system transistor and a second system transistor respectively formed on the main surface so as to be individually controlled.
- the first system transistors include a first composite cell composed of ⁇ ( ⁇ 2) first unit transistors arranged adjacent to each other on the main surface.
- Each of the ⁇ first unit transistors includes a first trench structure including a first electrode embedded in a first trench formed in the main surface.
- the second system transistors are composed of ⁇ ( ⁇ 2) second unit transistors arranged adjacent to the main surface, and a second composite cell arranged adjacent to the first composite cell Contains cells.
- the ⁇ second unit transistors each include a second trench structure including a second electrode embedded in a second trench formed in the main surface.
- FIG. 1 is a plan view showing a semiconductor device according to one embodiment.
- FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
- FIG. 3 is a plan view showing a layout example within the semiconductor chip shown in FIG.
- FIG. 4 is a block circuit diagram showing an electrical structure example of the semiconductor device shown in FIG.
- FIG. 5 is an equivalent circuit diagram of the main transistor shown in FIG.
- FIG. 6 is a further equivalent circuit diagram of the main transistor shown in FIG.
- FIG. 7A is a circuit diagram showing an operation example of the main transistor.
- FIG. 7B is a circuit diagram showing an operation example of the main transistor.
- FIG. 7C is a circuit diagram showing an operation example of the main transistor.
- FIG. 9 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG.
- FIG. 10 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG. 11 is an enlarged view of the region XI shown in FIG. 3, and is a plan view showing a layout example of the main transistor shown in FIG.
- FIG. 12 is an enlarged view of region XII shown in FIG.
- FIG. 13 is an enlarged view of region XIII shown in FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 12.
- FIG. 12 is an enlarged view of region XII shown in FIG.
- FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 12.
- FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 12.
- FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 12.
- FIG. 18 is a cross-sectional perspective view showing a main part of the main transistor together with a first configuration example of the first channel region and the second channel region.
- FIG. 19 is a cross-sectional perspective view showing a main part of the main transistor together with a second configuration example of the first channel region and the second channel region.
- FIG. 20 is a cross-sectional perspective view showing a main part of the main transistor together with a third configuration example of the first channel region and the second channel region.
- FIG. 21 is a cross-sectional perspective view showing a main part of the main transistor together with a fourth configuration example of the first channel region and the second channel region.
- FIG. 22A is a cross-sectional perspective view showing an operation example of the main transistor.
- FIG. 22B is a cross-sectional perspective view showing an operation example of the main transistor.
- FIG. 22C is a cross-sectional perspective view showing an operation example of the main transistor.
- FIG. 23 is a timing chart showing an example of control of the main transistor.
- 24A is a cross-sectional view for explaining an example of a method for manufacturing the semiconductor device shown in FIG. 1.
- FIG. 24B is a cross-sectional view for explaining the process after FIG. 24A.
- FIG. 24C is a cross-sectional view for explaining a step after FIG. 24B.
- FIG. 24D is a cross-sectional view for explaining the process after FIG. 24C.
- FIG. 24E is a cross-sectional view for explaining the process after FIG. 24D.
- FIG. 24F is a cross-sectional view for explaining the process after FIG. 24E.
- FIG. 24G is a cross-sectional view for explaining the process after FIG. 24F.
- FIG. 24H is a cross-sectional view for explaining the process after FIG. 24G.
- FIG. 24I is a cross-sectional view for explaining the process after FIG. 24H.
- FIG. 24J is a cross-sectional view for explaining the process after FIG. 24I.
- FIG. 24K is a cross-sectional view for explaining the process after FIG. 24J.
- FIG. 1 is a plan view showing a semiconductor device 1 according to one embodiment.
- FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
- FIG. 3 is a plan view showing a layout example inside the semiconductor chip 2 shown in FIG.
- FIG. 4 is a block circuit diagram showing an electrical structure example of the semiconductor device 1 shown in FIG.
- FIG. 5 is an equivalent circuit diagram of the main transistor 8 shown in FIG.
- FIG. 6 is a further equivalent circuit diagram of the main transistor 8 shown in FIG.
- a semiconductor device 1 includes a semiconductor chip 2 formed in a rectangular parallelepiped shape in this embodiment.
- the semiconductor chip 2 is a chip containing Si (silicon).
- the semiconductor chip 2 may be a chip containing Si single crystal or SiC single crystal.
- the semiconductor chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. is doing.
- the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
- the first main surface 3 is a device surface on which functional devices are formed.
- the second main surface 4 is a mounting surface and may be a ground surface having grinding marks.
- the first to fourth side surfaces 5A to 5D include a first side surface 5A, a second side surface 5B, a third side surface 5C and a fourth side surface 5D.
- the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
- the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
- semiconductor device 1 includes a first device region 6 provided on first main surface 3 .
- the first device area 6 is an output area in which an output signal to be output to the outside is generated.
- the first device region 6 is defined as a region on the first side surface 5A side on the first main surface 3 .
- the first device region 6 may be partitioned into a quadrangular shape in plan view, or may be partitioned into a polygonal shape other than a quadrangular shape.
- the arrangement and planar shape of the first device region 6 are arbitrary and are not limited to a specific form.
- the semiconductor device 1 includes a second device region 7 provided in a region different from the first device region 6 on the first principal surface 3 .
- the second device region 7 is an input region to which electrical signals from the outside are input.
- the second device region 7 is partitioned into regions on the second side surface 5B side with respect to the first device region 6 .
- the second device region 7 may be partitioned into a quadrangular shape in plan view, or may be partitioned into a polygonal shape other than a quadrangular shape.
- the arrangement and planar shape of the second device region 7 are arbitrary, and are not limited to a specific form.
- the second device region 7 preferably has a plane area equal to or less than the plane area of the first device region 6 .
- the second device region 7 is preferably formed with an area ratio of 0.1 to 1 with respect to the first device region 6 .
- the area ratio is the ratio of the plane area of the second device region 7 to the plane area of the first device region 6 .
- the area ratio is preferably less than one.
- a second device region 7 having a planar area exceeding that of the first device region 6 may be employed.
- semiconductor device 1 includes n-system (n ⁇ 2) insulated gate main transistors 8 formed in first device region 6 .
- the main transistor 8 may also be referred to as a "gate split transistor", a “power transistor” or a “power MISFET (Metal Insulator Semiconductor Field Effect Transistor)".
- the main transistor 8 includes n first gates FG, one first drain FD and one first source FS.
- the first gate FG, first drain FD and first source FS may be referred to as "main gate”, “main drain” and “main source”, respectively.
- n gate signals G are input to the n first gates FG at arbitrary timings.
- Each gate signal G includes an ON signal for controlling part of the main transistor 8 to be ON and an OFF signal for controlling part of the main transistor 8 to be OFF.
- the main transistor 8 generates a single output current IO (output signal) in response to n gate signals G and outputs it from the first drain FD and the first source FS. That is, the main transistor 8 is a multi-input single-output switching device.
- the output current IOUT is specifically a drain-source current flowing between the first drain FD and the first source FS.
- the output current IOUT is output outside the first device region 6 .
- main transistor 8 includes n system transistors 9 .
- the n system transistors 9 each include a second gate SG, a second drain SD and a second source SS.
- the second gate SG, second drain SD and second source SS may also be referred to as "system gate”, “system drain” and “system source”, respectively.
- the n second gates SG are connected to the n first gates FG in one-to-one correspondence.
- Each of the n second drains SD is connected to one first drain FD.
- the n second sources SS are each connected to one first source FS.
- n second gates SG, n second drains SD and n second sources SS of the n system transistors 9 correspond to the n first gates FG and one second gate FG of the main transistor 8 . They constitute one drain FD and one first source FS, respectively.
- the n first gates FG are substantially composed of n second gates SG.
- the n system transistors 9 each generate a system current (electrical signal) in response to the corresponding gate signal G, and output the system current from the first drain FD and the first source FS.
- Each system current is specifically a drain-source current flowing between the second drain SD and the second source SS of each system transistor 9 .
- the n system currents may have mutually different values or may have mutually equal values.
- the n system currents are added between the first drain FD and the first source FS. As a result, a single output current IOUT made up of the sum of n system currents is generated.
- n system transistors 9 each include a single or a plurality of unit transistors 10 systematized (grouped) as individually controlled objects.
- Each of the plurality of unit transistors 10 is of trench gate type in this embodiment.
- Each of the n system transistors 9 specifically has a parallel circuit composed of a single or a plurality of unit transistors 10 .
- the "parallel circuit” referred to here also includes the case where the system transistor 9 consists of a single unit transistor 10. Although the number of unit transistors 10 included in each system transistor 9 is arbitrary, at least one system transistor 9 preferably includes a plurality of unit transistors 10 . The n system transistors 9 may be composed of the same or different number of unit transistors 10 .
- Each unit transistor 10 includes a third gate TG, a third drain TD and a third source TS.
- the third gate TG, third drain TD and third source TS may be referred to as “unit gate”, “unit drain” and “unit source” respectively.
- all the third gates TG of the single or multiple unit transistors 10 are electrically connected to the second gate SG, and all the third drains TD are electrically connected to the second drain SD. and all the third sources TS are electrically connected to the second sources SS. That is, the third gate TG, third drain TD and third source TS of the systemized single or multiple unit transistors 10 correspond to the second gate SG, second drain SD and second source of each system transistor 9. SS, respectively.
- each system transistor 9 is adjusted according to the electrical specifications of the main transistor 8 to be achieved.
- the electrical specifications of the main transistor 8 are exemplified by channel utilization, on-resistance, switching waveform, and the like.
- the term "almost equal” in this specification includes the case where the numerical value to be measured completely matches the numerical value to be compared, and the numerical value to be measured is 0.9 times the numerical value to be compared. It also includes cases where it falls within the range of 1.1 times or less.
- the n system transistors 9 may have substantially equal gate threshold voltages, or may have different gate threshold voltages.
- the n system transistors 9 may have substantially the same channel area per unit area, or may have different channel areas. That is, the n system transistors 9 may have substantially the same on-resistance characteristics, or may have different on-resistance characteristics.
- a plurality of unit transistors 10 may have substantially the same gate threshold voltage, or may have different gate threshold voltages.
- a plurality of unit transistors 10 may have substantially the same channel area per unit area, or may have different channel areas. That is, the plurality of unit transistors 10 may have substantially equal on-resistance characteristics, or may have different on-resistance characteristics.
- the electrical characteristics of each system transistor 9 are precisely adjusted by adjusting the number of unit transistors 10, the gate threshold voltage, the channel area, and the like.
- semiconductor device 1 includes a control IC 11 (Control Integrated Circuit) as an example of a control circuit formed in second device region 7 .
- the control IC 11 constitutes an IPD (Intelligent Power Device) together with the main transistor 8 .
- the IPD may also be referred to as an "IPM (Intelligent Power Module)".
- the control IC 11 includes a plurality of types of functional circuits that implement various functions in response to electrical signals input from the outside.
- the multiple types of functional circuits include gate control circuit 12 and active clamp circuit 13 .
- the control IC 14 may include a plurality of types of abnormality detection circuits for detecting abnormalities (for example, overvoltage, overheating, etc.) in the main transistor 8, functional circuits, and the like.
- the gate control circuit 12 is electrically connected to the first gate FG of the main transistor 8, and drives and controls the main transistor 8 in response to an external electrical signal. Specifically, the gate control circuit 12 is electrically connected to the n first gates FG of the main transistor 8 (the second gates SG of the n system transistors 9), and the n first gates FG ( It is configured to individually control the n system transistors 9).
- the active clamp circuit 13 is electrically connected to the main transistor 8 and the gate control circuit 12 .
- the active clamp circuit 13 limits (clamps) the output voltage VOUT when the back electromotive force is input to the main transistor 8 due to the energy accumulated in the inductive load L, thereby suppressing the back electromotive force from the main transistor. It is designed to protect 8. That is, the active clamp circuit 13 limits the output voltage VOUT until the counter electromotive force is consumed by active clamping the main transistor 8 when the counter electromotive force is input.
- the active clamp circuit 13 is electrically connected to the first gate FG and the first drain FD of part (not all) of the main transistor 8 .
- the active clamp circuit 13 controls some of the system transistors 9 to be on and other system transistors 9 to be off during the active clamp operation. That is, the active clamp circuit 13 raises the on-resistance of the main transistor 8 and protects the main transistor 8 from counter electromotive force during the active clamp operation.
- the active clamp circuit 13 may be configured to turn on/off the n system transistors 9 when the first source FS of the main transistor 8 falls below a predetermined voltage (for example, a predetermined negative voltage).
- semiconductor device 1 includes interlayer insulating layer 14 covering first main surface 3 .
- the interlayer insulating layer 14 collectively covers the first device region 6 and the second device region 7 .
- the interlayer insulating layer 14 has a multilayer wiring structure having a laminated structure in which a plurality of insulating layers and a plurality of wiring layers are alternately laminated.
- Each insulating layer includes at least one of a silicon oxide film and a silicon nitride film.
- Each wiring layer includes at least one of a pure Al layer (an Al layer with a purity of 99% or higher), a Cu layer (a Cu layer with a purity of 99% or higher), an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer. may contain.
- the semiconductor device 1 includes n gate wirings 15 as an example of control wirings formed above the first main surface 3 (anywhere above).
- the n gate wirings 15 are composed of n wiring layers selectively routed within the interlayer insulating layer 14 .
- the n gate wirings 15 are electrically connected to the n first gates FG of the main transistor 8 in a one-to-one correspondence in the first device region 6 while being electrically independent of each other.
- the n gate wirings 15 are electrically connected to the control IC 11 (gate control circuit 12) in the second device region 7, respectively.
- the n gate wirings 15 individually transmit n gate signals G generated by the control IC 11 (gate control circuit 12 ) to the n first gates FG of the main transistor 8 .
- the n gate wirings 15 are electrically connected to the third gates TG of one or a plurality of unit transistors 10 to be systematized as individually controlled objects out of an aggregate of the plurality of unit transistors 10.
- the n gate wirings 15 may include one or a plurality of gate wirings 15 electrically connected to one unit transistor 10 to be systematized as an individually controlled object.
- the n gate wirings 15 may include one or more gate wirings 15 that connect in parallel a plurality of unit transistors 10 to be systematized as individually controlled objects.
- semiconductor device 1 includes a plurality of terminal electrodes 16-21.
- a plurality of terminal electrodes 16-21 are indicated by hatching.
- the number, arrangement and planar shape of the plurality of terminal electrodes 16-21 are adjusted to any form according to the specifications of the main transistor 8 and the specifications of the control IC 11, and are not limited to the form shown in FIG.
- the plurality of terminal electrodes 16-21 includes a drain terminal 16 (power supply terminal VBB), a source terminal 17 (output terminal OUT), an input terminal 18, a ground terminal 19, an enable terminal 20 and a sense terminal 21 in this embodiment.
- the drain terminal 16 is electrically connected to the first drain FD of the main transistor 8 and the control IC 11 .
- the drain terminal 16 transmits the power supply voltage VB to the first drain FD of the main transistor 8 and various circuits of the control IC 11 .
- a source terminal 17 is electrically connected to the first source FS of the main transistor 8 and the control IC 11 .
- the source terminal 17 transmits the output current IOUT generated by the main transistor 8 to the outside.
- the input terminal 18 transmits an input voltage that drives the control IC 11.
- Ground terminal 19 transmits ground voltage GND.
- the enable terminal 20 transmits an electrical signal for enabling or disabling some or all of the functions of the control IC 11 .
- a sense terminal 21 transmits an electrical signal for detecting an abnormality in the main transistor 8 or the control IC 11 .
- Drain terminal 16 directly covers the second main surface 4 of the semiconductor chip 2 and is electrically connected to the second main surface 4 .
- Drain terminal 16 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
- the drain terminal 16 may have a layered structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are layered in an arbitrary manner.
- the source terminal 17 , the input terminal 18 , the ground terminal 19 , the enable terminal 20 and the sense terminal 21 are arranged on the interlayer insulating layer 14 .
- the source terminal 17 is arranged above the first device region 6 on the first main surface 3 .
- the input terminal 18, the ground terminal 19, the enable terminal 20, and the sense terminal 21 are arranged above the region outside the first device region 6 (specifically, the second device region 7) on the first main surface 3. It is
- the terminal electrodes 17-21 may include at least one of a pure Al layer, a pure Cu layer, an AlCu alloy layer, an AlSiCu alloy layer and an AlSi alloy layer.
- a plating layer may be formed on the outer surface of each of the terminal electrodes 17-21.
- the plated layer may contain at least one of a Ni layer, a Pd layer and an Au layer.
- FIG. 7A to 7C are circuit diagrams corresponding to FIG. 5, respectively, for explaining an operation example of the main transistor 8.
- FIG. 7A a gate signal G less than the gate threshold voltage (that is, an off signal) is input to all n gate lines 15 . Such control is applied when the main transistor 8 is turned off. As a result, in the main transistor 8, all system transistors 9 are turned off. As a result, the main transistor 8 is turned off.
- a gate signal G (that is, ON signal) having a gate threshold voltage or higher is input to all of the n gate wirings 15 .
- Such control is applied during normal operation of the main transistor 8 .
- the n system transistors 9 are turned on, and as a result, the main transistor 8 is turned on.
- the main transistor 8 generates an output current IOUT including n system currents generated by the n system transistors 9 .
- the channel utilization rate of the main transistor 8 relatively increases and the on-resistance relatively decreases.
- a gate signal G (that is, ON signal) having a gate threshold voltage or higher is input to x (1 ⁇ x ⁇ n) gate wirings 15, and (n ⁇ x) gate wirings 15 A gate signal G less than the threshold voltage (that is, an off signal) is input.
- Such control is applied during the active clamp operation of the main transistor 8 .
- the x number of system transistors 9 are turned on and the (nx) number of system transistors 9 are turned off. is turned off and turned on.
- the main transistor 8 generates an output current IOUT including x system currents generated by the x system transistors 9 .
- the main transistor 8 generates an output current IOUT that includes x system currents of absolute value greater than 0A and (n ⁇ x) system currents of 0A.
- the channel utilization rate of the main transistor 8 relatively decreases and the on-resistance relatively increases.
- the n-system main transistors 8 are configured such that the on-resistance (channel utilization factor) is varied by individual control of the n-system transistors 9 . More specifically, the main transistor 8 is controlled by individual control of the n system transistors 9 so that the on-resistance during active clamp operation differs from the on-resistance during normal operation. More specifically, the main transistor 8 is controlled by individual control of the n system transistors 9 so that the ON resistance during active clamp operation exceeds the ON resistance during normal operation.
- FIG. 9 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG.
- FIG. 10 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG. 8 to 10 are also circuit diagrams showing essential parts of the control IC 11.
- FIG. 8 to 10 show examples in which an inductive load L is connected to the source terminal 17.
- Two second gates SG of the first and second system transistors 9A and 9B constitute two first gates FG of the main transistor 8.
- FIG. Second drains SD of the first and second system transistors 9A to 9B are electrically connected to drain terminals 16, respectively.
- the second sources SS of the first and second system transistors 9A-9B are electrically connected to the source terminals 17, respectively.
- the two systems of main transistors 8 are controlled in a first operation mode, a second operation mode and a third operation mode.
- the first and second system transistors 9A-9B are simultaneously controlled to be turned off.
- the second operation mode the first and second system transistors 9A and 9B are controlled to be turned on at the same time.
- the third operation mode only one of the first and second system transistors 9A-9B is controlled to be on.
- the first system transistor 9A is controlled to be on and the second system transistor 9B is controlled to be off.
- the two gate wirings 15 include a first gate wiring 15A and a second gate wiring 15B.
- the first gate wiring 15A is electrically connected to the second gate SG of the first system transistor 9A.
- the second gate wiring 15B is electrically connected to the second gate SG of the second system transistor 9B.
- electrically connected to the first gate wiring 15A includes “electrically connected to the second gate SG of the first system transistor 9A”.
- the state of being electrically connected to the second gate wiring 15B includes the "state of being electrically connected to the second gate SG of the second system transistor 9B".
- the gate control circuit 12 is electrically connected to the first and second gate wirings 15A and 15B.
- the gate control circuit 12 generates first and second gate signals G1 and G2 in response to the enable signal EN, and supplies the first and second gate signals G1 and G2 to the first and second gate wirings 15A and 15B. Output individually.
- the gate control circuit 12 includes a first current source 31, a second current source 32, a third current source 33, a fourth current source 34, a controller 35 and an n-channel drive MISFET 36 in this form.
- the first current source 31, the second current source 32, the third current source 33, the fourth current source 34, the controller 35 and the drive MISFET 36 are formed in the second device region 7 respectively. ing.
- the first current source 31 generates a first source current IH1.
- a second current source 32 generates a second source current IH2.
- the second current source 32 is electrically connected to the boosted voltage VG application terminal and the second gate wiring 15B.
- a third current source 33 generates a first sink current IL1.
- a third current source 33 is electrically connected to the first gate wiring 15A and the source terminal 17 .
- a fourth current source 34 generates a second sink current IL2.
- a fourth current source 34 is electrically connected to the second gate wiring 15B and the source terminal 17 .
- the controller 35 is electrically connected to the first to fourth current sources 31-34.
- the first source current IH1 is output to the first gate wiring 15A
- the second source current IH2 is output to the second gate wiring 15B.
- the controller 35 turns off the first and second current sources 31 and 32 and turns on the third and fourth current sources 33 and 34 .
- the first sink current IL1 is extracted from the first gate wiring 15A
- the second sink current IL2 is extracted from the second gate wiring 15B.
- the drive MISFET 36 is electrically connected to the second gate wiring 15B and the source terminal 17.
- Drive MISFET 36 includes a drain, source, gate and backgate. A drain of the drive MISFET 36 is electrically connected to the second gate wiring 15B.
- the source of drive MISFET 36 is electrically connected to source terminal 17 .
- a back gate of the drive MISFET 36 is electrically connected to the source terminal 17 .
- the active clamp circuit 13 is connected between the drain and gate of the first system transistor 9A.
- the active clamp circuit 13 cooperates with the gate control circuit 12 to turn on the first system transistor 9A, It is configured to control the system transistor 9B to an off state.
- the active clamp circuit 13 specifically has an internal node voltage Vx electrically connected to the gate control circuit 12 .
- the active clamp circuit 13 controls the gate control circuit 12 via the internal node voltage Vx to turn on the first system transistor 9A and turn off the second system transistor 9B.
- the second gate signals G1-G2 are generated.
- the gate control circuit 12 By controlling the gate control circuit 12 via , the first and second gate signals G1 and G2 for controlling the first system transistor 9A to the ON state and the second system transistor 9B to the OFF state are generated. .
- the second system transistor 9B is controlled to be off by fixing the second gate signal G2 to the output voltage VOUT. That is, the gate and source of the second system transistor 9B are short-circuited.
- the second system transistor 9B does not contribute to the active clamp operation in this form. Therefore, the active clamp circuit 13 is not connected to the second system transistor 9B.
- the active clamp circuit 13 includes a Zener diode string 37, a diode string 38, and an n-channel clamp MISFET 39 in this form. Although not specifically illustrated, the Zener diode row 37, the diode row 38 and the clamp MISFET 39 are formed in the second device region 7 respectively.
- the Zener diode string 37 consists of a series circuit including a plurality of (e.g., eight) Zener diodes connected in series in the forward direction. The number of Zener diodes is arbitrary and may be one. Zener diode string 37 includes a cathode and an anode. The cathode of the Zener diode row 37 is electrically connected to the drain terminal 16 and the second drains SD of the first and second system transistors 9A-9B.
- the diode string 38 consists of a series circuit including a plurality of (for example, three) pn junction diodes connected in series in the forward direction.
- the number of pn junction diodes is arbitrary and may be one.
- Diode string 38 includes a cathode and an anode.
- the anode of diode string 38 is reverse bias connected to the anode of Zener diode string 37 .
- the clamp MISFET 39 includes a drain, source, gate and backgate.
- the drain of the clamp MISFET 39 is electrically connected to the drain terminal 16 and the second drains SD of the first and second system transistors 9A-9B.
- a source of the clamp MISFET 39 is electrically connected to the first gate wiring 15A.
- a gate of the clamp MISFET 39 is electrically connected to the cathode of the diode row 38 .
- a back gate of the clamp MISFET 39 is electrically connected to the source terminal 17 .
- the internal node voltage Vx of the active clamp circuit 13 is electrically connected to the gate of the drive MISFET36. Active clamp circuit 13 controls drive MISFET 36 to an on state or an off state according to internal node voltage Vx.
- Internal node voltage Vx may be any voltage within active clamp circuit 13 .
- the internal node voltage Vx may be the gate voltage of the clamp MISFET 39 or the anode voltage of any one pn junction diode in the diode row 38 .
- the control IC 11 includes a first protection circuit 40, a second protection circuit 41 and a third protection circuit 42 in this form.
- the first to third protection circuits 40 to 42 are provided as examples of electrostatic breakdown protection circuits for protecting various circuits from overvoltage such as static electricity.
- the first protection circuit 40 is electrically connected to the first gate wiring 15A and the source terminal 17 to protect the first system transistor 9A.
- the first protection circuit 40 is composed of a diode pair including a reverse-biased first Zener diode 43 and a first diode 44 .
- First Zener diode 43 includes a cathode and an anode.
- a cathode of the first Zener diode 43 is connected to the first gate wiring 15A.
- First diode 44 includes a cathode and an anode.
- the anode of the first diode 44 is connected to the anode of the first Zener diode 43 .
- a cathode of the first diode 44 is connected to the source terminal 17 .
- the second protection circuit 41 is electrically connected to the second gate wiring 15B and the source terminal 17 to protect the second system transistor 9B.
- the second protection circuit 41 is composed of a diode pair including a reverse-biased second Zener diode 45 and a second diode 46 .
- Second Zener diode 45 includes a cathode and an anode.
- a cathode of the second Zener diode 45 is connected to the second gate wiring 15B.
- a second diode 46 includes a cathode and an anode.
- the anode of the second diode 46 is connected to the anode of the second Zener diode 45 .
- a cathode of the second diode 46 is connected to the source terminal 17 .
- the third protection circuit 42 is electrically connected to the active clamp circuit 13 and the source terminal 17 to protect the active clamp circuit 13.
- the third protection circuit 42 is composed of a parallel circuit including an n-channel protection MISFET 47 and a third Zener diode 48 .
- Protection MISFET 47 includes a drain, source, gate and backgate. The drain of protection MISFET 47 is connected to the gate of clamp MISFET 39 . The source, gate and backgate of protection MISFET 47 are connected to source terminal 17 .
- Third Zener diode 48 includes a cathode and an anode. The cathode of the third Zener diode 48 is connected to the drain of the protection MISFET47. The anode of third Zener diode 48 is connected to source terminal 17 .
- FIG. 11 is an enlarged view of the region XI shown in FIG. 3, and is a plan view showing a layout example of the main transistor 8 shown in FIG.
- FIG. 12 is an enlarged view of region XII shown in FIG.
- FIG. 13 is an enlarged view of region XIII shown in FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 12.
- FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 12.
- FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 12.
- FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 12.
- semiconductor device 1 includes an n-type (first conductivity type) first semiconductor region 51 formed in a surface layer portion of second main surface 4 of semiconductor chip 2 .
- the first semiconductor region 51 forms the first drain FD of the main transistor 8 .
- the first semiconductor region 51 may be referred to as a drain region.
- the first semiconductor region 51 is formed over the entire surface layer portion of the second main surface 4 and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
- the n-type impurity concentration of the first semiconductor region 51 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the thickness of the first semiconductor region 51 may be 10 ⁇ m or more and 450 ⁇ m or less.
- the thickness of the first semiconductor region 51 is preferably 50 ⁇ m or more and 150 ⁇ m or less.
- the first semiconductor region 51 is formed of an n-type semiconductor substrate (Si substrate) in this embodiment.
- the semiconductor device 1 includes an n-type second semiconductor region 52 formed in the surface layer portion of the first main surface 3 of the semiconductor chip 2 .
- the second semiconductor region 52 forms the first drain FD of the main transistor 8 together with the first semiconductor region 51 .
- the second semiconductor region 52 may be referred to as a "drift region.”
- the second semiconductor region 52 is formed over the entire surface layer portion of the first main surface 3 so as to be electrically connected to the first semiconductor region 51, and is formed on the first main surface 3 and the first to fourth side surfaces 5A to 5D. exposed from
- the second semiconductor region 52 has an n-type impurity concentration lower than that of the first semiconductor region 51 .
- the n-type impurity concentration of the second semiconductor region 52 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
- the second semiconductor region 52 has a thickness less than the thickness of the first semiconductor region 51 .
- the thickness of the second semiconductor region 52 may be 1 ⁇ m or more and 25 ⁇ m or less.
- the thickness of the second semiconductor region 52 is preferably 5 ⁇ m or more and 15 ⁇ m or less.
- the second semiconductor region 52 is formed of an n-type epitaxial layer (Si epitaxial layer) in this embodiment.
- the semiconductor device 1 includes a trench separation structure 53 as an example of a region separation structure that partitions the first device region 6 on the first main surface 3 .
- the trench isolation structure 53 may be called a "DTI (deep trench isolation) structure".
- the trench isolation structure 53 is formed in an annular shape surrounding a partial region of the first main surface 3 in plan view, and partitions the first device region 6 having a predetermined shape.
- the trench isolation structure 53 is formed in a quadrangular annular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view, and partitions the quadrangular first device region 6 .
- the planar shape of the trench isolation structure 53 is arbitrary, and may be formed in a polygonal annular shape.
- the first device region 6 may be divided into polygonal shapes according to the planar shape of the trench isolation structure 53 .
- the trench isolation structure 53 has an isolation width WI and an isolation depth DI.
- the isolation width WI is the width in the direction orthogonal to the extending direction of the trench isolation structure 53 in plan view.
- the separation width WI may be 0.5 ⁇ m or more and 2.5 ⁇ m or less.
- the separation width WI is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
- the separation depth DI may be 1 ⁇ m or more and 10 ⁇ m or less.
- the separation depth DI is preferably 2 ⁇ m or more and 6 ⁇ m or less.
- the aspect ratio DI/WI of the trench isolation structure 53 may be greater than 1 and 5 or less.
- the aspect ratio DI/WI is the ratio of the isolation depth DI to the isolation width WI.
- the aspect ratio DI/WI is preferably 2 or more.
- the bottom wall of the trench isolation structure 53 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
- the trench isolation structure 53 has corners that connect the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (curved shape).
- the four corners of the trench isolation structure 53 are arc-shaped. That is, the first device region 6 is partitioned into a quadrangular shape having four corners each extending in an arc shape.
- the corners of trench isolation structure 53 preferably have a constant isolation width WI along the arc direction.
- the trench isolation structure 53 has a single electrode structure including an isolation trench 54 , an isolation insulating film 55 (isolation insulator), an isolation electrode 56 and an isolation cap insulating film 57 .
- the isolation trench 54 is dug down from the first principal surface 3 toward the second principal surface 4 .
- the isolation trench 54 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
- the isolation trench 54 includes sidewalls and a bottom wall.
- the angle formed between the side wall of isolation trench 54 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
- the isolation trench 54 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
- the corners of the bottom walls of the isolation trenches 54 are preferably curved.
- the entire bottom wall of isolation trench 54 may be curved toward second main surface 4 .
- the isolation insulating film 55 is formed on the walls of the isolation trench 54 . Specifically, the isolation insulating film 55 is formed in a film shape over the entire wall surface of the isolation trench 54 and defines a recess space within the isolation trench 54 .
- the isolation insulating film 55 preferably contains a silicon oxide film. It is particularly preferable that the isolation insulating film 55 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
- the isolation insulating film 55 has an isolation thickness TI.
- the isolation thickness TI is the thickness along the normal direction of the wall surface of the isolation trench 54 .
- the separation thickness TI may be 0.1 ⁇ m or more and 1 ⁇ m or less.
- the separation thickness TI is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
- the thickness of the portion covering the bottom wall of the isolation trench 54 may be less than the thickness of the portion covering the side wall of the isolation trench 54 .
- the isolation electrode 56 is embedded as an integrated member in the isolation trench 54 with the isolation insulating film 55 interposed therebetween. Isolation electrode 56 comprises conductive polysilicon in this form. A source potential is applied to the separation electrode 56 .
- the isolation electrode 56 has an electrode surface (isolation electrode surface) exposed from the isolation trench 54 .
- the electrode surface of the isolation electrode 56 may be recessed in a curved shape toward the bottom wall of the isolation trench 54 .
- the electrode surface of the isolation electrode 56 is preferably spaced from the first main surface 3 to the bottom wall of the isolation trench 54 by 0 ⁇ or more and less than 2000 ⁇ in the depth direction of the isolation trench 54 . It is particularly preferred that the electrode surface of the isolation electrode 56 is spaced from the first major surface 3 to the bottom wall of the isolation trench 54 by less than 1000 ⁇ .
- the isolation cap insulating film 57 covers the electrode surface of the isolation electrode 56 in the isolation trench 54 in the form of a film.
- the isolation cap insulating film 57 prevents the isolation electrode 56 from being short-circuited with other electrodes.
- the isolation cap insulating film 57 continues to the isolation insulating film 55 .
- the isolation cap insulating film 57 preferably contains a silicon oxide film. It is particularly preferable that the isolation cap insulating film 57 includes a silicon oxide film made of the oxide of the isolation electrode 56 . In other words, the isolation cap insulating film 57 preferably contains a polysilicon oxide, and the isolation insulating film 55 preferably contains a silicon single crystal oxide.
- Semiconductor device 1 includes a p-type (second conductivity type) body region 58 formed in the surface layer portion of first main surface 3 in first device region 6 .
- the body region 58 may have a p-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
- the body region 58 is formed over the entire surface layer portion of the first main surface 3 in the first device region 6 and is in contact with sidewalls of the trench isolation structure 53 .
- Body region 58 is formed in a region on the first main surface 3 side with respect to the bottom wall of trench isolation structure 53 .
- Body region 58 is preferably formed in a region on the first main surface 3 side with respect to the intermediate portion of trench isolation structure 53 .
- the main transistor 8 is formed on the first main surface 3 spaced apart from the trench isolation structure 53 in plan view.
- the main transistor 8 includes a plurality of unit transistors 10 collectively formed on the first main surface 3 of the first device region 6 .
- the number of unit transistors 10 is arbitrary.
- FIG. 11 shows an example in which 16 unit transistors 10 are formed.
- the number of unit transistors 10 is preferably an even number.
- the plurality of unit transistors 10 are arranged in a line in the first direction X in plan view, and each formed in a band shape extending in the second direction Y. As shown in FIG.
- the plurality of unit transistors 10 are formed in stripes extending in the second direction Y in plan view.
- each of the unit transistors 10 is composed of a unit cell 60 .
- Each unit cell 60 includes one trench structure 61 and a channel cell 62 controlled by that trench structure 61 .
- Trench structure 61 may also be referred to as a "gate structure” or “trench gate structure.”
- Each trench structure 61 constitutes the third gate TG of each unit transistor 10 .
- a channel cell 62 is a region in which opening and closing of a current path is controlled by the trench structure 61 .
- a unit cell 60 includes a pair of channel cells 62 formed on both sides of one trench structure 61 in this form.
- the plurality of trench structures 61 are arranged in the first direction X at intervals in a plan view, and are formed in strips extending in the second direction Y, respectively. That is, the plurality of trench structures 61 are formed in stripes extending in the second direction Y in plan view.
- the multiple trench structures 61 each have a first end 63 on one side and a second end 64 on the other side in the longitudinal direction (second direction Y).
- Each trench structure 61 has a trench width W and a trench depth D.
- the trench width W is the width in the direction (first direction X) perpendicular to the direction in which the trench structure 61 extends.
- the trench width W is preferably less than the isolation width WI of the trench isolation structure 53 (W ⁇ WI).
- the trench width W may be 0.5 ⁇ m or more and 2 ⁇ m or less.
- the trench width W is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less. Of course, the trench width W may be substantially equal to the isolation width WI (W ⁇ WI).
- the trench depth D is preferably less than the isolation depth DI of the trench isolation structure 53 (D ⁇ DI).
- the trench depth D may be 1 ⁇ m or more and 10 ⁇ m or less.
- the trench depth D is preferably 2 ⁇ m or more and 6 ⁇ m or less.
- the trench depth D may be approximately equal to the isolation depth DI (D ⁇ DI).
- the aspect ratio D/W of the trench structure 61 may be greater than 1 and 5 or less.
- the aspect ratio D/W is the ratio of trench depth D to trench width W.
- the aspect ratio D/W is particularly preferably 2 or more.
- the bottom wall of the trench structure 61 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
- a plurality of trench structures 61 are arranged in the first direction X with trench intervals IT.
- the trench interval IT is preferably set to a value such that the depletion layers extending from the plurality of trench structures 61 are integrated below the bottom walls of the plurality of trench structures 61 .
- the trench interval IT may be 0.25 times the trench width W or more and 1.5 times the trench width W or less.
- the trench interval IT is preferably equal to or less than the trench width W (IT ⁇ W).
- the trench interval IT may be 0.5 ⁇ m or more and 2 ⁇ m or less.
- Trench structure 61 has a multi-electrode structure including trench 71 , upper insulating film 72 , lower insulating film 73 , upper electrode 74 , lower electrode 75 and intermediate insulating film 76 .
- Trench 71 may be referred to as a "gate trench.”
- Trench structure 61 includes a buried electrode (gate electrode) buried in trench 71 with a buried insulator interposed therebetween.
- the buried insulator is composed of an upper insulating film 72 , a lower insulating film 73 and an intermediate insulating film 76 .
- the embedded electrode is composed of an upper electrode 74 and a lower electrode 75 .
- the trench 71 is dug down from the first principal surface 3 toward the second principal surface 4 .
- the trench 71 penetrates the body region 58 and is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
- Trench 71 includes sidewalls and a bottom wall.
- the angle formed between the side wall of trench 71 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
- the trench 71 may be tapered so that the width of the opening narrows from the opening toward the bottom wall.
- the corners of the bottom wall of trench 71 are preferably curved.
- the entire bottom wall of trench 71 may be curved toward second main surface 4 .
- the upper insulating film 72 covers the upper wall surface of the trench 71 . Specifically, upper insulating film 72 covers the upper wall surface located on the opening side of trench 71 with respect to the bottom of body region 58 . The upper insulating film 72 crosses the boundary between the second semiconductor region 52 and the body region 58 . The upper insulating film 72 has a portion covering the body region 58 and a portion covering the second semiconductor region 52 . The area covered by the upper insulating film 72 with respect to the body region 58 is larger than the area covered with the upper insulating film 72 with respect to the second semiconductor region 52 . Upper insulating film 72 preferably includes a silicon oxide film. It is particularly preferable that the upper insulating film 72 includes a silicon oxide film made of oxide of the semiconductor chip 2 . The upper insulating film 72 is formed as a gate insulating film.
- the upper insulating film 72 has a first thickness T1.
- the first thickness T1 is the thickness along the normal direction of the wall surface of the trench 71 .
- the first thickness T1 is less than the isolation thickness TI of the isolation insulating film 55 (T1 ⁇ TI).
- the first thickness T1 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
- the first thickness T1 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
- the lower insulating film 73 covers the lower wall surface of the trench 71 .
- Lower insulating film 73 specifically covers the lower wall surface located in the region on the bottom wall side of trench 71 with respect to the bottom of body region 58 .
- the lower insulating film 73 defines a recess space in the region on the bottom wall side of the trench 71 .
- the lower insulating film 73 is in contact with the second semiconductor region 52 .
- Lower insulating film 73 preferably includes a silicon oxide film. It is particularly preferable that the lower insulating film 73 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
- the lower insulating film 73 has a second thickness T2.
- the second thickness T2 is the thickness along the normal direction of the wall surface of the trench 71 .
- the second thickness T2 exceeds the first thickness T1 of the upper insulating film 72 (T1 ⁇ T2).
- the second thickness T2 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 (T2 ⁇ TI).
- the second thickness T2 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
- the second thickness T2 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
- the thickness of the portion covering the bottom wall of trench 71 may be less than the thickness of the portion covering the sidewall of trench 71 .
- the upper electrode 74 is embedded in the upper side (opening side) of the trench 71 with the upper insulating film 72 interposed therebetween.
- the upper electrode 74 is embedded in a strip shape extending in the second direction Y in plan view.
- the upper electrode 74 faces the body region 58 and the second semiconductor region 52 with the upper insulating film 72 interposed therebetween.
- the area of the upper electrode 74 facing the body region 58 is larger than the area of the upper electrode 74 facing the second semiconductor region 52 .
- Upper electrode 74 comprises conductive polysilicon.
- the upper electrode 74 is formed as a gate electrode. A gate signal G is input to the upper electrode 74 .
- the upper electrode 74 has an electrode surface (buried electrode surface) exposed from the trench 71 .
- the electrode surface of the upper electrode 74 may be recessed in a curved shape toward the bottom wall of the trench 71 .
- the electrode surface of the upper electrode 74 is preferably located closer to the bottom wall of the trench 71 than the electrode surface of the separation electrode 56 in the depth direction of the trench 71 .
- the electrode surface of the upper electrode 74 is preferably spaced from the first main surface 3 to the bottom wall of the trench 71 by 2000 ⁇ or more in the depth direction of the trench 71 . It is particularly preferable that the electrode surface of the upper electrode 74 is spaced from the first main surface 3 to the bottom wall of the trench 71 by 2500 ⁇ or more and 4500 ⁇ or less.
- the lower electrode 75 is embedded on the lower side (bottom wall side) of the trench 71 with the lower insulating film 73 interposed therebetween.
- the lower electrode 75 is embedded in a strip shape extending in the second direction Y in plan view.
- the lower electrode 75 has a thickness (length) exceeding the thickness (length) of the upper electrode 74 in the depth direction of the trench 71 .
- the lower electrode 75 faces the second semiconductor region 52 with the lower insulating film 73 interposed therebetween.
- the lower electrode 75 has an upper end projecting from the lower insulating film 73 toward the first main surface 3 .
- the upper end portion of the lower electrode 75 is engaged with the bottom portion of the upper electrode 74 and faces the upper insulating film 72 across the bottom portion of the upper electrode 74 in the horizontal direction along the first main surface 3 .
- the lower electrode 75 contains conductive polysilicon.
- the lower electrode 75 is formed as a gate electrode in this embodiment.
- the lower electrode 75 is fixed at the same potential as the upper electrode 74 . That is, the same gate signal G is applied to the lower electrode 75 simultaneously with the upper electrode 74 .
- the voltage drop between the upper electrode 74 and the lower electrode 75 can be suppressed, so that the electric field concentration between the upper electrode 74 and the lower electrode 75 can be suppressed.
- the on-resistance of the semiconductor chip 2 (especially the second semiconductor region 52) can be reduced.
- the intermediate insulating film 76 is interposed between the upper electrode 74 and the lower electrode 75 to electrically insulate the upper electrode 74 and the lower electrode 75 . Specifically, the intermediate insulating film 76 covers the lower electrode 75 exposed from the lower insulating film 73 in the region between the upper electrode 74 and the lower electrode 75 . The intermediate insulating film 76 continues to the upper insulating film 72 and the lower insulating film 73 .
- the intermediate insulating film 76 preferably contains a silicon oxide film. Intermediate insulating film 76 particularly preferably includes a silicon oxide film made of the oxide of lower electrode 75 .
- the intermediate insulating film 76 has an intermediate thickness TM with respect to the normal direction Z.
- the intermediate thickness TM is less than the second thickness T2 of the lower insulating film 73 (TM ⁇ T2).
- the intermediate thickness TM may be between 0.01 ⁇ m and 0.05 ⁇ m.
- the intermediate thickness TM is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
- a pair of channel cells 62 are formed in strips extending in the second direction Y on both sides of each trench structure 61 .
- a pair of channel cells 62 has a length in the second direction Y that is less than the length of the trench structure 61 .
- the entire area of the pair of channel cells 62 faces the upper electrode 74 with the upper insulating film 72 interposed therebetween.
- a pair of channel cells 62 each have a channel width corresponding to a value obtained by multiplying the trench interval IT by half.
- a pair of channel cells 62 includes at least one n-type source region 77 formed in the surface layer of the body region 58 .
- the number of source regions 77 included in a pair of channel cells 62 is arbitrary.
- a pair of channel cells 62 each include a plurality of source regions 77 in this form. All source regions 77 included in each unit cell 60 form the third source TS of each unit transistor 10 .
- the n-type impurity concentration of the source region 77 exceeds the n-type impurity concentration of the second semiconductor region 52 .
- the n-type impurity concentration of the source region 77 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- a plurality of source regions 77 are formed in a region on the first main surface 3 side at intervals from the bottom of body region 58 and face upper electrode 74 with upper insulating film 72 interposed therebetween.
- a plurality of source regions 77 are arranged at intervals in the second direction Y in each channel cell 62 . That is, the plurality of source regions 77 are spaced apart along the corresponding trench structure 61 on both sides of the corresponding trench structure 61 .
- a pair of channel cells 62 includes at least one p-type contact region 78 formed in a region different from the source region 77 in the surface layer portion of the body region 58 . Any number of contact regions 78 may be included in a pair of channel cells 62 .
- a pair of channel cells 62 each include a plurality of contact regions 78 in this form.
- the p-type impurity concentration of contact region 78 exceeds the p-type impurity concentration of body region 58 .
- the p-type impurity concentration of the contact region 78 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- a plurality of contact regions 78 are formed in a region on the first main surface 3 side at intervals from the bottom of the body region 58 and face the upper electrode 74 with the upper insulating film 72 interposed therebetween.
- the plurality of contact regions 78 are alternately formed with the plurality of source regions 77 in the second direction Y so as to sandwich one source region 77 therebetween. That is, the plurality of contact regions 78 are arranged at intervals along the corresponding trench structure 61 on both sides of the corresponding trench structure 61 .
- a pair of channel cells 62 includes a plurality of channel regions 79 formed between a plurality of source regions 77 and second semiconductor regions 52 within the body region 58 . On/off of the plurality of channel regions 79 in the pair of channel cells 62 is controlled by one trench structure 61 . A plurality of channel regions 79 included in the pair of channel cells 62 form one channel of the unit transistor 10 . Thereby, one unit cell 60 functions as one unit transistor 10 .
- the two unit cells 60 arranged on both sides in the first direction X in the first device region 6 do not include the source region 77 in the channel cell 62 on the trench isolation structure 53 side in this form. With such a structure, leakage current between trench structure 61 and trench isolation structure 53 can be suppressed.
- the two unit cells 60 arranged on both sides include only the contact region 78 (hereinafter referred to as "outermost contact region 78") in the channel cell 62 on the trench isolation structure 53 side in this embodiment.
- the outermost contact region 78 is formed spaced apart from the trench isolation structure 53 on the trench structure 61 side and connected to the sidewall of the corresponding trench structure 61 .
- the outermost contact regions 78 may be formed in strips extending along the sidewalls of the corresponding trench structures 61 .
- the two system transistors 9 include a first system transistor 9A and a second system transistor 9B.
- the first system transistor 9A includes a plurality of (eight in this embodiment) first unit transistors 10A selectively systematized from the plurality of unit transistors 10 as objects of individual control.
- the second system transistor 9B includes a plurality of (eight in this embodiment) second unit transistors 10B selectively systematized as objects of individual control from the plurality of unit transistors 10 excluding the first unit transistors 10A.
- the number of second unit transistors 10B may differ from the number of first unit transistors 10A.
- the number of second unit transistors 10B is preferably equal to the number of first unit transistors 10A.
- unit cell 60 unit cell 60
- lower electrode 75 intermediate insulating film 76
- source region 77 lower insulating film 73
- channel region 78 channel region 79
- first unit cell 60A first trench structure 61A
- first channel cell 62A first trench 71A
- first upper insulating film 72A first upper insulating film 72A
- first lower insulating film 73A first upper electrode 74A
- first lower electrode 75A first 1 intermediate insulating film 76A
- first source region 77A first contact region 78A
- first channel region 79A respectively.
- a first gate signal G1 is input to the first upper electrode 74A and the first lower electrode 75A.
- unit cell 60 unit cell 60
- second trench structure 61B second channel cell 62B
- second trench 71B second upper insulating film 72B
- second lower insulating film 73B second upper electrode 74B
- second lower electrode 75B second 2 intermediate insulating film 76B
- second source region 77B second contact region 78B
- second channel region 79B second channel region 79B
- the first system transistor 9A includes at least one first composite cell 81.
- the number of first composite cells 81 is arbitrary and is adjusted according to the size of the first device region 6 (total number of unit transistors 10).
- the first system transistor 9A includes a plurality of (four in this embodiment) first composite cells 81 in this embodiment.
- the plurality of first composite cells 81 are each composed of ⁇ ( ⁇ 2) first unit transistors 10A (first unit cells 60A) arranged adjacent to each other on the first main surface 3 in plan view. .
- the plurality of first composite cells 81 are arranged at intervals in the first direction X in plan view.
- the second system transistor 9B includes at least one second composite cell 82.
- the number of second composite cells 82 is arbitrary and is adjusted according to the size of the first device region 6 (total number of unit transistors 10).
- the number of second composite cells 82 may differ from the number of first composite cells 81 .
- the number of second composite cells 82 is preferably equal to the number of first composite cells 81 .
- the second system transistor 9B includes a plurality of (four in this embodiment) second composite cells 82 in this embodiment.
- Each of the plurality of second composite cells 82 is composed of ⁇ ( ⁇ 2) second unit transistors 10B (second unit cells 60B) arranged adjacent to each other on the first main surface 3 in plan view. .
- the plurality of second composite cells 82 are arranged adjacent to the plurality of first composite cells 81 in plan view. Specifically, the plurality of second composite cells 82 are arranged in regions between the plurality of first composite cells 81 that are adjacent to each other in plan view. More specifically, the plurality of second composite cells 82 are arranged alternately with the plurality of first composite cells 81 along the first direction X so as to sandwich one first composite cell 81 in plan view.
- short circuit here means a short circuit between the first trench structure 61A (third gate TG) of the first unit transistor 10A and the second trench structure 61B (third gate TG) of the second unit transistor 10B. (See also the circuit diagram of FIG. 6).
- the number of first unit transistors 10A included in one first composite cell 81 is preferably two or more ( ⁇ 2)
- the number of second unit transistors 10B included in one second composite cell 82 is preferably 2 or more ( ⁇ 2).
- the number is preferably two or more ( ⁇ 2).
- the electrode surface of the first upper electrode 74A related to the first system transistor 9A is 2000 ⁇ or more (preferably 2500 ⁇ ) from the first main surface 3 to the bottom wall of the first trench 71A in the depth direction of the first trench 71A. 4500 ⁇ or less).
- the depth position of the electrode surface of the first upper electrode 74A is adjusted to such a depth position that the characteristics of the gate threshold voltage of the first unit transistor 10A do not deteriorate.
- the electrode surface of the second upper electrode 74B related to the second system transistor 9B extends 2000 ⁇ or more (preferably 2500 ⁇ ) from the first main surface 3 to the bottom wall of the second trench 71B in the depth direction of the second trench 71B. 4500 ⁇ or less).
- the depth position of the electrode surface of the second upper electrode 74B is adjusted to such a depth position that the characteristics of the gate threshold voltage of the second unit transistor 10B do not deteriorate.
- the first upper electrode 74A can be properly separated from the second upper electrode 74B and embedded in the first trench 71A
- the second upper electrode 74B can be properly separated from the first upper electrode 74A and the second upper electrode 74A can be buried in the first trench 71A.
- 2 can be embedded in the trench 71B.
- the first source region 77A first channel region 79A
- the second source region 77B second channel region 79B
- can be appropriately opposed to the second upper electrode 74B. can be opposed.
- the first unit transistor 10A (specifically, the first channel region 79A) becomes a heat source in the first device region 6. Therefore, the number of first unit transistors 10A defines the amount of heat generated by one first composite cell 81, and the arrangement of a plurality of first composite cells 81 defines the heat generating locations in the first device region 6. FIG. In other words, when the number of first unit transistors 10A forming one first composite cell 81 is increased, the amount of heat generated in one first composite cell 81 increases. In addition, when a plurality of first composite cells 81 are arranged side by side, the heat is generated locally in the first device region 6 .
- the plurality of first composite cells 81 are preferably arranged at regular intervals in a region between one end and the other end of the first device region 6 . According to this structure, it is possible to thin out the heat-generating portions caused by the plurality of first composite cells 81 in the first device region 6 and suppress the local temperature rise in the first device region 6 .
- each first composite cell 81 a plurality of first channel regions 79A (first source regions 77A) arranged on one first trench structure 61A side are arranged in the first direction X on the other first trench structure 61A side. It preferably faces the region between the arrayed first channel regions 79A (first source regions 77A). According to this structure, heat generation starting points in each first composite cell 81 can be thinned out. Thereby, a local temperature rise in each first composite cell 81 can be suppressed.
- each first unit cell 60A a plurality of first channel regions 79A formed in one first channel cell 62A are formed in the other first channel cell 62A across the corresponding first trench structure 61A. preferably opposite the plurality of first channel regions 79A.
- the plurality of first channel regions 79A formed in the region between the pair of first trench structures 61A are arranged to be shifted from each other in the second direction Y in plan view.
- a plurality of first channel regions 79A formed in one first channel cell 62A are formed in the other first channel cell 62A with the corresponding first trench structure 61A interposed therebetween. It may face a region between a plurality of first channel regions 79A.
- each first unit cell 60A the plurality of first contact regions 78A formed in one first channel cell 62A are aligned with the plurality of contact regions 78A formed in the other first channel cell 62A across the corresponding first trench structure 61A. may face the first contact region 78A.
- the plurality of first contact regions 78A arranged on one first trench structure 61A side correspond to the plurality of first contact regions 78A arranged in the first direction X on the other first trench structure 61A side. It may face the area between the contact areas 78A.
- the plurality of first contact regions 78A formed in the region between the pair of first trench structures 61A may be arranged in a mutually offset manner in the second direction Y in plan view. Also, the plurality of first contact regions 78A may face the plurality of first source regions 77A in the first direction X in plan view.
- the second unit transistor 10B becomes a heat source in the first device region 6. Therefore, the number of second unit transistors 10B defines the amount of heat generated by one second composite cell 82, and the arrangement of a plurality of second composite cells 82 defines the heat generating locations in the first device region 6. FIG. In other words, when the number of second unit transistors 10B forming one second composite cell 82 is increased, the amount of heat generated in one second composite cell 82 is increased. In addition, when a plurality of second composite cells 82 are arranged side by side, the heat is generated locally in the first device region 6 .
- the plurality of second composite cells 82 are preferably arranged at regular intervals in the region between one end and the other end of the first device region 6 . According to this structure, it is possible to thin out the heat-generating portions caused by the plurality of second composite cells 82 in the first device region 6 and suppress the local temperature rise in the first device region 6 . In this case, it is preferable that at least one second composite cell 82 is arranged close to at least one first composite cell 81 . According to this structure, in the first composite cell 81 and the second composite cell 82 adjacent to each other, a situation can be created in which one of the cells is in the ON state and the other cell is in the OFF state. Thereby, a local temperature rise caused by the first composite cell 81 and the second composite cell 82 can be suppressed.
- At least one second composite cell 82 is preferably arranged in a region between two adjacent first composite cells 81 . Furthermore, in this case, it is particularly preferable that the plurality of second composite cells 82 are arranged alternately with the plurality of first composite cells 81 so as to sandwich one first composite cell 81 therebetween. According to these structures, two adjacent first composite cells 81 can be spaced apart by the second composite cell 82 . As a result, it is possible to appropriately thin out heat-generating portions caused by the plurality of first composite cells 81 and the plurality of second composite cells 82 , and to appropriately suppress local temperature rise in the first device region 6 .
- each second composite cell 82 a plurality of second channel regions 79B (second source regions 77B) arranged on one second trench structure 61B side are arranged in the first direction X on the other second trench structure 61B side. It preferably faces the region between the arranged second channel regions 79B (second source regions 77B). According to this structure, heat generation starting points in each of the second composite cells 82 can be thinned out. Thereby, a local temperature rise in each second composite cell 82 can be suppressed.
- each second unit cell 60B a plurality of second channel regions 79B formed in one second channel cell 62B are formed in the other second channel cell 62B across the corresponding second trench structure 61B. It is preferable that the second channel regions 79B are opposed to the plurality of second channel regions 79B. In each second composite cell 82, it is preferable that the plurality of second channel regions 79B formed in the region between the pair of second trench structures 61B are arranged to be shifted from each other in the second direction Y in plan view. .
- the plurality of second channel regions 79B are arranged shifted in the second direction Y with respect to the plurality of first channel regions 79A in each first trench structure 61A and the region between the trenches of each second trench structure 61B. is preferred. That is, the plurality of second channel regions 79B preferably face the region between the plurality of first contact regions 78A in the first direction X in the inter-trench regions. According to these structures, heat generation starting points in the inter-trench regions can be thinned out. Thereby, a local temperature rise in the inter-trench region can be suppressed.
- the plurality of second contact regions 78B formed in one second channel cell 62B are aligned with the plurality of contact regions 78B formed in the other second channel cell 62B with the corresponding second trench structure 61B interposed therebetween. may face the second contact region 78B.
- the plurality of second contact regions 78B arranged on one second trench structure 61B side correspond to the plurality of second contact regions 78B arranged in the first direction X on the other second trench structure 61B side. It may face the region between the contact regions 78B.
- each second unit cell 60B a plurality of second channel regions 79B formed in one second channel cell 62B are formed in the other second channel cell 62B with the corresponding second trench structure 61B interposed therebetween. It may face a region between a plurality of second channel regions 79B.
- the plurality of second contact regions 78B formed in the region between the pair of second trench structures 61B may be arranged to be offset from each other in the second direction Y in plan view.
- the plurality of second contact regions 78B may face the plurality of second source regions 77B in the first direction X in plan view.
- the n-system main transistors 8 have a total channel ratio RT.
- the total channel ratio RT is the ratio of the total planar area of all channel regions 79 to the planar area of all channel cells 62 .
- the planar area of each channel region 79 is defined by the planar area of each source region 77 .
- the total channel ratio RT is adjusted within a range of over 0% and less than 100%.
- the total channel ratio RT is preferably adjusted within a range of 25% or more and 75% or less.
- the total channel ratio RT is divided into n system channel ratios RS by n system transistors 9 .
- the first system channel ratio RSA is the ratio of the total planar area of all the first channel regions 79A to the total planar area of all the channel cells 62.
- the second system channel ratio RSB is the ratio of the total planar area of all the second channel regions 79B to the total planar area of all the channel cells 62 .
- each first channel region 79A is defined by the plane area of each first source region 77A
- the plane area of each second channel region 79B is defined by the plane area of each second source region 77B.
- the first system channel ratio RSA is adjusted by the arrangement pattern of the first source regions 77A and the first contact regions 78A.
- the second system channel ratio RSB is adjusted by the arrangement pattern of the second source regions 77B and the second contact regions 78B.
- the first system channel ratio RSA is divided into multiple first channel ratios RCA by multiple first composite cells 81 .
- the first channel ratio RCA is the ratio of the total planar area of the plurality of first channel regions 79A to the total planar area of all the channel cells 62 in each first composite cell 81 .
- the first system channel ratio RSA consists of the sum of a plurality of first channel ratios RCA.
- the plurality of first composite cells 81 preferably have first channel ratios RCA that are equal to each other.
- the plurality of first channel regions 79A may be formed with first areas that are different or equal to each other per unit area.
- a second system channel ratio RSB is divided into a plurality of second channel ratios RCB by a plurality of second composite cells 82 .
- the second channel ratio RCB is the ratio of the total planar area of the plurality of second channel regions 79B to the total planar area of all the channel cells 62 in each second composite cell 82 .
- a plurality of second composite cells 82 are composed of sums of a plurality of second channel fractions RCB.
- the plurality of second composite cells 82 preferably have second channel fractions RCBs that are equal to each other.
- the plurality of second channel regions 79B may be formed with second areas that are different from each other or equal to each other per unit area.
- the second area may be equal to or different from the first areas of the plurality of first channel regions 79A per unit area.
- the second system channel ratio RSB may be substantially equal to the first system channel ratio RSA (RSA ⁇ RSB).
- the second system channel ratio RSB may exceed the first system channel ratio RSA (RSA ⁇ RSB).
- the second system channel ratio RSB may be less than the first system channel ratio RSA (RSB ⁇ RSA).
- 18 to 21 show configuration examples of the first channel region 79A and the second channel region 79B.
- FIG. 18 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a first configuration example of the first channel region 79A and the second channel region 79B.
- the total channel ratio RT is 50%
- the first system channel ratio RSA is 25%
- the second system channel ratio RSB is 25%.
- FIG. 19 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a second configuration example of the first channel region 79A and the second channel region 79B.
- the total channel ratio RT is 50%
- the first system channel ratio RSA is 37.5%
- the second system channel ratio RSB is 12.5%.
- FIG. 20 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a third configuration example of the first channel region 79A and the second channel region 79B.
- the total channel ratio RT is 33%
- the first system channel ratio RSA is 24.7%
- the second system channel ratio RSB is 8.3%.
- FIG. 21 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a fourth configuration example of the first channel region 79A and the second channel region 79B.
- the total channel ratio RT is 25%
- the first system channel ratio RSA is 18.7%
- the second system channel ratio RSB is 6.3%.
- the main transistor 8 has a plurality of pairs (four pairs in this embodiment, eight in total) of first trench connection structures formed on the first main surface 3 in the first device region 6. Including 90.
- the plurality of pairs of first trench connection structures 90 are arranged such that the first trench connection structures 90 on one side (the side of the first side surface 5A) and the other side face each other with one corresponding first composite cell 81 interposed therebetween.
- Each includes a first trench connection structure 90 on the side (second side surface 5B side).
- the first trench connection structure 90 on one side connects the first ends 63 of a plurality (a pair in this embodiment) of the first trench structures 61A in an arch shape in plan view.
- the first trench connection structure 90 on the other side connects the second end portions 64 of the plurality (a pair in this embodiment) of the first trench structures 61A in an arch shape in plan view.
- the pair of first trench connection structures 90 constitutes a plurality (a pair in this embodiment) of first trench structures 61A and one annular trench structure that constitute one first composite cell 81 .
- the first trench connection structure 90 on the other side has the same structure as the first trench connection structure 90 on the one side except that it is connected to the second end 64 of the first trench structure 61A.
- the configuration of one first trench connection structure 90 on one side will be described, and the description of the configuration of the first trench connection structure 90 on the other side will be omitted.
- the first trench connection structure 90 on one side has a first portion 90A extending in the first direction X and a plurality (a pair in this embodiment) of second portions 90B extending in the second direction Y. As shown in FIG.
- the first portion 90A faces the plurality of first end portions 63 in plan view.
- the plurality of second portions 90B extend from the first portion 90A toward the plurality of first ends 63 and are connected to the plurality of first ends 63 .
- the first trench connection structure 90 on one side has a connection width WC and a connection depth DC.
- the connection width WC is the width in the direction perpendicular to the direction in which the first trench connection structure 90 extends.
- the connection width WC is preferably approximately equal to the trench width W of the trench structure 61 (WC ⁇ W).
- Connection depth DC is preferably approximately equal to trench depth D of trench structure 61 (DC ⁇ D).
- the aspect ratio DC/WC of the first trench connection structure 90 is approximately equal to the aspect ratio D/W of the trench structure 61 (DC/WC ⁇ D/W).
- the bottom wall of the first trench connection structure 90 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
- the first trench connection structure 90 on one side has a single electrode structure including a first connection trench 91 , a first connection insulating film 92 , a first connection electrode 93 and a first cap insulating film 94 .
- the first connection trench 91 extends in an arch shape so as to communicate with the first ends 63 of the plurality of first trenches 71 ⁇ /b>A in plan view, and dug down from the first main surface 3 toward the second main surface 4 .
- a first connection trench 91 defines a first portion 90A and a second portion 90B of the first trench connection structure 90 .
- the first connection trench 91 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
- the first connection trench 91 includes sidewalls and a bottom wall.
- the angle between the sidewall of the first connection trench 91 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
- the first connection trench 91 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
- the corners of the bottom wall of the first connection trench 91 are preferably curved.
- the entire bottom wall of the first connection trench 91 may be curved toward the second main surface 4 .
- the sidewalls and bottom walls of the first connection trench 91 are smoothly connected to the sidewalls and bottom wall of the first trench 71A.
- the first connection insulating film 92 is formed on the wall surface of the first connection trench 91 .
- the first connection insulating film 92 is formed in a film shape over the entire wall surface of the first connection trench 91 and defines a recess space within the first connection trench 91 .
- the first connection insulating film 92 extends in the first direction X in the first portion 90A of the first connection trench 91 .
- the first connection insulating film 92 extends in the second direction Y in the second portion 90B of the first connection trench 91 .
- the first connection insulating film 92 is connected to the first upper insulating film 72A and the first lower insulating film 73A at the communication portion between the first connection trench 91 and the first trench 71A.
- the first connection insulating film 92 includes a silicon oxide film. It is particularly preferable that the first connection insulating film 92 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
- the first connection insulating film 92 has a third thickness T3.
- the third thickness T3 is the thickness along the normal direction of the wall surface of the first connection trench 91 .
- the third thickness T3 exceeds the first thickness T1 of the first upper insulating film 72A (T1 ⁇ T3).
- the third thickness T3 may be substantially equal to the second thickness T2 of the lower insulating film 73 (T2 ⁇ T3).
- the third thickness T3 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 (T3 ⁇ TI).
- the third thickness T3 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
- the third thickness T3 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
- the thickness of the portion covering the bottom wall of the first connection trench 91 may be less than the thickness of the portion covering the side wall of the first connection trench 91 .
- the first connection electrode 93 is embedded in the first connection trench 91 as an integral body with the first connection insulating film 92 interposed therebetween.
- the first connection electrode 93 contains conductive polysilicon in this form.
- the first connection electrode 93 extends in the first direction X in the first portion 90A of the first connection trench 91 .
- the first connection electrode 93 extends in the second direction Y in the second portion 90B of the first connection trench 91 .
- the first connection electrode 93 is connected to the first lower electrode 75A at the communicating portion between the first connection trench 91 and the first trench 71A.
- the first connection electrode 93 is electrically insulated from the first upper electrode 74A with the first intermediate insulating film 76A interposed therebetween. That is, the first connection electrode 93 is formed of a lead portion that extends from the first trench 71A to the first connection trench 91 with the first connection insulating film 92 and the first intermediate insulating film 76A interposed in the first lower electrode 75A.
- the first gate signal G1 is transmitted through the first connection electrode 93 to the first lower electrode 75A. That is, the same first gate signal G1 is applied to the first connection electrode 93 at the same time as the first upper electrode 74A.
- the first connection electrode 93 has an electrode surface (first connection electrode surface) exposed from the first connection trench 91 .
- the electrode surface of the first connection electrode 93 may be recessed in a curved shape toward the bottom wall of the first connection trench 91 .
- the electrode surface of the first connection electrode 93 is located (protrudes) closer to the first main surface 3 than the depth position of the electrode surface of the upper electrode 74 of the trench structure 61 in the depth direction of the first connection trench 91 . preferably. It is preferable that the electrode surface of the first connection electrode 93 is spaced from the first main surface 3 to the bottom wall of the first connection trench 91 by 0 ⁇ or more and less than 2000 ⁇ . It is particularly preferable that the electrode surface of the first connection electrode 93 is spaced from the first main surface 3 to the bottom wall of the first connection trench 91 by less than 1000 ⁇ .
- the first cap insulating film 94 covers the electrode surface of the first connection electrode 93 in the first connection trench 91 in the form of a film.
- the first cap insulating film 94 prevents the first connection electrode 93 from short-circuiting with other electrodes.
- the first cap insulating film 94 continues to the first connection insulating film 92 .
- the first cap insulating film 94 preferably contains a silicon oxide film. It is particularly preferable that the first cap insulating film 94 includes a silicon oxide film made of the oxide of the first connection electrode 93 .
- the first cap insulating film 94 preferably contains a polysilicon oxide, and the first connection insulating film 92 preferably contains a silicon single crystal oxide.
- the main transistor 8 includes a plurality of pairs (four pairs in this embodiment, eight in total) of second trench connection structures 100 formed on the first main surface 3 in the first device region 6 .
- the plurality of pairs of second trench connection structures 100 are arranged such that the second trench connection structure 100 on one side (first side surface 5A side) and the other side face each other with one corresponding second composite cell 82 interposed therebetween.
- Each includes a second trench connection structure 100 on the side (second side surface 5B side).
- the second trench connection structure 100 on one side connects the first end portions 63 of a plurality (a pair in this embodiment) of the second trench structures 61B in an arch shape in plan view.
- the second trench connection structure 100 on the other side connects the second ends 64 of a plurality (a pair in this embodiment) of the second trench structures 61B in an arch shape in plan view.
- the pair of second trench connection structures 100 constitutes a plurality (in this embodiment, a pair) of second trench structures 61B and one annular trench structure that constitute one second composite cell 82 .
- the second trench connection structure 100 on the other side has the same structure as the second trench connection structure 100 on the one side except that it is connected to the second end 64 of the second trench structure 61B.
- the configuration of one second trench connection structure 100 will be described, and the description of the configuration of the second trench connection structure 100 on the other side will be omitted.
- the second trench connection structure 100 on one side has a first portion 100A extending in the first direction X and a plurality (a pair in this embodiment) of second portions 100B extending in the second direction Y.
- the first portion 100A faces the plurality of first end portions 63 in plan view.
- the plurality of second portions 100B extend from the first portion 100A toward the plurality of first ends 63 and are connected to the plurality of first ends 63 .
- the second trench connection structure 100 on one side has, like each first trench connection structure 90, a connection width WC and a connection depth DC.
- the second trench connection structure 100 on one side has a single electrode structure including a second connection trench 101 , a second connection insulating film 102 , a second connection electrode 103 and a second cap insulating film 104 .
- the second connection trench 101 extends in an arch shape so as to communicate with the first end portions 63 of the pair of second trenches 71 ⁇ /b>B in plan view, and is dug down from the first main surface 3 toward the second main surface 4 .
- a second connection trench 101 defines a first portion 100A and a second portion 100B of the second trench connection structure 100 .
- the second connection trench 101 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
- the second connection trench 101 includes sidewalls and bottom walls.
- the angle formed between the sidewall of the second connection trench 101 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
- the second connection trench 101 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
- the corners of the bottom wall of the second connection trench 101 are preferably curved.
- the entire bottom wall of the second connection trench 101 may be curved toward the second main surface 4 .
- the sidewalls and bottom walls of the second connection trench 101 are smoothly connected to the sidewalls and bottom wall of the second trench 71B.
- the second connection insulating film 102 is formed on the wall surface of the second connection trench 101 .
- the second connection insulating film 102 is formed in a film shape over the entire wall surface of the second connection trench 101 and defines a recess space within the second connection trench 101 .
- the second connection insulating film 102 extends in the first direction X in the first portion 100A of the second connection trench 101 .
- the second connection insulating film 102 extends in the second direction Y in the second portion 100B of the second connection trench 101 .
- the second connection insulating film 102 includes a silicon oxide film. It is particularly preferable that the second connection insulating film 102 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
- the second connection insulating film 102 like the first connection insulating film 92, has a third thickness T3.
- the second connection electrode 103 is embedded in the second connection trench 101 as an integral body with the second connection insulating film 102 interposed therebetween.
- the second connection electrode 103 contains conductive polysilicon in this form.
- the second connection electrode 103 extends in the first direction X in the first portion 100A of the second connection trench 101 .
- the second connection electrode 103 extends in the second direction Y in the second portion 100B of the second connection trench 101 .
- the second connection electrode 103 is connected to the second lower electrode 75B at the communicating portion between the second connection trench 101 and the second trench 71B.
- the second connection electrode 103 is electrically insulated from the second upper electrode 74B with the second intermediate insulating film 76B interposed therebetween.
- the second connection electrode 103 is a lead portion that extends from the second trench 71B to the second connection trench 101 with the second connection insulating film 102 and the second intermediate insulating film 76B interposed in the second lower electrode 75B.
- the second gate signal G2 is transmitted through the second connection electrode 103 to the second lower electrode 75B. That is, the same second gate signal G2 is applied to the second connection electrode 103 at the same time as the second upper electrode 74B.
- the second connection electrode 103 has an electrode surface (second connection electrode surface) exposed from the second connection trench 101 .
- the electrode surface of the second connection electrode 103 may be recessed in a curved shape toward the bottom wall of the second connection trench 101 .
- the electrode surface of the second connection electrode 103 is located (protrudes) closer to the first main surface 3 than the electrode surface of the upper electrode 74 of the trench structure 61 in the depth direction of the second connection trench 101 . preferably.
- the electrode surface of the second connection electrode 103 is preferably spaced from the first main surface 3 to the bottom wall of the second connection trench 101 by 0 ⁇ or more and less than 2000 ⁇ . It is particularly preferred that the electrode surface of the second connection electrode 103 is spaced from the first main surface 3 to the bottom wall of the second connection trench 101 by less than 1000 ⁇ .
- the second cap insulating film 104 covers the electrode surface (second connection electrode surface) of the second connection electrode 103 in the second connection trench 101 in a film form.
- the second cap insulating film 104 prevents the second connection electrode 103 from short-circuiting with other electrodes.
- the second cap insulating film 104 continues to the second connection insulating film 102 .
- the second cap insulating film 104 preferably contains a silicon oxide film. It is particularly preferable that the second cap insulating film 104 includes a silicon oxide film made of the oxide of the second connection electrode 103 .
- the second cap insulating film 104 preferably contains a polysilicon oxide, and the second connection insulating film 102 preferably contains a silicon single crystal oxide.
- the semiconductor device 1 includes a body space 110 formed along the inner edge (inner peripheral wall) of the trench isolation structure 53 in the first device region 6 .
- Body space 110 comprises a portion of body region 58 .
- Body space 110 is formed in a strip shape extending along main transistor 8 in plan view. Specifically, the body space 110 is formed in an annular shape surrounding the main transistor 8 in plan view.
- the body space 110 has a space width WSP.
- the space width WSP may be equal to or greater than the separation width WI (WI ⁇ WSP) or may be less than the separation width WI (WSP ⁇ WI).
- Body space 110 preferably has a substantially constant space width WSP with respect to the inner edge of trench isolation structure 53 .
- the space width WSP may be 1 ⁇ m or more and 2.5 ⁇ m or less.
- the space width WSP is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
- the semiconductor device 1 includes a field insulating film 111 partially covering the first main surface 3 in the first device region 6 .
- the field insulating film 111 is formed spaced apart from the main transistor 8 on the trench isolation structure 53 side in plan view, and covers the periphery of the trench isolation structure 53 . That is, the field insulating film 111 covers the body space 110 (body region 58).
- the field insulating film 111 faces the second semiconductor region 52 (first semiconductor region 51 ) across the body space 110 (body region 58 ) at the periphery of the first device region 6 .
- Field insulating film 111 includes a silicon oxide film.
- Field insulating film 111 particularly preferably includes a silicon oxide film made of the oxide of semiconductor chip 2 .
- the field insulating film 111 is formed in a strip shape extending along the inner edge (inner peripheral wall) of the trench isolation structure 53 in plan view.
- the field insulating film 111 is formed in an annular shape extending along the inner peripheral wall of the trench isolation structure 53 in plan view, and surrounds the inner portion of the first device region 6 over the entire circumference.
- Field insulating film 111 has a side extending in one direction (first direction X) and a side extending in an intersecting direction (second direction Y) intersecting the one direction in plan view.
- the field insulating film 111 continues to the isolation insulating film 55 on the inner edge (inner peripheral wall) side of the trench isolation structure 53 .
- the first device region 6 is defined within the semiconductor chip 2 by the trench isolation structure 53 and is defined above the semiconductor chip 2 by the field insulating film 111 .
- the field insulating film 111 has insulating sidewalls 112 that partition the inner part of the first device region 6 .
- the insulating sidewall 112 is formed over the entire circumference of the field insulating film 111 .
- the insulating sidewall 112 has a side extending in one direction (first direction X) and a side extending in an intersecting direction (second direction Y) crossing the one direction.
- An insulating sidewall 112 overlies the body space 110 (body region 58).
- the insulating side wall 112 is inclined downward so as to form an acute angle with respect to the first main surface 3 .
- the insulating sidewall 112 has an upper end portion located on the main surface side of the field insulating film 111 and a lower end portion located on the first main surface 3 side, and is inclined from the upper end portion to the lower end portion. sloping down.
- the insulating side wall 112 forms an inclination angle (20° ⁇ 40°) of 20° or more and 40° or less with the first main surface 3 .
- the angle of inclination is the angle (absolute value) formed by a straight line connecting the upper end and the lower end of the insulating sidewall 112 in a cross-sectional view with respect to the first main surface 3 inside the field insulating film 111 .
- the tilt angle is preferably less than 40° ( ⁇ 40°).
- the angle of inclination falls within the range of 30° ⁇ 6° (24° ⁇ 36°).
- the tilt angle typically falls within the range of 28° or more and 36° or less (28° ⁇ 36°).
- the insulating side wall 112 may slope in a concave curved shape toward the first major surface 3 in the region between the upper end and the lower end.
- the angle of inclination is the angle (absolute value) formed by the straight line connecting the upper end and the lower end of the insulating side wall 112 with respect to the first main surface 3 in cross-sectional view.
- the insulating sidewalls 112 having a relatively gentle inclination angle, it is possible to suppress the electrode residues generated when forming the trench structure 61 and the like from remaining attached to the insulating sidewalls 112 . As a result, the risk of short-circuiting between the plurality of unit transistors 10 due to electrode residues can be reduced. Digging the electrode surface of the first upper electrode 74A and the electrode surface of the second upper electrode 74B deeper than the electrode surfaces of the separation electrode 56 and the like may cause the first upper electrode 74A and the second upper electrode 74B to be damaged due to electrode residue. It is effective in reducing short circuit risk.
- the field insulating film 111 has a thickness exceeding the first thickness T1 of the upper insulating film 72 .
- the thickness of the field insulating film 111 is the thickness along the normal direction Z of the portion other than the insulating sidewall 112 .
- the thickness of the field insulating film 111 preferably exceeds the intermediate thickness TM of the intermediate insulating film 76 .
- the thickness of the field insulating film 111 may be approximately equal to the second thickness T2 of the lower insulating film 73 .
- the thickness of the field insulating film 111 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 .
- Field insulating film 111 may have a thickness of 0.1 ⁇ m or more and 1 ⁇ m or less.
- Field insulating film 111 preferably has a thickness of 0.15 ⁇ m or more and 0.65 ⁇ m or less.
- the semiconductor device 1 includes a main surface insulating film 113 that selectively covers the first main surface 3 in the first device region 6 .
- Main surface insulating film 113 includes a silicon oxide film.
- Main surface insulating film 113 particularly preferably includes a silicon oxide film made of an oxide of semiconductor chip 2 .
- the main surface insulating film 113 covers regions outside the trench structure 61, the first trench connection structure 90, the second trench connection structure 100 and the field insulating film 111 on the first main surface 3, and the upper insulating film 72 and the first connection It continues to the insulating film 92, the second connection insulating film 102 and the field insulating film 111 (insulating sidewall 112).
- the main surface insulating film 113 has a thickness less than the thickness of the field insulating film 111 .
- the thickness of main surface insulating film 113 is preferably one-fifth or less of the thickness of field insulating film 111 .
- the thickness of main surface insulating film 113 may be substantially equal to first thickness T ⁇ b>1 of upper insulating film 72 .
- the thickness of main surface insulating film 113 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
- the thickness of main surface insulating film 113 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
- the semiconductor device 1 includes the aforementioned interlayer insulating layer 14 covering the first main surface 3 .
- Semiconductor device 1 includes a plurality of plug electrodes 121 - 125 embedded in interlayer insulating layer 14 .
- the plurality of plug electrodes 121 to 125 includes a plurality of first plug electrodes 121, a plurality of second plug electrodes 122, a plurality of third plug electrodes 123, a plurality of fourth plug electrodes 124 and a plurality of fifth plug electrodes 125.
- the plurality of plug electrodes 121-125 may consist of tungsten plug electrodes. In some of the accompanying drawings, a plurality of plug electrodes 121-125 are shown simplified by X's or lines.
- the plurality of first plug electrodes 121 are each composed of source plug electrodes for the separation electrodes 56 .
- a plurality of first plug electrodes 121 are embedded in portions of the interlayer insulating layer 14 that cover the trench isolation structures 53 .
- a plurality of first plug electrodes 121 are embedded at intervals along the separation electrode 56 and electrically connected to the separation electrode 56 respectively.
- the arrangement and shape of the plurality of first plug electrodes 121 are arbitrary.
- One or a plurality of first plug electrodes 121 may be formed on the separation electrode 56 extending in a strip shape or ring shape in a plan view.
- the plurality of second plug electrodes 122 are each composed of gate plug electrodes for the plurality of upper electrodes 74 .
- the plurality of second plug electrodes 122 are embedded in portions of the interlayer insulating layer 14 that cover the plurality of trench structures 61 .
- the plurality of second plug electrodes 122 are electrically connected to both ends of the plurality of upper electrodes 74 in this embodiment.
- the arrangement and shape of the plurality of second plug electrodes 122 are arbitrary.
- One or a plurality of second plug electrodes 122 may be formed on each upper electrode 74 extending in a strip shape along the upper electrode 74 in plan view.
- the plurality of third plug electrodes 123 consist of source plug electrodes for the channel cells 62 respectively.
- the plurality of third plug electrodes 123 are embedded in portions of the interlayer insulating layer 14 covering the plurality of source regions 77 and the plurality of contact regions 78 .
- the multiple third plug electrodes 123 are electrically connected to the channel cells 62 respectively.
- the arrangement and shape of the plurality of third plug electrodes 123 are arbitrary.
- the plurality of fourth plug electrodes 124 consist of source plug electrodes for the plurality of outermost contact regions 78, respectively.
- the plurality of fourth plug electrodes 124 are embedded in portions of the interlayer insulating layer 14 that cover the plurality of outermost contact regions 78 .
- a plurality of fourth plug electrodes 124 are embedded at intervals along each outermost contact region 78 and electrically connected to each outermost contact region 78 .
- the arrangement and shape of the plurality of fourth plug electrodes 124 are arbitrary.
- One or a plurality of fourth plug electrodes 124 may be formed on each outermost contact region 78 extending in a strip shape along the outermost contact region 78 in plan view.
- the plurality of fifth plug electrodes 125 consist of gate plug electrodes for the plurality of first and second connection electrodes 93 and 103, respectively.
- the plurality of fifth plug electrodes 125 are embedded in portions of the interlayer insulating layer 14 covering the plurality of first and second connection electrodes 93 and 103, respectively.
- Each fifth plug electrode 125 is electrically connected to the plurality of first and second connection electrodes 93 and 103 .
- the arrangement and shape of the plurality of fifth plug electrodes 125 are arbitrary.
- One or more fifth plug electrodes 125 are formed on the plurality of first and second connection electrodes 93 and 103 to extend in a strip shape along the plurality of first and second connection electrodes 93 and 103 in plan view. may
- the semiconductor device 1 includes one or more source wirings 126 arranged in the interlayer insulating layer 14 (see FIG. 14).
- One or a plurality of source wirings 126 are composed of wiring layers formed in the interlayer insulating layer 14 .
- One or a plurality of source wirings 126 are selectively routed in the interlayer insulating layer 14, electrically connected to the separation electrode 56 via the plurality of first plug electrodes 121, and connected to the plurality of third plug electrodes 123. and electrically connected to the source region 77 and the contact region 78 via a plurality of fourth plug electrodes 124 .
- One or more source lines 126 are electrically connected to the aforementioned source terminal 17 .
- the semiconductor device 1 includes the aforementioned n gate wirings 15 formed in the interlayer insulating layer 14 .
- the n gate wirings 15 are selectively routed within the interlayer insulating layer 14 .
- the n gate wirings 15 are electrically connected to one or a plurality of trench structures 61 (unit transistors 10) to be systematized as individually controlled objects in the first device region 6, and in the second device region 7, the above-mentioned It is electrically connected to the control IC 11 (gate control circuit 12).
- the n gate wirings 15 include a first gate wiring 15A and a second gate wiring 15B in this form.
- the first gate wiring 15A is electrically connected to the first upper electrode 74A, the first lower electrode 75A and the first connection electrode 93 via the corresponding second plug electrode 122 and the corresponding fifth plug electrode 125.
- 1 gate signal G1 is applied.
- the second gate wiring 15B is electrically connected to the second upper electrode 74B, the second lower electrode 75B and the second connection electrode 103 via the corresponding second plug electrode 122 and the corresponding fifth plug electrode 125. 2 gate signal G2 is given.
- FIGS. 22A to 22C and FIG. 23 in addition to the circuit diagram of FIG. 22A to 22C are sectional perspective views showing control examples of the main transistor 8.
- FIG. 22A to 22C show configuration examples in which the total channel ratio RT is 50%, the first system channel ratio RSA is 25%, and the second system channel ratio RSB is 25% (FIG. 18). See also).
- the off-state channel (source region 77) is indicated by solid hatching.
- FIG. 23 is a timing chart showing an example of control of the main transistor 8.
- FIG. FIG. 23 shows the enable signal EN, the output voltage VOUT (solid line), the first gate signal G1 (chain line), the second gate signal G2 (dashed line), and the output current IOUT in order from the top of the page.
- the gate-source voltage of the first system transistor 9A is "Vgs1”
- the gate-source voltage of the clamp MISFET 39 is "Vgs2”
- the gate-source voltage of the drive MISFET 36 is "Vgs3”
- the breakdown voltage of the Zener diode row 37 is Let “VZ" be the forward drop voltage of the diode string 38 and "VF".
- enable signal EN is maintained at low level until time t1.
- the low level is the logic level for turning off the main transistor 8 and the high level is the logic level for turning on the main transistor 8 .
- the first and second gate signals G1 and G2 are maintained at a low level ( ⁇ VOUT)
- the first and second system transistors 9A and 9B are controlled to be off (see FIG. 22A). .
- This state corresponds to the first operation mode of the main transistor 8 .
- the enable signal EN is controlled from low level to high level.
- the enable signal EN becomes high level
- the first and second gate signals G1 and G2 rise from low level ( ⁇ VOUT) to high level ( ⁇ VG), and both of the first and second system transistors 9A-9B are simultaneously activated. It is controlled to be on (see FIG. 22B).
- the main transistor 8 enters the normal operation (first operation) state. This state corresponds to the second operation mode of the main transistor 8 .
- the first and second system transistors 9A-9B are turned on, the output current IOUT begins to flow.
- the output voltage VOUT rises to near the power supply voltage VB.
- the enable signal EN is controlled from high level to low level.
- the enable signal EN becomes low level, the first and second gate signals G1 and G2 fall from high level to low level.
- the main transistor 8 continues to flow the output current IO until all the energy stored in the inductive load L (see FIG. 9, etc.) during the ON period is discharged.
- the output voltage VOUT abruptly drops to a negative voltage lower than the ground voltage GND.
- the main transistor 8 shifts to the active clamp operation (second operation).
- the first system transistor 9A is controlled to the ON state by the active clamp circuit 13. be.
- the lower limit voltage VB-b is less than the channel switching voltage VB-a (VB-b ⁇ VB-a).
- the second system transistor 9B is completely stopped by the drive MISFET 36 before the active clamp circuit 13 operates.
- the main transistor 8 is driven by the first system transistor 9A while the second system transistor 9B is stopped during the active clamp operation (see FIG. 22C). This state corresponds to the third operation mode of the main transistor 8 .
- the output current IOUT is discharged via the first system transistor 9A.
- the active clamping operation continues until time t5 when the energy stored in the inductive load L is exhausted and the output current IOUT stops flowing.
- current can flow using the first and second system transistors 9A and 9B during normal operation (during the first operation). This can reduce the on-resistance.
- current can flow using the first system transistor 9A while the second system transistor 9B is stopped.
- the counter electromotive force can be consumed (absorbed) by the first system transistor 9A while suppressing a rapid temperature rise caused by the counter electromotive force of the inductive load L.
- the channel utilization rate of the main transistor 8 relatively increases during normal operation, and the channel utilization rate of the main transistor 8 relatively decreases during active clamp operation. This can reduce the on-resistance. Moreover, since a rapid temperature rise caused by the back electromotive force of the inductive load L can be suppressed during the active clamp operation, the active clamp tolerance Eac can be improved. Thus, according to the semiconductor device 1, it is possible to achieve both excellent on-resistance and excellent active clamping capability Eac.
- FIG. 24A to 24K are cross-sectional views for explaining an example of the method of manufacturing the semiconductor device 1 shown in FIG.
- a disk-shaped semiconductor wafer 201 to be the base of semiconductor chip 2 is prepared.
- a semiconductor wafer 201 has a first wafer main surface 203 on one side and a second wafer main surface 204 on the other side.
- the first wafer main surface 203 and the second wafer main surface 204 correspond to the first main surface 3 and the second main surface 4 of the semiconductor chip 2, respectively.
- the semiconductor wafer 201 has an n-type first semiconductor region 51 in the surface layer portion of the second wafer main surface 204 .
- the first semiconductor region 51 is made of a disk-shaped semiconductor substrate in this embodiment.
- the semiconductor wafer 201 has an n-type second semiconductor region 52 in the surface layer portion of the first wafer main surface 203 .
- the second semiconductor region 52 consists of an n-type epitaxial layer formed on the main surface of the semiconductor substrate (first semiconductor region 51) by epitaxial growth.
- a mask 205 having a predetermined pattern is formed on the main surface 203 of the first wafer.
- the mask 205 is made of an inorganic insulator film (for example, a silicon oxide film and/or a silicon nitride film) in this embodiment.
- Mask 205 has a pattern corresponding to a plurality of trenches 206 .
- the plurality of trenches 206 includes the isolation trenches 54 , the plurality of first trenches 71 A, the plurality of second trenches 71 B, the plurality of first connection trenches 91 and the plurality of second connection trenches 101 .
- Unnecessary portions of the semiconductor wafer 201 are then removed by an etching method through a mask 205 .
- the etching method may be a wet etching method and/or a dry etching method.
- the etching method is preferably an anisotropic dry etching (for example, RIE (Reactive Ion Etching)) method.
- RIE Reactive Ion Etching
- a first base insulating film 207 is formed on the first wafer main surface 203 and the inner walls of the trenches 206 .
- the first base insulating film 207 includes the isolation insulating film 55, the plurality of first lower insulating films 73A, the plurality of second lower insulating films 73B, the plurality of first connection insulating films 92, the plurality of second connection insulating films 102, and the fields. It becomes the base of the insulating film 111 .
- the first base insulating film 207 includes a silicon oxide film.
- the first base insulating film 207 may be formed by an oxidation treatment method (for example, a thermal oxidation treatment method) and/or a CVD method.
- the first base insulating film 207 is formed by a thermal oxidation treatment method in this form.
- a first base electrode film 208 is formed on the first base insulating film 207. Then, referring to FIG. The first base electrode film 208 serves as the base of the separation electrode 56 , the plurality of first lower electrodes 75A, the plurality of second lower electrodes 75B, the plurality of first connection electrodes 93 and the plurality of second connection electrodes 103 .
- the first base electrode film 208 fills the plurality of trenches 206 with the first base insulating film 207 interposed therebetween, and covers the first wafer main surface 203 with the first base insulating film 207 interposed therebetween.
- the first base insulating film 207 is made of conductive polysilicon in this embodiment.
- the first base electrode film 208 may be formed by CVD.
- unnecessary portions of the first base electrode film 208 are removed by an etching method until the first base insulating film 207 is exposed.
- the etching method may be a wet etching method and/or a dry etching method. As a result, a portion of the first base electrode film 208 is embedded in the plurality of trenches 206 with the first base insulating film 207 interposed therebetween.
- a first resist mask 209 having a predetermined pattern is formed on the first wafer main surface 203 .
- the first resist mask 209 exposes the regions where the plurality of first lower electrodes 75A and the plurality of second lower electrodes 75B are to be formed, and covers the regions other than the edges.
- unnecessary portions of the first base electrode film 208 are removed by etching through the first resist mask 209 .
- Unnecessary portions of the first base electrode film 208 are removed until the electrode surface (etching surface) of the first base electrode film 208 is positioned midway in the depth direction of the plurality of trenches 206 .
- the etching method may be a wet etching method and/or a dry etching method. Thereby, the separation electrode 56, the plurality of first lower electrodes 75A, the plurality of second lower electrodes 75B, the plurality of first connection electrodes 93 and the plurality of second connection electrodes 103 are formed.
- the first resist mask 209 is then removed.
- a second resist mask 210 having a predetermined pattern is formed on the first base electrode film 208. Then, referring to FIG. The second resist mask 210 covers the regions where the isolation insulating film 55, the plurality of first connection insulating films 92, the plurality of second connection insulating films 102 and the field insulating film 111 are to be formed in the first base insulating film 207, Regions where the plurality of first lower insulating films 73A and the plurality of second lower insulating films 73B are to be formed are exposed.
- the etching method may be a wet etching method and/or a dry etching method.
- the first base electrode film 208 is removed until the upper end portions of the plurality of first lower electrodes 75A and the upper end portions of the plurality of second lower electrodes 75B are exposed.
- the second resist mask 210 is then removed.
- the second base insulating film 211 covers the first wafer main surface 203, the electrode surfaces of the separation electrodes 56, the electrode surfaces of the plurality of first lower electrodes 75A, and the plurality of second lower electrodes 75B. and the inner wall surfaces of the plurality of trenches 206 (trench 71).
- the second base insulating film 211 includes the isolation cap insulating film 57, a plurality of first upper insulating films 72A, a plurality of second upper insulating films 72B, a plurality of first intermediate insulating films 76A, a plurality of second intermediate insulating films 76B, A first cap insulating film 94 , a second cap insulating film 104 and a main surface insulating film 113 are included.
- the second base insulating film 211 includes a silicon oxide film in this form.
- the second base insulating film 211 may be formed by an oxidation treatment method (for example, thermal oxidation treatment method) and/or a CVD method.
- the second base insulating film 211 is formed by a thermal oxidation treatment method in this form.
- a second base electrode film 212 is formed on the first wafer main surface 203 .
- the second base electrode film 212 serves as a base for the plurality of first upper electrodes 74A and the plurality of second upper electrodes 74B.
- the second base electrode film 212 fills the plurality of trenches 206 with the second base insulating film 211 interposed therebetween, and covers the first wafer main surface 203 with the second base insulating film 211 interposed therebetween.
- the second base insulating film 211 is made of conductive polysilicon in this embodiment.
- the second base electrode film 212 may be formed by CVD.
- unnecessary portions of the second base electrode film 212 are removed by an etching method until the second base insulating film 211 is exposed.
- the etching method may be a wet etching method and/or a dry etching method.
- a portion of the second base electrode film 212 is buried in the plurality of trenches 206 with the second base insulating film 211 interposed therebetween to form the plurality of first upper electrodes 74A and the plurality of second upper electrodes 74B. .
- the electrode surface (etching surface) of the second base electrode film 212 is spaced from the first wafer main surface 203 to the bottom walls of the plurality of trenches 206 by 2000 ⁇ or more in the depth direction of the plurality of trenches 206 . preferably formed. It is particularly preferable that the electrode surface of the second base electrode film 212 is formed from the main surface 203 of the first wafer to the bottom walls of the plurality of trenches 206 with a gap of 2500 ⁇ or more and 4500 ⁇ or less.
- the plurality of first upper electrodes 74A can be properly separated from the plurality of second upper electrodes 74B and buried in the plurality of trenches 206 (first trenches 71A), and the plurality of second upper electrodes 74B can be separated from each other. can be properly separated from the first upper electrode 74A and buried in the plurality of trenches 206 (second trenches 71B). This can appropriately reduce the risk of short circuit between the first upper electrode 74A and the second upper electrode 74B.
- the isolation cap insulating film 57, the first cap insulating film 94, and the second cap insulating film 104 are separated from the isolation electrode 56, the first connection electrode 93, and the second connection electrode 103 due to the residue of the second base electrode film 212 and the like. short circuit with either one or both of the first upper electrode 74A and the second upper electrode 74B.
- body region 67, source region 77 and contact region 78 are formed in the surface layer portion of first wafer main surface 203 by ion implantation through the sidewalls of trenches 206 (trench 71). It is formed. Body region 67 and contact region 78 are formed by introducing p-type impurities, and source region 77 is formed by introducing n-type impurities. Description of subsequent manufacturing steps is omitted.
- the semiconductor device 1 is manufactured through the steps including the above.
- the above-described embodiment can be implemented in other forms.
- the specific structure of the two-system main transistor 8 was shown.
- the n system transistors 9 each include at least one unit cell 60 .
- the electrical connection form of the n system transistors 9 is adjusted by the number of the plurality of gate wirings 15, the plurality of plug electrodes 121 to 125, the plurality of source wirings 126, and the like, and the manner of routing.
- the example in which the first system transistor 9A is controlled to be ON and the second system transistor 9B is controlled to be OFF during the active clamp operation has been described.
- the second system transistor 9B may be controlled to be on and the first system transistor 9A may be controlled to be off.
- the relationship between the first system transistor 9A and the second system transistor 9B should be exchanged for understanding.
- the semiconductor device 1 has the control IC 11 .
- a semiconductor device 1 that does not have the control IC 11 and that includes the main transistor 8 and n gate wirings 15 may be employed.
- the first lower electrode 75A was fixed to the same potential as the first upper electrode 74A.
- the first lower electrode 75A may be fixed at a potential different from that of the first upper electrode 74A.
- the first lower electrode 75A may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the first lower electrode 75A. Thereby, the switching speed of the first unit transistor 10A (main transistor 8) can be improved.
- the second lower electrode 75B is fixed to the same potential as the second upper electrode 74B.
- the second lower electrode 75B may be fixed at a potential different from that of the second upper electrode 74B.
- the second lower electrode 75B may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the second lower electrode 75B. Thereby, the switching speed of the second unit transistor 10B (main transistor 8) can be improved.
- the first conductivity type is n-type and the second conductivity type is p-type
- the first conductivity type may be p-type
- the second conductivity type may be n-type.
- a specific configuration in this case is obtained by replacing the n-type regions with p-type regions and the p-type regions with n-type regions in the above description and accompanying drawings.
- a semiconductor chip (2) having a main surface (3), and a first system transistor (9:9A) and a second system transistor (9) respectively formed on the main surface (3) so as to be individually controlled :9B), and the first system transistor (9:9A) is a first transistor embedded in a first trench (71:71A) formed in the main surface (3).
- first trench structures (61:61A) each having one electrode (74, 75:74A, 75A) and arranged adjacent to the main surface (3)
- the second system transistor (9:9B) includes a first composite cell (81) configured by unit transistors (10:10A), and the second system transistor (9:9B) is formed in the second trench (71:71B ) and second trench structures (61:61B) including second electrodes (74,75:74B,75B) embedded in the main surface (3), respectively, and arranged adjacent to the main surface (3) ( ⁇ 2)
- a semiconductor device (1) including a second composite cell (82) composed of second unit transistors (10:10B) and arranged adjacent to the first composite cell (81).
- the first system transistors (9:9A) are controlled by the first gate signal (G:G1), and the second system transistors (9:9B) are controlled by the first gate signal (G:G1).
- the semiconductor device (1) according to A1 controlled by a second gate signal (G:G2) different from .
- the main transistor (8) generates a single output signal (IOUT) by individual control of the first system transistor (9:9A) and the second system transistor (9:9B), A1 or The semiconductor device (1) according to A2.
- A4 Any one of A1 to A3, wherein the on-resistance of the main transistor (8) varies by individual control of the first system transistor (9:9A) and the second system transistor (9:9B).
- the semiconductor device (1) according to 1.
- the main transistor (8) has an on-resistance during active clamp operation that is lower than that during normal operation by individually controlling the first-system transistor (9:9A) and the second-system transistor (9:9B).
- the semiconductor device (1) according to any one of A1 to A4, which is controlled differently from
- a plurality of the first composite cells (81) are arranged at intervals in a plan view, and the second composite cells (82) are arranged between the plurality of the first composite cells (81) in a plan view.
- the semiconductor device (1) according to any one of A1 to A5, which is arranged in
- the first electrodes (74, 75: 74A, 75A) are embedded in the bottom wall side of the first trenches (71: 71A) with a space from the main surface (3), and the second electrodes (74, 75:74B, 75B) are embedded in any one of A1 to A7, which are embedded with a space from the main surface (3) to the bottom wall side of the second trench (71:71B).
- the first electrodes (74, 75: 74A, 75A) are embedded in the bottom wall side of the first trench (71: 71A) from the main surface (3) with a gap of 2000 ⁇ or more, and According to A8, the second electrodes (74, 75:74B, 75B) are embedded at a distance of 2000 ⁇ or more from the main surface (3) to the bottom wall side of the second trenches (71:71B)
- the first electrodes (74, 75: 74A, 75A) are first upper electrodes (74: 74A) embedded in the first trenches (71: 71A) so as to be vertically insulated and separated. and a first lower electrode (75:75A), wherein the second electrodes (74, 75:74B, 75B) are vertically insulated and separated in the second trenches (71:71B).
- the first lower electrode (75:75A) is fixed to the same potential as the first upper electrode (74:74A), and the second lower electrode (75:75B) is fixed to the second upper electrode ( 74: The semiconductor device (1) according to A10, which is fixed at the same potential as 74:74B).
- the pair of first trench connection structures (90) constitute two first trench structures (61:61A) and one annular trench structure in plan view
- the pair of second trench connection structures The semiconductor device (1) according to A12, wherein (100) constitutes two of the second trench structures (61:61B) and one annular trench structure in plan view.
- the first unit transistors (10:10A) are formed in regions on both sides of the first trench structure (61:61A) in the surface layer portion of the main surface (3) with a first area per unit area.
- the second unit transistors (10:10B) are located on both sides of the second trench structure (61:61B) in the surface layer portion of the main surface (3).
- the semiconductor device (1) according to any one of A1 to A13, including a plurality of second channel regions (79:79B) formed in the region of (79:79B) with a second area equal to the first area.
- the first unit transistors (10:10A) are formed in regions on both sides of the first trench structure (61:61A) in the surface layer portion of the main surface (3) with a first area per unit area.
- the second unit transistors (10:10B) are located on both sides of the second trench structure (61:61B) in the surface layer portion of the main surface (3).
- the plurality of first channel regions (79:79A) are arranged at intervals in one direction along the first trench structure (61:61A) in plan view, and the plurality of second channel regions (79:79A) The regions (79:79B) are arranged at intervals in the one direction so as to face the regions between the plurality of first channel regions (79:79A) in the crossing direction crossing the one direction in plan view.
- a semiconductor device (1) according to A14 or A15.
- the first system transistor (9:9A) and the second system transistor ( 9:9B) is the semiconductor device (1) according to any one of A1 to A16, formed in the device region (6).
- a semiconductor chip (2) having a main surface (3), a region isolation structure (53) partitioning a device region (6) on the main surface (3), and the device regions (6) so as to be individually controlled. 6) n-system main transistors (8) including n (n ⁇ 2) system transistors (9) respectively formed on the main surface (3), wherein the region isolation structure (53) is , an isolation trench (54) formed in the main surface (3), and an isolation electrode (56) embedded in the isolation trench (54) and having an isolation electrode surface exposed from the isolation trench (54).
- Each said system transistor (9) includes a trench isolation structure (53), and each said system transistor (9) is embedded in said trench (71) and said trench (71) formed in said main surface (3), and said trench (71)
- a semiconductor comprising a trench structure (61) including embedded electrodes (74, 75) having embedded electrode surfaces located on the bottom wall side of the trench (71) with respect to the depth position of the isolation electrode surface in the depth direction.
- the isolation electrode (56) is embedded in any one of B1 to B3 from the main surface (3) to the bottom wall side of the isolation trench (54) with a gap of less than 2000 ⁇ .
- the main transistor (8) is controlled by individual control of the n system transistors (9) so that the ON resistance during active clamp operation is different from the ON resistance during normal operation of B1 to B8.
- a semiconductor device (1) according to any one of the above.
- the n system transistors (9) are a first system transistor (9:9A) controlled by a first gate signal (G:G1), and the first gate signal (G:G1).
- the semiconductor device (1) according to any one of B1 to B9, including second system transistors (9:9B) controlled by different second gate signals (G:G2).
- the first system transistor (9:9A) has a first channel area per unit area, and the second system transistor (9:9B) is equal to the first channel area per unit area.
- the semiconductor device (1) of B10 having a second channel area.
- the first system transistor (9:9A) has a first channel area per unit area
- the second system transistor (9:9B) has a first channel area per unit area.
- the semiconductor device (1) of B10 having different second channel areas.
- the region isolation structure (53) surrounds a portion of the main surface (3) so as to partition the device region (6) in plan view.
- the isolation electrode (56) has a single electrode structure embedded in the isolation trench (54) as a single body, and the embedded electrodes (74, 75) extend vertically into the trench (71).
- the semiconductor device (1) according to any one of B1 to B17, having a multi-electrode structure including an upper electrode (74) and a lower electrode (75) embedded so as to be insulated and isolated from each other.
- a semiconductor chip (2) having a main surface (3), a region isolation structure (53) partitioning a device region (6) on the main surface (3), and the main surface of the device region (6) and an insulated gate transistor (8) formed in (3), wherein said region isolation structure (53) comprises an isolation trench (54) formed in said main surface (3) and said isolation trench a trench isolation structure (53) including an isolation electrode (56) embedded in (54) and having an isolation electrode surface exposed from said isolation trench (54), wherein said transistor (8) comprises said main surface (3); and a bottom wall side of the trench (71) embedded in the trench (71) with respect to the depth position of the isolation electrode surface in the depth direction of the trench (71).
- a semiconductor device (1) comprising a trench structure (61) comprising buried electrodes (74, 75) having a buried electrode surface located at .
- the isolation electrode (56) is embedded in the bottom wall side of the isolation trench (54) from the main surface (3) with a gap of less than 2000 ⁇ , and the embedded electrodes (74, 75)
- the transistor (8) includes n (n ⁇ 2) system transistors (9) respectively formed on the main surface (3) of the device region (6) so as to be individually controlled.
- the semiconductor device (1) according to any one of B23 to B25, comprising a main transistor (8) of a system, wherein n said system transistors (9) each include said trench structure (61).
- each system transistor (9) is a trench (71) formed in the main surface (3), and embedded in the trench (71), the trench ( trench structure (61) including embedded electrodes (74, 75) having embedded electrode surfaces formed spaced apart from the main surface (3) on the bottom wall side of the trench (71) with respect to the depth direction of the trench (71).
- connection trenches (91, 101) formed in the main surface (3) so as to communicate with the trenches (71); , 101) including connection electrodes (93, 103) having connection electrode surfaces protruding toward the main surface (3) with respect to the depth position of the embedded electrode surface with respect to the depth direction of the trench connection structures (90, 101). ) and a semiconductor device (1).
- connection electrodes (93, 103) are embedded in the bottom wall side of the connection trenches (91, 101) from the main surface (3) with a gap of less than 2000 ⁇ . 1.
- connection electrodes (93, 103) are buried from the main surface (3) to the bottom wall side of the connection trenches (91, 101) with a gap of less than 1000 ⁇ .
- Device (1) The semiconductor according to C4, wherein the connection electrodes (93, 103) are buried from the main surface (3) to the bottom wall side of the connection trenches (91, 101) with a gap of less than 1000 ⁇ .
- the main transistor (8) is controlled by individual control of the n system transistors (9) so that the ON resistance during active clamp operation is different from the ON resistance during normal operation of C1 to C7.
- a semiconductor device (1) according to any one of the above.
- the n system transistors (9) include a first system transistor (9:9A) controlled by a first gate signal (G:G1), and the first gate signal (G:G1).
- the semiconductor device (1) according to any one of C1 to C8, including second system transistors (9:9B) controlled by different second gate signals (G:G2).
- the first system transistors (9:9A) have a first channel area per unit area
- the second system transistors (9:9B) have a channel area equal to the first channel area per unit area.
- the first system transistor (9:9A) has a first channel area per unit area
- the second system transistor (9:9B) has a first channel area per unit area.
- the semiconductor device (1) of C9 having different second channel areas.
- a plurality of the trench structures (61) are arranged in a stripe pattern in plan view, and the trench connection structures (90, 100) connect the plurality of trench structures (61) in an arch shape in plan view.
- the semiconductor device (1) according to any one of C1 to C11.
- the embedded electrodes (74, 75) have a multi-electrode structure including an upper electrode (74) and a lower electrode (75) embedded in the trench (71) so as to be vertically insulated and separated. and the connection electrodes (93, 103) have a single electrode structure embedded in the connection trenches (91, 101) as a single body, the semiconductor device according to any one of C1 to C13 ( 1).
- connection electrodes (93, 103) are fixed at the same potential as the lower electrode (75).
- connection electrode (93, 103) is connected to the lower electrode (75) at a communicating portion between the trench (71) and the connection trench (91, 101).
- connection electrodes (93, 103) are insulated and separated from the upper electrode (74).
- [C19] further comprising a region isolation structure (53) for partitioning a device region (6) on the main surface (3), wherein the main transistor (8) is formed in the device region (6);
- the semiconductor device (1) according to any one of C18.
- the region isolation structure (53) includes an isolation trench (54) formed in the main surface (3) and an isolation structure embedded in the isolation trench (54) and exposed from the isolation trench (54).
- a trench isolation structure (53) including an isolation electrode (56) having an electrode surface, the buried electrode surfaces of the buried electrodes (74, 75) being offset from the isolation electrode surface with respect to the depth direction of the trench (71);
- the region isolation structure (53) surrounds a portion of the main surface (3) so as to partition the device region (6) in plan view.
- C24 Any one of C1 to C23, further including a control circuit (11, 12) formed in a region different from the main transistor (8) and individually controlling the n system transistors (9) A semiconductor device (1) as described.
- a trench structure (61) comprising buried electrodes (74, 75) having spaced-apart buried electrode surfaces and a connection trench formed in said main surface (3) to communicate with said trench (71). (91, 101), and embedded in the connection trenches (91, 101), the main surface (3 a trench connection structure (90, 100) including connection electrodes (93, 103) having connection electrode surfaces located on the ) side of the semiconductor device (1).
- the embedded electrode surface is embedded at a distance of 2000 ⁇ or more from the main surface (3) to the bottom wall side of the trench (71), and the connection electrode surface extends from the main surface (3) to the The semiconductor device (1) according to C27, wherein the connection trenches (91, 101) are buried on the bottom wall side with a spacing of less than 2000 ⁇ .
- the transistors (8) are n-system main transistors (8) including n (n ⁇ 2) system transistors (9) respectively formed on the main surface (3) so as to be individually controlled.
- the semiconductor device (1) according to any one of C27 to C29, wherein the n system transistors (9) each include the trench structure (61).
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Abstract
半導体装置は、主面を有する半導体チップと、個別制御されるように前記主面にそれぞれ形成された第1系統トランジスタおよび第2系統トランジスタを含むメイントランジスタと、を含み、前記第1系統トランジスタは、前記主面に形成された第1トレンチに埋設された第1電極を含む第1トレンチ構造をそれぞれ有し、前記主面に隣り合って配列されたα(α≧2)個の第1単位トランジスタによって構成された第1複合セルを含み、前記第2系統トランジスタは、前記主面に形成された第2トレンチに埋設された第2電極を含む第2トレンチ構造をそれぞれ有し、前記主面に隣り合って配列されたβ(β≧2)個の第2単位トランジスタによって構成され、前記第1複合セルに隣り合って配置された第2複合セルを含む。
Description
この出願は、2021年3月31日に日本国特許庁に提出された特願2021-060325号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
特許文献1は、第1パワートランジスタ、第2パワートランジスタ、アクティブクランプ回路およびアクティブクランプ遮断回路を含む半導体装置を開示している。第2パワートランジスタのドレインは、第1パワートランジスタのドレインに電気的に接続されている。第2パワートランジスタのソースは、第1パワートランジスタのソースに電気的に接続されている。アクティブクランプ回路は、第1パワートランジスタのドレインおよびゲートに電気的に接続され、第2パワートランジスタのドレインおよびゲートに電気的に接続されている。アクティブクランプ遮断回路は、アクティブクランプ回路および第2パワートランジスタのゲートに電気的に接続されている。
一実施形態は、信頼性を向上できる半導体装置を提供する。
一実施形態は、主面を有する半導体チップと、個別制御されるように前記主面にそれぞれ形成された第1系統トランジスタおよび第2系統トランジスタを含むメイントランジスタと、を含む、半導体装置を提供する。前記第1系統トランジスタは、前記主面に隣り合って配列されたα(α≧2)個の第1単位トランジスタによって構成された第1複合セルを含む。α個の前記第1単位トランジスタは、前記主面に形成された第1トレンチに埋設された第1電極を含む第1トレンチ構造をそれぞれ含む。前記第2系統トランジスタは、前記主面に隣り合って配列されたβ(β≧2)個の第2単位トランジスタによって構成され、かつ、前記第1複合セルに隣り合って配置された第2複合セルを含む。β個の前記第2単位トランジスタは、前記主面に形成された第2トレンチに埋設された第2電極を含む第2トレンチ構造をそれぞれ含む。
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。
図1は、一実施形態に係る半導体装置1を示す平面図である。図2は、図1に示すII-II線に沿う断面図である。図3は、図1に示す半導体チップ2内のレイアウト例を示す平面図である。図4は、図1に示す半導体装置1の電気的構造例を示すブロック回路図である。図5は、図4に示すメイントランジスタ8の等価回路図である。図6は、図5に示すメイントランジスタ8の更なる等価回路図である。
図1および図2を参照して、半導体装置1は、この形態(this embodiment)では、直方体形状に形成された半導体チップ2を含む。半導体チップ2は、Si(シリコン)を含むチップからなる。半導体チップ2は、Si単結晶またはSiC単結晶を含むチップからなっていてもよい。半導体チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する第1~第4側面5A~5Dを有している。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。
第1主面3は、機能デバイスが形成されたデバイス面である。第2主面4は、実装面であり、研削痕を有する研削面からなっていてもよい。第1~第4側面5A~5Dは、第1側面5A、第2側面5B、第3側面5Cおよび第4側面5Dを含む。第1側面5Aおよび第2側面5Bは、第1主面3に沿う第1方向Xに延び、第1方向Xに交差(具体的には直交)する第2方向Yに対向している。第3側面5Cおよび第4側面5Dは、第2方向Yに延び、第1方向Xに対向している。
図3を参照して、半導体装置1は、第1主面3に設けられた第1デバイス領域6を含む。第1デバイス領域6は、外部に出力される出力信号が生成される出力領域である。第1デバイス領域6は、この形態では、第1主面3において第1側面5A側の領域に区画されている。第1デバイス領域6は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第1デバイス領域6の配置および平面形状は任意であり、特定の形態に限定されない。
半導体装置1は、第1主面3において第1デバイス領域6とは異なる領域に設けられた第2デバイス領域7を含む。第2デバイス領域7は、外部からの電気信号が入力される入力領域である。第2デバイス領域7は、この形態では、第1デバイス領域6に対して第2側面5B側の領域に区画されている。第2デバイス領域7は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第2デバイス領域7の配置および平面形状は任意であり、特定の形態に限定されない。
第2デバイス領域7は、第1デバイス領域6の平面積以下の平面積を有していることが好ましい。第2デバイス領域7は、第1デバイス領域6に対して0.1以上1以下の面積比で形成されていることが好ましい。面積比は、第1デバイス領域6の平面積に対する第2デバイス領域7の平面積の比である。面積比は、1未満であることが好ましい。むろん、第1デバイス領域6の平面積を超える平面積を有する第2デバイス領域7が採用されてもよい。
図4を参照して、半導体装置1は、第1デバイス領域6に形成されたn系統(n≧2)の絶縁ゲート型のメイントランジスタ8を含む。メイントランジスタ8は、「ゲート分割トランジスタ」、「パワートランジスタ」または「パワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)」と称されてもよい。メイントランジスタ8は、n個の第1ゲートFG、1つの第1ドレインFDおよび1つの第1ソースFSを含む。第1ゲートFG、第1ドレインFDおよび第1ソースFSは、それぞれ、「メインゲート」、「メインドレイン」および「メインソース」と称されてもよい。
n個の第1ゲートFGには、同一のまたは異なるn個のゲート信号G(ゲート電圧)が任意のタイミングで入力される。各ゲート信号Gは、メイントランジスタ8の一部をオン状態に制御するオン信号、および、メイントランジスタ8の一部をオフ状態に制御するオフ信号を含む。メイントランジスタ8は、n個のゲート信号Gに応答して単一の出力電流IO(出力信号)を生成し、第1ドレインFDおよび第1ソースFSから出力する。つまり、メイントランジスタ8は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流IOUTは、具体的には、第1ドレインFDおよび第1ソースFSの間を流れるドレイン・ソース電流である。出力電流IOUTは、第1デバイス領域6外に出力される。
図5を参照して、メイントランジスタ8は、n個の系統トランジスタ9を含む。n個の系統トランジスタ9は、単一の第1デバイス領域6に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。n個の系統トランジスタ9は、具体的には、n個のゲート信号Gが個別入力されるように互いに並列接続され、1つの並列回路(=メイントランジスタ8)を構成している。つまり、n系統のメイントランジスタ8は、オン状態の系統トランジスタ9およびオフ状態の系統トランジスタ9が任意のタイミングで併存するように構成されている。
n個の系統トランジスタ9は、第2ゲートSG、第2ドレインSDおよび第2ソースSSをそれぞれ含む。第2ゲートSG、第2ドレインSDおよび第2ソースSSは、それぞれ、「システムゲート」、「システムドレイン」および「システムソース」と称されてもよい。n個の第2ゲートSGは、一対一の対応関係でn個の第1ゲートFGにそれぞれ接続されている。n個の第2ドレインSDは、1つの第1ドレインFDにそれぞれ接続されている。n個の第2ソースSSは、1つの第1ソースFSにそれぞれ接続されている。
つまり、n個の系統トランジスタ9のn個の第2ゲートSG、n個の第2ドレインSDおよびn個の第2ソースSSは、メイントランジスタ8のn個の第1ゲートFG、1個の第1ドレインFDおよび1個の第1ソースFSをそれぞれ構成している。n個の第1ゲートFGは、実質的にはn個の第2ゲートSGからなる。
n個の系統トランジスタ9は、対応するゲート信号Gに応答して系統電流(電気信号)をそれぞれ生成し、当該系統電流を第1ドレインFDおよび第1ソースFSからそれぞれ出力する。各系統電流は、具体的には、各系統トランジスタ9の第2ドレインSDおよび第2ソースSSの間を流れるドレイン・ソース電流である。n個の系統電流は、互いに異なる値であってもよいし、互いに等しい値であってもよい。n個の系統電流は、第1ドレインFDおよび第1ソースFSの間で加算される。これにより、n個の系統電流の加算値からなる単一の出力電流IOUTが生成される。
図6を参照して、n個の系統トランジスタ9は、個別制御対象として系統化(グループ化)された単一のまたは複数の単位トランジスタ10をそれぞれ含む。複数の単位トランジスタ10は、この形態では、トレンチゲート型からそれぞれなる。n個の系統トランジスタ9は、具体的には、単一のまたは複数の単位トランジスタ10によって構成された並列回路をそれぞれ有している。
系統トランジスタ9が単一の単位トランジスタ10からなる場合も、ここに言う「並列回路」に含まれる。各系統トランジスタ9に含まれる単位トランジスタ10の個数は任意であるが、少なくとも1つの系統トランジスタ9は複数の単位トランジスタ10を含むことが好ましい。n個の系統トランジスタ9は、同一個数のまたは異なる個数の単位トランジスタ10によって構成されていてもよい。
各単位トランジスタ10は、第3ゲートTG、第3ドレインTDおよび第3ソースTSを含む。第3ゲートTG、第3ドレインTDおよび第3ソースTSは、それぞれ、「ユニットゲート」、「ユニットドレイン」および「ユニットソース」と称されてもよい。各系統トランジスタ9において、単一のまたは複数の単位トランジスタ10の全ての第3ゲートTGは第2ゲートSGに電気的に接続され、全ての第3ドレインTDは第2ドレインSDに電気的に接続され、全ての第3ソースTSは第2ソースSSに電気的に接続されている。つまり、系統化された単一のまたは複数の単位トランジスタ10の第3ゲートTG、第3ドレインTDおよび第3ソースTSは、各系統トランジスタ9の第2ゲートSG、第2ドレインSDおよび第2ソースSSをそれぞれ構成している。
各系統トランジスタ9の電気的特性は、達成すべきメイントランジスタ8の電気的仕様に応じて調整される。メイントランジスタ8の電気的仕様としては、チャネル利用率、オン抵抗、スイッチング波形等が例示される。以下、この明細書に係る「ほぼ等しい」の文言は、測定対象の数値が比較対象の数値と完全に一致している場合を含む他、測定対象の数値が比較対象の数値の0.9倍以上1.1倍以下の範囲に収まっている場合も含む。
n個の系統トランジスタ9は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。n個の系統トランジスタ9は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、n個の系統トランジスタ9は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。
複数の単位トランジスタ10は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。複数の単位トランジスタ10は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ10は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。各系統トランジスタ9の電気的特性は、複数の単位トランジスタ10の個数、ゲート閾値電圧、チャネル面積等を調整することによって精密に調整される。
図3および図4を参照して、半導体装置1は、第2デバイス領域7に形成された制御回路の一例としてのコントロールIC11(Control Integrated Circuit)を含む。コントロールIC11は、メイントランジスタ8と共にIPD(Intelligent Power Device)を構成している。IPDは、「IPM(Intelligent Power Module)」と称されてもよい。コントロールIC11は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、ゲート制御回路12およびアクティブクランプ回路13を含む。図示は省略されるが、コントロールIC14は、メイントランジスタ8や機能回路等の異常(たとえば過電圧や過熱等)を検出する複数種の異常検出回路を含んでいてもよい。
ゲート制御回路12は、メイントランジスタ8の第1ゲートFGに電気的に接続され、外部からの電気信号に応答してメイントランジスタ8を駆動制御する。ゲート制御回路12は、具体的には、メイントランジスタ8のn個の第1ゲートFG(n個の系統トランジスタ9の第2ゲートSG)に電気的に接続され、n個の第1ゲートFG(n個の系統トランジスタ9)を個別制御するように構成されている。
アクティブクランプ回路13は、メイントランジスタ8およびゲート制御回路12に電気的に接続されている。アクティブクランプ回路13は、誘導性負荷Lに蓄積されたエネルギに起因してメイントランジスタ8に逆起電力が入力された際に出力電圧VOUTを制限(クランプ)することによって、逆起電力からメイントランジスタ8を保護するように構成されている。つまり、アクティブクランプ回路13は、逆起電力の入力時にメイントランジスタ8をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧VOUTを制限する。
アクティブクランプ回路13は、具体的には、メイントランジスタ8の一部(全部ではない)の第1ゲートFGおよび第1ドレインFDに電気的に接続されている。アクティブクランプ回路13は、アクティブクランプ動作時に、一部の系統トランジスタ9をオン状態に制御し、他の系統トランジスタ9をオフ状態に制御する。つまり、アクティブクランプ回路13は、アクティブクランプ動作時に、メイントランジスタ8のオン抵抗を引き上げ、メイントランジスタ8を逆起電力から保護する。アクティブクランプ回路13は、メイントランジスタ8の第1ソースFSが所定の電圧(たとえば所定の負電圧)以下になったとき、n個の系統トランジスタ9をオンオフ制御するように構成されていてもよい。
図2を参照して、半導体装置1は、第1主面3を被覆する層間絶縁層14を含む。層間絶縁層14は、第1デバイス領域6および第2デバイス領域7を一括して被覆している。層間絶縁層14は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも1つを含む。各配線層は、純Al層(純度が99%以上のAl層)、Cu層(純度が99%以上のCu層)、AlCu合金層、AlSiCu合金層およびAlSi合金層のうちの少なくとも1種を含んでいてもよい。
図2~図6を参照して、半導体装置1は、第1主面3の上(anywhere above)に形成された制御配線の一例としてのn個のゲート配線15を含む。n個のゲート配線15は、層間絶縁層14内に選択的に引き回されたn個の配線層からなる。n個のゲート配線15は、第1デバイス領域6において互いに電気的に独立した状態でメイントランジスタ8のn個の第1ゲートFGに一対一の対応関係で電気的に接続されている。n個のゲート配線15は、第2デバイス領域7においてコントロールIC11(ゲート制御回路12)にそれぞれ電気的に接続されている。n個のゲート配線15は、コントロールIC11(ゲート制御回路12)によって生成されたn個のゲート信号Gをメイントランジスタ8のn個の第1ゲートFGに個別的に伝達する。
つまり、n個のゲート配線15は、複数の単位トランジスタ10からなる集合体の中から個別制御対象として系統化すべき1つまたは複数の単位トランジスタ10の第3ゲートTGにそれぞれ電気的に接続されている。n個のゲート配線15は、個別制御対象として系統化すべき1つの単位トランジスタ10に電気的に接続された1つまたは複数のゲート配線15を含んでいてもよい。また、n個のゲート配線15は、個別制御対象として系統化すべき複数の単位トランジスタ10を並列接続させる1つまたは複数のゲート配線15を含んでいてもよい。
図1および図2を参照して、半導体装置1は、複数の端子電極16~21を含む。図1では、複数の端子電極16~21がハッチングによって示されている。複数の端子電極16~21の個数、配置および平面形状は、メイントランジスタ8の仕様やコントロールIC11の仕様に応じて任意の形態に調整され、図1に示される形態に限定されない。複数の端子電極16~21は、この形態では、ドレイン端子16(電源端子VBB)、ソース端子17(出力端子OUT)、入力端子18、グランド端子19、イネーブル端子20およびセンス端子21を含む。
ドレイン端子16は、メイントランジスタ8の第1ドレインFDおよびコントロールIC11に電気的に接続されている。ドレイン端子16は、メイントランジスタ8の第1ドレインFDや、コントロールIC11の各種回路に電源電圧VBを伝達する。ソース端子17は、メイントランジスタ8の第1ソースFSおよびコントロールIC11に電気的に接続されている。ソース端子17は、メイントランジスタ8によって生成された出力電流IOUTを外部に伝達する。
入力端子18は、コントロールIC11を駆動する入力電圧を伝達する。グランド端子19は、グランド電圧GNDを伝達する。イネーブル端子20は、コントロールIC11の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子21は、メイントランジスタ8やコントロールIC11の異常を検出するための電気信号を伝達する。
ドレイン端子16は、半導体チップ2の第2主面4を直接被覆し、第2主面4に電気的に接続されている。ドレイン端子16は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ドレイン端子16は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。
ソース端子17、入力端子18、グランド端子19、イネーブル端子20およびセンス端子21は、層間絶縁層14の上に配置されている。ソース端子17は、第1主面3において第1デバイス領域6の上(above)に配置されている。入力端子18、グランド端子19、イネーブル端子20およびセンス端子21は、第1主面3において第1デバイス領域6外の領域(具体的には第2デバイス領域7)の上(above)にそれぞれ配置されている。
端子電極17~21は、純Al層、純Cu層、AlCu合金層、AlSiCu合金層およびAlSi合金層のうちの少なくとも1種を含んでいてもよい。端子電極17~21の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ni層、Pd層およびAu層のうちの少なくとも1種を含んでいてもよい。
図7A~図7Cは、図5にそれぞれ対応し、メイントランジスタ8の動作例を説明するための回路図である。図7Aを参照して、n個のゲート配線15の全てにゲート閾値電圧未満のゲート信号G(つまりオフ信号)が入力される。このような制御は、メイントランジスタ8のオフ動作時に適用される。これにより、メイントランジスタ8では、全ての系統トランジスタ9がオフ状態になる。これにより、メイントランジスタ8がオフ状態になる。
図7Bを参照して、n個のゲート配線15の全てにゲート閾値電圧以上のゲート信号G(つまりオン信号)が入力される。このような制御は、メイントランジスタ8の通常動作時に適用される。これにより、n個の系統トランジスタ9がオン状態になる結果、メイントランジスタ8がオン状態になる。メイントランジスタ8は、n個の系統トランジスタ9によって生成されたn個の系統電流を含む出力電流IOUTを生成する。この場合、メイントランジスタ8のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。
図7Cを参照して、x個(1≦x<n)のゲート配線15にゲート閾値電圧以上のゲート信号G(つまりオン信号)が入力され、(n-x)個のゲート配線15にゲート閾値電圧未満のゲート信号G(つまりオフ信号)が入力される。このような制御は、メイントランジスタ8のアクティブクランプ動作時に適用される。これにより、x個の系統トランジスタ9がオン状態になり、(n-x)個の系統トランジスタ9がオフ状態になる結果、メイントランジスタ8が一部の電流経路が導通し、一部の電流経路が遮断された状態でオン状態になる。
メイントランジスタ8は、x個の系統トランジスタ9によって生成されたx個の系統電流を含む出力電流IOUTを生成する。換言すると、メイントランジスタ8は、0Aを超える絶対値からなるx個の系統電流、および、0Aからなる(n-x)個の系統電流を含む出力電流IOUTを生成する。この場合、メイントランジスタ8のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。
このように、半導体装置1では、n系統のメイントランジスタ8が、n個の系統トランジスタ9の個別制御によってオン抵抗(チャネル利用率)が変化するように構成されている。メイントランジスタ8は、具体的には、n個の系統トランジスタ9の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される。メイントランジスタ8は、さらに具体的には、n個の系統トランジスタ9の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御される。
図8は、図1に示す半導体装置1の電気的構造の構成例(=2系統のメイントランジスタ8が適用された構成例)を示すブロック回路図である。図9は、図8に示すブロック回路図の構成例を示す回路図である。図10は、図9に示すブロック回路図の構成例を示す回路図である。図8~図10は、コントロールIC11の要部を示す回路図でもある。図8~図10には、誘導性負荷Lがソース端子17に接続された例が示されている。
2系統(n=2)のメイントランジスタ8は、第1系統トランジスタ9Aおよび第2系統トランジスタ9Bを含む。第1~第2系統トランジスタ9A~9Bの2個の第2ゲートSGは、メイントランジスタ8の2個の第1ゲートFGを構成している。第1~第2系統トランジスタ9A~9Bの第2ドレインSDは、ドレイン端子16にそれぞれ電気的に接続されている。第1~第2系統トランジスタ9A~9Bの第2ソースSSは、ソース端子17にそれぞれ電気的に接続されている。
2系統のメイントランジスタ8は、第1動作モード、第2動作モードおよび第3動作モードで制御される。第1動作モードでは、第1~第2系統トランジスタ9A~9Bが同時にオフ状態に制御される。第2動作モードでは、第1~第2系統トランジスタ9A~9Bが同時にオン状態に制御される。第3動作モードでは、第1~第2系統トランジスタ9A~9Bのいずれか一方のみがオン状態に制御される。第3動作モードでは、この形態では、第1系統トランジスタ9Aがオン状態に制御され、第2系統トランジスタ9Bがオフ状態に制御される。
2個のゲート配線15は、第1ゲート配線15Aおよび第2ゲート配線15Bを含む。第1ゲート配線15Aは、第1系統トランジスタ9Aの第2ゲートSGに電気的に接続されている。第2ゲート配線15Bは、第2系統トランジスタ9Bの第2ゲートSGに電気的に接続されている。以下の説明において「第1ゲート配線15Aに電気的に接続された状態」には、「第1系統トランジスタ9Aの第2ゲートSGに電気的に接続された状態」が含まれる。また、「第2ゲート配線15Bに電気的に接続された状態」には、「第2系統トランジスタ9Bの第2ゲートSGに電気的に接続された状態」が含まれる。
ゲート制御回路12は、第1~第2ゲート配線15A、15Bに電気的に接続されている。ゲート制御回路12は、イネーブル信号ENに応答して、第1~第2ゲート信号G1~G2を生成し、第1~第2ゲート信号G1~G2を第1~第2ゲート配線15A、15Bに個別的に出力する。ゲート制御回路12は、具体的には、イネーブル信号ENがハイレベル(EN=H)となるイネーブル状態において、第1~第2系統トランジスタ9A~9Bの双方をオン状態に制御する第1~第2ゲート信号G1~G2を生成する。ゲート制御回路12は、イネーブル信号ENがローレベル(EN=L)となるディセーブル状態において、第1~第2系統トランジスタ9A~9Bの双方をオフ状態に制御する第1~第2ゲート信号G1~G2を生成する。
ゲート制御回路12は、この形態では、第1電流源31、第2電流源32、第3電流源33、第4電流源34、コントローラ35およびnチャネル型のドライブMISFET36を含む。具体的な図示は省略されるが、第1電流源31、第2電流源32、第3電流源33、第4電流源34、コントローラ35およびドライブMISFET36は、第2デバイス領域7にそれぞれ形成されている。
第1電流源31は、第1ソース電流IH1を生成する。第1電流源31は、昇圧電圧VG(=チャージポンプ出力)の印加端および第1ゲート配線15Aに電気的に接続されている。第2電流源32は、第2ソース電流IH2を生成する。第2電流源32は、昇圧電圧VGの印加端および第2ゲート配線15Bに電気的に接続されている。第3電流源33は、第1シンク電流IL1を生成する。第3電流源33は、第1ゲート配線15Aおよびソース端子17に電気的に接続されている。第4電流源34は、第2シンク電流IL2を生成する。第4電流源34は、第2ゲート配線15Bおよびソース端子17に電気的に接続されている。
コントローラ35は、第1~第4電流源31~34に電気的に接続されている。コントローラ35は、イネーブル状態(EN=H)において、第1~第2電流源31~32をオン状態に制御する一方、第3~第4電流源33~34をオフ状態に制御する。これにより、第1ソース電流IH1が第1ゲート配線15Aに出力され、第2ソース電流IH2が第2ゲート配線15Bに出力される。コントローラ35は、ディセーブル状態(EN=L)において、第1~第2電流源31~32をオフ状態に制御する一方、第3~第4電流源33~34をオン状態に制御する。これにより、第1シンク電流IL1が第1ゲート配線15Aから引き抜かれ、第2シンク電流IL2が第2ゲート配線15Bから引き抜かれる。
ドライブMISFET36は、第2ゲート配線15Bおよびソース端子17に電気的に接続されている。ドライブMISFET36は、ドレイン、ソース、ゲートおよびバックゲートを含む。ドライブMISFET36のドレインは、第2ゲート配線15Bに電気的に接続されている。ドライブMISFET36のソースは、ソース端子17に電気的に接続されている。ドライブMISFET36のバックゲートは、ソース端子17に電気的に接続されている。
アクティブクランプ回路13は、第1系統トランジスタ9Aのドレイン・ゲート間に接続されている。アクティブクランプ回路13は、メイントランジスタ8の第1ソースFS(ソース端子17)が負電圧になったとき、ゲート制御回路12と協働して第1系統トランジスタ9Aをオン状態に制御し、第2系統トランジスタ9Bをオフ状態に制御するように構成されている。
アクティブクランプ回路13は、具体的には、ゲート制御回路12に電気的に接続された内部ノード電圧Vxを有している。アクティブクランプ回路13は、内部ノード電圧Vxを介してゲート制御回路12を制御することによって、第1系統トランジスタ9Aをオン状態に制御する一方、第2系統トランジスタ9Bをオフ状態に制御する第1~第2ゲート信号G1~G2を生成させる。
アクティブクランプ回路13は、さらに具体的には、イネーブル状態(EN=H)からディセーブル状態(EN=L)への遷移後、メイントランジスタ8がアクティブクランプ動作に移行する前に、内部ノード電圧Vxを介してゲート制御回路12を制御することによって、第1系統トランジスタ9Aをオン状態に制御する一方、第2系統トランジスタ9Bをオフ状態に制御する第1~第2ゲート信号G1~G2を生成させる。
メイントランジスタ8がアクティブクランプ動作に移行する前とは、具体的には、出力電圧VOがクランプされる前である。第2系統トランジスタ9Bは、第2ゲート信号G2が出力電圧VOUTに固定されることによってオフ状態に制御される。つまり、第2系統トランジスタ9Bのゲート・ソース間がショートされる。
アクティブクランプ回路13は、メイントランジスタ8のドレイン・ソース電圧(=VBB-VOUT)をクランプ電圧Vclp以下に制限する。第2系統トランジスタ9Bは、この形態では、アクティブクランプ動作に寄与しない。したがって、アクティブクランプ回路13は、第2系統トランジスタ9Bに接続されていない。
アクティブクランプ回路13は、この形態では、ツェナダイオード列37、ダイオード列38、および、nチャネル型のクランプMISFET39を含む。具体的な図示は省略されるが、ツェナダイオード列37、ダイオード列38およびクランプMISFET39は、第2デバイス領域7にそれぞれ形成されている。
ツェナダイオード列37は、順方向直列接続された複数(たとえば8個)のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、1個であってもよい。ツェナダイオード列37は、カソードおよびアノードを含む。ツェナダイオード列37のカソードは、ドレイン端子16、および、第1~第2系統トランジスタ9A~9Bの第2ドレインSDに電気的に接続されている。
ダイオード列38は、順方向直列接続された複数(たとえば3個)のpn接合ダイオードを含む直列回路からなる。pn接合ダイオードの個数は任意であり、1個であってもよい。ダイオード列38は、カソードおよびアノードを含む。ダイオード列38のアノードは、ツェナダイオード列37のアノードに逆バイアス接続されている。
クランプMISFET39は、ドレイン、ソース、ゲートおよびバックゲートを含む。クランプMISFET39のドレインは、ドレイン端子16、および、第1~第2系統トランジスタ9A~9Bの第2ドレインSDに電気的に接続されている。クランプMISFET39のソースは、第1ゲート配線15Aに電気的に接続されている。クランプMISFET39のゲートは、ダイオード列38のカソードに電気的に接続されている。クランプMISFET39のバックゲートは、ソース端子17に電気的に接続されている。
アクティブクランプ回路13の内部ノード電圧Vxは、ドライブMISFET36のゲートに電気的に接続されている。アクティブクランプ回路13は、内部ノード電圧Vxに応じてドライブMISFET36をオン状態またはオフ状態に制御する。内部ノード電圧Vxは、アクティブクランプ回路13内の任意の電圧であってもよい。内部ノード電圧Vxは、クランプMISFET39のゲート電圧であってもよいし、ダイオード列38のいずれか1つのpn接合ダイオードのアノード電圧であってもよい。
コントロールIC11は、この形態では、第1保護回路40、第2保護回路41および第3保護回路42を含む。第1~第3保護回路40~42は、静電気等の過電圧から各種回路を保護する静電破壊保護回路の一例としてそれぞれ設けられている。
第1保護回路40は、第1ゲート配線15Aおよびソース端子17に電気的に接続され、第1系統トランジスタ9Aを保護する。第1保護回路40は、逆バイアス接続された第1ツェナダイオード43および第1ダイオード44を含むダイオード対によって構成されている。第1ツェナダイオード43は、カソードおよびアノードを含む。第1ツェナダイオード43のカソードは、第1ゲート配線15Aに接続されている。第1ダイオード44は、カソードおよびアノードを含む。第1ダイオード44のアノードは、第1ツェナダイオード43のアノードに接続されている。第1ダイオード44のカソードは、ソース端子17に接続されている。
第2保護回路41は、第2ゲート配線15Bおよびソース端子17に電気的に接続され、第2系統トランジスタ9Bを保護する。第2保護回路41は、逆バイアス接続された第2ツェナダイオード45および第2ダイオード46を含むダイオード対によって構成されている。第2ツェナダイオード45は、カソードおよびアノードを含む。第2ツェナダイオード45のカソードは、第2ゲート配線15Bに接続されている。第2ダイオード46は、カソードおよびアノードを含む。第2ダイオード46のアノードは、第2ツェナダイオード45のアノードに接続されている。第2ダイオード46のカソードは、ソース端子17に接続されている。
第3保護回路42は、アクティブクランプ回路13およびソース端子17に電気的に接続され、アクティブクランプ回路13を保護する。第3保護回路42は、nチャネル型の保護MISFET47および第3ツェナダイオード48を含む並列回路によって構成されている。保護MISFET47は、ドレイン、ソース、ゲートおよびバックゲートを含む。保護MISFET47のドレインは、クランプMISFET39のゲートに接続されている。保護MISFET47のソース、ゲートおよびバックゲートは、ソース端子17に接続されている。第3ツェナダイオード48は、カソードおよびアノードを含む。第3ツェナダイオード48のカソードは、保護MISFET47のドレインに接続されている。第3ツェナダイオード48のアノードは、ソース端子17に接続されている。
図11は、図3に示す領域XIの拡大図であって、図8に示すメイントランジスタ8のレイアウト例を示す平面図である。図12は、図11に示す領域XIIの拡大図である。図13は、図11に示す領域XIIIの拡大図である。図14は、図12に示すXIV-XIV線に沿う断面図である。図15は、図12に示すXV-XV線に沿う断面図である。図16は、図12に示すXVI-XVI線に沿う断面図である。図17は、図12に示すXVII-XVII線に沿う断面図である。
図11~図17を参照して、半導体装置1は、半導体チップ2の第2主面4の表層部に形成されたn型(第1導電型)の第1半導体領域51を含む。第1半導体領域51は、メイントランジスタ8の第1ドレインFDを形成している。第1半導体領域51は、ドレイン領域と称されてもよい。第1半導体領域51は、第2主面4の表層部の全域に形成され、第2主面4および第1~第4側面5A~5Dから露出している。
第1半導体領域51のn型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。第1半導体領域51の厚さは、10μm以上450μm以下であってもよい。第1半導体領域51の厚さは、50μm以上150μm以下であることが好ましい。第1半導体領域51は、この形態では、n型の半導体基板(Si基板)によって形成されている。
半導体装置1は、半導体チップ2の第1主面3の表層部に形成されたn型の第2半導体領域52を含む。第2半導体領域52は、第1半導体領域51と共にメイントランジスタ8の第1ドレインFDを形成している。第2半導体領域52は、「ドリフト領域」と称されてもよい。第2半導体領域52は、第1半導体領域51に電気的に接続されるように第1主面3の表層部の全域に形成され、第1主面3および第1~第4側面5A~5Dから露出している。
第2半導体領域52は、第1半導体領域51のn型不純物濃度未満のn型不純物濃度を有している。第2半導体領域52のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下であってもよい。第2半導体領域52は、第1半導体領域51の厚さ未満の厚さを有している。第2半導体領域52の厚さは、1μm以上25μm以下であってもよい。第2半導体領域52の厚さは、5μm以上15μm以下であることが好ましい。第2半導体領域52は、この形態では、n型のエピタキシャル層(Siエピタキシャル層)によって形成されている。
半導体装置1は、第1主面3において第1デバイス領域6を区画する領域分離構造の一例としてのトレンチ分離構造53(trench separation structure)を含む。トレンチ分離構造53は、「DTI(deep trench isolation)構造」と称されてもよい。トレンチ分離構造53は、平面視において第1主面3の一部の領域を取り囲む環状に形成され、所定形状の第1デバイス領域6を区画している。
トレンチ分離構造53は、この形態では、平面視において第1~第4側面5A~5Dに平行な4辺を有する四角環状に形成され、四角形状の第1デバイス領域6を区画している。トレンチ分離構造53の平面形状は任意であり、多角環状に形成されていてもよい。第1デバイス領域6は、トレンチ分離構造53の平面形状に応じて多角形状に区画されていてもよい。
トレンチ分離構造53は、分離幅WIおよび分離深さDIを有している。分離幅WIは、平面視においてトレンチ分離構造53が延びる方向に直交する方向の幅である。分離幅WIは、0.5μm以上2.5μm以下であってもよい。分離幅WIは、1.2μm以上2μm以下であることが好ましい。分離深さDIは、1μm以上10μm以下であってもよい。分離深さDIは、2μm以上6μm以下であることが好ましい。
トレンチ分離構造53のアスペクト比DI/WIは、1を超えて5以下であってもよい。アスペクト比DI/WIは、分離幅WIに対する分離深さDIの比である。アスペクト比DI/WIは、2以上であることが好ましい。トレンチ分離構造53の底壁は、第2半導体領域52の底部から1μm以上5μm以下の間隔を空けていることが好ましい。
トレンチ分離構造53は、第1方向Xに延びる部分および第2方向Yに延びる部分を円弧状(湾曲状)に接続する角部を有している。この形態では、トレンチ分離構造53の四隅が、円弧状に形成されている。つまり、第1デバイス領域6は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。トレンチ分離構造53の角部は、円弧方向に沿って一定の分離幅WIを有していることが好ましい。
トレンチ分離構造53は、分離トレンチ54、分離絶縁膜55(分離絶縁体)、分離電極56、分離キャップ絶縁膜57を含むシングル電極構造を有している。分離トレンチ54は、第1主面3から第2主面4に向けて掘り下がっている。分離トレンチ54は、第2半導体領域52の底部から第1主面3側に間隔を空けて形成されている。
分離トレンチ54は、側壁および底壁を含む。分離トレンチ54の側壁が半導体チップ2内において第1主面3との間で成す角度は、90°以上92°以下であってもよい。分離トレンチ54は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ54の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ54の底壁の全体が、第2主面4に向かう湾曲状に形成されていてもよい。
分離絶縁膜55は、分離トレンチ54の壁面に形成されている。分離絶縁膜55は、具体的には、分離トレンチ54の壁面の全域に膜状に形成され、分離トレンチ54内においてリセス空間を区画している。分離絶縁膜55は、酸化シリコン膜を含むことが好ましい。分離絶縁膜55は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
分離絶縁膜55は、分離厚さTIを有している。分離厚さTIは、分離トレンチ54の壁面の法線方向に沿う厚さである。分離厚さTIは、0.1μm以上1μm以下であってもよい。分離厚さTIは、0.15μm以上0.65μm以下であることが好ましい。分離絶縁膜55において、分離トレンチ54の底壁を被覆する部分の厚さは、分離トレンチ54の側壁を被覆する部分の厚さ未満であってもよい。
分離電極56は、分離絶縁膜55を挟んで分離トレンチ54に一体物(integrated member)として埋設されている。分離電極56は、この形態では、導電性ポリシリコンを含む。分離電極56には、ソース電位が印加される。分離電極56は、分離トレンチ54から露出する電極面(分離電極面)を有している。分離電極56の電極面は、分離トレンチ54の底壁に向けて湾曲状に窪んでいてもよい。分離電極56の電極面は、分離トレンチ54の深さ方向に関して、第1主面3から分離トレンチ54の底壁に0Å以上2000Å未満の間隔を空けていることが好ましい。分離電極56の電極面は、第1主面3から分離トレンチ54の底壁に1000Å未満の間隔を空けていることが特に好ましい。
分離キャップ絶縁膜57は、分離トレンチ54内において分離電極56の電極面を膜状に被覆している。分離キャップ絶縁膜57は、分離電極56が他の電極と短絡することを抑制する。分離キャップ絶縁膜57は、分離絶縁膜55に連なっている。分離キャップ絶縁膜57は、酸化シリコン膜を含むことが好ましい。分離キャップ絶縁膜57は、分離電極56の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、分離キャップ絶縁膜57はポリシリコンの酸化物を含み、分離絶縁膜55はシリコン単結晶の酸化物を含むことが好ましい。
半導体装置1は、第1デバイス領域6において第1主面3の表層部に形成されたp型(第2導電型)のボディ領域58を含む。ボディ領域58のp型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってもよい。ボディ領域58は、第1デバイス領域6において第1主面3の表層部の全域に形成され、トレンチ分離構造53の側壁に接している。ボディ領域58は、トレンチ分離構造53の底壁に対して第1主面3側の領域に形成されている。ボディ領域58は、トレンチ分離構造53の中間部に対して第1主面3側の領域に形成されていることが好ましい。
半導体装置1は、第1デバイス領域6において第1主面3に形成された2系統(n=2)のメイントランジスタ8を含む。メイントランジスタ8は、平面視においてトレンチ分離構造53から間隔を空けて第1主面3に形成されている。メイントランジスタ8は、第1デバイス領域6の第1主面3に集約して形成された複数の単位トランジスタ10を含む。
単位トランジスタ10の個数は任意である。図11では、16個の単位トランジスタ10が形成された例が示されている。単位トランジスタ10の個数は、偶数個であることが好ましい。複数の単位トランジスタ10は、平面視において第1方向Xに一列に並んで配列され、第2方向Yに延びる帯状にそれぞれ形成されている。複数の単位トランジスタ10は、平面視において第2方向Yに延びるストライプ状に形成されている。
複数の単位トランジスタ10は、具体的には、単位セル60によってそれぞれ構成されている。各単位セル60は、1つのトレンチ構造61、および、当該トレンチ構造61によって制御されるチャネルセル62を含む。トレンチ構造61は、「ゲート構造」または「トレンチゲート構造」と称されてもよい。各トレンチ構造61は、各単位トランジスタ10の第3ゲートTGを構成している。チャネルセル62は、電流経路の開閉がトレンチ構造61によって制御される領域である。単位セル60は、この形態では、1つのトレンチ構造61の両サイドに形成された一対のチャネルセル62を含む。
複数のトレンチ構造61は、平面視において第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造61は、平面視において第2方向Yに延びるストライプ状に形成されている。複数のトレンチ構造61は、長手方向(第2方向Y)に関して、一方側の第1端部63および他方側の第2端部64をそれぞれ有している。
各トレンチ構造61は、トレンチ幅Wおよびトレンチ深さDを有している。トレンチ幅Wは、トレンチ構造61が延びる方向に直交する方向(第1方向X)の幅である。トレンチ幅Wは、トレンチ分離構造53の分離幅WI未満(W<WI)であることが好ましい。トレンチ幅Wは、0.5μm以上2μm以下であってもよい。トレンチ幅Wは、0.5μm以上1.5μm以下であることが好ましい。むろん、トレンチ幅Wは、分離幅WIとほぼ等しくてもよい(W≒WI)。
トレンチ深さDは、トレンチ分離構造53の分離深さDI未満(D<DI)であることが好ましい。トレンチ深さDは、1μm以上10μm以下であってもよい。トレンチ深さDは、2μm以上6μm以下であることが好ましい。むろん、トレンチ深さDは、分離深さDIとほぼ等しくてもよい(D≒DI)。
トレンチ構造61のアスペクト比D/Wは、1を超えて5以下であってもよい。アスペクト比D/Wは、トレンチ幅Wに対するトレンチ深さDの比である。アスペクト比D/Wは、2以上であることが特に好ましい。トレンチ構造61の底壁は、第2半導体領域52の底部から1μm以上5μm以下の間隔を空けていることが好ましい。
複数のトレンチ構造61は、第1方向Xにトレンチ間隔ITを空けて配列されている。トレンチ間隔ITは、複数のトレンチ構造61から拡がる空乏層が、複数のトレンチ構造61の底壁よりも下方で一体化する値に設定されることが好ましい。トレンチ間隔ITは、トレンチ幅Wの0.25倍以上、かつ、トレンチ幅Wの1.5倍以下であってもよい。トレンチ間隔ITは、トレンチ幅W以下(IT≦W)であることが好ましい。トレンチ間隔ITは、0.5μm以上2μm以下であってもよい。
以下、1つのトレンチ構造61の構成が説明される。トレンチ構造61は、トレンチ71、上絶縁膜72、下絶縁膜73、上電極74、下電極75および中間絶縁膜76を含むマルチ電極構造を有している。トレンチ71は、「ゲートトレンチ」と称されてもよい。トレンチ構造61は、埋設絶縁体を挟んでトレンチ71に埋設された埋設電極(ゲート電極)を含む。埋設絶縁体は、上絶縁膜72、下絶縁膜73および中間絶縁膜76によって構成されている。埋設電極は、上電極74および下電極75によって構成されている。
トレンチ71は、第1主面3から第2主面4に向けて掘り下がっている。トレンチ71は、ボディ領域58を貫通し、第2半導体領域52の底部から第1主面3側に間隔を空けて形成されている。トレンチ71は、側壁および底壁を含む。トレンチ71の側壁が半導体チップ2内において第1主面3との間で成す角度は、90°以上92°以下であってもよい。トレンチ71は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。トレンチ71の底壁角部は、湾曲状に形成されていることが好ましい。トレンチ71の底壁の全体が、第2主面4に向かう湾曲状に形成されていてもよい。
上絶縁膜72は、トレンチ71の上壁面を被覆している。上絶縁膜72は、具体的には、ボディ領域58の底部に対してトレンチ71の開口側の領域に位置する上壁面を被覆している。上絶縁膜72は、第2半導体領域52およびボディ領域58の境界を横切っている。上絶縁膜72は、ボディ領域58を被覆する部分、および、第2半導体領域52を被覆する部分を有している。ボディ領域58に対する上絶縁膜72の被覆面積は、第2半導体領域52に対する上絶縁膜72の被覆面積よりも大きい。上絶縁膜72は、酸化シリコン膜を含むことが好ましい。上絶縁膜72は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。上絶縁膜72は、ゲート絶縁膜として形成されている。
上絶縁膜72は、第1厚さT1を有している。第1厚さT1は、トレンチ71の壁面の法線方向に沿う厚さである。第1厚さT1は、分離絶縁膜55の分離厚さTI未満(T1<TI)である。第1厚さT1は、0.01μm以上0.05μm以下であってもよい。第1厚さT1は、0.02μm以上0.04μm以下であることが好ましい。
下絶縁膜73は、トレンチ71の下壁面を被覆している。下絶縁膜73は、具体的には、ボディ領域58の底部に対してトレンチ71の底壁側の領域に位置する下壁面を被覆している。下絶縁膜73は、トレンチ71の底壁側の領域においてリセス空間を区画している。下絶縁膜73は、第2半導体領域52に接している。下絶縁膜73は、酸化シリコン膜を含むことが好ましい。下絶縁膜73は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
下絶縁膜73は、第2厚さT2を有している。第2厚さT2は、トレンチ71の壁面の法線方向に沿う厚さである。第2厚さT2は、上絶縁膜72の第1厚さT1を超えている(T1<T2)。第2厚さT2は、分離絶縁膜55の分離厚さTIとほぼ等しくてもよい(T2≒TI)。第2厚さT2は、0.1μm以上1μm以下であってもよい。第2厚さT2は、0.15μm以上0.65μm以下であることが好ましい。下絶縁膜73において、トレンチ71の底壁を被覆する部分の厚さは、トレンチ71の側壁を被覆する部分の厚さ未満であってもよい。
上電極74は、上絶縁膜72を挟んでトレンチ71内の上側(開口側)に埋設されている。上電極74は、平面視において第2方向Yに延びる帯状に埋設されている。上電極74は、上絶縁膜72を挟んでボディ領域58および第2半導体領域52に対向している。ボディ領域58に対する上電極74の対向面積は、第2半導体領域52に対する上電極74の対向面積よりも大きい。上電極74は、導電性ポリシリコンを含む。上電極74は、ゲート電極として形成されている。上電極74には、ゲート信号Gが入力される。
上電極74は、トレンチ71から露出する電極面(埋設電極面)を有している。上電極74の電極面は、トレンチ71の底壁に向けて湾曲状に窪んでいてもよい。上電極74の電極面は、トレンチ71の深さ方向に関して、分離電極56の電極面の深さ位置よりもトレンチ71の底壁側に位置していることが好ましい。上電極74の電極面は、トレンチ71の深さ方向に関して、第1主面3からトレンチ71の底壁に2000Å以上の間隔を空けていることが好ましい。上電極74の電極面は、第1主面3からトレンチ71の底壁に2500Å以上4500Å以下の間隔を空けていることが特に好ましい。
下電極75は、下絶縁膜73を挟んでトレンチ71内の下側(底壁側)に埋設されている。下電極75は、平面視において第2方向Yに延びる帯状に埋設されている。下電極75は、トレンチ71の深さ方向に関して上電極74の厚さ(長さ)を超える厚さ(長さ)を有している。下電極75は、下絶縁膜73を挟んで第2半導体領域52に対向している。下電極75は、下絶縁膜73から第1主面3側に突出した上端部を有している。下電極75の上端部は、上電極74の底部に咬合し、第1主面3に沿う横方向に上電極74の底部を挟んで上絶縁膜72に対向している。
下電極75は、導電性ポリシリコンを含む。下電極75は、この形態では、ゲート電極として形成されている。下電極75は、上電極74と同電位に固定されている。つまり、同一のゲート信号Gが、上電極74と同時に下電極75に印加される。これにより、上電極74および下電極75の間の電圧降下を抑制できるから、上電極74および下電極75の間の電界集中を抑制できる。また、半導体チップ2(特に第2半導体領域52)のオン抵抗を削減できる。
中間絶縁膜76は、上電極74および下電極75の間に介在し、上電極74および下電極75を電気的に絶縁させている。中間絶縁膜76は、具体的には、上電極74および下電極75の間の領域において下絶縁膜73から露出する下電極75を被覆している。中間絶縁膜76は、上絶縁膜72および下絶縁膜73に連なっている。中間絶縁膜76は、酸化シリコン膜を含むことが好ましい。中間絶縁膜76は、下電極75の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
中間絶縁膜76は、法線方向Zに関して中間厚さTMを有している。中間厚さTMは、下絶縁膜73の第2厚さT2未満(TM<T2)である。中間厚さTMは、0.01μm以上0.05μm以下であってもよい。中間厚さTMは、0.02μm以上0.04μm以下であることが好ましい。
一対のチャネルセル62は、各トレンチ構造61の両サイドにおいて、第2方向Yに延びる帯状にそれぞれ形成されている。一対のチャネルセル62は、第2方向Yに関してトレンチ構造61の長さ未満の長さを有している。一対のチャネルセル62の全域は、上絶縁膜72を挟んで上電極74に対向している。一対のチャネルセル62は、トレンチ間隔ITを1/2倍した値に相当するチャネル幅をそれぞれ有している。
一対のチャネルセル62は、ボディ領域58の表層部に形成された少なくとも1つのn型のソース領域77を含む。一対のチャネルセル62に含まれるソース領域77の個数は任意である。一対のチャネルセル62は、この形態では、複数のソース領域77をそれぞれ含む。各単位セル60に含まれる全てのソース領域77は、各単位トランジスタ10の第3ソースTSを形成している。
ソース領域77のn型不純物濃度は、第2半導体領域52のn型不純物濃度を超えている。ソース領域77のn型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。複数のソース領域77は、ボディ領域58の底部から間隔を空けて第1主面3側の領域に形成され、上絶縁膜72を挟んで上電極74に対向している。複数のソース領域77は、各チャネルセル62において第2方向Yに間隔を空けて配列されている。つまり、複数のソース領域77は、対応するトレンチ構造61の両サイドにおいて当該トレンチ構造61に沿って間隔を空けて配列されている。
一対のチャネルセル62は、ボディ領域58の表層部においてソース領域77とは異なる領域に形成された少なくとも1つのp型のコンタクト領域78を含む。一対のチャネルセル62に含まれるコンタクト領域78の個数は任意である。一対のチャネルセル62は、この形態では、複数のコンタクト領域78をそれぞれ含む。コンタクト領域78のp型不純物濃度は、ボディ領域58のp型不純物濃度を超えている。コンタクト領域78のp型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。
複数のコンタクト領域78は、ボディ領域58の底部から間隔を空けて第1主面3側の領域に形成され、上絶縁膜72を挟んで上電極74に対向している。複数のコンタクト領域78は、1つのソース領域77を挟み込む態様で、第2方向Yに複数のソース領域77と交互に形成されている。つまり、複数のコンタクト領域78は、対応するトレンチ構造61の両サイドにおいて当該トレンチ構造61に沿って間隔を空けて配列されている。
一対のチャネルセル62は、ボディ領域58内において複数のソース領域77および第2半導体領域52の間に形成される複数のチャネル領域79を含む。一対のチャネルセル62における複数のチャネル領域79のオンオフは、1つのトレンチ構造61によって制御される。一対のチャネルセル62に含まれる複数のチャネル領域79は、単位トランジスタ10の1つのチャネルを形成している。これにより、1つの単位セル60が、1つの単位トランジスタ10として機能している。
第1デバイス領域6内において第1方向Xの両サイドに配置された2つの単位セル60は、この形態では、トレンチ分離構造53側のチャネルセル62においてソース領域77を含まない。このような構造によれば、トレンチ構造61およびトレンチ分離構造53の間におけるリーク電流を抑制できる。両サイドに配置された2つの単位セル60は、この形態では、トレンチ分離構造53側のチャネルセル62においてコンタクト領域78(以下、「最外のコンタクト領域78」という。)のみを含む。最外のコンタクト領域78は、トレンチ分離構造53からトレンチ構造61側に間隔を空けて形成され、対応するトレンチ構造61の側壁に接続されている。最外のコンタクト領域78は、対応するトレンチ構造61の側壁に沿って延びる帯状に形成されていてもよい。
メイントランジスタ8は、第1デバイス領域6に集約して形成された2個(n=2)の系統トランジスタ9を含む。2個の系統トランジスタ9は、第1系統トランジスタ9Aおよび第2系統トランジスタ9Bを含む。第1系統トランジスタ9Aは、複数の単位トランジスタ10から個別制御対象として選択的に系統化された複数(この形態では8個)の第1単位トランジスタ10Aを含む。
第2系統トランジスタ9Bは、第1単位トランジスタ10Aを除く複数の単位トランジスタ10から個別制御対象として選択的に系統化された複数(この形態では8個)の第2単位トランジスタ10Bを含む。第2単位トランジスタ10Bの個数は、第1単位トランジスタ10Aの個数と異なっていてもよい。第2単位トランジスタ10Bの個数は、第1単位トランジスタ10Aの個数と等しいことが好ましい。
以下、第1単位トランジスタ10Aの「単位セル60」、「トレンチ構造61」、「チャネルセル62」、「トレンチ71」、「上絶縁膜72」、「下絶縁膜73」、「上電極74」、「下電極75」、「中間絶縁膜76」、「ソース領域77」、「コンタクト領域78」および「チャネル領域79」は、「第1単位セル60A」、「第1トレンチ構造61A」、「第1チャネルセル62A」、「第1トレンチ71A」、「第1上絶縁膜72A」、「第1下絶縁膜73A」、「第1上電極74A」、「第1下電極75A」、「第1中間絶縁膜76A」、「第1ソース領域77A」、「第1コンタクト領域78A」および「第1チャネル領域79A」とそれぞれ称される。第1上電極74Aおよび第1下電極75Aには、第1ゲート信号G1が入力される。
以下、第2単位トランジスタ10Bの「単位セル60」、「トレンチ構造61」、「チャネルセル62」、「トレンチ71」、「上絶縁膜72」、「下絶縁膜73」、「上電極74」、「下電極75」、「中間絶縁膜76」、「ソース領域77」、「コンタクト領域78」および「チャネル領域79」は、「第2単位セル60B」、「第2トレンチ構造61B」、「第2チャネルセル62B」、「第2トレンチ71B」、「第2上絶縁膜72B」、「第2下絶縁膜73B」、「第2上電極74B」、「第2下電極75B」、「第2中間絶縁膜76B」、「第2ソース領域77B」、「第2コンタクト領域78B」および「第2チャネル領域79B」とそれぞれ称される。第2上電極74Bおよび第2下電極75Bには、第1ゲート信号G1から電気的に独立した第2ゲート信号G2が入力される。
第1系統トランジスタ9Aは、少なくとも1つの第1複合セル81を含む。第1複合セル81の個数は任意であり、第1デバイス領域6のサイズ(単位トランジスタ10の総数)に応じて調整される。第1系統トランジスタ9Aは、この形態では、複数(この形態では4個)の第1複合セル81を含む。複数の第1複合セル81は、平面視において第1主面3に隣り合って配列されたα(α≧2)個の第1単位トランジスタ10A(第1単位セル60A)によってそれぞれ構成されている。複数の第1複合セル81は、平面視において第1方向Xに間隔を空けて配列されている。
第2系統トランジスタ9Bは、少なくとも1つの第2複合セル82を含む。第2複合セル82の個数は任意であり、第1デバイス領域6のサイズ(単位トランジスタ10の総数)に応じて調整される。第2複合セル82の個数は、第1複合セル81の個数と異なっていてもよい。第2複合セル82の個数は、第1複合セル81の個数と等しいことが好ましい。第2系統トランジスタ9Bは、この形態では、複数(この形態では4個)の第2複合セル82を含む。複数の第2複合セル82は、平面視において第1主面3に隣り合って配列されたβ(β≧2)個の第2単位トランジスタ10B(第2単位セル60B)によってそれぞれ構成されている。
複数の第2複合セル82は、平面視において複数の第1複合セル81に隣り合ってそれぞれ配置されている。複数の第2複合セル82は、具体的には、平面視において近接する複数の第1複合セル81の間の領域にそれぞれ配置されている。複数の第2複合セル82は、さらに具体的には、平面視において1つの第1複合セル81を挟み込む態様で、第1方向Xに沿って複数の第1複合セル81と交互に配列されている。
1つの第1複合セル81に含まれる第1単位トランジスタ10Aの個数を1個(α=1)とし、1つの第2複合セル82に含まれる第2単位トランジスタ10Bの個数を1個(β=1)としてもよい。つまり、複数の第2単位トランジスタ10Bは、平面視において1つの単位トランジスタ10を挟み込む態様で、複数の第1単位トランジスタ10Aと交互に配列されていてもよい。
ただし、この場合、複数の第1単位トランジスタ10Aおよび複数の第2単位トランジスタ10Bの対向数が増加する。その結果、プロセス誤差等に起因して、近接する第1単位トランジスタ10Aおよび第2単位トランジスタ10Bの間における短絡リスクが増加する。ここでいう「短絡」とは、第1単位トランジスタ10Aの第1トレンチ構造61A(第3ゲートTG)および第2単位トランジスタ10Bの第2トレンチ構造61B(第3ゲートTG)の間の短絡のことをいう(図6の回路図も併せて参照)。
たとえば、1つの第1単位トランジスタ10Aが近接する1つの第2単位トランジスタ10Bに短絡した場合、全ての第1単位トランジスタ10Aが全ての第2単位トランジスタ10Bに短絡される。つまり、第1系統トランジスタ9Aおよび第2系統トランジスタ9Bが1つの系統トランジスタ9として機能する結果、第1系統トランジスタ9Aおよび第2系統トランジスタ9Bは、2系統のメイントランジスタ8を構成しない(図6の回路図も併せて参照)。
したがって、1つの第1複合セル81に含まれる第1単位トランジスタ10Aの個数は2個以上(α≧2)であることが好ましく、1つの第2複合セル82に含まれる第2単位トランジスタ10Bの個数は2個以上(β≧2)であることが好ましい。この構造によれば、複数の第1単位トランジスタ10Aおよび複数の第2単位トランジスタ10Bの対向数を削減できる。その結果、近接する第1単位トランジスタ10Aおよび第2単位トランジスタ10Bの間における短絡リスクを低減できる。
この場合、第1系統トランジスタ9Aに係る第1上電極74Aの電極面は、第1トレンチ71Aの深さ方向に関して、第1主面3から第1トレンチ71Aの底壁に2000Å以上(好ましくは2500Å以上4500Å以下)の間隔を空けていることが好ましい。第1上電極74Aの電極面の深さ位置は、第1単位トランジスタ10Aのゲート閾値電圧の特性が低下しない深さ位置に調整される。
同様に、第2系統トランジスタ9Bに係る第2上電極74Bの電極面は、第2トレンチ71Bの深さ方向に関して、第1主面3から第2トレンチ71Bの底壁に2000Å以上(好ましくは2500Å以上4500Å以下)の間隔を空けていることが好ましい。第2上電極74Bの電極面の深さ位置は、第2単位トランジスタ10Bのゲート閾値電圧の特性が低下しない深さ位置に調整される。
これらの構造によれば、第1上電極74Aを第2上電極74Bから適切に分離して第1トレンチ71Aに埋設でき、第2上電極74Bを第1上電極74Aから適切に分離して第2トレンチ71Bに埋設できる。これにより、第1上電極74Aおよび第2上電極74Bの短絡リスクを適切に低減できる。また、第1ソース領域77A(第1チャネル領域79A)を第1上電極74Aに適切に対向させることができ、第2ソース領域77B(第2チャネル領域79B)を第2上電極74Bに適切に対向させることができる。
第1単位トランジスタ10A(具体的には第1チャネル領域79A)は、第1デバイス領域6において発熱源となる。したがって、第1単位トランジスタ10Aの個数は1つの第1複合セル81の発熱量を規定し、複数の第1複合セル81の配置は第1デバイス領域6での発熱箇所を規定する。すなわち、1つの第1複合セル81を構成する第1単位トランジスタ10Aの個数を増加させると1つの第1複合セル81内での発熱量が増加する。また、複数の第1複合セル81を隣り合わせで配置した場合、第1デバイス領域6の発熱箇所が局所的になる。
したがって、第1単位トランジスタ10Aの個数は、4個以下(α≦4)であることが好ましい。この構造によれば、1つの第1複合セル81における局所的な温度上昇を抑制できる。前記短絡リスクおよび前記発熱量を鑑みると、第1単位トランジスタ10Aの個数は、2個(α=2)であることが特に好ましい。複数の第1複合セル81は、第1デバイス領域6の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第1デバイス領域6において複数の第1複合セル81に起因する発熱箇所を間引くことができ、第1デバイス領域6における局所的な温度上昇を抑制できる。
各第1複合セル81において、一方の第1トレンチ構造61A側に配列された複数の第1チャネル領域79A(第1ソース領域77A)は、第1方向Xに他方の第1トレンチ構造61A側に配列された複数の第1チャネル領域79A(第1ソース領域77A)の間の領域に対向していることが好ましい。この構造によれば、各第1複合セル81における発熱起点を間引くことができる。これにより、各第1複合セル81における局所的な温度上昇を抑制できる。
この場合、各第1単位セル60Aにおいて、一方の第1チャネルセル62Aに形成された複数の第1チャネル領域79Aは、対応する第1トレンチ構造61Aを挟んで他方の第1チャネルセル62Aに形成された複数の第1チャネル領域79Aに対向していることが好ましい。各第1複合セル81において、一対の第1トレンチ構造61Aの間の領域に形成された複数の第1チャネル領域79Aは、平面視において第2方向Yに互いにずれて配列されていることが好ましい。むろん、各第1単位セル60Aにおいて、一方の第1チャネルセル62Aに形成された複数の第1チャネル領域79Aは、対応する第1トレンチ構造61Aを挟んで他方の第1チャネルセル62Aに形成された複数の第1チャネル領域79Aの間の領域に対向していてもよい。
各第1単位セル60Aにおいて、一方の第1チャネルセル62Aに形成された複数の第1コンタクト領域78Aは、対応する第1トレンチ構造61Aを挟んで他方の第1チャネルセル62Aに形成された複数の第1コンタクト領域78Aに対向していてもよい。各第1複合セル81において、一方の第1トレンチ構造61A側に配列された複数の第1コンタクト領域78Aは、第1方向Xに他方の第1トレンチ構造61A側に配列された複数の第1コンタクト領域78Aの間の領域に対向していてもよい。
各第1複合セル81において、一対の第1トレンチ構造61Aの間の領域に形成された複数の第1コンタクト領域78Aは、平面視において第2方向Yに互いにずれて配列されていてもよい。また、複数の第1コンタクト領域78Aは、平面視において第1方向Xに複数の第1ソース領域77Aに対向していてもよい。
第2単位トランジスタ10Bは、第1デバイス領域6において発熱源となる。したがって、第2単位トランジスタ10Bの個数は1つの第2複合セル82の発熱量を規定し、複数の第2複合セル82の配置は第1デバイス領域6での発熱箇所を規定する。すなわち、1つの第2複合セル82を構成する第2単位トランジスタ10Bの個数を増加させると1つの第2複合セル82内での発熱量が増加する。また、複数の第2複合セル82を隣り合わせで配置した場合、第1デバイス領域6の発熱箇所が局所的になる。
したがって、第2単位トランジスタ10Bの個数は、4個以下(β≦4)であることが好ましい。この構造によれば、1つの第2複合セル82における局所的な温度上昇を抑制できる。この場合、第2単位トランジスタ10Bの個数は、第1単位トランジスタ10Aの個数と等しいことが好ましい。この構造によれば、第1複合セル81に起因する発熱範囲および第2複合セル82に起因する発熱範囲のばらつきを抑制できる。前記短絡リスクおよび前記発熱量を鑑みると、第2単位トランジスタ10Bの個数は、2個(β=2)であることが特に好ましい。
複数の第2複合セル82は、第1デバイス領域6の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第1デバイス領域6において複数の第2複合セル82に起因する発熱箇所を間引くことができ、第1デバイス領域6における局所的な温度上昇を抑制できる。この場合、少なくとも1つの第2複合セル82が少なくとも1つの第1複合セル81に近接配置されていることが好ましい。この構造によれば、互いに近接する第1複合セル81および第2複合セル82において、いずれか一方のセルがオン状態であり、他方のセルがオフ状態である状況を作り出すことができる。これにより、第1複合セル81および第2複合セル82に起因する局所的な温度上昇を抑制できる。
この場合、少なくとも1つの第2複合セル82は、隣り合う2つの第1複合セル81の間の領域に配置されていることが好ましい。さらにこの場合、複数の第2複合セル82が、1つの第1複合セル81を挟み込む態様で、複数の第1複合セル81と交互に配列されていることが特に好ましい。これらの構造によれば、近接する2つの第1複合セル81を第2複合セル82の分だけ離間させることができる。これにより、複数の第1複合セル81および複数の第2複合セル82に起因する発熱箇所を適切に間引くことができ、第1デバイス領域6における局所的な温度上昇を適切に抑制できる。
各第2複合セル82において、一方の第2トレンチ構造61B側に配列された複数の第2チャネル領域79B(第2ソース領域77B)は、第1方向Xに他方の第2トレンチ構造61B側に配列された複数の第2チャネル領域79B(第2ソース領域77B)の間の領域に対向していることが好ましい。この構造によれば、各第2複合セル82における発熱起点を間引くことができる。これにより、各第2複合セル82における局所的な温度上昇を抑制できる。
この場合、各第2単位セル60Bにおいて、一方の第2チャネルセル62Bに形成された複数の第2チャネル領域79Bは、対応する第2トレンチ構造61Bを挟んで他方の第2チャネルセル62Bに形成された複数の第2チャネル領域79Bに対向していることが好ましい。各第2複合セル82において、一対の第2トレンチ構造61Bの間の領域に形成された複数の第2チャネル領域79Bは、平面視において第2方向Yに互いにずれて配列されていることが好ましい。
複数の第2チャネル領域79Bは、各第1トレンチ構造61Aおよび各第2トレンチ構造61Bのトレンチ間領域において、複数の第1チャネル領域79Aに対して第2方向Yにずれて配列されていることが好ましい。つまり、複数の第2チャネル領域79Bは、トレンチ間領域において、第1方向Xに複数の第1コンタクト領域78Aの間の領域に対向していることが好ましい。これらの構造によれば、トレンチ間領域における発熱起点を間引くことができる。これにより、トレンチ間領域における局所的な温度上昇を抑制できる。
各第2単位セル60Bにおいて、一方の第2チャネルセル62Bに形成された複数の第2コンタクト領域78Bは、対応する第2トレンチ構造61Bを挟んで他方の第2チャネルセル62Bに形成された複数の第2コンタクト領域78Bに対向していてもよい。各第2複合セル82において、一方の第2トレンチ構造61B側に配列された複数の第2コンタクト領域78Bは、第1方向Xに他方の第2トレンチ構造61B側に配列された複数の第2コンタクト領域78Bの間の領域に対向していてもよい。むろん、各第2単位セル60Bにおいて、一方の第2チャネルセル62Bに形成された複数の第2チャネル領域79Bは、対応する第2トレンチ構造61Bを挟んで他方の第2チャネルセル62Bに形成された複数の第2チャネル領域79Bの間の領域に対向していてもよい。
各第2複合セル82において、一対の第2トレンチ構造61Bの間の領域に形成された複数の第2コンタクト領域78Bは、平面視において第2方向Yに互いにずれて配列されていてもよい。複数の第2コンタクト領域78Bは、平面視において第1方向Xに複数の第2ソース領域77Bに対向していてもよい。
n系統のメイントランジスタ8は、総チャネル割合RTを有している。総チャネル割合RTは、全てのチャネルセル62の平面積に占める全てのチャネル領域79の総平面積の割合である。各チャネル領域79の平面積は、各ソース領域77の平面積によって定義される。総チャネル割合RTは、0%を超えて100%未満の範囲で調整される。総チャネル割合RTは、25%以上75%以下の範囲で調整されることが好ましい。
総チャネル割合RTは、n個の系統トランジスタ9によってn個の系統チャネル割合RSに分割される。2系統のメイントランジスタ8の総チャネル割合RTは、第1系統トランジスタ9Aの第1系統チャネル割合RSAおよび第2系統トランジスタ9Bの第2系統チャネル割合RSBの加算値(RT=RSA+RSB)からなる。第1系統チャネル割合RSAは、全てのチャネルセル62の総平面積に占める全ての第1チャネル領域79Aの総平面積の割合である。第2系統チャネル割合RSBは、全てのチャネルセル62の総平面積に占める全ての第2チャネル領域79Bの総平面積の割合である。
各第1チャネル領域79Aの平面積は各第1ソース領域77Aの平面積によって定義され、各第2チャネル領域79Bの平面積は各第2ソース領域77Bの平面積によって定義される。第1系統チャネル割合RSAは、第1ソース領域77Aおよび第1コンタクト領域78Aの配列パターンによって調整される。第2系統チャネル割合RSBは、第2ソース領域77Bおよび第2コンタクト領域78Bの配列パターンによって調整される。
第1系統チャネル割合RSAは、複数の第1複合セル81によって複数の第1チャネル割合RCAに分割される。第1チャネル割合RCAは、各第1複合セル81において全てのチャネルセル62の総平面積に占める複数の第1チャネル領域79Aの総平面積の割合である。第1系統チャネル割合RSAは、複数の第1チャネル割合RCAの加算値からなる。複数の第1複合セル81は、互いに等しい第1チャネル割合RCAを有していることが好ましい。各第1単位トランジスタ10Aにおいて、複数の第1チャネル領域79Aは、単位面積当たりに互いに異なるまたは互いに等しい第1面積で形成されていてもよい。
第2系統チャネル割合RSBは、複数の第2複合セル82によって複数の第2チャネル割合RCBに分割される。第2チャネル割合RCBは、各第2複合セル82において全てのチャネルセル62の総平面積に占める複数の第2チャネル領域79Bの総平面積の割合である。複数の第2複合セル82は、複数の第2チャネル割合RCBの加算値からなる。複数の第2複合セル82は、互いに等しい第2チャネル割合RCBを有していることが好ましい。各第2単位トランジスタ10Bにおいて、複数の第2チャネル領域79Bは、単位面積当たりに互いに異なるまたは互いに等しい第2面積で形成されていてもよい。第2面積は、単位面積当たりに複数の第1チャネル領域79Aの第1面積と等しくてもよいし、異なっていてもよい。
第2系統チャネル割合RSBは、第1系統チャネル割合RSAとほぼ等しくてもよい(RSA≒RSB)。第2系統チャネル割合RSBは、第1系統チャネル割合RSAを超えていてもよい(RSA<RSB)。第2系統チャネル割合RSBは、第1系統チャネル割合RSA未満(RSB<RSA)であってもよい。以下、図18~図21に第1チャネル領域79Aおよび第2チャネル領域79Bの構成例を示す。
図18は、メイントランジスタ8の要部を第1チャネル領域79Aおよび第2チャネル領域79Bの第1構成例と共に示す断面斜視図である。この構成例では、総チャネル割合RTが50%であり、第1系統チャネル割合RSAが25%であり、第2系統チャネル割合RSBが25%である。
図19は、メイントランジスタ8の要部を第1チャネル領域79Aおよび第2チャネル領域79Bの第2構成例と共に示す断面斜視図である。この構成例では、総チャネル割合RTが50%であり、第1系統チャネル割合RSAが37.5%であり、第2系統チャネル割合RSBが12.5%である。
図20は、メイントランジスタ8の要部を第1チャネル領域79Aおよび第2チャネル領域79Bの第3構成例と共に示す断面斜視図である。この構成例では、総チャネル割合RTが33%であり、第1系統チャネル割合RSAが24.7%であり、第2系統チャネル割合RSBが8.3%である。
図21は、メイントランジスタ8の要部を第1チャネル領域79Aおよび第2チャネル領域79Bの第4構成例と共に示す断面斜視図である。この構成例では、総チャネル割合RTが25%であり、第1系統チャネル割合RSAが18.7%であり、第2系統チャネル割合RSBが6.3%である。
図11~図17を再度参照して、メイントランジスタ8は、第1デバイス領域6において第1主面3に形成された複数対(この形態では4対、計8個)の第1トレンチ接続構造90を含む。複数対の第1トレンチ接続構造90は、第2方向Yに関して、対応する1つの第1複合セル81を挟んで互いに対向する一方側(第1側面5A側)の第1トレンチ接続構造90および他方側(第2側面5B側)の第1トレンチ接続構造90をそれぞれ含む。
一方側の第1トレンチ接続構造90は、平面視において複数(この形態では一対)の第1トレンチ構造61Aの第1端部63同士をアーチ状に接続している。他方側の第1トレンチ接続構造90は、平面視において複数(この形態では一対)の第1トレンチ構造61Aの第2端部64同士をアーチ状に接続している。一対の第1トレンチ接続構造90は、1つの第1複合セル81を構成する複数(この形態では一対)の第1トレンチ構造61Aと1つの環状トレンチ構造を構成している。
他方側の第1トレンチ接続構造90は、第1トレンチ構造61Aの第2端部64に接続されている点を除き、一方側の第1トレンチ接続構造90と同様の構造を有している。以下、1つの一方側の第1トレンチ接続構造90の構成について説明し、他方側の第1トレンチ接続構造90の構成についての説明は省略される。
一方側の第1トレンチ接続構造90は、第1方向Xに延びる第1部分90Aおよび第2方向Yに延びる複数(この形態では一対)の第2部分90Bを有している。第1部分90Aは、平面視において複数の第1端部63に対向している。複数の第2部分90Bは、第1部分90Aから複数の第1端部63に向けて延び、当該複数の第1端部63に接続されている。
一方側の第1トレンチ接続構造90は、接続幅WCおよび接続深さDCを有している。接続幅WCは、第1トレンチ接続構造90が延びる方向に直交する方向の幅である。接続幅WCは、トレンチ構造61のトレンチ幅Wとほぼ等しい(WC≒W)ことが好ましい。接続深さDCは、トレンチ構造61のトレンチ深さDとほぼ等しい(DC≒D)ことが好ましい。第1トレンチ接続構造90のアスペクト比DC/WCは、トレンチ構造61のアスペクト比D/Wとほぼ等しい(DC/WC≒D/W)ことが好ましい。第1トレンチ接続構造90の底壁は、第2半導体領域52の底部から1μm以上5μm以下の間隔を空けていることが好ましい。
一方側の第1トレンチ接続構造90は、第1接続トレンチ91、第1接続絶縁膜92、第1接続電極93および第1キャップ絶縁膜94を含むシングル電極構造を有している。第1接続トレンチ91は、平面視において複数の第1トレンチ71Aの第1端部63に連通するようにアーチ状に延び、第1主面3から第2主面4に向けて掘り下がっている。第1接続トレンチ91は、第1トレンチ接続構造90の第1部分90Aおよび第2部分90Bを区画している。第1接続トレンチ91は、第2半導体領域52の底部から第1主面3側に間隔を空けて形成されている。
第1接続トレンチ91は、側壁および底壁を含む。第1接続トレンチ91の側壁が半導体チップ2内において第1主面3との間で成す角度は、90°以上92°以下であってもよい。第1接続トレンチ91は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第1接続トレンチ91の底壁角部は、湾曲状に形成されていることが好ましい。第1接続トレンチ91の底壁の全体が、第2主面4に向かう湾曲状に形成されていてもよい。第1接続トレンチ91の側壁および底壁は、第1トレンチ71Aの側壁および底壁に滑らかに接続されている。
第1接続絶縁膜92は、第1接続トレンチ91の壁面に形成されている。第1接続絶縁膜92は、具体的には、第1接続トレンチ91の壁面の全域に膜状に形成され、第1接続トレンチ91内においてリセス空間を区画している。第1接続絶縁膜92は、第1接続トレンチ91の第1部分90Aにおいて第1方向Xに延びている。第1接続絶縁膜92は、第1接続トレンチ91の第2部分90Bにおいて第2方向Yに延びている。第1接続絶縁膜92は、第1接続トレンチ91および第1トレンチ71Aの連通部において第1上絶縁膜72Aおよび第1下絶縁膜73Aに接続されている。第1接続絶縁膜92は、酸化シリコン膜を含む。第1接続絶縁膜92は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
第1接続絶縁膜92は、第3厚さT3を有している。第3厚さT3は、第1接続トレンチ91の壁面の法線方向に沿う厚さである。第3厚さT3は、第1上絶縁膜72Aの第1厚さT1を超えている(T1<T3)。第3厚さT3は、下絶縁膜73の第2厚さT2とほぼ等しくてもよい(T2≒T3)。第3厚さT3は、分離絶縁膜55の分離厚さTIとほぼ等しくてもよい(T3≒TI)。第3厚さT3は、0.1μm以上1μm以下であってもよい。第3厚さT3は、0.15μm以上0.65μm以下であることが好ましい。第1接続絶縁膜92において、第1接続トレンチ91の底壁を被覆する部分の厚さは、第1接続トレンチ91の側壁を被覆する部分の厚さ未満であってもよい。
第1接続電極93は、第1接続絶縁膜92を挟んで第1接続トレンチ91に一体物として埋設されている。第1接続電極93は、この形態では、導電性ポリシリコンを含む。第1接続電極93は、第1接続トレンチ91の第1部分90Aにおいて第1方向Xに延びている。第1接続電極93は、第1接続トレンチ91の第2部分90Bにおいて第2方向Yに延びている。第1接続電極93は、第1接続トレンチ91および第1トレンチ71Aの連通部において第1下電極75Aに接続されている。
第1接続電極93は、第1中間絶縁膜76Aを挟んで第1上電極74Aから電気的に絶縁されている。つまり、第1接続電極93は、第1下電極75Aにおいて第1接続絶縁膜92および第1中間絶縁膜76Aを挟んで第1トレンチ71Aから第1接続トレンチ91に引き出された引き出し部からなる。第1ゲート信号G1は、第1接続電極93を介して第1下電極75Aに伝達される。つまり、同一の第1ゲート信号G1が、第1上電極74Aと同時に第1接続電極93に印加される。
第1接続電極93は、第1接続トレンチ91から露出する電極面(第1接続電極面)を有している。第1接続電極93の電極面は、第1接続トレンチ91の底壁に向けて湾曲状に窪んでいてもよい。第1接続電極93の電極面は、第1接続トレンチ91の深さ方向に関して、トレンチ構造61の上電極74の電極面の深さ位置よりも第1主面3側に位置(突出)していることが好ましい。第1接続電極93の電極面は、第1主面3から第1接続トレンチ91の底壁に0Å以上2000Å未満の間隔を空けていることが好ましい。第1接続電極93の電極面は、第1主面3から第1接続トレンチ91の底壁に1000Å未満の間隔を空けていることが特に好ましい。
第1キャップ絶縁膜94は、第1接続トレンチ91内において第1接続電極93の電極面を膜状に被覆している。第1キャップ絶縁膜94は、第1接続電極93が他の電極と短絡することを抑制する。第1キャップ絶縁膜94は、第1接続絶縁膜92に連なっている。第1キャップ絶縁膜94は、酸化シリコン膜を含むことが好ましい。第1キャップ絶縁膜94は、第1接続電極93の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第1キャップ絶縁膜94はポリシリコンの酸化物を含み、第1接続絶縁膜92はシリコン単結晶の酸化物を含むことが好ましい。
メイントランジスタ8は、第1デバイス領域6において第1主面3に形成された複数対(この形態では4対、計8個)の第2トレンチ接続構造100を含む。複数対の第2トレンチ接続構造100は、第2方向Yに関して、対応する1つの第2複合セル82を挟んで互いに対向する一方側(第1側面5A側)の第2トレンチ接続構造100および他方側(第2側面5B側)の第2トレンチ接続構造100をそれぞれ含む。
一方側の第2トレンチ接続構造100は、平面視において複数(この形態では一対)の第2トレンチ構造61Bの第1端部63同士をアーチ状に接続している。他方側の第2トレンチ接続構造100は、平面視において複数(この形態では一対)の第2トレンチ構造61Bの第2端部64同士をアーチ状に接続している。一対の第2トレンチ接続構造100は、1つの第2複合セル82を構成する複数(この形態では一対)の第2トレンチ構造61Bと1つの環状トレンチ構造を構成している。
他方側の第2トレンチ接続構造100は、第2トレンチ構造61Bの第2端部64に接続されている点を除き、一方側の第2トレンチ接続構造100と同様の構造を有している。以下、1つの一方側の第2トレンチ接続構造100の構成について説明し、他方側の第2トレンチ接続構造100の構成についての説明は省略される。
一方側の第2トレンチ接続構造100は、第1方向Xに延びる第1部分100Aおよび第2方向Yに延びる複数(この形態では一対)の第2部分100Bを有している。第1部分100Aは、平面視において複数の第1端部63に対向している。複数の第2部分100Bは、第1部分100Aから複数の第1端部63に向けて延び、当該複数の第1端部63に接続されている。一方側の第2トレンチ接続構造100は、各第1トレンチ接続構造90と同様に、接続幅WCおよび接続深さDCを有している。
一方側の第2トレンチ接続構造100は、第2接続トレンチ101、第2接続絶縁膜102、第2接続電極103および第2キャップ絶縁膜104を含むシングル電極構造を有している。第2接続トレンチ101は、平面視において一対の第2トレンチ71Bの第1端部63に連通するようにアーチ状に延び、第1主面3から第2主面4に向けて掘り下がっている。第2接続トレンチ101は、第2トレンチ接続構造100の第1部分100Aおよび第2部分100Bを区画している。第2接続トレンチ101は、第2半導体領域52の底部から第1主面3側に間隔を空けて形成されている。
第2接続トレンチ101は、側壁および底壁を含む。第2接続トレンチ101の側壁が半導体チップ2内において第1主面3との間で成す角度は、90°以上92°以下であってもよい。第2接続トレンチ101は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第2接続トレンチ101の底壁角部は、湾曲状に形成されていることが好ましい。第2接続トレンチ101の底壁の全体が、第2主面4に向かう湾曲状に形成されていてもよい。第2接続トレンチ101の側壁および底壁は、第2トレンチ71Bの側壁および底壁に滑らかに接続されている。
第2接続絶縁膜102は、第2接続トレンチ101の壁面に形成されている。第2接続絶縁膜102は、具体的には、第2接続トレンチ101の壁面の全域に膜状に形成され、第2接続トレンチ101内においてリセス空間を区画している。第2接続絶縁膜102は、第2接続トレンチ101の第1部分100Aにおいて第1方向Xに延びている。第2接続絶縁膜102は、第2接続トレンチ101の第2部分100Bにおいて第2方向Yに延びている。第2接続絶縁膜102は、酸化シリコン膜を含む。第2接続絶縁膜102は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第2接続絶縁膜102は、第1接続絶縁膜92と同様に、第3厚さT3を有している。
第2接続電極103は、第2接続絶縁膜102を挟んで第2接続トレンチ101に一体物として埋設されている。第2接続電極103は、この形態では、導電性ポリシリコンを含む。第2接続電極103は、第2接続トレンチ101の第1部分100Aにおいて第1方向Xに延びている。第2接続電極103は、第2接続トレンチ101の第2部分100Bにおいて第2方向Yに延びている。第2接続電極103は、第2接続トレンチ101および第2トレンチ71Bの連通部において第2下電極75Bに接続されている。
第2接続電極103は、第2中間絶縁膜76Bを挟んで第2上電極74Bから電気的に絶縁されている。つまり、第2接続電極103は、第2下電極75Bにおいて第2接続絶縁膜102および第2中間絶縁膜76Bを挟んで第2トレンチ71Bから第2接続トレンチ101に引き出された引き出し部からなる。第2ゲート信号G2は、第2接続電極103を介して第2下電極75Bに伝達される。つまり、同一の第2ゲート信号G2が、第2上電極74Bと同時に第2接続電極103に印加される。
第2接続電極103は、第2接続トレンチ101から露出する電極面(第2接続電極面)を有している。第2接続電極103の電極面は、第2接続トレンチ101の底壁に向けて湾曲状に窪んでいてもよい。第2接続電極103の電極面は、第2接続トレンチ101の深さ方向に関して、トレンチ構造61の上電極74の電極面の深さ位置よりも第1主面3側に位置(突出)していることが好ましい。第2接続電極103の電極面は、第1主面3から第2接続トレンチ101の底壁に0Å以上2000Å未満の間隔を空けていることが好ましい。第2接続電極103の電極面は、第1主面3から第2接続トレンチ101の底壁に1000Å未満の間隔を空けていることが特に好ましい。
第2キャップ絶縁膜104は、第2接続トレンチ101内において第2接続電極103の電極面(第2接続電極面)を膜状に被覆している。第2キャップ絶縁膜104は、第2接続電極103が他の電極と短絡することを抑制する。第2キャップ絶縁膜104は、第2接続絶縁膜102に連なっている。第2キャップ絶縁膜104は、酸化シリコン膜を含むことが好ましい。第2キャップ絶縁膜104は、第2接続電極103の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第2キャップ絶縁膜104はポリシリコンの酸化物を含み、第2接続絶縁膜102はシリコン単結晶の酸化物を含むことが好ましい。
半導体装置1は、第1デバイス領域6においてトレンチ分離構造53の内縁(内周壁)に沿って形成されたボディスペース110を含む。ボディスペース110は、ボディ領域58の一部からなる。ボディスペース110は、平面視においてメイントランジスタ8に沿って延びる帯状に形成されている。ボディスペース110は、具体的には、平面視においてメイントランジスタ8を取り囲む環状に形成されている。
ボディスペース110は、スペース幅WSPを有している。スペース幅WSPは、分離幅WI以上(WI≦WSP)であってもよいし、分離幅WI未満(WSP<WI)であってもよい。ボディスペース110は、トレンチ分離構造53の内縁を基準にほぼ一定のスペース幅WSPを有していることが好ましい。スペース幅WSPは、1μm以上2.5μm以下であってもよい。スペース幅WSPは、1.2μm以上2μm以下であることが好ましい。
半導体装置1は、第1デバイス領域6において第1主面3を部分的に被覆するフィールド絶縁膜111を含む。フィールド絶縁膜111は、平面視においてメイントランジスタ8からトレンチ分離構造53側に間隔を空けて形成され、トレンチ分離構造53の周囲を被覆している。つまり、フィールド絶縁膜111は、ボディスペース110(ボディ領域58)を被覆している。フィールド絶縁膜111は、第1デバイス領域6の周縁部においてボディスペース110(ボディ領域58)を挟んで第2半導体領域52(第1半導体領域51)に対向している。フィールド絶縁膜111は、酸化シリコン膜を含む。フィールド絶縁膜111は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
フィールド絶縁膜111は、平面視においてトレンチ分離構造53の内縁(内周壁)に沿って延びる帯状に形成されている。フィールド絶縁膜111は、この形態では、平面視においてトレンチ分離構造53の内周壁に沿って延びる環状に形成され、第1デバイス領域6の内方部を全周に亘って取り囲んでいる。フィールド絶縁膜111は、平面視において一方方向(第1方向X)に延びる辺、および、一方方向に交差する交差方向(第2方向Y)に延びる辺を有している。フィールド絶縁膜111は、トレンチ分離構造53の内縁(内周壁)側において分離絶縁膜55に連なっている。第1デバイス領域6は、半導体チップ2内においてトレンチ分離構造53によって区画され、半導体チップ2の上においてフィールド絶縁膜111によって区画されている。
フィールド絶縁膜111は、第1デバイス領域6の内方部を区画する絶縁側壁112を有している。絶縁側壁112は、フィールド絶縁膜111の全周に亘って形成されている。絶縁側壁112は、一方方向(第1方向X)に延びる辺、および、一方方向に交差する交差方向(第2方向Y)に延びる辺を有している。絶縁側壁112は、ボディスペース110(ボディ領域58)の上に位置している。絶縁側壁112は、第1主面3に対して鋭角を成すように斜め下り傾斜している。絶縁側壁112は、具体的には、フィールド絶縁膜111の主面側に位置する上端部、および、第1主面3側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
絶縁側壁112は、第1主面3との間で20°以上40°以下の傾斜角度(20°≦θ≦40°)を成している。傾斜角度は、断面視において絶縁側壁112の上端部および下端部を結ぶ直線を設定した場合に、当該直線がフィールド絶縁膜111内部において第1主面3に対して成す角度(絶対値)である。傾斜角度は、40°未満(θ<40°)であることが好ましい。
傾斜角度は、30°±6°の範囲(24°≦θ≦36°)に収まることが特に好ましい。傾斜角度は、典型的には、28°以上36°以下の範囲(28°≦θ≦36°)に収まる。絶縁側壁112は、上端部および下端部の間の領域において第1主面3に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、傾斜角度は、断面視において絶縁側壁112の上端部および下端部を結ぶ直線を設定した場合に当該直線が第1主面3に対して成す角度(絶対値)となる。
比較的緩慢な傾斜角度を有する絶縁側壁112によれば、トレンチ構造61等を形成する際に生じる電極残渣が絶縁側壁112に付着した状態で残存することを抑制できる。これにより、電極残渣に起因する複数の単位トランジスタ10の間における短絡リスクを低減できる。第1上電極74Aの電極面および第2上電極74Bの電極面を、分離電極56等の電極面よりも深く掘り下げることは、電極残渣に起因する第1上電極74Aおよび第2上電極74Bの短絡リスクを低減する上で有効である。
フィールド絶縁膜111は、上絶縁膜72の第1厚さT1を超える厚さを有している。フィールド絶縁膜111の厚さは、絶縁側壁112以外の部分の法線方向Zに沿う厚さである。フィールド絶縁膜111の厚さは、中間絶縁膜76の中間厚さTMを超えていることが好ましい。フィールド絶縁膜111の厚さは、下絶縁膜73の第2厚さT2とほぼ等しくてもよい。フィールド絶縁膜111の厚さは、分離絶縁膜55の分離厚さTIとほぼ等しくてもよい。フィールド絶縁膜111の厚さは、0.1μm以上1μm以下であってもよい。フィールド絶縁膜111の厚さは、0.15μm以上0.65μm以下であることが好ましい。
半導体装置1は、第1デバイス領域6において第1主面3を選択的に被覆する主面絶縁膜113を含む。主面絶縁膜113は、酸化シリコン膜を含む。主面絶縁膜113は、半導体チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜113は、第1主面3においてトレンチ構造61、第1トレンチ接続構造90、第2トレンチ接続構造100およびフィールド絶縁膜111外の領域を被覆し、上絶縁膜72、第1接続絶縁膜92、第2接続絶縁膜102およびフィールド絶縁膜111(絶縁側壁112)に連なっている。
主面絶縁膜113は、フィールド絶縁膜111の厚さ未満の厚さを有している。主面絶縁膜113の厚さは、フィールド絶縁膜111の厚さの5分の1以下であることが好ましい。主面絶縁膜113の厚さは、上絶縁膜72の第1厚さT1とほぼ等しくてもよい。主面絶縁膜113の厚さは、0.01μm以上0.05μm以下であってもよい。主面絶縁膜113の厚さは、0.02μm以上0.04μm以下であることが好ましい。
半導体装置1は、第1主面3を被覆する前述の層間絶縁層14を含む。半導体装置1は、層間絶縁層14に埋設された複数のプラグ電極121~125を含む。複数のプラグ電極121~125は、複数の第1プラグ電極121、複数の第2プラグ電極122、複数の第3プラグ電極123、複数の第4プラグ電極124および複数の第5プラグ電極125を含む。複数のプラグ電極121~125は、タングステンプラグ電極からなっていてもよい。一部の添付図面では、複数のプラグ電極121~125がX印またはラインによって簡略化して示されている。
複数の第1プラグ電極121は、分離電極56用のソースプラグ電極からそれぞれなる。複数の第1プラグ電極121は、層間絶縁層14においてトレンチ分離構造53を被覆する部分にそれぞれ埋設されている。複数の第1プラグ電極121は、分離電極56に沿って間隔を空けて埋設され、分離電極56にそれぞれ電気的に接続されている。複数の第1プラグ電極121の配置や形状は任意である。平面視において帯状または環状に延びる1つまたは複数の第1プラグ電極121が分離電極56の上に形成されていてもよい。
複数の第2プラグ電極122は、複数の上電極74用のゲートプラグ電極からそれぞれなる。複数の第2プラグ電極122は、層間絶縁層14において複数のトレンチ構造61を被覆する部分にそれぞれ埋設されている。複数の第2プラグ電極122は、この形態では、複数の上電極74の両端部にそれぞれ電気的に接続されている。複数の第2プラグ電極122の配置や形状は任意である。平面視において上電極74に沿って帯状に延びる1つまたは複数の第2プラグ電極122が各上電極74の上に形成されていてもよい。
複数の第3プラグ電極123は、チャネルセル62用のソースプラグ電極からそれぞれなる。複数の第3プラグ電極123は、層間絶縁層14において複数のソース領域77および複数のコンタクト領域78を被覆する部分にそれぞれ埋設されている。複数の第3プラグ電極123は、チャネルセル62にそれぞれ電気的に接続されている。複数の第3プラグ電極123の配置や形状は任意である。
複数の第4プラグ電極124は、複数の最外のコンタクト領域78用のソースプラグ電極からそれぞれなる。複数の第4プラグ電極124は、層間絶縁層14において複数の最外のコンタクト領域78を被覆する部分にそれぞれ埋設されている。複数の第4プラグ電極124は、各最外のコンタクト領域78に沿って間隔を空けて埋設され、各最外のコンタクト領域78にそれぞれ電気的に接続されている。複数の第4プラグ電極124の配置や形状は任意である。平面視において最外のコンタクト領域78に沿って帯状に延びる1つまたは複数の第4プラグ電極124が各最外のコンタクト領域78の上に形成されていてもよい。
複数の第5プラグ電極125は、複数の第1~第2接続電極93、103用のゲートプラグ電極からそれぞれなる。複数の第5プラグ電極125は、層間絶縁層14において複数の第1~第2接続電極93、103を被覆する部分にそれぞれ埋設されている。各第5プラグ電極125は、複数の第1~第2接続電極93、103に電気的に接続されている。複数の第5プラグ電極125の配置や形状は任意である。平面視において複数の第1~第2接続電極93、103に沿って帯状に延びる1つまたは複数の第5プラグ電極125が複数の第1~第2接続電極93、103の上に形成されていてもよい。
半導体装置1は、層間絶縁層14内に配置された1つまたは複数のソース配線126を含む(図14参照)。1つまたは複数のソース配線126は、層間絶縁層14内に形成された配線層からなる。1つまたは複数のソース配線126は、層間絶縁層14内に選択的に引き回され、複数の第1プラグ電極121を介して分離電極56に電気的に接続され、複数の第3プラグ電極123および複数の第4プラグ電極124を介してソース領域77およびコンタクト領域78に電気的に接続されている。1つまたは複数のソース配線126は、前述のソース端子17に電気的に接続されている。
半導体装置1は、層間絶縁層14内に形成された前述のn個のゲート配線15を含む。n個のゲート配線15は、層間絶縁層14内に選択的に引き回されている。n個のゲート配線15は、第1デバイス領域6において個別制御対象として系統化すべき1つまたは複数のトレンチ構造61(単位トランジスタ10)にそれぞれ電気的に接続され、第2デバイス領域7において前述のコントロールIC11(ゲート制御回路12)に電気的に接続されている。
n個のゲート配線15は、この形態では、第1ゲート配線15Aおよび第2ゲート配線15Bを含む。第1ゲート配線15Aは、対応する第2プラグ電極122および対応する第5プラグ電極125を介して第1上電極74A、第1下電極75Aおよび第1接続電極93に電気的に接続され、第1ゲート信号G1を付与する。第2ゲート配線15Bは、対応する第2プラグ電極122および対応する第5プラグ電極125を介して第2上電極74B、第2下電極75Bおよび第2接続電極103に電気的に接続され、第2ゲート信号G2を付与する。
以下、図10の回路図に加えて、図22A~図22Cならびに図23を参照して、2系統のメイントランジスタ8の制御例が説明される。図22A~図22Cは、メイントランジスタ8の制御例を示す断面斜視図である。図22A~図22Cでは、総チャネル割合RTが50%であり、第1系統チャネル割合RSAが25%であり、第2系統チャネル割合RSBが25%である構成例が示されている(図18も併せて参照)。図22A~図22Cでは、オフ状態のチャネル(ソース領域77)が塗りつぶしハッチングによって示されている。
図23は、メイントランジスタ8の制御例を示すタイミングチャートである。図23には、紙面上側から順に、イネーブル信号EN、出力電圧VOUT(実線)、第1ゲート信号G1(一点鎖線)、第2ゲート信号G2(破線)、および、出力電流IOUTが示されている。以下では、第1系統トランジスタ9Aのゲート・ソース電圧を「Vgs1」、クランプMISFET39のゲート・ソース電圧を「Vgs2」、ドライブMISFET36のゲート・ソース電圧を「Vgs3」、ツェナダイオード列37の降伏電圧を「VZ」、ダイオード列38の順方向降下電圧を「VF」とする。
図23を参照して、イネーブル信号ENは、時刻t1に至るまでローレベルに維持されている。イネーブル信号ENにおいて、ローレベルはメイントランジスタ8をオフするときの論理レベルであり、ハイレベルはメイントランジスタ8をオンするときの論理レベルである。この時、第1~第2ゲート信号G1~G2がローレベル(≒VOUT)に維持されているので、第1~第2系統トランジスタ9A~9Bはオフ状態に制御されている(図22A参照)。この状態は、メイントランジスタ8の第1動作モードに相当する。
時刻t1において、イネーブル信号ENは、ローレベルからハイレベルに制御される。イネーブル信号ENがハイレベルになると、第1~第2ゲート信号G1~G2がローレベル(≒VOUT)からハイレベル(≒VG)に立ち上がり、第1~第2系統トランジスタ9A~9Bの双方が同時にオン状態に制御される(図22B参照)。これにより、メイントランジスタ8が通常動作(第1動作)状態になる。この状態は、メイントランジスタ8の第2動作モードに相当する。第1~第2系統トランジスタ9A~9Bがオン状態になると、出力電流IOUTが流れ始める。出力電圧VOUTは、電源電圧VB近傍まで上昇する。メイントランジスタ8は、通常動作時において総チャネル割合RT(=50%)で駆動される。
時刻t2において、イネーブル信号ENはハイレベルからローレベルに制御される。イネーブル信号ENがローレベルになると、第1~第2ゲート信号G1~G2がハイレベルからローレベルに立ち下がる。このとき、メイントランジスタ8は、オン期間中に誘導性負荷L(図9等参照)に蓄えられた全エネルギが放出されるまで出力電流IOを流し続ける。その結果、出力電圧VOUTは、グランド電圧GNDよりも低い負電圧まで急低下する。これにより、メイントランジスタ8がアクティブクランプ動作(第2動作)に移行する。
時刻t3において、出力電圧VOUTが電源電圧VBよりも所定値a(=VZ+VF+Vgs3)だけ低いチャネル切り換え電圧VB-aまで低下すると、内部ノード電圧Vxがゲート・ソース電圧Vgs3よりも高くなる。これにより、ドライブMISFET36がオン状態になり、第2系統トランジスタ9Bのゲート・ソース間がショート(G2=VOUT)される。その結果、第2系統トランジスタ9Bがオフ状態に制御される。
一方、時刻t4において、出力電圧VOUTが電源電圧VBよりも所定値b(=VZ+VF+Vgs1+Vgs2)だけ低い下限電圧VB-bまで低下すると、第1系統トランジスタ9Aは、アクティブクランプ回路13によってオン状態に制御される。下限電圧VB-bは、チャネル切り換え電圧VB-a未満(VB-b<VB-a)である。
したがって、第2系統トランジスタ9Bは、アクティブクランプ回路13の動作前にドライブMISFET36によって完全に停止される。これにより、メイントランジスタ8は、アクティブクランプ動作時において、第2系統トランジスタ9Bが停止した状態で第1系統トランジスタ9Aによって駆動される(図22C参照)。この状態は、メイントランジスタ8の第3動作モードに相当する。
メイントランジスタ8は、アクティブクランプ動作時において第1系統チャネル割合RSA(=25%)で駆動される。つまり、メイントランジスタ8は、アクティブクランプ動作時のチャネル利用率は、零を超えて通常動作時のチャネル利用率未満となるように制御される。換言すると、メイントランジスタ8は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗よりも高くなるように制御される。
出力電流IOUTは、第1系統トランジスタ9Aを介して放電される。これにより、出力電圧VOUTは、下限電圧VB-b以上に制限される。つまり、アクティブクランプ回路13は、電源電圧VB基準で出力電圧VOUTを制限し、メイントランジスタ8のドレイン・ソース電圧Vds(=VB-VOUT)をクランプ電圧Vclp(=b)以下に制限する。アクティブクランプ動作は、誘導性負荷Lに蓄えられたエネルギが放出し尽くされて出力電流IOUTが流れなくなる時刻t5まで継続される。
このように、この制御例によれば、動作状況に応じてオン抵抗を変化させることができるオン抵抗可変型のメイントランジスタ8を備えた半導体装置1を提供できる。つまり、半導体装置1によれば、通常動作時(第1動作時)において第1~第2系統トランジスタ9A~9Bを利用して電流を流すことができる。これにより、オン抵抗を低減できる。一方、アクティブクランプ動作時(第2動作時)には、第2系統トランジスタ9Bを停止させた状態で第1系統トランジスタ9Aを利用して電流を流すことができる。これにより、誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制しながら、第1系統トランジスタ9Aによって逆起電力を消費(吸収)できる。
換言すると、半導体装置1によれば、通常動作時においてメイントランジスタ8のチャネル利用率が相対的に増加し、アクティブクランプ動作時においてメイントランジスタ8のチャネル利用率が相対的に低下する。これにより、オン抵抗を低減できる。また、アクティブクランプ動作時において誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Eacの向上を図ることができる。このように、半導体装置1によれば、優れたオン抵抗および優れたアクティブクランプ耐量Eacの両立を図ることができる。
図24A~図24Kは、図1に示す半導体装置1の製造方法の一例を説明するための断面図である。図24Aを参照して、半導体チップ2のベースとなる円盤状の半導体ウエハ201が用意される。半導体ウエハ201は、一方側の第1ウエハ主面203および他方側の第2ウエハ主面204を有している。第1ウエハ主面203および第2ウエハ主面204は、半導体チップ2の第1主面3および第2主面4にそれぞれ対応している。
半導体ウエハ201は、第2ウエハ主面204の表層部にn型の第1半導体領域51を有している。第1半導体領域51は、この形態では、円盤状の半導体基板からなる。半導体ウエハ201は、第1ウエハ主面203の表層部にn型の第2半導体領域52を有している。第2半導体領域52は、この形態では、エピタキシャル成長方によって半導体基板(第1半導体領域51)の主面の上に形成されたn型のエピタキシャル層からなる。
次に、図24Bを参照して、第1ウエハ主面203の上に所定パターンを有するマスク205が形成される。マスク205は、この形態では、無機絶縁体膜(たとえば酸化シリコン膜および/または窒化シリコン膜)からなる。マスク205は、複数のトレンチ206に対応したパターンを有している。複数のトレンチ206は、分離トレンチ54、複数の第1トレンチ71A、複数の第2トレンチ71B、複数の第1接続トレンチ91および複数の第2接続トレンチ101を含む。
次に、半導体ウエハ201の不要な部分が、マスク205を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング(たとえばRIE(Reactive Ion Etching))法であることが好ましい。これにより、複数のトレンチ206が、第1ウエハ主面203に形成される。マスク205は、その後、除去される。
次に、図24Cを参照して、第1ベース絶縁膜207が、第1ウエハ主面203および複数のトレンチ206の内壁に形成される。第1ベース絶縁膜207は、分離絶縁膜55、複数の第1下絶縁膜73A、複数の第2下絶縁膜73B、複数の第1接続絶縁膜92、複数の第2接続絶縁膜102およびフィールド絶縁膜111のベースとなる。第1ベース絶縁膜207は、酸化シリコン膜を含む。第1ベース絶縁膜207は、酸化処理法(たとえば熱酸化処理法)および/またはCVD法によって形成されてもよい。第1ベース絶縁膜207は、この形態では、熱酸化処理法によって形成される。
次に、図24Dを参照して、第1ベース電極膜208が、第1ベース絶縁膜207の上に形成される。第1ベース電極膜208は、分離電極56、複数の第1下電極75A、複数の第2下電極75B、複数の第1接続電極93および複数の第2接続電極103のベースとなる。第1ベース電極膜208は、第1ベース絶縁膜207を挟んで複数のトレンチ206を埋め、第1ベース絶縁膜207を挟んで第1ウエハ主面203を被覆する。第1ベース絶縁膜207は、この形態では、導電性ポリシリコンからなる。第1ベース電極膜208は、CVD法によって形成されてもよい。
次に、図24Eを参照して、第1ベース電極膜208の不要な部分が、エッチング法によって第1ベース絶縁膜207が露出するまで除去される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。これにより、第1ベース電極膜208の一部が、第1ベース絶縁膜207を挟んで複数のトレンチ206に埋設される。
次に、図24Fを参照して、所定パターンを有する第1レジストマスク209が、第1ウエハ主面203の上に形成される。第1レジストマスク209は、複数の第1下電極75Aおよび複数の第2下電極75Bを形成すべき領域を露出させ、そられ以外の領域を被覆している。次に、第1ベース電極膜208の不要な部分が、第1レジストマスク209を介するエッチング法によって除去される。
第1ベース電極膜208の不要な部分は、第1ベース電極膜208の電極面(エッチング面)が複数のトレンチ206の深さ方向途中部に位置するまで除去される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。これにより、分離電極56、複数の第1下電極75A、複数の第2下電極75B、複数の第1接続電極93および複数の第2接続電極103が形成される。第1レジストマスク209は、その後、除去される。
次に、図24Gを参照して、所定パターンを有する第2レジストマスク210が、第1ベース電極膜208の上に形成される。第2レジストマスク210は、第1ベース絶縁膜207において分離絶縁膜55、複数の第1接続絶縁膜92、複数の第2接続絶縁膜102およびフィールド絶縁膜111を形成すべき領域を被覆し、複数の第1下絶縁膜73Aおよび複数の第2下絶縁膜73Bを形成すべき領域を露出させている。
次に、第1ベース電極膜208の不要な部分が、第2レジストマスク210を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。第1ベース電極膜208は、複数の第1下電極75Aの上端部および複数の第2下電極75Bの上端部が露出するまで除去される。第2レジストマスク210は、その後、除去される。
次に、図24Hを参照して、第2ベース絶縁膜211が、第1ウエハ主面203、分離電極56の電極面、複数の第1下電極75Aの電極面、複数の第2下電極75Bの電極面、および、複数のトレンチ206(トレンチ71)の内壁面の上に形成される。第2ベース絶縁膜211は、分離キャップ絶縁膜57、複数の第1上絶縁膜72A、複数の第2上絶縁膜72B、複数の第1中間絶縁膜76A、複数の第2中間絶縁膜76B、第1キャップ絶縁膜94、第2キャップ絶縁膜104および主面絶縁膜113を含む。第2ベース絶縁膜211は、この形態では、酸化シリコン膜を含む。第2ベース絶縁膜211は、酸化処理法(たとえば熱酸化処理法)および/またはCVD法によって形成されてもよい。第2ベース絶縁膜211は、この形態では、熱酸化処理法によって形成される。
次に、図24Iを参照して、第2ベース電極膜212が、第1ウエハ主面203の上に形成される。第2ベース電極膜212は、複数の第1上電極74Aおよび複数の第2上電極74Bのベースとなる。第2ベース電極膜212は、第2ベース絶縁膜211を挟んで複数のトレンチ206を埋め、第2ベース絶縁膜211を挟んで第1ウエハ主面203を被覆する。第2ベース絶縁膜211は、この形態では、導電性ポリシリコンからなる。第2ベース電極膜212は、CVD法によって形成されてもよい。
次に、図24Jを参照して、第2ベース電極膜212の不要な部分が、エッチング法によって第2ベース絶縁膜211が露出するまで除去される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。これにより、第2ベース電極膜212の一部が、第2ベース絶縁膜211を挟んで複数のトレンチ206に埋設され、複数の第1上電極74Aおよび複数の第2上電極74Bが形成される。
この時、第2ベース電極膜212の電極面(エッチング面)は、複数のトレンチ206の深さ方向に関して、第1ウエハ主面203から複数のトレンチ206の底壁に2000Å以上の間隔を空けて形成されることが好ましい。第2ベース電極膜212の電極面は、第1ウエハ主面203から複数のトレンチ206の底壁に2500Å以上4500Å以下の間隔を空けて形成されることが特に好ましい。
この工程によれば、複数の第1上電極74Aを複数の第2上電極74Bから適切に分離して複数のトレンチ206(第1トレンチ71A)に埋設でき、複数の第2上電極74Bを複数の第1上電極74Aから適切に分離して複数のトレンチ206(第2トレンチ71B)に埋設できる。これにより、第1上電極74Aおよび第2上電極74Bの短絡リスクを適切に低減できる。
また、この工程によれば、第2ベース電極膜212等の残渣がフィールド絶縁膜111の絶縁側壁112に付着した状態で残存することを抑制できる。これにより、第2ベース電極膜212等の残渣に起因する第1上電極74Aおよび第2上電極74Bの短絡リスクも低減できる。分離キャップ絶縁膜57、第1キャップ絶縁膜94および第2キャップ絶縁膜104は、第2ベース電極膜212等の残渣に起因して、分離電極56、第1接続電極93および第2接続電極103が第1上電極74Aおよび第2上電極74Bのいずれか一方または双方と短絡することを抑制する。
次に、図24Kを参照して、ボディ領域67、ソース領域77およびコンタクト領域78が、複数のトレンチ206(トレンチ71)の側壁を介するイオン注入法によって第1ウエハ主面203の表層部にそれぞれ形成される。ボディ領域67およびコンタクト領域78はp型不純物の導入によって形成され、ソース領域77はn型不純物の導入によって形成される。その後の製造工程についての説明は省略される。以上を含む工程を経て、半導体装置1が製造される。
前述の実施形態はさらに他の形態で実施できる。前述の実施形態では、2系統のメイントランジスタ8の具体的な構造が示された。n系統のメイントランジスタ8が採用される場合、n個の系統トランジスタ9は、少なくとも1つの単位セル60をそれぞれ含む。n個の系統トランジスタ9の電気的な接続形態は、複数のゲート配線15、複数のプラグ電極121~125、複数のソース配線126等の個数や引き回し態様によって調整される。
前述の実施形態では、アクティブクランプ動作時において、第1系統トランジスタ9Aがオン状態に制御され、第2系統トランジスタ9Bがオフ状態に制御された例について説明した。しかし、アクティブクランプ動作時において、第2系統トランジスタ9Bがオン状態に制御され、第1系統トランジスタ9Aがオフ状態に制御されてもよい。この場合、第1系統トランジスタ9Aおよび第2系統トランジスタ9Bの関係を入れ替えて理解すればよい。
前述の実施形態では、半導体装置1がコントロールIC11を有する例について説明した。しかし、コントロールIC11を有さず、メイントランジスタ8およびn個のゲート配線15を含む半導体装置1が採用されてもよい。
前述の各実施形態では、第1下電極75Aが第1上電極74Aと同電位に固定された例について説明した。しかし、第1下電極75Aは第1上電極74Aとは異なる電位に固定されてもよい。この場合、第1下電極75Aは、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ2および第1下電極75Aの間の寄生容量を低下させることができる。これにより、第1単位トランジスタ10A(メイントランジスタ8)のスイッチング速度を向上させることができる。
前述の各実施形態では、第2下電極75Bが第2上電極74Bと同電位に固定された例について説明した。しかし、第2下電極75Bは第2上電極74Bとは異なる電位に固定されてもよい。この場合、第2下電極75Bは、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ2および第2下電極75Bの間の寄生容量を低下させることができる。これにより、第2単位トランジスタ10B(メイントランジスタ8)のスイッチング速度を向上させることができる。
前述の実施形態では、第1導電型がn型、第2導電型がp型の例について説明したが、第1導電型がp型、第2導電型がn型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、n型領域をp型領域に置き換え、p型領域をn型領域に置き換えることによって得られる。
以下、この明細書および図面から抽出される特徴の例を示す。以下、信頼性を向上できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目(Clause)の範囲を実施形態に限定する趣旨ではない。
[A1]主面(3)を有する半導体チップ(2)と、個別制御されるように前記主面(3)にそれぞれ形成された第1系統トランジスタ(9:9A)および第2系統トランジスタ(9:9B)を含むメイントランジスタ(8)と、を含み、前記第1系統トランジスタ(9:9A)は、前記主面(3)に形成された第1トレンチ(71:71A)に埋設された第1電極(74、75:74A、75A)を含む第1トレンチ構造(61:61A)をそれぞれ有し、前記主面(3)に隣り合って配列されたα(α≧2)個の第1単位トランジスタ(10:10A)によって構成された第1複合セル(81)を含み、前記第2系統トランジスタ(9:9B)は、前記主面(3)に形成された第2トレンチ(71:71B)に埋設された第2電極(74、75:74B、75B)を含む第2トレンチ構造(61:61B)をそれぞれ有し、前記主面(3)に隣り合って配列されたβ(β≧2)個の第2単位トランジスタ(10:10B)によって構成され、前記第1複合セル(81)に隣り合って配置された第2複合セル(82)を含む、半導体装置(1)。
[A2]前記第1系統トランジスタ(9:9A)は、第1ゲート信号(G:G1)によって制御され、前記第2系統トランジスタ(9:9B)は、前記第1ゲート信号(G:G1)とは異なる第2ゲート信号(G:G2)によって制御される、A1に記載の半導体装置(1)。
[A3]前記メイントランジスタ(8)は、前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)の個別制御によって単一の出力信号(IOUT)を生成する、A1またはA2に記載の半導体装置(1)。
[A4]前記メイントランジスタ(8)は、前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)の個別制御によってオン抵抗が変化する、A1~A3のいずれか一つに記載の半導体装置(1)。
[A5]前記メイントランジスタ(8)は、前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される、A1~A4のいずれか一つに記載の半導体装置(1)。
[A6]複数の前記第1複合セル(81)が、平面視で間隔を空けて配列され、前記第2複合セル(82)が、平面視で複数の前記第1複合セル(81)の間に配置されている、A1~A5のいずれか一つに記載の半導体装置(1)。
[A7]複数の前記第2複合セル(82)が、平面視で複数の前記第1複合セル(81)と交互に配列されている、A6に記載の半導体装置(1)。
[A8]前記第1電極(74、75:74A、75A)は、前記主面(3)から前記第1トレンチ(71:71A)の底壁側に間隔を空けて埋設され、前記第2電極(74、75:74B、75B)は、前記主面(3)から前記第2トレンチ(71:71B)の底壁側に間隔を空けて埋設されている、A1~A7のいずれか一つに記載の半導体装置(1)。
[A9]前記第1電極(74、75:74A、75A)は、前記主面(3)から前記第1トレンチ(71:71A)の底壁側に2000Å以上の間隔を空けて埋設され、前記第2電極(74、75:74B、75B)は、前記主面(3)から前記第2トレンチ(71:71B)の底壁側に2000Å以上の間隔を空けて埋設されている、A8に記載の半導体装置(1)。
[A10]前記第1電極(74、75:74A、75A)は、前記第1トレンチ(71:71A)内に上下方向に絶縁分離されるように埋設された第1上電極(74:74A)および第1下電極(75:75A)を含むマルチ電極構造を有し、前記第2電極(74、75:74B、75B)は、前記第2トレンチ(71:71B)内に上下方向に絶縁分離されるように埋設された第2上電極(74:74B)および第2下電極(75:75B)を含むマルチ電極構造を有している、A1~A9のいずれか一つに記載の半導体装置(1)。
[A11]前記第1下電極(75:75A)は、前記第1上電極(74:74A)と同電位に固定され、前記第2下電極(75:75B)は、前記第2上電極(74:74B)と同電位に固定されている、A10に記載の半導体装置(1)。
[A12]前記主面(3)に形成された第1接続トレンチ(91)、および、前記第1接続トレンチ(91)内に埋設された第1接続電極(93)をそれぞれ含み、複数の前記第1トレンチ構造(61:61A)の一端部同士および他端部同士をそれぞれ接続する一対の第1トレンチ接続構造(90)と、前記主面(3)に形成された第2接続トレンチ(101)、および、前記第2接続トレンチ(101)内に埋設された第2接続電極(103)をそれぞれ含み、複数の前記第2トレンチ構造(61:61B)の一端部同士および他端部同士をそれぞれ接続する一対の第2トレンチ接続構造(100)と、をさらに含む、A10またはA11に記載の半導体装置(1)。
[A13]一対の前記第1トレンチ接続構造(90)は、平面視で2個の前記第1トレンチ構造(61:61A)と1つの環状トレンチ構造を構成し、一対の前記第2トレンチ接続構造(100)は、平面視で2個の前記第2トレンチ構造(61:61B)と1つの環状トレンチ構造を構成している、A12に記載の半導体装置(1)。
[A14]前記第1単位トランジスタ(10:10A)は、前記主面(3)の表層部における前記第1トレンチ構造(61:61A)の両側の領域に、単位面積当たりに第1面積で形成された複数の第1チャネル領域(79:79A)を含み、前記第2単位トランジスタ(10:10B)は、前記主面(3)の表層部における前記第2トレンチ構造(61:61B)の両側の領域に前記第1面積と等しい第2面積で形成された複数の第2チャネル領域(79:79B)を含む、A1~A13のいずれか一つに記載の半導体装置(1)。
[A15]前記第1単位トランジスタ(10:10A)は、前記主面(3)の表層部における前記第1トレンチ構造(61:61A)の両側の領域に、単位面積当たりに第1面積で形成された複数の第1チャネル領域(79:79A)を含み、前記第2単位トランジスタ(10:10B)は、前記主面(3)の表層部における前記第2トレンチ構造(61:61B)の両側の領域に、単位面積当たりに前記第1面積とは異なる第2面積で形成された複数の第2チャネル領域(79:79B)を含む、A1~A13のいずれか一つに記載の半導体装置(1)。
[A16]複数の前記第1チャネル領域(79:79A)は、平面視で前記第1トレンチ構造(61:61A)に沿う一方方向に間隔を空けて配列されており、複数の前記第2チャネル領域(79:79B)は、平面視で前記一方方向に交差する交差方向に複数の前記第1チャネル領域(79:79A)の間の領域に対向するように前記一方方向に間隔を空けて配列されている、A14またはA15に記載の半導体装置(1)。
[A17]デバイス領域(6)を区画するように前記主面(3)に形成された領域分離構造(53)をさらに含み、前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)は、前記デバイス領域(6)内に形成されている、A1~A16のいずれか一つに記載の半導体装置(1)。
[A18]前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)に個別的に接続された複数の制御配線(15:15A、15B)をさらに含む、A1~A17のいずれか一つに記載の半導体装置(1)。
[A19]前記主面(3)において前記メイントランジスタ(8)とは異なる領域に形成され、前記第1系統トランジスタ(9:9A)および前記第2系統トランジスタ(9:9B)を個別制御する制御回路(11、12)をさらに含む、A1~A18のいずれか一つに記載の半導体装置(1)。
[A20]α=2であり、β=2である、A1~A19のいずれか一つに記載の半導体装置(1)。
[B1]主面(3)を有する半導体チップ(2)と、前記主面(3)にデバイス領域(6)を区画する領域分離構造(53)と、個別制御されるように前記デバイス領域(6)の前記主面(3)にそれぞれ形成されたn個(n≧2)の系統トランジスタ(9)を含むn系統のメイントランジスタ(8)と、を含み、前記領域分離構造(53)は、前記主面(3)に形成された分離トレンチ(54)、および、前記分離トレンチ(54)に埋設され、前記分離トレンチ(54)から露出する分離電極面を有する分離電極(56)を含むトレンチ分離構造(53)を含み、各前記系統トランジスタ(9)は、前記主面(3)に形成されたトレンチ(71)、および、前記トレンチ(71)に埋設され、前記トレンチ(71)の深さ方向に関して前記分離電極面の深さ位置に対して前記トレンチ(71)の底壁側に位置する埋設電極面を有する埋設電極(74、75)を含むトレンチ構造(61)を含む、半導体装置(1)。
[B2]前記埋設電極(74、75)は、前記主面(3)から前記トレンチ(71)の底壁側に2000Å以上の間隔を空けて埋設されている、B1に記載の半導体装置(1)。
[B3]前記埋設電極(74、75)は、前記主面(3)から前記トレンチ(71)の底壁側に2500Å以上4500Å以下の間隔を空けて埋設されている、B2に記載の半導体装置(1)。
[B4]前記分離電極(56)は、前記主面(3)から前記分離トレンチ(54)の底壁側に2000Å未満の間隔を空けて埋設されている、B1~B3のいずれか一つに記載の半導体装置(1)。
[B5]前記分離電極(56)は、前記主面(3)から前記分離トレンチ(54)の底壁側に1000Å未満の間隔を空けて埋設されている、B4に記載の半導体装置(1)。
[B6]前記埋設電極(74、75)には前記分離電極(56)に印加される電位とは異なる電位が印加される、B1~B5のいずれか一つに記載の半導体装置(1)。
[B7]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によって単一の出力信号(IOUT)を生成する、B1~B6のいずれか一つに記載の半導体装置(1)。
[B8]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によってオン抵抗が変化する、B1~B7のいずれか一つに記載の半導体装置(1)。
[B9]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される、B1~B8のいずれか一つに記載の半導体装置(1)。
[B10]n個の前記系統トランジスタ(9)は、第1ゲート信号(G:G1)によって制御される第1系統トランジスタ(9:9A)、および、前記第1ゲート信号(G:G1)とは異なる第2ゲート信号(G:G2)によって制御される第2系統トランジスタ(9:9B)を含む、B1~B9のいずれか一つに記載の半導体装置(1)。
[B11]前記第1系統トランジスタ(9:9A)は、単位面積当たりに第1チャネル面積を有し、前記第2系統トランジスタ(9:9B)は、単位面積当たりに前記第1チャネル面積と等しい第2チャネル面積を有している、B10に記載の半導体装置(1)。
[B12]前記第1系統トランジスタ(9:9A)は、単位面積当たりに第1チャネル面積を有し、前記第2系統トランジスタ(9:9B)は、単位面積当たりに前記第1チャネル面積とは異なる第2チャネル面積を有している、B10に記載の半導体装置(1)。
[B13]前記トレンチ(71)は、前記分離トレンチ(54)の幅未満の幅を有している、B1~B12のいずれか一つに記載の半導体装置(1)。
[B14]前記トレンチ(71)は、前記分離トレンチ(54)の深さ未満の深さを有している、B1~B13のいずれか一つに記載の半導体装置(1)。
[B15]前記領域分離構造(53)は、平面視において前記デバイス領域(6)を区画するように前記主面(3)の一部を取り囲んでいる、B1~B14のいずれか一つに記載の半導体装置(1)。
[B16]複数の前記トレンチ構造(61)は、平面視においてストライプ状に配列されている、B1~B15のいずれか一つに記載の半導体装置(1)。
[B17]前記トレンチ分離構造(53)は、前記分離電極面を被覆するキャップ絶縁膜(57)を含む、B1~B16のいずれか一つに記載の半導体装置(1)。
[B18]前記分離電極(56)は、前記分離トレンチ(54)に一体物として埋設されたシングル電極構造を有し、前記埋設電極(74、75)は、前記トレンチ(71)内に上下方向に絶縁分離されるように埋設された上電極(74)および下電極(75)を含むマルチ電極構造を有している、B1~B17のいずれか一つに記載の半導体装置(1)。
[B19]前記下電極(75)は、前記上電極(74)と同電位に固定されている、B18に記載の半導体装置(1)。
[B20]前記デバイス領域(6)とは異なる領域に形成され、n個の前記系統トランジスタ(9)を個別制御する制御回路(11、12)をさらに含む、B1~B19のいずれか一つに記載の半導体装置(1)。
[B21]n個の前記系統トランジスタ(9)に個別的に接続されたn個の制御配線(15:15A、15B)をさらに含む、B1~B20のいずれか一つに記載の半導体装置(1)。
[B22]n=2である、B1~B21のいずれか一つに記載の半導体装置(1)。
[B23]主面(3)を有する半導体チップ(2)と、前記主面(3)にデバイス領域(6)を区画する領域分離構造(53)と、前記デバイス領域(6)の前記主面(3)に形成された絶縁ゲート型のトランジスタ(8)と、を含み、前記領域分離構造(53)は、前記主面(3)に形成された分離トレンチ(54)、および、前記分離トレンチ(54)に埋設され、前記分離トレンチ(54)から露出する分離電極面を有する分離電極(56)を含むトレンチ分離構造(53)を含み、前記トランジスタ(8)は、前記主面(3)に形成されたトレンチ(71)、および、前記トレンチ(71)に埋設され、前記トレンチ(71)の深さ方向に関して前記分離電極面の深さ位置に対して前記トレンチ(71)の底壁側に位置する埋設電極面を有する埋設電極(74、75)を含むトレンチ構造(61)を含む、半導体装置(1)。
[B24]前記埋設電極(74、75)には前記分離電極(56)に印加される電位とは異なる電位が印加される、B23に記載の半導体装置(1)。
[B25]前記分離電極(56)は、前記主面(3)から前記分離トレンチ(54)の底壁側に2000Å未満の間隔を空けて埋設され、前記埋設電極(74、75)は、前記主面(3)から前記トレンチ(71)の底壁側に2000Å以上の間隔を空けて埋設されている、B23またはB24に記載の半導体装置(1)。
[B26]前記トランジスタ(8)は、個別制御されるように前記デバイス領域(6)の前記主面(3)にそれぞれ形成されたn個(n≧2)の系統トランジスタ(9)を含むn系統のメイントランジスタ(8)からなり、n個の前記系統トランジスタ(9)は、前記トレンチ構造(61)をそれぞれ含む、B23~B25のいずれか一つに記載の半導体装置(1)。
[C1]主面(3)を有する半導体チップ(2)と、個別制御されるように前記主面(3)にそれぞれ形成されたn個(n≧2)の系統トランジスタ(9)を含むn系統のメイントランジスタ(8)と、を含み、各前記系統トランジスタ(9)は、前記主面(3)に形成されたトレンチ(71)、および、前記トレンチ(71)に埋設され、前記トレンチ(71)の深さ方向に関して前記主面(3)から前記トレンチ(71)の底壁側に間隔を空けて形成された埋設電極面を有する埋設電極(74、75)を含むトレンチ構造(61)と、前記トレンチ(71)に連通するように前記主面(3)に形成された接続トレンチ(91、101)、および、前記接続トレンチ(91、101)内に埋設され、前記接続トレンチ(91、101)の深さ方向に関して前記埋設電極面の深さ位置に対して前記主面(3)側に突出した接続電極面を有する接続電極(93、103)を含むトレンチ接続構造(90、100)と、を含む、半導体装置(1)。
[C2]前記埋設電極(74、75)は、前記主面(3)から前記トレンチ(71)の底壁側に2000Å以上の間隔を空けて埋設されている、C1に記載の半導体装置(1)。
[C3]前記埋設電極(74、75)は、前記主面(3)から前記トレンチ(71)の底壁側に2500Å以上4500Å以下の間隔を空けて埋設されている、C2に記載の半導体装置(1)。
[C4]前記接続電極(93、103)は、前記主面(3)から前記接続トレンチ(91、101)の底壁側に2000Å未満の間隔を空けて埋設されている、C1~C3のいずれか一つに記載の半導体装置(1)。
[C5]前記接続電極(93、103)は、前記主面(3)から前記接続トレンチ(91、101)の底壁側に1000Å未満の間隔を空けて埋設されている、C4に記載の半導体装置(1)。
[C6]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によって単一の出力信号(IOUT)を生成する、C1~C5のいずれか一つに記載の半導体装置(1)。
[C7]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によってオン抵抗が変化する、C1~C6のいずれか一つに記載の半導体装置(1)。
[C8]前記メイントランジスタ(8)は、n個の前記系統トランジスタ(9)の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される、C1~C7のいずれか一つに記載の半導体装置(1)。
[C9]n個の前記系統トランジスタ(9)は、第1ゲート信号(G:G1)によって制御される第1系統トランジスタ(9:9A)、および、前記第1ゲート信号(G:G1)とは異なる第2ゲート信号(G:G2)によって制御される第2系統トランジスタ(9:9B)を含む、C1~C8のいずれか一つに記載の半導体装置(1)。
[C10]前記第1系統トランジスタ(9:9A)は、単位面積当たりに第1チャネル面積を有し、前記第2系統トランジスタ(9:9B)は、単位面積当たりに前記第1チャネル面積と等しい第2チャネル面積を有している、C9に記載の半導体装置(1)。
[C11]前記第1系統トランジスタ(9:9A)は、単位面積当たりに第1チャネル面積を有し、前記第2系統トランジスタ(9:9B)は、単位面積当たりに前記第1チャネル面積とは異なる第2チャネル面積を有している、C9に記載の半導体装置(1)。
[C12]複数の前記トレンチ構造(61)が、平面視においてストライプ状に配列され、前記トレンチ接続構造(90、100)が、平面視において複数の前記トレンチ構造(61)をアーチ状に接続している、C1~C11のいずれか一つに記載の半導体装置(1)。
[C13]前記トレンチ接続構造(90、100)は、前記接続電極面を被覆するキャップ絶縁膜(94、104)を含む、C1~C12のいずれか一つに記載の半導体装置(1)。
[C14]前記埋設電極(74、75)は、前記トレンチ(71)内に上下方向に絶縁分離されるように埋設された上電極(74)および下電極(75)を含むマルチ電極構造を有し、前記接続電極(93、103)は、前記接続トレンチ(91、101)に一体物として埋設されたシングル電極構造を有している、C1~C13のいずれか一つに記載の半導体装置(1)。
[C15]前記接続電極(93、103)は、前記下電極(75)と同電位に固定されている、C14に記載の半導体装置(1)。
[C16]前記接続電極(93、103)は、前記トレンチ(71)および前記接続トレンチ(91、101)の連通部において前記下電極(75)に連なっている、C14またはC15に記載の半導体装置(1)。
[C17]前記接続電極(93、103)は、前記上電極(74)から絶縁分離されている、C14~C16のいずれか一つに記載の半導体装置(1)。
[C18]前記下電極(75)は、前記上電極(74)と同電位に固定されている、C14~C17のいずれか一つに記載の半導体装置(1)。
[C19]前記主面(3)にデバイス領域(6)を区画する領域分離構造(53)をさらに含み、前記メイントランジスタ(8)は、前記デバイス領域(6)に形成されている、C1~C18のいずれか一つに記載の半導体装置(1)。
[C20]前記領域分離構造(53)は、前記主面(3)に形成された分離トレンチ(54)、および、前記分離トレンチ(54)に埋設され、前記分離トレンチ(54)から露出する分離電極面を有する分離電極(56)を含むトレンチ分離構造(53)を含み、前記埋設電極(74、75)の前記埋設電極面は、前記トレンチ(71)の深さ方向に関して前記分離電極面の深さ位置に対して前記トレンチ(71)の底壁側に位置している、C19に記載の半導体装置(1)。
[C21]前記トレンチ分離構造(53)は、前記分離電極面を被覆する分離キャップ絶縁膜(57)を含む、C20に記載の半導体装置(1)。
[C22]前記接続電極(93、103)には、前記分離電極(56)とは異なる電位が印加される、C20またはC21に記載の半導体装置(1)。
[C23]前記領域分離構造(53)は、平面視において前記デバイス領域(6)を区画するように前記主面(3)の一部を取り囲んでいる、C20~C22のいずれか一つに記載の半導体装置(1)。
[C24]前記メイントランジスタ(8)とは異なる領域に形成され、n個の前記系統トランジスタ(9)を個別制御する制御回路(11、12)をさらに含む、C1~C23のいずれか一つに記載の半導体装置(1)。
[C25]n個の前記系統トランジスタ(9)に個別的に接続されたn個の制御配線(15:15A、15B)をさらに含む、C1~C24のいずれか一つに記載の半導体装置(1)。
[C26]n=2である、C1~C25のいずれか一つに記載の半導体装置(1)。
[C27]主面(3)を有する半導体チップ(2)と、前記主面(3)に形成された絶縁ゲート型のトランジスタ(8)と、を含み、前記トランジスタ(8)は、前記主面(3)に形成されたトレンチ(71)、および、前記トレンチ(71)に埋設され、前記トレンチ(71)の深さ方向に関して前記主面(3)から前記トレンチ(71)の底壁側に間隔を空けて形成された埋設電極面を有する埋設電極(74、75)を含むトレンチ構造(61)と、前記トレンチ(71)に連通するように前記主面(3)に形成された接続トレンチ(91、101)、および、前記接続トレンチ(91、101)内に埋設され、前記接続トレンチ(91、101)の深さ方向に関して前記埋設電極面の深さ位置に対して前記主面(3)側に位置する接続電極面を有する接続電極(93、103)を含むトレンチ接続構造(90、100)と、を含む、半導体装置(1)。
[C28]前記埋設電極面は、前記主面(3)から前記トレンチ(71)の底壁側に2000Å以上の間隔を空けて埋設され、前記接続電極面は、前記主面(3)から前記接続トレンチ(91、101)の底壁側に2000Å未満の間隔を空けて埋設されている、C27に記載の半導体装置(1)。
[C29]前記トレンチ接続構造(90、100)は、前記接続電極面を被覆するキャップ絶縁膜(94、104)を含む、C27またはC28に記載の半導体装置(1)。
[C30]前記トランジスタ(8)は、個別制御されるように前記主面(3)にそれぞれ形成されたn個(n≧2)の系統トランジスタ(9)を含むn系統のメイントランジスタ(8)からなり、n個の前記系統トランジスタ(9)は、前記トレンチ構造(61)をそれぞれ含む、C27~C29のいずれか一つに記載の半導体装置(1)。
実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
1 半導体装置
2 半導体チップ
3 第1主面(主面)
6 第1デバイス領域(デバイス領域)
8 メイントランジスタ
9A 第1系統トランジスタ
9B 第2系統トランジスタ
10A 第1単位トランジスタ
10B 第2単位トランジスタ
11 コントロールIC(制御回路)
12 ゲート制御回路
15 ゲート配線(制御配線)
15A 第1ゲート配線
15B 第1ゲート配線
53 トレンチ分離構造(領域分離構造)
61A 第1トレンチ構造
61B 第2トレンチ構造
71A 第1トレンチ
71B 第2トレンチ
74A 第1上電極
74B 第2上電極
75A 第1下電極
75B 第2下電極
79A 第1チャネル領域
79B 第2チャネル領域
81 第1複合セル
82 第2複合セル
90 第1トレンチ接続構造
91 第1接続トレンチ
93 第1接続電極
100 第2トレンチ接続構造
101 第2接続トレンチ
103 第2接続電極
G1 第1ゲート信号
G2 第2ゲート信号
IOUT 出力信号
2 半導体チップ
3 第1主面(主面)
6 第1デバイス領域(デバイス領域)
8 メイントランジスタ
9A 第1系統トランジスタ
9B 第2系統トランジスタ
10A 第1単位トランジスタ
10B 第2単位トランジスタ
11 コントロールIC(制御回路)
12 ゲート制御回路
15 ゲート配線(制御配線)
15A 第1ゲート配線
15B 第1ゲート配線
53 トレンチ分離構造(領域分離構造)
61A 第1トレンチ構造
61B 第2トレンチ構造
71A 第1トレンチ
71B 第2トレンチ
74A 第1上電極
74B 第2上電極
75A 第1下電極
75B 第2下電極
79A 第1チャネル領域
79B 第2チャネル領域
81 第1複合セル
82 第2複合セル
90 第1トレンチ接続構造
91 第1接続トレンチ
93 第1接続電極
100 第2トレンチ接続構造
101 第2接続トレンチ
103 第2接続電極
G1 第1ゲート信号
G2 第2ゲート信号
IOUT 出力信号
Claims (20)
- 主面を有する半導体チップと、
個別制御されるように前記主面にそれぞれ形成された第1系統トランジスタおよび第2系統トランジスタを含むメイントランジスタと、を含み、
前記第1系統トランジスタは、前記主面に形成された第1トレンチに埋設された第1電極を含む第1トレンチ構造をそれぞれ有し、前記主面に隣り合って配列されたα(α≧2)個の第1単位トランジスタによって構成された第1複合セルを含み、
前記第2系統トランジスタは、前記主面に形成された第2トレンチに埋設された第2電極を含む第2トレンチ構造をそれぞれ有し、前記主面に隣り合って配列されたβ(β≧2)個の第2単位トランジスタによって構成され、前記第1複合セルに隣り合って配置された第2複合セルを含む、半導体装置。 - 前記第1系統トランジスタは、第1ゲート信号によって制御され、
前記第2系統トランジスタは、前記第1ゲート信号とは異なる第2ゲート信号によって制御される、請求項1に記載の半導体装置。 - 前記メイントランジスタは、前記第1系統トランジスタおよび前記第2系統トランジスタの個別制御によって単一の出力信号を生成する、請求項1または2に記載の半導体装置。
- 前記メイントランジスタは、前記第1系統トランジスタおよび前記第2系統トランジスタの個別制御によってオン抵抗が変化する、請求項1~3のいずれか一項に記載の半導体装置。
- 前記メイントランジスタは、前記第1系統トランジスタおよび前記第2系統トランジスタの個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される、請求項1~4のいずれか一項に記載の半導体装置。
- 複数の前記第1複合セルが、平面視で間隔を空けて配列され、
前記第2複合セルが、平面視で複数の前記第1複合セルの間に配置されている、請求項1~5のいずれか一項に記載の半導体装置。 - 複数の前記第2複合セルが、平面視で複数の前記第1複合セルと交互に配列されている、請求項6に記載の半導体装置。
- 前記第1電極は、前記主面から前記第1トレンチの底壁側に間隔を空けて埋設され、
前記第2電極は、前記主面から前記第2トレンチの底壁側に間隔を空けて埋設されている、請求項1~7のいずれか一項に記載の半導体装置。 - 前記第1電極は、前記主面から前記第1トレンチの底壁側に2000Å以上の間隔を空けて埋設され、
前記第2電極は、前記主面から前記第2トレンチの底壁側に2000Å以上の間隔を空けて埋設されている、請求項8に記載の半導体装置。 - 前記第1電極は、前記第1トレンチ内に上下方向に絶縁分離されるように埋設された第1上電極および第1下電極を含むマルチ電極構造を有し、
前記第2電極は、前記第2トレンチ内に上下方向に絶縁分離されるように埋設された第2上電極および第2下電極を含むマルチ電極構造を有している、請求項1~9のいずれか一項に記載の半導体装置。 - 前記第1下電極は、前記第1上電極と同電位に固定され、
前記第2下電極は、前記第2上電極と同電位に固定されている、請求項10に記載の半導体装置。 - 前記主面に形成された第1接続トレンチ、および、前記第1接続トレンチ内に埋設された第1接続電極をそれぞれ含み、複数の前記第1トレンチ構造の一端部同士および他端部同士をそれぞれ接続する一対の第1トレンチ接続構造と、
前記主面に形成された第2接続トレンチ、および、前記第2接続トレンチ内に埋設された第2接続電極をそれぞれ含み、複数の前記第2トレンチ構造の一端部同士および他端部同士をそれぞれ接続する一対の第2トレンチ接続構造と、をさらに含む、請求項10または11に記載の半導体装置。 - 一対の前記第1トレンチ接続構造は、平面視で複数の前記第1トレンチ構造と環状トレンチ構造を構成し、
一対の前記第2トレンチ接続構造は、平面視で複数の前記第2トレンチ構造と環状トレンチ構造を構成している、請求項12に記載の半導体装置。 - 前記第1単位トランジスタは、前記主面の表層部における前記第1トレンチ構造の両側の領域に、単位面積当たりに第1面積で形成された複数の第1チャネル領域を含み、
前記第2単位トランジスタは、前記主面の表層部における前記第2トレンチ構造の両側の領域に、単位面積当たりに前記第1面積と等しい第2面積で形成された複数の第2チャネル領域を含む、請求項1~13のいずれか一項に記載の半導体装置。 - 前記第1単位トランジスタは、前記主面の表層部における前記第1トレンチ構造の両側の領域に、単位面積当たりに第1面積で形成された複数の第1チャネル領域を含み、
前記第2単位トランジスタは、前記主面の表層部における前記第2トレンチ構造の両側の領域に、単位面積当たりに前記第1面積とは異なる第2面積で形成された複数の第2チャネル領域を含む、請求項1~13のいずれか一項に記載の半導体装置。 - 複数の前記第1チャネル領域は、平面視で前記第1トレンチ構造に沿う一方方向に間隔を空けて配列されており、
複数の前記第2チャネル領域は、平面視で前記一方方向に交差する交差方向に複数の前記第1チャネル領域の間の領域に対向するように前記一方方向に間隔を空けて配列されている、請求項14または15に記載の半導体装置。 - デバイス領域を区画するように前記主面に形成された領域分離構造をさらに含み、
前記第1系統トランジスタおよび前記第2系統トランジスタは、前記デバイス領域内に形成されている、請求項1~16のいずれか一項に記載の半導体装置。 - 前記第1系統トランジスタおよび前記第2系統トランジスタに個別的に接続された複数の制御配線をさらに含む、請求項1~17のいずれか一項に記載の半導体装置。
- 前記主面において前記メイントランジスタとは異なる領域に形成され、前記第1系統トランジスタおよび前記第2系統トランジスタを個別制御する制御回路をさらに含む、請求項1~18のいずれか一項に記載の半導体装置。
- α=2であり、
β=2である、請求項1~19のいずれか一項に記載の半導体装置。
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122 | Ep: pct application non-entry in european phase |
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