JP2019192693A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】複数のＭＩＳＦＥＴ１Ｑを含むＭＩＳＦＥＴ群１ＱＡと、複数のＭＩＳＦＥＴ２Ｑを含むＭＩＳＦＥＴ群２ＱＡと、を有する半導体装置は、半導体層ＮＥに形成され、且つ、トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂからなる複数のトレンチＴＲと、複数のトレンチＴＲ内に形成された複数のゲート電極ＧＥ１、ＧＥ２と、を有する。トレンチ上部ＴＲａには、膜厚の薄いゲート絶縁膜ＧＩが形成され、トレンチ下部ＴＲｂには、膜厚の厚いフィールド絶縁膜ＧＦが形成されている。ここで、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲにおいては、トレンチ上部ＴＲａにゲート絶縁膜ＧＩが形成されておらず、トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂに、フィールド絶縁膜ＧＦが形成されている。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチゲート構造を用いた半導体装置に好適に利用できるものである。
パワートランジスタでは、半導体基板にトレンチを形成し、このトレンチ内にゲート電極を埋め込んだトレンチゲート構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が適用されている。
下記の特許文献１には、トレンチゲート構造のＭＩＳＦＥＴが開示されており、トレンチの下部に形成される絶縁膜の膜厚を、トレンチの上部に形成されるゲート絶縁膜の膜厚よりも、厚くする技術が開示されている。
下記の特許文献２には、複数のトレンチのうち、最外周に形成された終端トレンチにおいて、トレンチの下部だけでなく、トレンチの上部にも厚い絶縁膜を形成する技術が開示されている。
特開２０１０−２５８２５２号公報 特開２０１４−１５０１４８号公報
例えば、トレンチゲート構造のＭＩＳＦＥＴを双方向スイッチとして使用する場合には、１つの半導体チップ内に、第１のＭＩＳＦＥＴと、第２のＭＩＳＦＥＴとが設けられ、これらは、それぞれ別のソース電極に接続される。そして、それぞれのソース電極間に電位が印加されると、互いに隣り合う第１のＭＩＳＦＥＴの最外トレンチと、第２のＭＩＳＦＥＴの最外トレンチとのうち、何れかに電位差が発生し、最外トレンチ内に形成したゲート絶縁膜が破壊されることがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、複数の第１ＭＩＳＦＥＴが形成される第１領域と、複数の第２ＭＩＳＦＥＴが形成される第２領域と、を有する。また、半導体装置は、半導体基板と、半導体基板上に形成された半導体層と、半導体層に形成された複数のトレンチと、複数のトレンチ内に形成された複数のゲート電極と、を有する。ここで、複数のトレンチの各々は、トレンチ上部およびトレンチ下部を有する。また、第１領域の複数のトレンチのうち、第２領域に最も近い第１最外トレンチにおいて、トレンチ上部およびトレンチ下部には第１絶縁膜が形成され、第１最外トレンチ以外の第１領域の複数のトレンチの各々において、トレンチ上部には第１絶縁膜よりも膜厚の薄い第２絶縁膜が形成され、且つ、トレンチ下部には第１絶縁膜が形成されている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置である半導体チップが使用された保護回路図である。 実施の形態１の半導体装置である半導体チップの平面レイアウト図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の断面図である。 検討例１の半導体装置の断面図である。 検討例２の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
図１は、携帯機器などに用いられる二次電池ＢＡの保護回路である。二次電池ＢＡは、例えばリチウムイオン電池である。この二次電池ＢＡに対して、本実施の形態の半導体装置である半導体チップＣＨＰと、制御部ＣＰとが接続されている。
半導体チップＣＨＰは、ＭＩＳＦＥＴ群１ＱＡおよびＭＩＳＦＥＴ群２ＱＡを有する。ＭＩＳＦＥＴ群１ＱＡおよびＭＩＳＦＥＴ群２ＱＡは、互いに直列に接続され、それぞれ双方向スイッチの一部を構成している。ＭＩＳＦＥＴ群１ＱＡは、互いに並列接続された複数のｎ型のＭＩＳＦＥＴ１Ｑによって構成され、ＭＩＳＦＥＴ群２ＱＡは、互いに並列接続された複数のｎ型のＭＩＳＦＥＴ２Ｑによって構成されている。
また、本実施の形態において、ＭＩＳＦＥＴ群１ＱＡのゲート、ドレインまたはソースと表現した時は、それらは、複数のｎ型のＭＩＳＦＥＴ１Ｑの各々のゲート電極ＧＥ１、ドレイン領域ＮＥまたはソース領域ＮＳを意味する。このような表現については、ＭＩＳＦＥＴ群２ＱＡでも同様である。
ＭＩＳＦＥＴ群１ＱＡのドレインと、ＭＩＳＦＥＴ群２ＱＡのドレインとは、共通のドレイン電極ＤＥによって、互いに接続されている。ＭＩＳＦＥＴ群１ＱＡのソースは、ソース配線Ｓ１を介して、保護回路の外部電源ＥＰＳのマイナス（−）端子に電気的に接続されている。ＭＩＳＦＥＴ群２ＱＡのソースは、ソース配線Ｓ２を介して、二次電池ＢＡのマイナス電極に電気的に接続されている。二次電池ＢＡのプラス電極は、保護回路の外部電源ＥＰＳのプラス（＋）端子に電気的に接続されている。ＭＩＳＦＥＴ群１ＱＡのゲートおよびＭＩＳＦＥＴ群２ＱＡのゲートは、それぞれゲート配線Ｇ１およびゲート配線Ｇ２を介して、制御部ＣＰに電気的に接続されている。
この保護回路において二次電池ＢＡを充電する場合、まず、制御部ＣＰからの信号によって、半導体チップＣＨＰでは、ＭＩＳＦＥＴ群１ＱＡおよびＭＩＳＦＥＴ群２ＱＡの両方がオン状態となる。そして、図１に示されるように、ＭＩＳＦＥＴ群２ＱＡからＭＩＳＦＥＴ群１ＱＡに向かう方向に電流Ｉ１が流れることで、二次電池ＢＡが充電される。充電が完了すると、制御部ＣＰは、充電が完了したことを検知して、ＭＩＳＦＥＴ群１ＱＡがオフ状態になるように制御する。これにより回路が遮断されて、二次電池ＢＡへの過充電が防止される。
また、この保護回路において二次電池ＢＡを放電する場合は、図１に示されるように、充電時と逆の方向（ＭＩＳＦＥＴ群１ＱＡからＭＩＳＦＥＴ群２ＱＡに向かう方向）に電流Ｉ２が流れることで、二次電池ＢＡが放電される。放電が完了すると、制御部ＣＰは、放電が完了したことを検知して、ＭＩＳＦＥＴ群２ＱＡがオフ状態になるように制御する。これにより回路が遮断されて、二次電池ＢＡへの過放電が防止される。
図２は、本実施の形態の半導体装置である半導体チップＣＨＰの平面レイアウト図である。
図２に示されるように、半導体チップＣＨＰの表面側の大部分は、ゲート配線Ｇ１、ゲート配線Ｇ２、ソース配線Ｓ１およびソース配線Ｓ２によって覆われている。ゲート配線Ｇ１およびゲート配線Ｇ２は、半導体チップＣＨＰの外周に沿って、Ｘ方向に延在している。ソース配線Ｓ１およびソース配線Ｓ２は、平面視において、それぞれ櫛歯状に形成されており、半導体チップＣＨＰの中央部では、各々の櫛歯が互いにかみ合うように配置されている。
すなわち、ソース配線Ｓ１およびソース配線Ｓ２の平面形状は、Ｙ方向に延在し、且つ、互いにＸ方向で隣接する複数の第１箇所と、Ｘ方向に延在し、且つ、複数の第１箇所と連結する第２箇所と、を有した形状である。本実施の形態では、このような形状を櫛歯状と称し、「各々の櫛歯が互いにかみ合う」とは、ソース配線Ｓ１の第１箇所と、ソース配線Ｓ２の第１箇所とが、Ｘ方向において、交互に配置されている状態を表している。
また、図２では図示はしていないが、ゲート配線Ｇ１、ゲート配線Ｇ２、ソース配線Ｓ１およびソース配線Ｓ２の各々の上面には、保護膜ＰＦが形成されており、保護膜ＰＦの一部には複数の開口部が設けられている。ゲート配線Ｇ１、ゲート配線Ｇ２、ソース配線Ｓ１およびソース配線Ｓ２のうち、これらの開口部から露出した領域は、ワイヤボンディングまたは銅板（クリップ）などの外部接続用端子を介して、配線基板または他の半導体チップと電気的に接続される。
図３は、図２に破線で示されている領域１Ａを拡大した図であり、半導体チップＣＨＰの要部平面図である。なお、図３は平面図であるが、図面を見易くするため、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびプラグＰＧ１〜ＰＧ３にハッチングを付している。また、ゲート電極ＧＥ１およびゲート電極ＧＥ２と、その上層との配置関係を示すため、ゲート配線Ｇ２、ソース配線Ｓ１およびソース配線Ｓ２を破線で示している。
図３に示される外周領域ＯＲは、主に、ゲート電極ＧＥ２が、ゲート配線Ｇ２と接続するための領域であり、ゲート電極ＧＥ１およびゲート電極ＧＥ２の上方に、ゲート配線Ｇ２が形成されている。セル領域ＣＲは、主に、複数のＭＩＳＦＥＴ１Ｑおよび複数のＭＩＳＦＥＴ２Ｑが、実際にトランジスタとして動作する領域であり、ソース配線Ｓ１およびソース配線Ｓ２の下方には、それぞれ、複数のＭＩＳＦＥＴ１Ｑおよび複数のＭＩＳＦＥＴ２Ｑが形成されている。
セル領域ＣＲにおいて、複数のゲート電極ＧＥ１および複数のゲート電極ＧＥ２は、Ｙ方向に延在している。図示はしていないが、各ゲート電極ＧＥ１の間および各ゲート電極ＧＥ２の間には、それぞれ、ソース領域ＮＳなどが形成されている。ＭＩＳＦＥＴ１Ｑのソース領域ＮＳは、プラグＰＧ１を介して、ソース配線Ｓ１に電気的に接続され、ＭＩＳＦＥＴ２Ｑのソース領域ＮＳは、プラグＰＧ２を介して、ソース配線Ｓ２に電気的に接続されている。
外周領域ＯＲでは、ゲート電極ＧＥ２が、プラグＰＧ３を介して、ゲート配線Ｇ２に電気的に接続されている。なお、本実施の形態では図示を省略しているが、図２に示されるゲート配線Ｇ１の下部も、図３を反転させたようなレイアウトになっており、ゲート電極ＧＥ１は、他のプラグを介して、ゲート配線Ｇ１と電気的に接続されている。
図４は、図３に示されるＡ−Ａ線に沿った断面図であり、トレンチゲート構造のパワートランジスタとして、ＭＩＳＦＥＴ群１ＱＡを構成する複数のＭＩＳＦＥＴ１Ｑ、および、ＭＩＳＦＥＴ群２ＱＡを構成する複数のＭＩＳＦＥＴ２Ｑが示されている。図４では、ＭＩＳＦＥＴ群１ＱＡとなる領域、および、ＭＩＳＦＥＴ群２ＱＡとなる領域も示している。
本実施の形態で使用される半導体基板ＳＢは、ｎ型の不純物が導入されたシリコン基板である。半導体基板ＳＢの上面（第１面）上には、ｎ型の半導体層ＮＥが形成されており、半導体基板ＳＢの裏面（第２面）には、金属膜からなるドレイン電極ＤＥが形成されている。半導体基板ＳＢおよび半導体層ＮＥは、それぞれ、パワートランジスタのドレイン領域の一部を構成し、ドレイン電極ＤＥと電気的に接続されている。図４に示されるように、ドレイン電極ＤＥは、ＭＩＳＦＥＴ群１ＱＡおよびＭＩＳＦＥＴ群２ＱＡで共通の電極として使用されている。
半導体層ＮＥの表面側には、ｐ型のチャネル領域（不純物領域）ＰＣが形成されており、チャネル領域ＰＣ内には、ｎ型のソース領域（不純物領域）ＮＳ、および、ｐ型のボディ領域（不純物領域）ＰＢが形成されている。ソース領域ＮＳおよびボディ領域ＰＢは、それぞれ、後述のプラグＰＧ１またはプラグＰＧ２を介して、ソース電極Ｓ１またはソース電極Ｓ２と電気的に接続されている。ボディ領域ＰＢは、プラグＰＧ１またはプラグＰＧ２がチャネル領域ＰＣと接続する際に、接触抵抗を低減させる目的で設けられた領域である。このため、ボディ領域ＰＢの不純物濃度は、チャネル領域ＰＣの不純物濃度よりも高い。
また、ソース領域ＮＳおよびボディ領域ＰＢの表面に、プラグＰＧ１またはプラグＰＧ２との接触抵抗を更に低減させる目的で、シリサイド層を形成してもよい。シリサイド層は、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなる。本実施の形態では、このようなシリサイド層の図示を省略している。
半導体層ＮＥには、ゲート電極ＧＥ１およびゲート電極ＧＥ２の形成に用いられるトレンチＴＲが形成されている。トレンチＴＲは、ソース領域ＮＳおよびチャネル領域ＰＣを貫通し、半導体層ＮＥに達するように形成されている。すなわち、トレンチＴＲの底部は、半導体層ＮＥ内に位置している。また、トレンチＴＲは、２つのソース領域ＮＳの間に位置するように形成されている。
トレンチＴＲは、トレンチ上部ＴＲａと、トレンチ上部ＴＲａの下方の領域であるトレンチ下部ＴＲｂとに分けられる。トレンチ上部ＴＲａは、ソース領域ＮＳ、チャネル領域ＰＣおよび半導体層ＮＥと接しており、実効的にトランジスタ動作が行われる領域である。
トレンチ上部ＴＲａには、相対的に膜厚の薄いゲート絶縁膜ＧＩが形成されており、トレンチ下部ＴＲｂには、相対的に膜厚の厚いフィールド絶縁膜ＧＦが形成されている。ゲート絶縁膜ＧＩおよびフィールド絶縁膜ＧＦは、例えば酸化シリコン膜である。ゲート絶縁膜ＧＩの膜厚は、例えば２０ｎｍ程度であり、フィールド絶縁膜ＧＦの膜厚は、例えば１００ｎｍ程度である。また、図４の横方向（図３のＸ方向）において、トレンチ下部ＴＲｂの幅は、トレンチ上部ＴＲａの幅よりも広い。
ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑが実際にトランジスタとして動作するのは、薄いゲート絶縁膜ＧＩが形成されているトレンチ上部ＴＲａであり、厚いフィールド絶縁膜ＧＦが形成されているトレンチ下部ＴＲｂは、主に、電界緩和の目的で設けられている。
また、ＭＩＳＦＥＴ１ＱのトレンチＴＲのうち、ＭＩＳＦＥＴ２Ｑに最も近いトレンチＴＲ、および、ＭＩＳＦＥＴ２ＱのトレンチＴＲのうち、ＭＩＳＦＥＴ１Ｑに最も近いトレンチＴＲでは、トレンチ上部ＴＲａにゲート絶縁膜ＧＩが形成されておらず、トレンチ下部ＴＲｂだけでなく、トレンチ上部ＴＲａにもフィールド絶縁膜ＧＦが形成されている。言い換えれば、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲでは、トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂにフィールド絶縁膜ＧＦが形成されている。このような構成は、本実施の形態の主な特徴であるが、これについては後で詳細に説明する。
ＭＩＳＦＥＴ群１ＱＡのトレンチＴＲの内部には、ゲート絶縁膜ＧＩまたはフィールド絶縁膜ＧＦを介して、ゲート電極ＧＥ１が埋め込まれており、ＭＩＳＦＥＴ群２ＱＡのトレンチＴＲの内部には、ゲート絶縁膜ＧＩまたはフィールド絶縁膜ＧＦを介して、ゲート電極ＧＥ２が埋め込まれている。ゲート電極ＧＥ１およびゲート電極ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
ソース領域ＮＳ上には、ゲート絶縁膜ＧＩの一部およびフィールド絶縁膜ＧＦの一部が形成されている。ゲート絶縁膜ＧＩの一部、フィールド絶縁膜ＧＦの一部、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の上面には、例えば酸化シリコンからなる層間絶縁膜ＩＬが形成されている。そして、層間絶縁膜ＩＬ内には、コンタクトホールが形成されている。コンタクトホールは、層間絶縁膜ＩＬと、ゲート絶縁膜ＧＩまたはフィールド絶縁膜ＧＦと、を貫通し、ソース領域ＮＳおよびボディ領域ＰＢに達するように形成されている。このコンタクトホール内に、例えばタングステンからなる導電性膜が埋め込まれることで、プラグＰＧ１およびプラグＰＧ２が形成されている。なお、ここでは図示を省略しているが、プラグＰＧ３も、同様の構成によって形成されている。
なお、トレンチＴＲ外に形成されているゲート絶縁膜ＧＩの一部およびフィールド絶縁膜ＧＦの一部は、除去されていても構わない。
層間絶縁膜ＩＬ上には、ソース配線Ｓ１およびソース配線Ｓ２が形成されている。ソース配線Ｓ１はプラグＰＧ１と接続し、ソース配線Ｓ２はプラグＰＧ２と接続している。
ソース配線Ｓ１およびソース配線Ｓ２の各々の上面には、ポリイミドなどの樹脂、または、窒化シリコンからなる保護膜ＰＦが形成されている。上述のように、保護膜ＰＦの一部には複数の開口部が設けられており、これらの開口部から露出した領域が、ワイヤボンディングまたは銅板（クリップ）などの外部接続用端子と接続されるための領域となる。
なお、本実施の形態では、１層の配線構造としているが、２層以上の配線構造としてもよい。例えば、１層目の配線上に、更に層間絶縁膜およびプラグを形成し、２層目の配線に、ソース配線Ｓ１およびソース配線Ｓ２を形成してもよい。
＜検討例１の説明＞
本実施の形態の主な特徴を説明する前に、図２１を用いて、本願発明者が検討した検討例１の半導体装置を説明する。
検討例１の半導体装置は、本実施の形態の半導体装置と同様に、トレンチゲート構造の複数のＭＩＳＦＥＴ１Ｑおよび複数のＭＩＳＦＥＴ２Ｑを有する。しかし、検討例１の半導体装置は、本実施の形態の半導体装置と異なり、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲでは、トレンチ上部ＴＲａに、相対的に膜厚の薄いゲート絶縁膜ＧＩが形成されている。
双方向スイッチの動作時には、ソース配線Ｓ１と接続するＭＩＳＦＥＴ群１ＱＡ、または、ソース配線Ｓ２と接続するＭＩＳＦＥＴ群２ＱＡのうち、印加される電位が高い側のＭＩＳＦＥＴ群において、空乏層が伸びる。図２１では、ＭＩＳＦＥＴ群１ＱＡにおいて、二点鎖線で示す空乏層ＤＬが伸びている状態を示している。ここで、この空乏層ＤＬの終端にかかるＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲに、高い電界がかかることにより、膜厚の薄いゲート絶縁膜ＧＩの絶縁破壊が発生する問題がある。従って、検討例１の半導体装置の信頼性が低下する問題がある。
＜本実施の形態の半導体装置の主な特徴について＞
本実施の形態の半導体装置では、上述の検討例１と異なり、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲでは、トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂに、膜厚の厚いフィールド絶縁膜ＧＦが形成されている。言い換えれば、ＭＩＳＦＥＴ１ＱのトレンチＴＲのうち、ＭＩＳＦＥＴ２Ｑに最も近いトレンチＴＲ、および、ＭＩＳＦＥＴ２ＱのトレンチＴＲのうち、ＭＩＳＦＥＴ１Ｑに最も近いトレンチＴＲでは、トレンチ上部ＴＲａに膜厚の薄いゲート絶縁膜ＧＩが形成されておらず、トレンチ下部ＴＲｂだけでなく、トレンチ上部ＴＲａにもフィールド絶縁膜ＧＦが形成されている。
このため、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲにおいて、電界を緩和させることができる。従って、双方向スイッチの動作時に、ＭＩＳＦＥＴ群１ＱＡと接続するソース配線Ｓ１、または、ＭＩＳＦＥＴ群２ＱＡと接続するソース配線Ｓ２のうち、何れかの電位が高くなったとしても、ゲート絶縁膜ＧＩの絶縁破壊が発生する問題を抑制できる。以上より、本実施の形態では、検討例１と比較して、半導体装置の信頼性を向上させることができる。
＜半導体装置の製造方法＞
以下に、図５〜図１８を用いて、本実施の形態の半導体装置の製造方法を説明する。図５〜図１８でも、図４と同様に、図３のＡ−Ａ線に沿った断面が示されている。
まず、図５に示されるように、ｎ型の不純物が導入された半導体基板ＳＢ上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで、ｎ型の半導体層（エピタキシャル層）ＮＥを形成する。ここで、半導体層ＮＥの不純物濃度は、半導体基板ＳＢの不純物濃度よりも高い。
次に、半導体層ＮＥ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、窒化シリコンからなる絶縁膜ＩＦ１を形成する。なお、窒化シリコン膜の形成前に、酸化シリコン膜を形成し、絶縁膜ＩＦ１を酸化シリコン膜と窒化シリコン膜との積層膜としてもよい。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ１をパターニングする。次に、パターニングされた絶縁膜ＩＦ１をマスクとして、ドライエッチング処理を行うことで、半導体層ＮＥにトレンチＴＲを形成する。なお、この段階では、トレンチＴＲのうちトレンチ上部ＴＲａのみが形成され、トレンチ下部ＴＲｂは形成されない。
図６は、絶縁膜ＩＦ２の形成工程を示している。
トレンチＴＲ内（トレンチ上部ＴＲａ内）の側面および底面を覆うように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ２を形成する。ここで、絶縁膜ＩＦ２の材料は、絶縁膜ＩＦ１の材料と同じであることが望ましい。
図７は、絶縁膜ＩＦ２の加工工程を示している。
絶縁膜ＩＦ２に対して異方性エッチングを行うことで、トレンチ上部ＴＲａの底面上および絶縁膜ＩＦ１上に形成されていた絶縁膜ＩＦ２を除去する。これによって、トレンチ上部ＴＲａの側面上に、絶縁膜ＩＦ２がサイドウォール状に残される。
図８は、トレンチ下部ＴＲｂの形成工程を示している。
半導体層ＮＥ上の絶縁膜ＩＦ１、および、トレンチ上部ＴＲａの側面の絶縁膜ＩＦ２をマスクとして、ドライエッチング処理を行うことで、半導体層ＮＥにトレンチ下部ＴＲｂを形成する。トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂは、連続的に形成されており、トレンチＴＲとして一体化している。図８では、トレンチ上部ＴＲａおよびトレンチ下部ＴＲｂを、それぞれ破線で示している。
図９は、絶縁膜ＩＦ３の形成工程を示している。
トレンチ下部ＴＲｂの形成工程に続いて、熱酸化処理を行うことで、絶縁膜ＩＦ１および絶縁膜ＩＦ２から露出している半導体層ＮＥが酸化され、絶縁膜ＩＦ３が形成される。すなわち、トレンチ下部ＴＲｂの側面上および底面上に、酸化シリコンからなる絶縁膜ＩＦ３が形成される。絶縁膜ＩＦ３の膜厚は、例えば５０〜１００ｎｍ程度である。
図１０は、絶縁膜ＩＦ４の形成工程を示している。
トレンチＴＲ内の側面および底面を覆うように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。これによって、絶縁膜ＩＦ１、絶縁膜ＩＦ２および絶縁膜ＩＦ３の各々の表面が、絶縁膜ＩＦ４によって覆われる。また、絶縁膜ＩＦ４の膜厚は、例えば３０〜５０ｎｍ程度である。
図１１は、レジストパターンＲＰ１の形成工程、および、絶縁膜ＩＦ４の一部の除去工程を示している。
まず、絶縁膜ＩＦ４の一部を覆うように、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲを開口するようなパターンを有する。
次に、レジストパターンＲＰ１をマスクとして、フッ酸を含む溶液を用いたウェットエッチング処理を行うことで、レジストパターンＲＰ１に覆われていない絶縁膜ＩＦ４を除去する。その後、例えばアッシング処理によって、レジストパターンＲＰ１を除去する。
また、レジストパターンＲＰ１の形成工程時において、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲと、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲとの間の領域には、レジストパターンＲＰ１が形成されないようにする。
図１２は、絶縁膜ＩＦ１および絶縁膜ＩＦ２の除去工程を示している。
例えば、リン酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ４に覆われていない絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。これにより、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ内、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲ内において、絶縁膜ＩＦ２が選択的に除去される。また、これらの周囲の半導体層ＮＥ上に形成されていた絶縁膜ＩＦ１も、選択的に除去される。
図１３は、絶縁膜ＩＦ３および絶縁膜ＩＦ４の除去工程を示している。
例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ４および絶縁膜ＩＦ３を除去する。これにより、ＭＩＳＦＥＴ群１ＱＡおよびＭＩＳＦＥＴ群２ＱＡの全てのトレンチ下部ＴＲｂに形成されていた絶縁膜ＩＦ３が除去され、トレンチ下部ＴＲｂの側面および底面の半導体層ＮＥが露出する。
図１４は、フィールド絶縁膜ＧＦの形成工程を示している。
トレンチ下部ＴＲｂの側面および底面の半導体層ＮＥが露出された状態で、熱酸化処理を行うことで、トレンチ下部ＴＲｂの側面上および底面上に、フィールド絶縁膜ＧＦを形成する。フィールド絶縁膜ＧＦの膜厚は、例えば１００ｎｍ程度である。ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲにおいては、各々のトレンチ上部ＴＲａの半導体層ＮＥも露出しているので、トレンチ上部ＴＲａの側面上、および、トレンチＴＲ外部の半導体層ＮＥ上にも、フィールド絶縁膜ＧＦが形成される。
図１５は、絶縁膜ＩＦ１および絶縁膜ＩＦ２の除去工程、並びに、ゲート絶縁膜ＧＩの形成工程を示している。
まず、リン酸を含む溶液を用いたウェットエッチング処理によって、絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。これにより、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲ以外のトレンチＴＲにおいて、トレンチ上部ＴＲａの半導体層ＮＥが露出する。
次に、熱酸化処理によって、露出している半導体層ＮＥ上に、ゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩの膜厚は、例えば２０ｎｍ程度である。このとき、フィールド絶縁膜ＧＦも熱酸化処理に晒されるため、フィールド絶縁膜ＧＦの膜厚も若干厚くなる。
図１６は、ゲート電極ＧＥ１およびゲート電極ＧＥ２の形成工程を示している。
まず、トレンチＴＲ内を埋め込むように、トレンチＴＲ外のフィールド絶縁膜ＧＦ上およびゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜に対して、ドライエッチング処理を行うことで、トレンチＴＲ外の上記導電性膜が除去され、トレンチＴＲ内に上記導電性膜が残される。これにより、ＭＩＳＦＥＴ群１ＱＡのトレンチＴＲ内に、上記導電性膜からなるゲート電極ＧＥ１が埋め込まれ、ＭＩＳＦＥＴ群２ＱＡのトレンチＴＲ内に、上記導電性膜からなるゲート電極ＧＥ２が埋め込まれる。
図１７は、チャネル領域ＰＣおよびソース領域ＮＳの形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法を用いて、ボロンなどのイオンを半導体層ＮＥの一部に選択的に注入する。これにより、半導体層ＮＥの一部に、ｐ型の導電型を有するチャネル領域ＰＣが形成される。次に、砒素またはリンなどのイオンを半導体層ＮＥの一部に選択的に注入する。これにより、半導体層ＮＥの一部に、ｎ型の導電型を有するソース領域ＮＳが形成される。ここで、ソース領域ＮＳがチャネル領域ＰＣ内に形成されるように、ソース領域ＮＳの形成時のイオン注入を制御する。
図１８は、層間絶縁膜ＩＬ、ボディ領域ＰＢ、プラグＰＧ１およびプラグＰＧ２の形成工程を示している。
まず、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート絶縁膜ＧＩおよびフィールド絶縁膜ＧＦの各々の上面上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。
次に、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ中に複数のコンタクトホールを形成する。複数のコンタクトホールは、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、チャネル領域ＰＣに達するように形成される。
次に、イオン注入法を用いて、ボロンなどのイオンを、コンタクトホールの底部に位置するチャネル領域ＰＣに注入することで、チャネル領域ＰＣ内にボディ領域ＰＢを形成する。ボディ領域ＰＢは、ｐ型の導電性を有し、チャネル領域ＰＣよりも高い不純物濃度を有する。
また、本実施の形態では図示していないが、コンタクトホールの形成工程後に、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、シリサイド層を形成してもよい。その場合、シリサイド層は、具体的には次のようにして形成することができる。まず、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）からなるシリサイド層形成用の金属膜を形成する。次に、この金属膜に熱処理を施すことによって、ソース領域ＮＳおよびボディ領域ＰＢを構成する材料と、金属膜とを反応させることで、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層が形成される。その後、未反応の金属膜を除去する。
次に、複数のコンタクトホール内を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばタングステンを主体とする導電性膜を形成する。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行うことで、複数のコンタクトホール外に形成されている上記導電性膜を除去する。これにより、ＭＩＳＦＥＴ群１ＱＡのコンタクトホール内に、上記導電性膜からなるプラグＰＧ１が埋め込まれ、ＭＩＳＦＥＴ群２ＱＡのコンタクトホール内に、上記導電性膜からなるプラグＰＧ２が埋め込まれる。
なお、ここでは図示を省略しているが、図３に示されるプラグＰＧ３は、プラグＰＧ１およびプラグＰＧ２と同じ工程によって形成してもよいし、これらと別の工程で形成してもよい。
図１８の工程後、ソース配線Ｓ１、ソース配線Ｓ２、保護膜ＰＦおよびドレイン電極ＤＥを形成することで、図４に示される半導体装置が製造される。以下に、それらの製造工程の一例を説明する。
まず、層間絶縁膜ＩＬ上に、例えばＣＶＤ法またはスパッタリング法によって、例えばアルミニウムを主体とする導電性膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、上記導電性膜をパターニングすることにより、ソース配線Ｓ１およびソース配線Ｓ２を形成する。ソース配線Ｓ１は、プラグＰＧ１に接続し、ソース配線Ｓ２は、プラグＰＧ２に接続される。なお、ここでは図示を省略しているが、上記導電性膜をパターニングすることで、ゲート配線Ｇ１およびゲート配線Ｇ２も形成される。
次に、ソース配線Ｓ１およびソース配線Ｓ２上に、例えば塗布法またはＣＶＤ法によって、ポリイミドなどの樹脂膜または窒化シリコン膜である保護膜ＰＦを形成する。
次に、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢを、所望の厚さまで薄くする。次に、半導体基板ＳＢの裏面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるドレイン電極ＤＥを形成する。
本実施の形態の半導体装置の製造方法の主な特徴として、図１１で説明したように、レジストパターンＲＰ１の形成工程時において、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲと、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲとの間の領域には、レジストパターンＲＰ１が形成されていない事が挙げられる。この理由を、以下の検討例２を用いて説明する。
＜検討例２の説明＞
図２２を用いて、本願発明者が検討した検討例２の半導体装置を説明する。図２２は、本実施の形態の図１１に対応する製造工程である。
図２２に示されるように、検討例２では、ＭＩＳＦＥＴ群１ＱＡの最外に位置するトレンチＴＲと、ＭＩＳＦＥＴ群２ＱＡの最外に位置するトレンチＴＲとの間の領域に、レジストパターンＲＰ１の一部が形成されている。
しかしながら、各トレンチＴＲ間の間隔を小さくしたい場合には、この間隔は、レジストパターンＲＰ１の幅に依存することになるため、この領域にレジストパターンＲＰ１を形成すると不利になる。すなわち、レジストパターンＲＰ１が最外のトレンチＴＲ内に形成されないように、合わせずれなどの設計マージンも考慮するため、２つの最外のトレンチＴＲ間の間隔を、広く設計する必要がある。このため、検討例２では、半導体装置の微細化を図ることが難しくなる。
＜本実施の形態の半導体装置の製造方法の主な特徴＞
本実施の形態では、検討例２と異なり、図１１に示されるように、２つの最外のトレンチＴＲ間の領域に、レジストパターンＲＰ１が形成されていない。このため、レジストパターンＲＰ１の設計マージンなどを考慮する必要がなく、これら２つの最外のトレンチＴＲ間の間隔を狭くすることができる。すなわち、本実施の形態では、半導体装置の微細化を図ることができる。
特に、本実施の形態では、図２に示されるように、半導体チップＣＨＰの中央部付近において、櫛歯状のソース配線Ｓ１と、櫛歯状のソース配線Ｓ２とが、互いにかみ合うように配置されている。すなわち、ソース配線Ｓ１の下方に形成されたＭＩＳＦＥＴ群１ＱＡと、ソース配線Ｓ２の下方に形成されたＭＩＳＦＥＴ群２ＱＡとが、交互に配置されている。このため、２つの最外のトレンチＴＲ間の領域が、複数存在している。従って、このような工夫は、半導体装置の微細化に対して、更に有利となる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１９および図２０を用いて説明する。図１９は、実施の形態１の図３と同様の箇所を示す要部平面図であり、図２０は、図１９のＡ−Ａ線に沿った断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、ＭＩＳＦＥＴ群１ＱＡの最外に位置するゲート電極ＧＥ１は、他のゲート電極ＧＥ１と同様に、ゲート配線Ｇ１に電気的に接続され、ＭＩＳＦＥＴ群２ＱＡの最外に位置するゲート電極ＧＥ２は、他のゲート電極ＧＥ２と同様に、ゲート配線Ｇ２に電気的に接続されていた。
これに対して、実施の形態２では、複数のゲート電極ＧＥ１のうち、少なくとも一部がゲート配線Ｇ１に電気的に接続され、複数のゲート電極ＧＥ２のうち、少なくとも一部がゲート配線Ｇ２に電気的に接続されている。
すなわち、図１９および図２０に示されるように、ＭＩＳＦＥＴ群１ＱＡの最外に位置するゲート電極ＧＥ１は、プラグＰＧ４を介して、ソース配線Ｓ１に電気的に接続され、それ以外のゲート電極ＧＥ１は、ゲート配線Ｇ１に電気的に接続されている。また、ＭＩＳＦＥＴ群２ＱＡの最外に位置するゲート電極ＧＥ２は、プラグＰＧ５を介して、ソース配線Ｓ２に電気的に接続され、それ以外のゲート電極ＧＥ２は、ゲート配線Ｇ２に電気的に接続されている。
従って、実施の形態２では、ＭＩＳＦＥＴ群１ＱＡの最外に位置するＭＩＳＦＥＴ１Ｑ、および、ＭＩＳＦＥＴ群２ＱＡの最外に位置するＭＩＳＦＥＴ２Ｑは、トランジスタとして動作しないダミートランジスタとなる。しかしながら、これら最外のＭＩＳＦＥＴ１Ｑ、２Ｑでは、実施の形態１と同様に、薄いゲート絶縁膜ＧＩが形成されておらず、トレンチＴＲ内に、厚いフィールド絶縁膜ＧＦが形成されている。よって、最外のＭＩＳＦＥＴ１Ｑ、２Ｑは、元々、トランジスタの動作にはほぼ寄与していない。すなわち、実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、特にデメリットが無く、同じ効果を得ることができる。
また、プラグＰＧ４およびプラグＰＧ５は、上述のプラグＰＧ１およびプラグＰＧ２と同じ工程で形成してもよいし、これらと別の工程で形成してもよい。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１Ａ 領域
１ＱＡ、２ＱＡ ＭＩＳＦＥＴ群
１Ｑ、２Ｑ ＭＩＳＦＥＴ
ＢＡ 二次電池
ＣＨＰ 半導体チップ
ＣＰ 制御部
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＬ 空乏層
ＥＰＳ 外部電源
Ｇ１、Ｇ２ ゲート配線
ＧＥ１、ＧＥ２ ゲート電極
ＧＦ フィールド絶縁膜
ＧＩ ゲート絶縁膜
Ｉ１、Ｉ２ 電流
ＩＦ１〜ＩＦ４ 絶縁膜
ＩＬ 層間絶縁膜
ＮＥ 半導体層
ＮＳ ソース領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＣ チャネル領域
ＰＦ 保護膜
ＰＧ１〜ＰＧ５ プラグ
ＲＰ１ レジストパターン
Ｓ１、Ｓ２ ソース配線
ＳＢ 半導体基板
ＴＲ トレンチ
ＴＲａ トレンチ上部
ＴＲｂ トレンチ下部

Claims (20)

  1. 複数の第１ＭＩＳＦＥＴが形成される第１領域と、複数の第２ＭＩＳＦＥＴが形成される第２領域と、を有する半導体装置であって、
    半導体基板と、
    前記第１領域および前記第２領域の前記半導体基板上に形成された半導体層と、
    前記第１領域および前記第２領域の前記半導体層に形成された複数のトレンチと、
    前記第１領域および前記第２領域の前記複数のトレンチ内に形成された複数のゲート電極と、
    を有し、
    前記複数のトレンチの各々は、トレンチ上部と、前記トレンチ上部よりも下に位置するトレンチ下部とを有し、
    前記第１領域の前記複数のトレンチのうち、前記第２領域に最も近い第１最外トレンチにおいて、前記トレンチ上部および前記トレンチ下部には第１絶縁膜が形成され、
    前記第１最外トレンチ以外の前記第１領域の前記複数のトレンチの各々において、前記トレンチ上部には前記第１絶縁膜よりも膜厚の薄い第２絶縁膜が形成され、且つ、前記トレンチ下部には前記第１絶縁膜が形成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２領域の前記複数のトレンチのうち、前記第１領域に最も近い第２最外トレンチにおいて、前記トレンチ上部および前記トレンチ下部には前記第１絶縁膜が形成され、
    前記第２最外トレンチ以外の前記第２領域の前記複数のトレンチの各々において、前記トレンチ上部には前記第２絶縁膜が形成され、且つ、前記トレンチ下部には前記第１絶縁膜が形成されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、それぞれ双方向スイッチの一部を構成している、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１領域および前記第２領域の前記半導体層に形成された複数のチャネル領域と、
    前記第１領域および前記第２領域の前記複数のチャネル領域に形成された複数のソース領域と、
    前記第１領域の前記複数のソース領域に電気的に接続された第１ソース配線と、
    前記第２領域の前記複数のソース領域に電気的に接続された第２ソース配線と、
    前記第１領域の前記複数のゲート電極のうち、少なくとも一部に電気的に接続された第１ゲート配線と、
    前記第２領域の前記複数のゲート電極のうち、少なくとも一部に電気的に接続された第２ゲート配線と、
    を更に有する、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記半導体層および前記複数のソース領域は、ｎ型の導電性を有し、
    前記複数のチャネル領域は、ｐ型の導電性を有する、半導体装置。
  6. 請求項４に記載の半導体装置において、
    平面視において、前記第１ソース配線および前記第２ソース配線は、それぞれ櫛歯状に形成され、
    平面視において、前記第１ソース配線の櫛歯と、前記第２ソース配線の櫛歯とが、互いにかみ合うように形成され、
    前記第１ソース配線の下方には、前記複数の第１ＭＩＳＦＥＴが形成され、
    前記第２ソース配線の下方には、前記複数の第２ＭＩＳＦＥＴが形成されている、半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記第１最外トレンチ内に形成された前記ゲート電極は、前記第１ソース配線に電気的に接続し、
    前記第２最外トレンチ内に形成された前記ゲート電極は、前記第２ソース配線に電気的に接続している、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記トレンチ下部の幅は、前記トレンチ上部の幅より広い、半導体装置。
  9. 複数の第１ＭＩＳＦＥＴが形成される第１領域と、複数の第２ＭＩＳＦＥＴが形成される第２領域と、を有する半導体装置の製造方法であって、
    （ａ）前記第１領域および前記第２領域の半導体基板上に、半導体層を形成する工程、
    （ｂ）前記第１領域および前記第２領域の前記半導体層上に、複数の第１絶縁膜を形成する工程、
    （ｃ）前記複数の第１絶縁膜をマスクとしてエッチング処理を行うことで、前記半導体層に複数のトレンチ上部を形成する工程、
    （ｄ）前記複数のトレンチ上部の側面上に、複数の第２絶縁膜を選択的に形成する工程、
    （ｅ）前記複数の第１絶縁膜および前記複数の第２絶縁膜をマスクとしてエッチング処理を行うことで、前記半導体層に複数のトレンチ下部を形成し、これによって前記複数のトレンチ上部および前記複数のトレンチ下部からなる複数のトレンチを形成する工程、
    （ｆ）前記複数のトレンチ下部に、複数の第３絶縁膜を形成する工程、
    （ｇ）前記複数の第１絶縁膜、前記複数の第２絶縁膜および前記複数の第３絶縁膜の各々の表面に、第４絶縁膜を形成する工程、
    （ｈ）前記第４絶縁膜上に、少なくとも、前記第１領域の前記複数のトレンチのうち、前記第２領域に最も近い第１最外トレンチ、および、前記第２領域の前記複数のトレンチのうち、前記第１領域に最も近い第２最外トレンチを開口するパターンを有するレジストパターンを形成する工程、
    （ｉ）前記レジストパターンをマスクとしてエッチング処理を行うことで、前記第４絶縁膜の一部を除去する工程、
    （ｊ）前記（ｉ）工程後、前記レジストパターンを除去する工程、
    （ｋ）前記（ｊ）工程後、前記第１最外トレンチ内、および、前記第２最外トレンチ内に形成されていた前記複数の第２絶縁膜と、前記第４絶縁膜に覆われていない前記複数の第１絶縁膜と、を除去する工程、
    （ｌ）前記（ｋ）工程後、前記第３絶縁膜および前記第４絶縁膜を除去する工程、
    （ｍ）前記（ｌ）工程後、前記第１最外トレンチにおける前記トレンチ上部および前記トレンチ下部、前記第２最外トレンチにおける前記トレンチ上部および前記トレンチ下部、並びに、前記第１最外トレンチおよび前記第２最外トレンチ以外の前記複数のトレンチにおける前記複数のトレンチ下部に、複数の第５絶縁膜を形成する工程、
    （ｎ）前記（ｍ）工程後、前記第１絶縁膜および前記第２絶縁膜を除去する工程、
    （ｏ）前記（ｎ）工程後、前記第１最外トレンチおよび前記第２最外トレンチ以外の前記複数のトレンチにおける前記複数のトレンチ上部に、前記第５絶縁膜よりも膜厚の薄い、複数の第６絶縁膜を形成する工程、
    （ｐ）前記（ｏ）工程後、前記第１最外トレンチおよび前記第２最外トレンチを含む前記複数のトレンチ内に、複数のゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｈ）工程の前記レジストパターンは、前記第１最外トレンチと、前記第２最外トレンチとの間の領域も開口する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    平面視において、前記第１領域と、前記第２領域とは、互いに交互に配置されている、半導体装置の製造方法。
  12. 請求項９に記載の半導体装置の製造方法において、
    前記複数の第１絶縁膜および前記複数の第２絶縁膜は、窒化シリコンからなり、
    前記複数の第３絶縁膜および前記第４絶縁膜は、酸化シリコンからなる、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｌ）工程は、フッ酸を含む溶液を用いて行われ、
    前記（ｋ）工程および前記（ｎ）工程は、リン酸を含む溶液を用いて行われる、半導体装置の製造方法。
  14. 請求項９に記載の半導体装置の製造方法において、
    （ｑ）前記第１領域および前記第２領域の前記半導体層に、複数のチャネル領域を形成する工程、
    （ｒ）前記第１領域および前記第２領域の前記複数のチャネル領域に、複数のソース領域を形成する工程、
    （ｓ）前記第１領域の前記複数のソース領域に電気的に接続される第１ソース配線、前記第２領域の前記複数のソース領域に電気的に接続される第２ソース配線、前記第１領域の前記複数のゲート電極のうち、少なくとも一部に電気的に接続される第１ゲート配線、および、前記第２領域の前記複数のゲート電極のうち、少なくとも一部に電気的に接続される第２ゲート配線、を形成する工程、
    を更に有する、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記半導体層および前記複数のソース領域は、ｎ型の導電性を有し、
    前記複数のチャネル領域は、ｐ型の導電性を有する、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記第１最外トレンチ内に形成された前記ゲート電極は、前記第１ソース配線に電気的に接続され、
    前記第２最外トレンチ内に形成された前記ゲート電極は、前記第２ソース配線に電気的に接続される、半導体装置の製造方法。
  17. 請求項９に記載の半導体装置の製造方法において、
    前記（ｆ）工程によって、前記複数のトレンチ下部の各々の幅が、前記複数のトレンチ上部の各々の幅より広くなる、半導体装置の製造方法。
  18. 複数の第１ＭＩＳＦＥＴが形成される第１領域と、複数の第２ＭＩＳＦＥＴが形成される第２領域と、を有する半導体装置の製造方法であって、
    （ａ）前記第１領域および前記第２領域の半導体層に、複数のトレンチを形成する工程、
    （ｂ）前記第１領域および前記第２領域の前記複数のトレンチの各々の内部に、第１絶縁膜を形成する工程、
    （ｃ）前記第１領域および前記第２領域の前記複数のトレンチのうち、一部のトレンチの各々の内部に、前記第１絶縁膜よりも膜厚の薄い第２絶縁膜を形成する工程、
    （ｄ）前記（ｂ）工程および前記（ｃ）工程後、前記第１領域および前記第２領域の前記複数のトレンチの各々の内部に、前記第１絶縁膜または前記第２絶縁膜を介して、ゲート電極を埋め込む工程、
    を有し、
    前記第１領域の前記複数のトレンチのうち、前記第２領域に最も近い第１最外トレンチの内部において、前記（ｂ）工程で、前記第１最外トレンチの上部および下部に、前記第１絶縁膜を形成し、
    前記第１最外トレンチ以外の前記第１領域の前記複数のトレンチの各々の内部において、前記（ｂ）工程で、前記複数のトレンチの各々の下部に、前記第１絶縁膜を形成し、前記（ｃ）工程で、前記複数のトレンチの各々の上部に、前記第２絶縁膜を形成する、半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記第２領域の前記複数のトレンチのうち、前記第１領域に最も近い第２最外トレンチの内部において、前記（ｂ）工程で、前記第２最外トレンチの上部および下部に、前記第１絶縁膜を形成し、
    前記第２最外トレンチ以外の前記第２領域の前記複数のトレンチの各々の内部において、前記（ｂ）工程で、前記複数のトレンチの各々の下部に、前記第１絶縁膜を形成し、前記（ｃ）工程で、前記複数のトレンチの各々の上部に、前記第２絶縁膜を形成する、半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記第１最外トレンチおよび前記第２最外トレンチの各々の内部には、前記第１絶縁膜が形成されない、半導体装置の製造方法。
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