JP2006278716A - 半導体装置、その製造方法、出力回路および電子機器 - Google Patents
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Abstract
【解決手段】 半導体装置1は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、第1の底面と半導体基板11表面からの距離が第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極15と、半導体基板11にゲート電極15下を挟んで形成された一対の拡散領域(17s、17d)とを有する。また、半導体装置1は、半導体基板11よりも高い第1面を持つ1つ以上の絶縁膜14をさらに有し、ゲート電極15における第1の底面は絶縁膜14の上方に位置する。
【選択図】 図6
Description
図3は、本実施例による半導体装置1の構成を示す上視図である。また、図4は図3におけるI−I’断面の構造を示す図であり、図5は図3におけるII−II’断面の構造を示す図であり、図6は図3におけるIII−III’断面の構造を示す図であり、図7は図3におけるIV−IV’断面の構造を示す図である。
次に、本実施例による半導体装置1の製造方法を図面と共に説明する。図8から図11は、半導体装置1の製造方法を示すプロセス図である。なお、図8(a)および図9(a)では、半導体基板11の上視図を示し、図8(b)、図9(b)および図10(a)から図11(b)では、図3におけるII−II’断面に相当する断面構造を示す。
以上のように、本実施例による半導体装置1は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、第1の底面と半導体基板11表面からの距離が第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極15と、半導体基板11におけるゲート電極15下の領域以外に形成された一対の拡散領域17sおよび17dとを有する。
また、本実施例による半導体装置1を用いて構成した電子回路100の構成を図1に示す。図12に示すように、電子回路100は、出力回路101と内部回路102とからなる。出力回路101は、出力用の電源電圧が印加される端子(出力用VDD)と出力端子との間に接続されたp型の出力トランジスタP1と、出力端子と接地された端子(出力用GND)との間に設けられたn型の出力トランジスタN1とを有する。出力トランジスタP1およびN1はそれぞれ本実施例による半導体装置1の構造を用いて、所定の半導体基板上に形成されている。
図13は、本実施例による半導体装置2の構成を示す上視図である。また、図14は図13におけるV−V’断面の構造を示す図であり、図15は図13におけるVI−VI’断面の構造を示す図であり、図16は図13におけるVII−VII’断面の構造を示す図である。なお、実施例1におけるI−I’断面に対応する半導体装置2の断面構造は、図4に示す構造と同様であるため、以下では、これを引用して説明する。
次に、本実施例による半導体装置2の製造方法を図面と共に説明する。図17から図19は、半導体装置2の製造方法を示すプロセス図である。なお、図17(a)から図19(b)では、図13におけるV−V’断面に相当する断面構造を示す。
以上のように、本実施例による半導体装置2は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、第1の底面と半導体基板11表面からの距離が第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極15と、半導体基板11におけるゲート電極15下の領域以外に形成された一対の拡散領域17sおよび17dとを有する。
また、本実施例による半導体装置2を用いて構成した電子回路の構成は、実施例1において図12を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
11 半導体基板
12 素子分離絶縁膜
12a シリコン酸化膜
12b シリコン窒化膜
13、13” ゲート絶縁膜
13A、24A シリコン酸化膜
14、24 絶縁膜
15 ゲート電極
15A ポリシリコン膜
16 チャネル形成領域
17s、17d 低濃度拡散領域
18s、18d 高濃度拡散領域
21 層間絶縁膜
22s、22d コンタクト内配線
23s ソース電極
23d ドレイン電極
100 電子回路
101 出力回路
102 内部回路
A、a 境界部分
AR アクティブ領域
FR フィールド領域
P1、N1 出力トランジスタ
R1〜R7 レジスト
Claims (17)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第1の底面と前記半導体基板表面からの距離が前記第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極と、
前記半導体基板に前記ゲート電極下を挟んで形成された一対の拡散領域と
を有することを特徴とする半導体装置。 - 前記半導体基板よりも高い第1面を持つ1つ以上の絶縁膜をさらに有し、
前記ゲート電極における前記第1の底面は前記絶縁膜の上方に位置することを特徴とする請求項1記載の半導体装置。 - 前記半導体基板表面に形成された素子分離絶縁膜をさらに有し、
前記絶縁膜のエッジ部分と前記素子分離絶縁膜のエッジ部分とが同じ形状であることを特徴とする請求項2記載の半導体装置。 - 前記半導体基板はシリコン基板であり、
前記1つ以上の絶縁膜はシリコン酸化膜であることを特徴とする請求項2記載の半導体装置。 - 前記1つ以上の絶縁膜はLOCOS(LocalOxidation of Silicon)膜またはCVD(Chemical Vapor Deposition)膜であることを特徴とする請求項2記載の半導体装置。
- 前記絶縁膜は所定間隔ごとに配列されていることを特徴とする請求項2記載の半導体装置。
- 半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
第1の底面と前記半導体基板表面からの距離が前記第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記半導体基板に前記ゲート電極下を挟む一対の拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板に当該半導体基板よりも高い第1面を持つ1つ以上の絶縁膜を形成する工程をさらに有し、
前記ゲート電極における前記第1の底面は前記絶縁膜の上方に位置することを特徴とする請求項7記載の半導体装置の製造方法。 - 前記半導体基板に素子分離絶縁膜を形成する工程をさらに有し、
前記素子分離絶縁膜と前記1つ以上の絶縁膜とは同一の工程で形成されることを特徴とする請求項8記載の半導体装置の製造方法。 - 前記素子形分離絶縁膜および前記1つ以上の絶縁膜は前記半導体基板表面を熱酸化することで形成されることを特徴とする請求項9記載の半導体装置の製造方法。
- 前記素子分離絶縁膜および前記1つ以上の絶縁膜はLOCOS法を用いた同一の工程で形成されることを特徴とする請求項9記載の半導体装置の製造方法。
- 前記1つ上の絶縁膜は、前記半導体基板上に第1絶縁膜を堆積させ、当該第1絶縁膜をエッチングによりパターニングすることで形成されることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第1絶縁膜はCVD法にて形成されることを特徴とする請求項12記載の半導体装置の製造方法。
- 前記半導体基板はシリコン基板であり、
前記1つ以上の絶縁膜はシリコン酸化膜であることを特徴とする請求項8記載の半導体装置の製造方法。 - 前記絶縁膜は所定間隔ごとに配列されていることを特徴とする請求項8記載の半導体装置の製造方法。
- 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第1の底面と前記半導体基板表面からの距離が前記第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極と、前記半導体基板における前記ゲート電極下の領域以外に形成された一対の拡散領域とを備えるトランジスタを出力段に有することを特徴とする出力回路。
- 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第1の底面と前記半導体基板表面からの距離が前記第1の底面と異なる第2の底面とをゲート幅方向に沿って交互に持つゲート電極と、前記半導体基板における前記ゲート電極下の領域以外に形成された一対の拡散領域とを備えるなるトランジスタを出力段に有することを特徴とする電子機器。
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