JP5133510B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に比較的高い耐圧特性が要求される出力トランジスタに適用して好適な半導体装置およびその製造方法に関する。
従来、電子機器などには、出力線の電位を駆動するための出力回路が設けられている。この出力回路は、出力段に設けられたトランジスタを含んで構成されることが一般的である。以下、出力段に設けられたトランジスタを出力トランジスタと言う。
通常、出力トランジスタには、例えば内部回路などに組み込まれる通常のトランジスタと比較して、高い耐圧特性を持つ構造が適用される。このようなトランジスタを、以下、高耐圧トランジスタと言う。従来技術による高耐圧トランジスタの構成は、例えば以下に示す特許文献１に開示されている。
ここで、図１および図２を用いて、高耐圧トランジスタ９００の構成を説明する。図１は、高耐圧トランジスタ９００の構成を示す上視図である。また、図２は、図１におけるｉ−ｉ’断面の構造を示す図である。
図１および図２に示すように、従来技術による高耐圧トランジスタ９００は、素子分離絶縁膜９１２によりアクティブ領域（素子形成領域とも言う）ＡＲとフィールド領域（素子分離領域とも言う）ＦＲとが定義された半導体基板９１１を有する。半導体基板９１１におけるアクティブ領域ＡＲには、所定の不純物が拡散されることで、一対のソース領域９１７ｓおよびドレイン領域９１７ｄが形成されている。ソース領域９１７ｓおよびドレイン領域９１７ｄに挟まれた領域上には、ゲート絶縁膜９１３が形成され、さらにゲート絶縁膜９１３の上にはゲート電極９１５が形成されている。ソース領域９１７ｓおよびドレイン領域９１７ｄで挟まれた領域は、チャネルが形成される領域（以下、チャネル形成領域９１６と言う）として機能する。
また、ソース領域９１７ｓおよびドレイン領域９１７ｄは、それぞれゲート電極９１５と重畳する領域を持つ。本説明では、この重畳する領域をオーバラップ領域という。このようなオーバラップ領域を持つことで、駆動時に出力トランジスタ９００を確実にオンまたはオフさせることができる。
また、以上のような構成が作り込まれた半導体基板９１１上には、層間絶縁膜９２１が形成される。層間絶縁膜９２１は、ソース領域９１７ｓおよびドレイン領域９１７ｄ上面の一部をそれぞれ露出するコンタクト孔を有する。また、層間絶縁膜９２１上には、他の素子との電気的な接続を構成する配線層であるソース電極９２３ｓおよびドレイン電極９２３ｄがそれぞれ形成される。ソース電極９２３ｓおよびドレイン電極９２３ｄは、コンタクト孔内に充填されたコンタクト内配線９２２ｓおよび９２２ｄを介してソース領域９１７ｓおよびドレイン領域９１７ｄにそれぞれ電気的に接続される。
特開平９−２６０５０４号公報
しかしながら、以上のような構成では、図３に示すように、ソース領域９１７ｓおよびドレイン領域９１７ｄにドープされた不純物が拡散し、不拡散領域との境界部分における不純物が全体として図３における矢印で示す方向へ流れ出してしまう。このため、境界部分における不純物の濃度が、図４（ａ）および（ｂ）に示すように、半導体基板９１１におけるチャネル形成領域９１６側へ向かうにつれて低下する。このように不純物濃度が低下すると、電圧印加時に、図５（ａ）および（ｂ）に示すように、半導体基板９１１表面近傍において伝導帯下端のエネルギーレベルＥcと価電子帯上端のエネルギーレベルＥvとに歪みが生じ易くなり、これにより、空乏層が基板厚さ方向へ伸び易くなる。
なお、図３は図１における領域ｏ１の拡大図であり、図３における破線Ｌ１、Ｌ２およびＬ３はそれぞれ同じ濃度を結ぶ線（これを等濃度線と言う）である。また、図４（ａ）は図３におけるｉｉ−ｉｉ’線に沿った不純物濃度を示すグラフであり、図４（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線に沿った不純物濃度を示すグラフである。さらに、図５（ａ）は図３におけるｉｉ−ｉｉ’線上のポジションＰ１（後述における角部ａに相当）でのエネルギーバンド図であり、図５（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線上のポジションＰ２（後述における中腹部ｂに相当）でのエネルギーバンド図である。なお、図５（ａ）および（ｂ）において、Ｅfはフェルミ準位を示す。また、ポジションＰ１はソース領域９７１ｓまたはドレイン領域９１７ｄの端とゲート電極９１５の端とが重なった領域であり、ポジションＰ２はソース領域９７１ｓまたはドレイン領域９１７ｄとゲート電極９１５とがソース領域９１７ｓまたはドレイン領域９１７ｄの端以外で重なった領域である。
上記において、特にソース領域９１７ｓまたはドレイン領域９１７ｄの端とゲート電極９１５の端とが交差した領域（これを角部ａという。図１から図３参照）では、不拡散領域に隣接する部分が多いため、例えばソース領域９１７ｓまたはドレイン領域９１７ｄとゲート電極９１５とがソース領域９１７ｓまたはドレイン領域９１７ｄの端以外で重なった領域（これを中腹部ｂとする）と比較して、周囲から拡散して入ってくる不純物が少ない。このため、図４（ａ）と図４（ｂ）とを比較すると明らかなように、角部ａにおける不純物濃度（図４（ａ）参照）が中腹部ｂにおける不純物濃度（図４（ｂ）参照）と比較して希薄となってしまう。したがって、図５（ａ）と図５（ｂ）とを比較すると明らかなように、角部ａでは、中腹部ｂと比較して、空乏層が基板厚さ方向へより伸び易くなる。
例えば図４（ａ）および（ｂ）に示すポジションＰ１（角部ａに相当）とポジションＰ２（中腹部ｂに相当）とでは、ポジションＰ１における不純物濃度がポジションＰ２における不純物濃度の約１／２となっている。ここで、ポジションＰ１における不純物濃度を０．５×１０15／ｃｍ3とし、ポジションＰ２における不純物濃度を１．０×１０15／ｃｍ3とし、半導体基板９１１にシリコン基板を使用し、この半導体基板９１１におけるｐ型のウェル領域の不純物濃度を１×１０14／ｃｍ3とし、ゲートに印加する電圧を２０Ｖ（ボルト）とし、温度を室温（３００Ｋ）とすると、ポジションＰ２における空乏層の幅は１２．４μｍ程度となるのに対し、ポジションＰ１における空乏層の幅は１３．０μｍ程度となる。なお、この際の拡散電位は０．６６Ｖ程度となる。
また、ゲート電極９１５の端部は、例えばドレイン領域９１７ｄ側から入力された電流により電気力線が集中して発生する部分である。このため、中腹部ｂと比較して強い電界が生じ、この下における半導体基板９１１における等電位面が密になる。特にゲート電極９１５の角部は、他の端部と比較して強い電界が生じるため、この下には非常における等電位面は非常に密となる。
以上のように、ソース領域９１７ｓおよびドレイン領域９１７ｄの角部ａでは、不純物濃度が低下すると共に、強い電界が発生する。このため、中腹部ｂと比較して広範囲に深い空乏層Ｄが形成されてしまう。すなわち、図６（ａ）および（ｂ）に示すように、角部ａにおける空乏層Ｄ（図６（ａ）のａ参照）が、中腹部ｂにおける空乏層Ｄ（図６（ｂ）のｂ参照）と比較して、ソース領域９１７ｓまたはドレイン領域９１７ｄの内側へ向けて水平方向に伸び易い。なお、図６（ａ）は図３におけるｉｉ−ｉｉ’線に沿った断面における空乏層Ｄの構成を示し、図６（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線に沿った断面における空乏層Ｄの構成を示す。
このように空乏層Ｄが伸びた角部ａでは、空乏層の単位面積あたりの容量（空乏層容量または障壁容量と言う）が小さくなり易い。このため、高耐圧トランジスタ９００がブレイクダウンし易い。このようにブレイクダウンし易い角部ａでは、図７に示すように、サージ電流が入力された際に、電流が集中して流れてしまう。このため、角部ａに流れる電流Ｉａが容易に破壊電流Ｉ１を超えてしまい、結果、この電流によって発生した熱などにより角部ａが破壊し、高耐圧トランジスタ９００が破損してしまうと言う問題が発生する。なお、破壊電流Ｉ１とは、トランジスタが破壊する際の電流を指す。また、この際の電圧を破壊電圧Ｖ１という。
また、上記した特許文献１では、トランジスタの端部におけるゲートの長さをトランジスタの中腹部におけるゲートの長さよりも長く構成することで、サージ電流がトランジスタの端部に集中して流れることを防止している。しかしながら、このように構成した場合でも、トランジスタの中腹部においてドレイン・ソース間に流れる電流と比較して大きな電流が流れる経路が角部（トランジスタの端部）に形成されるため、耐圧特性を十分に改善することは困難であった。
そこで本発明は、上記の問題に鑑みてなされたものであり、耐圧特性が向上された半導体装置およびその製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体装置は、半導体基板と、半導体基板表面に形成された一対の拡散領域と、半導体基板表面に形成されたゲート絶縁膜と、半導体基板表面にゲート絶縁膜を介して形成され、少なくとも一方の側面が、ゲート幅方向と平行な第１側面と、第１側面よりもゲート長方向に突出した第２側面と、第２側面の両端で第１側面と第２側面とを結ぶ第３側面とを含むと共に、信号線と接続するゲート電極とを有して構成され、さらに、ゲート電極と拡散領域とが交差する角領域を備えると共に、第２側面と第３側面とが形成する角領域において流れる電流と、第１側面と第３側面とが形成する角領域において流れる電流とを、ゲート電極と拡散領域とが交差する角領域において流れる電流と等しくしたことを特徴とする。
このように本発明は、一対の第１拡散領域（例えば低濃度拡散領域）と、これよりも不純物拡散濃度が高い第２拡散領域（例えば高濃度拡散領域）とを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置において、ゲート電極における少なくとも一方の側面が、ゲート幅方向と平行な第１側面と、第１側面よりもゲート長方向に突出した第２側面と、第１側面と第２側面とを結ぶ第３側面とを含んでなる。すなわち、ゲート電極の側面が凹凸形状を有する。さらに、ゲート電極と拡散領域とが交差する角領域を備えると共に、第２側面と第３側面とが形成する角領域において流れる電流と、第１側面と第３側面とが形成する角領域において流れる電流とを、ゲート電極と拡散領域とが交差する角領域において流れる電流と等しくする。これにより、例えば凹凸形状を有する側面側の第１拡散領域からサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を凹凸形状における角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本発明によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置の耐圧特性を向上することが達成される。
本発明によれば、耐圧特性が向上された半導体装置およびその製造方法を実現することができる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、以下の説明では、比較的高い耐圧を要求される出力トランジスタとして使用して好適な半導体装置１を例に挙げる。
〔構成〕
図８は、本実施例による半導体装置１の構成を示す上視図である。また、図９は図８におけるＩ−Ｉ’断面の構造を示す図であり、図１０は図８におけるＩＩ−ＩＩ’断面の構造を示す図である。
図８から図１０に示すように、半導体装置１は、半導体基板１１と、半導体基板１１に形成された素子分離絶縁膜１２と、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５下の領域を挟む一対の低濃度拡散領域（第１拡散領域）１７ｓおよび１７ｄと、低濃度拡散領域１７ｓおよび１７ｄの表面にそれぞれ形成された高濃度拡散領域（第２拡散領域）１８ｓおよび１８ｄとを有する。低濃度拡散領域１７ｓおよび１７ｄで挟まれた領域、すなわち半導体基板１１におけるゲート電極１５下の領域は、チャネルが形成される領域（チャネル形成領域１６）として機能する。
さらに、上記のような構成が作り込まれた半導体基板１１上には、高濃度拡散領域１８ｓおよび１８ｄ表面を露出させるコンタクト孔を有する層間絶縁膜２１と、コンタクト孔内部にそれぞれ充填されたコンタクト内配線２２ｓおよび２２ｄと、層間絶縁膜２１上に形成されたソース電極２３ｓおよびドレイン電極２３ｄとを有する。ただし、図８では、半導体装置１の構成を明確にするため、層間絶縁膜２１とコンタクト内配線２２ｓおよび２２ｄとソース電極２３ｓおよびドレイン電極２３ｄとの構成を省略する。
上記構成において、半導体基板１１には、例えばｎ型の不純物がドープされたシリコン基板（以下、ｎ型シリコン基板と言う）を使用する。ただし、これに限らず、ｐ型の不純物がドープされたシリコン基板（ｐ型シリコン基板）など、必要に応じて種々変形することができる。
素子分離絶縁膜１２は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法により形成された膜（ＬＯＣＯＳ膜）である。これは、例えばシリコン酸化膜（ＳｉＯ2）とすることができる。ただし、これに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法など、他の方法により形成された絶縁膜であってもよい。素子分離絶縁膜１２は、半導体基板１１におけるアクティブ領域ＡＲとフィールド領域ＦＲとを規定する。
ゲート絶縁膜１３は、半導体基板１１におけるアクティブ領域ＡＲを２つに分割する領域上に形成され、後述するゲート電極１５を半導体基板１１に対して電気的に浮遊させる。このゲート絶縁膜１３は、例えば半導体基板１１表面を熱酸化することでアクティブ領域ＡＲ上に形成されたシリコン酸化膜（ＳｉＯ2）である。その膜厚は、例えば１００Å（オングストローム）とすることができる。
ゲート絶縁膜１３上に形成されたゲート電極１５は、例えば所定の不純物を含むポリシリコン（poly-silicon）膜である。その膜厚は、例えば５０００Åとすることができる。また、本実施例によるゲート電極１５は、ドレイン側の側面に櫛歯状の凹凸部（櫛歯状電極部１５ａ）を有する。この櫛歯状電極部１５ａについては後述において説明する。
低濃度拡散領域１７ｓおよび１７ｄは、半導体基板１１におけるゲート電極１５下の領域を挟む一対の領域に形成された不純物拡散領域である。この低濃度拡散領域１７ｓおよび１７ｄは、それぞれソース（１７ｓ）およびドレイン（１７ｄ）として機能する。例えば、半導体装置１がｐ型のチャネルを形成するトランジスタである場合、低濃度拡散領域１７ｓおよび１７ｄは、ｐ型の不純物、例えばボロン（Ｂ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０12〜１×１０14／ｃｍ2程度とすることができる。また、半導体装置１がｎ型のチャネルを形成するトランジスタである場合、低濃度拡散領域１７ｓおよび１７ｄは、ｎ型の不純物、例えばリン（Ｐ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０12〜１×１０14／ｃｍ2程度とすることができる。
また、ソース・ドレイン領域として機能する低濃度拡散領域１７ｓおよび１７ｄは、図８から図１０に示すように、それぞれゲート電極１５と重畳する領域、すなわちオーバラップ領域を持つ。例えばチャネル形成領域１６のゲート長方向の幅を１．５μｍ程度とし、ゲート電極１５のチャネル長方向の幅を３．５μｍ程度とした場合、このオーバラップ領域のゲート長方向の幅は、１μｍ程度となる。このようなオーバラップ領域を設けることで、駆動時に半導体装置１が確実にオンまたはオフする構造となる。
アクティブ領域ＡＲにおいて、低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域であってゲート電極１５下の領域は、チャネル形成領域１６として機能する。なお、ウェル構造を有する半導体基板１１では、この領域に所定の不純物がドープされている。
また、低濃度拡散領域１７ｓおよび１７ｄ表面に形成された高濃度拡散領域１８ｓおよび１８ｄは、後述するコンタクト内配線２２ｓおよび２２ｄそれぞれとオーミック接触するための導電領域である。例えば、半導体装置１がｐ型のチャネルを形成するトランジスタである場合、高濃度拡散領域１８ｓおよび１８ｄは、ｐ型の不純物、例えばボロン（Ｂ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０15／ｃｍ2程度とすることができる。また、半導体装置１がｎ型のチャネルを形成するトランジスタである場合、高濃度拡散領域１８ｓおよび１８ｄは、ｎ型の不純物、例えばリン（Ｐ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０15／ｃｍ2程度とすることができる。
また、本実施例による半導体装置１は、図８から図１０および上述に示すように、ゲート電極１５のドレイン（低濃度拡散領域１７ｄ）側の側面に、櫛歯状の凹凸部（櫛歯状電極部１５ａ）を有する。櫛歯状電極部１５ａは、ゲート電極１５と一体に形成されており、ゲート電極１５のドレイン（１７ｄ）側の側面にチャネル幅方向に沿って周期的に配置される。この櫛歯状電極部１５ａは、電流が入力された際に形成される電界が集中する箇所を増やすための構成である。このように電界が集中する箇所を分散することで、ドレイン（１７ｓ）側から入力された電流が流れるパスを増やすことが可能となる。ここで、櫛歯状電極部１５ａが形成される周期と空乏層の広がりとの関係を図１１を用いて説明する。図１１は、図８における領域ｏ２の拡大図である。
図１１に示すように、個々の櫛歯状電極部１５ａは、ゲート幅方向と平行な第１側面Ｓ１１と、第１側面Ｓ１１よりもゲート長方向に突出した第２側面Ｓ１２と、第２側面Ｓ１２の両端で第１側面Ｓ１１と第２側面Ｓ１２とを結ぶ第３側面Ｓ１３とを含んでなる凹凸形状を有し、第３側面Ｓ１３の長さｄ４、第２側面Ｓ１２の長さｄ３を有して形成されている。また、ゲート幅方向に隣り合う櫛歯状電極部１５ａの間隔（第１側面Ｓ１１の長さ）はｄ２に設定される。なお、以下の説明では、ゲート長方向の長さを長さｄ４と言い、ゲート幅方向の長さを幅ｄ３と言い、ゲート幅に沿った櫛歯状電極部１５ａの間隔を間隔ｄ２と言う。
この構成において、例えばドレイン（１７ｄ）側から電流が入力されると、櫛歯状電極部１５ａの角部Ｃ１およびＣ２に電気力線が集中して形成され、これにより他の部分（例えば櫛歯状電極部１５ａにおける中服部）と比較して強い電界が形成される。このため、この角部Ｃ１またはＣ２下の領域Ｂ１またはＢ２（図８参照）には、ゲート電極１５および櫛歯状電極部１５ａにおける中服部と比較して大きな電流がドレイン（１７ｄ）側からチャネル形成領域１６を介してソース（１７ｓ）へ流れる。すなわち、比較的大きな電流を流すパス（これを電流パスと言う）が、角部Ｃ１およびＣ２の個数に応じて従来よりも多く形成される。
このようにサージ電流が入力された際の電流パスを増加させることで、従来、ソース領域９１７ｓおよびドレイン領域９１７ｄの角部下の領域ａに集中して流れていた電流Ｉａを、櫛歯状電極部１５ａの角部Ｃ１およびＣ２下の領域Ｂ１およびＢ２に分散することが可能となるため、個々の領域Ａ、Ｂ１およびＢ２に流れる電流ＩＡ、ＩＢ１およびＩＢ２を低減することが可能となる。
ここで、個々の領域Ａ、Ｂ１およびＢ２に流れる電流ＩＡ、ＩＢ１およびＩＢ２を図１２に示す。図１２に示すように、電流パスを増加させることで、各電流パスに分散して電流が流れるため、個々の領域Ａ、Ｂ１およびＢ２に流れる電流ＩＡ、ＩＢ１およびＩＢ２を示す直線が、従来における電流Ｉａを示す直線よりも右側へシフトする。すなわち、同一電圧において流れる電流がＩ１よりも低いＩ２となると共に、破壊電圧がＶ１よりも高いＶ２またはＶ３となる。なお、個々の領域Ａ、Ｂ１およびＢ２に流れる電流ＩＡ、ＩＢ１およびＩＢ２を示す直線の傾きは、ゲート幅の大きさや櫛歯状電極部１５ａの凸部の数やオーバラップ領域の面積などに依存して決定されるため、個々では詳細な説明を省略する。
このように、サージ電流が入力された際の電流パスを増加させることで、個々の領域Ａ、Ｂ１およびＢ２に流れる電流を低減することが可能となるため、結果として半導体装置１の耐圧特性を向上することが可能となる。なお、本実施例において、領域Ａ、Ｂ１およびＢ２に流れる電流が等しい場合（ＩＡ＝ＩＢ１＝ＩＢ２）は理想的な構成である。すなわち、各領域Ａ、Ｂ１およびＢ２に均等に電流を分散させることで、最も半導体装置１の耐圧特性を向上させることが可能である。この場合、例えばドレイン（１７ｄ）側に入力された電流をＩとし、櫛歯状電極部１５ａの凸部の数をｎとすると、１つの凸部につき２つずつ領域Ｂ１およびＢ２が形成されるため、個々の領域Ａ、Ｂ１およびＢ２に流れる電流は、ＩＡ＝ＩＢ１＝ＩＢ２＝Ｉ／（２＋４ｎ）となる。これは、櫛歯状電極部１５ａを設けなかった場合に領域ａに流れる電流Ｉａ＝Ｉ／２と比較して、非常に小さな電流となる。
また、本実施例では、図１１に示すように、例えばある値の電流が入力した際に、角部Ｃ１またはＣ２下の領域Ｂ１またはＢ２に形成される空乏層Ｄの水平方向の幅（以下、空乏層Ｄの広がりと言う）をｄ１とすると、櫛歯状電極部１５ａの長さｄ４と幅ｄ３と間隔ｄ２とは、それぞれ空乏層Ｄの広がりｄ１の２倍よりも広くなるように設定される。
このように、櫛歯状電極部１５ａの長さｄ４と幅ｄ３と間隔ｄ２とをそれぞれ、領域Ｂ１またはＢ２において形成される空乏層Ｄの広がりｄ１よりも広い値に設定することで、ある領域Ｂ１／Ｂ２に形成される空乏層Ｄと、これと隣り合う領域Ｂ１／Ｂ２に形成される空乏層Ｄとが結合し、一体となってしまうことを回避することができる。この結果、期待する数（角部Ｃ１およびＣ２の個数による増加分）の電流パスを確実に形成することが可能となり、１つの電流パスに流れる電流を確実に低減することが可能となる。
具体的に説明すると、例えば、低濃度拡散領域（ソース領域およびドレイン領域）１７ｓおよび１７ｄの不純物濃度を１．０×１０15／ｃｍ3とし、半導体基板１１にシリコン基板を使用し、この半導体基板１１におけるｎ型のウェル領域の不純物濃度を１×１０14／ｃｍ3とし、櫛歯状電極部１５ａの角部ｃにおける電位を２０Ｖ（ボルト）とし、温度を室温（３００Ｋ）とすると、これら角部ｃ下に形成される空乏層Ｄの水平方向への広がりｄ１は１７．３μｍ程度となる。なお、この際の拡散電位は０．６６Ｖ程度となる。したがって、本実施例による櫛歯状電極部１５ａの長さｄ４と幅ｄ３と間隔ｄ２とは、それぞれ１７．３μｍ程度の２倍以上、すなわち３４．６μｍ程度以上に設定される。
また、上述したように、櫛歯状電極部１５ａをチャネル幅方向に沿って所定間隔ごとに周期的に配置させることで、櫛歯状電極部１５ａを含むゲート電極１５を形成する際のマスク形状を簡略化することが可能となると共に、チャネル幅の増加の２倍に応じて電流パスの数を多くすることができる。これにより、半導体装置１にチャネル幅に依存した耐圧特性を持たせることが可能となる。換言すれば、半導体装置１の耐圧特性にＷ依存性を持たせることが可能となる。なお、Ｗとは、チャネル幅のことである。
この他、以上のような構成が作り込まれた半導体基板１１上には、層間絶縁膜２１が形成される。層間絶縁膜２１は、高濃度拡散領域１８ｓおよび１８ｄ上面の一部をそれぞれ露出するコンタクト孔を有する。また、層間絶縁膜２１上には、他の素子との電気的な接続を構成する配線層であるソース電極２３ｓおよびドレイン電極２３ｄがそれぞれ形成される。ソース電極２３ｓおよびドレイン電極２３ｄは、コンタクト孔内に充填されたコンタクト内配線２２ｓおよび２２ｄを介して高濃度拡散領域１８ｓおよび１８ｄにそれぞれ電気的に接続される。
〔製造方法〕
次に、本実施例による半導体装置１の製造方法を図面と共に説明する。図１３から図１５は、半導体装置１の製造方法を示すプロセス図である。なお、以下では、図８におけるＩＩ−ＩＩ’断面に相当する構造に基づいて説明する。
半導体装置１の製造方法では、まず、例えば熱酸化にて、半導体基板１１上にッファ膜であるシリコン酸化膜１２ａを形成し、次に、例えばＣＶＤ（Chemical Vapor Deposition）法にて、シリコン酸化膜１２ａ上に熱酸化に対する保護膜であるシリコン窒化膜１２ｂを形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、シリコン窒化膜１２ｂをパターニングする。このようにシリコン窒化膜１２ｂをパターニングすると、このパターニングされたシリコン窒化膜１２ｂをマスクとして半導体基板１１表面を熱酸化することで、図１３（ａ）に示すように、ＬＯＣＯＳ膜である素子分離絶縁膜１２を半導体基板１１に形成する。なお、この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を１０００℃とし、加熱時間を１００分とすることができる。これにより、例えば膜厚５０００Åの素子分離絶縁膜１２を形成することができる。また、素子分離絶縁膜１２を形成後、シリコン窒化膜１２ｂは所定のエッチング条件にて除去される。
次に、既存のフォトリソグラフィ法を用いることで、後工程においてゲート電極１５が形成される領域上にレジストＲ１を形成する。続いて、半導体基板１１におけるアクティブ領域ＡＲに、レジストＲ１および素子分離絶縁膜１２をマスクとして所定の不純物を注入する。その後、注入した所定の不純物を熱拡散させることで、図１３（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄを形成する。この際の条件としては、例えば半導体装置１がｐ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０14／ｃｍ2程度とし、熱拡散時の加熱温度を１０００℃とすることができる。また、例えばｎ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０14／ｃｍ2程度とすることができる。なお、低濃度拡散領域１７ｓおよび１７ｄを形成後、レジストＲ１は除去される。
次に、例えば熱酸化にて、低濃度拡散領域１７ｓおよび１７ｄが形成された半導体基板１１表面上に、例えば膜厚が１００Åのシリコン酸化膜１３Ａを、図１３（ｃ）に示すように形成する。この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を８５０℃とし、加熱時間を２０分とすることができる。
次に、例えばＣＶＤ法またはスパッタリング法にて、シリコン酸化膜１３Ａ上に、所定の不純物を含み、膜厚が５０００Åのポリシリコン膜１５Ａを形成する。これにより、図１４（ａ）に示すような断面構造を得る。
次に、既存のフォトリソグラフィ法を用いることで、図１４（ｂ）に示すように、ポリシリコン膜１５Ａ上に、櫛歯状電極部１５ａの形状を含むゲート電極１５のパターンを有するレジストＲ２を形成する。なお、櫛歯状電極部１５ａを含むゲート電極１５のパターンは、図８に示す通りである。
続いて、既存のエッチング法にて、レジストＲ２をマスクとしてポリシリコン膜１５Ａおよびシリコン酸化膜１３Ａをエッチング加工することで、図１５（ａ）に示すように、半導体基板１１上にゲート電極１５およびゲート絶縁膜１３を順次形成すると共に、アクティブ領域ＡＲにおける低濃度拡散領域（ソース領域およびドレイン領域）１７ｓおよび１７ｄの表面（ただし、オーバラップ領域を含まない）を露出させる。この際のエッチングは、ドライエッチングでもウェットエッチングでもよい。例えばポリシリコン膜１５Ａのエッチングにドライエッチングを用いた場合、その条件は、エッチングガスに混合比がＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４程度の混合ガスを用いることとすることができる。また、例えばシリコン酸化膜１３Ａのエッチングにドライエッチングを用いた場合、その条件は、例えばエッチングガスに混合比がＣＦ4／ＣＨＦ3＝１：１０程度の混合ガスを用いることとすることができる。
次に、既存のフォトリソグラフィ方を用いることで、低濃度拡散領域１７ｓおよび１７ｄ表面の一部を露出する開口を有するレジストＲ３を形成し、これをマスクとして所定の不純物を注入することで、図１５（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄの表面の少なくとも一部に高濃度拡散領域１８ｓおよび１８ｄを形成する。この際の条件としては、例えば半導体装置１がｐ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０15／ｃｍ2程度とすることができる。また、例えばｎ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０15／ｃｍ2程度とすることができる。なお、高濃度拡散領域１８ｓおよび１８ｄを形成後、レジストＲ３は除去される。
その後、以上のような構成が作り込まれた半導体基板１１上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２１を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２１に高濃度拡散領域１８ｓおよび１８ｄ上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２２ｓおよび２２ｄを形成する。次に、層間絶縁膜２１上に導電体を堆積し、これをパターニングすることで、ソース電極２３ｓおよびドレイン電極２３ｄを形成する。これにより、図８から図１０に示すような断面構造を有する半導体装置１が製造される。
〔作用効果〕
以上のように、本実施例による半導体装置１は、半導体基板１１と、半導体基板１１表面に形成された一対の低濃度拡散領域１７ｓおよび１７ｄと、一対の低濃度拡散領域１７ｓおよび１７ｄ表面の少なくとも一部にそれぞれ形成され、一対の低濃度拡散領域１７ｓおよび１７ｄよりも不純物濃度が高い高濃度拡散領域１８ｓおよび１８ｄと、半導体基板１１表面における一対の低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、ドレイン（１７ｄ）側の側面が、ゲート幅方向と平行な第１側面Ｓ１１と、第１側面Ｓ１１よりもゲート長方向に突出した第２側面Ｓ１２と、第２側面Ｓ１２の両端で第１側面Ｓ１１と第２側面Ｓ１２とを結ぶ第３側面Ｓ１３とを含んでなるゲート電極１５とを有して構成される。
このように本実施例は、一対の低濃度拡散領域１７ｓおよび１７ｄと、これよりも不純物拡散濃度が高い高濃度拡散領域１８ｓおよび１８ｄとを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置１において、ゲート電極１５におけるドレイン（１７ｄ）側の側面が、ゲート幅方向と平行な第１側面Ｓ１１と、第１側面Ｓ１１よりもゲート長方向に突出した第２側面Ｓ１２と、第１側面Ｓ１１と第２側面Ｓ１２とを結ぶ第３側面Ｓ１３とを含んでなる。すなわち、ゲート電極１５の側面が凹凸形状をなす櫛歯状電極部１５ａを有する。これにより、例えば櫛歯状電極部１５ａを有するドレイン（１７ｄ）側の低濃度拡散領域１７ｄからサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を凹凸形状における角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本実施例によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置１の耐圧特性を向上することが達成される。
〔応用形態〕
また、本実施例による半導体装置１を用いて構成した電子回路１００の構成を図１６に示す。図１６に示すように、電子回路１００は、出力回路１０１と内部回路１０２とからなる。出力回路１０１は、出力用の電源電圧が印加される端子（出力用ＶＤＤ）と出力端子との間に接続されたｐ型の出力トランジスタＰ１と、出力端子と接地された端子（出力用ＧＮＤ）との間に設けられたｎ型の出力トランジスタＮ１とを有する。出力トランジスタＰ１およびＮ１はそれぞれ本実施例による半導体装置１の構造を用いて、所定の半導体基板上に形成されている。
以上のような構成を有することでさらに、ＥＳＤなどに対する耐性が向上された出力回路およびこれを有する電子機器を実現することができる。
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
〔構成〕
図１７は、本実施例による半導体装置２の構成を示す上視図である。また、図１８は図１７におけるＩＩＩ−ＩＩＩ’断面の構造を示す図であり、図１９は図１７におけるＩＶ−ＩＶ’断面の構造を示す図である。
図１７から図１９に示すように、半導体装置２は、実施例１による半導体装置１の構成と同様の構成において、ゲート電極１５およびゲート絶縁膜１３がゲート電極２５およびゲート絶縁膜２３にそれぞれ置き換えられた構成を有する。
ゲート電極２５は、ゲート電極１５と同様に、ドレイン（１７ｄ）側の側面に沿って櫛歯状電極部１５ａが形成されていると共に、ソース（１７ｓ）側の側面に沿って櫛歯状電極部２５ｂが形成されている。
この櫛歯状電極部２５ｂの長さ、幅および間隔は、それぞれ櫛歯状電極部１５ａの長さｄ４、幅ｄ３および間隔ｄ２と同様である。ただし、櫛歯状電極部１５ａにおける凸部と櫛歯状電極部２５ｂにおける凸部とは、ゲート長方向において重ならないように構成されることが好ましい。これにより、トランジスタの特性が劣化する程度に局所的にゲート長が長くなることを防止でき、動作特性や耐圧特性が大幅に変化することを防止できる。なお、この場合、間隔ｄ２は、幅ｄ３と等しいか、それ以上に設定される。
このように、ドレイン（１７ｄ）側だけでなく、ソース（１７ｓ）側にも櫛歯状電極部２５ｂを設けることで、ソース（１７ｓ）側へ流れる電流を、角部Ａだけでなく、ソース（１７ｓ）側における櫛歯状電極部２５ｂの角部下の領域Ｂ３およびＢ４にも、電流ＩＢ３およびＩＢ４を分散させることができる。これにより、ソース（１７ｓ）側の角部Ａに集中して電流が流れるも防止でき、半導体装置２の耐圧特性をより向上させることが可能となる。
また、この構成により、例えばソース（１７ｓ）側からサージ電流が入力された場合でも、ドレイン（１７ｄ）側からサージ電流が入力された場合と同様に、電界の集中箇所を分散することが可能となる。これにより、ソース（１７ｓ）側からサージ電流が入力される場合の耐圧特性も向上することが可能となる。
このようなゲート電極２５は、実施例１によるゲート電極１５と同一の材料および膜厚で構成することができる。また、ゲート絶縁膜２３は、ゲート電極２５と同一形状の上面を有する。このゲート絶縁膜２３は実施例１によるゲート絶縁膜１３と同様の材料および膜厚で構成することが可能である。
この他の構成は、上述したように実施例１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
〔製造方法〕
また、本実施例による半導体装置２の製造方法は、実施例１による半導体装置１の製造方法と同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、図１４（ｂ）におけるレジストＲ２が、図１７に示すゲート電極２５、すなわち櫛歯状電極部１５ａだけでなく櫛歯状電極部２５ｂを含むパターンに形成される。このため、図１５（ａ）以降の工程において、ゲート電極１５およびゲート絶縁膜１３がゲート電極２５およびゲート絶縁膜２３にそれぞれ置き換えられる。
〔作用効果〕
以上のように、本実施例による半導体装置２は、半導体基板１１と、半導体基板１１表面に形成された一対の低濃度拡散領域１７ｓおよび１７ｄと、一対の低濃度拡散領域１７ｓおよび１７ｄ表面の少なくとも一部にそれぞれ形成され、一対の低濃度拡散領域１７ｓおよび１７ｄよりも不純物濃度が高い高濃度拡散領域１８ｓおよび１８ｄと、半導体基板１１表面における一対の低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成され、ドレイン（１７ｄ）側およびソース（１７ｓ）側の両側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ１１と、第２側面Ｓ１２の両端で第１側面Ｓ１１よりもゲート長方向に突出した第２側面Ｓ１２と、第１側面Ｓ１１と第２側面Ｓ１２とを結ぶ第３側面Ｓ１３とを含んでなるゲート電極２５とを有して構成される。
このように本実施例は、一対の低濃度拡散領域１７ｓおよび１７ｄと、これよりも不純物拡散濃度が高い高濃度拡散領域１８ｓおよび１８ｄとを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置２において、ゲート電極２５におけるドレイン（１７ｄ）側およびソース（１７ｓ）側の側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ１１と、第１側面Ｓ１１よりもゲート長方向に突出した第２側面Ｓ１２と、第１側面Ｓ１１と第２側面Ｓ１２とを結ぶ第３側面Ｓ１３とを含んでなる。すなわち、ゲート電極２５の両側面が凹凸形状をなす櫛歯状電極部１５ａおよび２５ｂを有する。これにより、例えばドレイン（１７ｄ）側またはソース（１７ｓ）側の低濃度拡散領域１７ｄまたは１７ｓからサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を凹凸形状における角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本実施例によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置２の耐圧特性を向上することが達成される。
〔応用形態〕
また、本実施例による半導体装置２を用いて構成した電子回路の構成は、実施例１において図１６を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
また、本実施例では、凸形状の櫛歯状電極部１５ａおよび２５ｂをソース（１７ｓ）側とドレイン（１７ｄ）側とで交互に設けることで、ゲート長が局所的に長くなることを防止していたが、本発明はこれに限定されず、例えば図２０に示すように、ゲート電極２５’が矩形に蛇行するように構成することも可能である。この場合、ゲート電極２５’におけるチャネル形成領域１６’をゲート電極２５’に沿って蛇行させるために、低濃度拡散領域１７ｓ’および１７ｄ’は、対向する側に交互に凸状の領域２７ｓ’および２７ｄ’を有し、且つ何れの部位においても低濃度拡散領域１７ｓ’および１７ｄ’の間隔、すなわちチャネル形成領域１６’の長さが等しくなるように形成される。これにより、図２０に示すように、ゲート電極２５’に沿って蛇行するチャネル形成領域１６’が配置される。このように構成することで、ゲート長を均一にすることが可能となり、これにより、トランジスタの動作特性や耐圧特性が大幅に変化することを防止できる。なお、ゲート電極２５’下のゲート絶縁膜は、ゲート電極２５’と同様に、矩形に蛇行した形状となる。
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
〔構成〕
図２１は、本実施例による半導体装置３の構成を示す上視図である。図２１に示すように、半導体装置３は、実施例２による半導体装置２の構成と同様の構成において、ゲート電極２５がゲート電極３５に置き換えられた構成を有する。なお、図２１においては、図示しないが、ゲート絶縁膜２３も、ゲート電極３５と同じ上面パターンを有するゲート絶縁膜に置き換えられている。
ゲート電極３５は、ドレイン（１７ｄ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部３５ａを有する。この櫛歯状電極部３５ａはゲート電極３５と一体に形成されている。
ここで、図２１における領域ｏ３の拡大図を図２２に示す。図２２に示すように、個々の櫛歯状電極部３５ａは、ゲート幅方向と平行な第１側面Ｓ３１と、第１側面Ｓ３１よりもゲート長方向に突出した第２側面Ｓ３２と、第２側面Ｓ３２の両端で第１側面Ｓ３１と第２側面Ｓ３２とを結ぶ第３側面Ｓ３３とを含んでなる凹凸形状を有し、第３側面Ｓ３３の長さｄ７、第１側面Ｓ３１および第２側面Ｓ３２の長さｄ６を有して形成されている。また、ゲート幅方向に隣り合う第１側面Ｓ３１間および第２側面Ｓ３２間の間隔はｄ５に設定される。
図２２と図１１とを比較すると明らかなように、櫛歯状電極部３５ａの角部Ｃ５およびＣ６は、櫛歯状電極部１５ａの角部Ｃ１およびＣ２が略直角を成しているのに対し、鈍角を成している。このように、櫛歯状電極部３５ａの角部を鈍角とすることで、これの角部に生じる電界が低くなるように調整することができる。これにより、櫛歯状電極部３５ａの角部Ｃ５およびＣ６下の領域Ｂ５およびＢ６にそれぞれ形成される空乏層Ｄの広がりが狭くなるように調整でき、この結果、サージ電流が入力された際に領域Ｂ５およびＢ６を流れる電流が実施例１と比較して小さくなるように調整することが可能となる。すなわち、図２３のグラフに示すように、個々の領域Ｂ５およびＢ６に流れる電流ＩＢ５およびＩＢ６を示す直線を、実施例１における電流ＩＢ１およびＩＢ２を示す直線から右側へシフトするように調整することが可能となる。
また、本実施例では、図２２に示すように、例えばある値の電流が入力した際に、角部Ｃ５またはＣ６下の領域Ｂ５またはＢ６に形成される空乏層Ｄの水平方向の幅（以下、空乏層Ｄの広がりと言う）をｄ１とすると、櫛歯状電極部３５ａの凸形状の長さｄ７と、櫛歯状電極部３５ａの先端部および底部の幅ｄ６と、先端部間または底部間の間隔ｄ５とは、実施例１と同様に、それぞれ空乏層Ｄの広がりｄ１の２倍よりも広くなるように設定される。
このように、櫛歯状電極部３５ａの長さｄ７と幅ｄ６と間隔ｄ５とをそれぞれ、領域Ｂ５またはＢ６において形成される空乏層Ｄの広がりｄ１よりも広い値に設定することで、ある領域Ｂ５／Ｂ６に形成される空乏層Ｄと、これと隣り合う領域Ｂ５／Ｂ６に形成される空乏層Ｄとが結合し、一体となってしまうことを回避することができる。この結果、期待する数（角部Ｃ５およびＣ６の個数による増加分）の電流パスを確実に形成することが可能となり、１つの電流パスに流れる電流を確実に低減することが可能となる。
また同様に、ゲート電極３５は、ソース（１７ｓ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部３５ｂを有する。この櫛歯状電極部３５ｂは、櫛歯状電極部３５ａと同様の構成を有しつつ、ゲート電極３５と一体に形成されている。
このように、ドレイン（１７ｄ）側だけでなく、ソース（１７ｓ）側にも櫛歯状電極部３５ｂを設けることで、ソース（１７ｓ）側へ流れる電流を、角部Ａだけでなく、ソース（１７ｓ）側における櫛歯状電極部３５ｂの角部下の領域Ｂ７およびＢ８にも、電流ＩＢ７およびＩＢ８を分散させることができる。これにより、ソース（１７ｓ）側の角部Ａに集中して電流が流れるも防止でき、半導体装置３の耐圧特性をより向上させることが可能となる。
また、この構成により、例えばソース（１７ｓ）側からサージ電流が入力された場合でも、ドレイン（１７ｄ）側からサージ電流が入力された場合と同様に、電界の集中箇所を分散することが可能となる。これにより、ソース（１７ｓ）側からサージ電流が入力される場合の耐圧特性も向上することが可能となる。
ただし、櫛歯状電極部３５ａにおける凸部と櫛歯状電極部３５ｂにおける凸部とは、実施例２と同様に、ゲート長方向において重ならないように構成されることが好ましい。これにより、トランジスタの特性が劣化する程度に局所的にゲート長が長くなることを防止でき、動作特性や耐圧特性が大幅に変化することを防止できる。
このようなゲート電極３５は、実施例１によるゲート電極１５と同一の材料および膜厚で構成することができる。また、ゲート電極３５下のゲート絶縁膜は、ゲート電極３５と同一形状の上面を有する。このゲート絶縁膜は実施例１によるゲート絶縁膜１３と同様の材料および膜厚で構成することが可能である。
この他の構成は、上述したように実施例１による半導体装置１または実施例２による半導体装置２と同様であるため、ここでは詳細な説明を省略する。
〔製造方法〕
また、本実施例による半導体装置３の製造方法は、実施例１による半導体装置１の製造方法と同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、図１４（ｂ）におけるレジストＲ２が、図２１に示すゲート電極３５、すなわち櫛歯状電極部３５ａおよび３５ｂを含むパターンに形成される。このため、図１５（ａ）以降の工程において、ゲート電極１５およびゲート電極３５下のゲート絶縁膜がゲート電極３５およびこれと同じ上面パターンを有するゲート絶縁膜にそれぞれ置き換えられる。
〔作用効果〕
以上のように、本実施例による半導体装置３は、半導体基板１１と、半導体基板１１表面に形成された一対の低濃度拡散領域１７ｓおよび１７ｄと、一対の低濃度拡散領域１７ｓおよび１７ｄ表面の少なくとも一部にそれぞれ形成され、一対の低濃度拡散領域１７ｓおよび１７ｄよりも不純物濃度が高い高濃度拡散領域１８ｓおよび１８ｄと、半導体基板１１表面における一対の低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、ドレイン（１７ｄ）側およびソース（１７ｓ）側の両側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ３１と、第１側面Ｓ３１よりもゲート長方向に突出した第２側面Ｓ３２と、第２側面Ｓ３２の両端で第１側面Ｓ３１と第２側面Ｓ３２とを結ぶ第３側面Ｓ３３とを含んでなるゲート電極３５とを有して構成される。
このように本実施例は、一対の低濃度拡散領域１７ｓおよび１７ｄと、これよりも不純物拡散濃度が高い高濃度拡散領域１８ｓおよび１８ｄとを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置３において、ゲート電極３５におけるドレイン（１７ｄ）側およびソース（１７ｓ）側の側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ３１と、第１側面Ｓ３１よりもゲート長方向に突出した第２側面Ｓ３２と、第１側面Ｓ３１と第２側面Ｓ３２とを結ぶ第３側面Ｓ３３とを含んでなる。すなわち、ゲート電極３５の両側面が凹凸形状をなす櫛歯状電極部３５ａおよび３５ｂを有する。これにより、例えばドレイン（１７ｄ）側またはソース（１７ｓ）側の低濃度拡散領域１７ｄまたは１７ｓからサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を凹凸形状における角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本実施例によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置３の耐圧特性を向上することが達成される。
また、本実施例では、第２側面と第３側面とがなす角および／または第１側面と第２側面とがなす角、すなわち櫛歯状電極部３５ａおよび３５ｂの角部が、それぞれ鈍角である。このように角部を鈍角とすることで、この角部に発生する電界の強度を低減することが可能となるため、この角部下に形成された空乏層に流れる電流の量を低減することができる。言い換えれば、角部の角度を調整することで、この角部下に流れる電流の量を調整することができる。
〔応用形態〕
また、本実施例による半導体装置３を用いて構成した電子回路の構成は、実施例１において図１６を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
次に、本発明の実施例４について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例３のいずれかと同様である。
〔構成〕
図２４は、本実施例による半導体装置４の構成を示す上視図である。図２４に示すように、半導体装置４は、実施例２による半導体装置２または実施例３による半導体装置３と同様の構成において、ゲート電極２５または３５がゲート電極４５に置き換えられた構成を有する。なお、図２４においては、図示しないが、ゲート絶縁膜も、ゲート電極４５と同じ上面パターンを有するゲート絶縁膜に置き換えられている。
ゲート電極４５は、ドレイン（１７ｄ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部４５ａを有する。この櫛歯状電極部４５ａはゲート電極４５と一体に形成されている。
ここで、図２４における領域ｏ４の拡大図を図２５に示す。図２５に示すように、個々の櫛歯状電極部４５ａは、ゲート幅方向と平行な第１側面Ｓ４１と、第１側面Ｓ４１よりもゲート長方向に突出した第２側面Ｓ４２と、第２側面Ｓ４２の両端で第１側面Ｓ４１と第２側面Ｓ４２とを結ぶ第３側面Ｓ４３とを含んでなる凹凸形状を有し、第３側面Ｓ４３の長さｄ１０、第１側面Ｓ４１および第２側面Ｓ４２の長さｄ９を有して形成されている。また、ゲート幅方向に隣り合う第１側面Ｓ４１間および第２側面Ｓ４２間の間隔はｄ８に設定される。
図２５と図１１とを比較すると明らかなように、櫛歯状電極部４５ａの角部Ｃ９およびＣ１０は、櫛歯状電極部１５ａの角部Ｃ１およびＣ２が略直角を成しているのに対し、鋭角を成している。このように、櫛歯状電極部４５ａの角部を鋭角とすることで、実施例３とは逆に、櫛歯状電極部４５ａの角部に生じる電界が強くなるように調整することができる。これにより、櫛歯状電極部４５ａの角部Ｃ９およびＣ１０下の領域Ｂ９およびＢ１０にそれぞれ形成される空乏層Ｄの広がりが広くなるように調整でき、この結果、サージ電流が入力された際に領域Ｂ９およびＢ１０を流れる電流が実施例１と比較して大きくなるように調整することが可能となる。すなわち、図２６のグラフに示すように、個々の領域Ｂ９およびＢ１０に流れる電流ＩＢ９およびＩＢ１０を示す直線を、実施例１における電流ＩＢ１およびＩＢ２を示す直線から左側へシフトするように調整することが可能となる。
すなわち、実施例３による半導体装置３と本実施例による半導体装置４とを参照すると明らかなように、ゲート電極の側面に形成した櫛歯状電極部の角部の角度を調整することで、各角部下の領域に流れる電流量の他の部分に対する比を調整することが可能となり、結果として所望する動作特性および耐圧特性を有する半導体装置を実現することができる。
また、本実施例では、図２５に示すように、例えばある値の電流が入力した際に、角部Ｃ９またはＣ１０下の領域Ｂ９またはＢ１０に形成される空乏層Ｄの水平方向の幅（以下、空乏層Ｄの広がりと言う）をｄ１とすると、櫛歯状電極部４５ａの凸形状の長さｄ１０と、櫛歯状電極部４５ａの先端部および底部の幅ｄ９と、先端部間または底部間の間隔ｄ８とは、実施例１と同様に、それぞれ空乏層Ｄの広がりｄ１の２倍よりも広くなるように設定される。
このように、櫛歯状電極部４５ａの長さｄ１０と幅ｄ９と間隔ｄ８とをそれぞれ、領域Ｂ９またはＢ１０において形成される空乏層Ｄの広がりｄ１よりも広い値に設定することで、ある領域Ｂ９／Ｂ１０に形成される空乏層Ｄと、これと隣り合う領域Ｂ９／Ｂ１０に形成される空乏層Ｄとが結合し、一体となってしまうことを回避することができる。この結果、期待する数（角部Ｃ９およびＣ１０の個数による増加分）の電流パスを確実に形成することが可能となり、１つの電流パスに流れる電流を確実に低減することが可能となる。
また同様に、ゲート電極４５は、ソース（１７ｓ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部４５ｂを有する。この櫛歯状電極部４５ｂは、櫛歯状電極部４５ａと同様の構成を有しつつ、ゲート電極４５と一体に形成されている。
このように、ドレイン（１７ｄ）側だけでなく、ソース（１７ｓ）側にも櫛歯状電極部４５ｂを設けることで、ソース（１７ｓ）側へ流れる電流を、角部Ａだけでなく、ソース（１７ｓ）側における櫛歯状電極部４５ｂの角部下の領域Ｂ１１およびＢ１２にも、電流ＩＢ１１およびＩＢ１２を分散させることができる。これにより、ソース（１７ｓ）側の角部Ａに集中して電流が流れるも防止でき、半導体装置４の耐圧特性をより向上させることが可能となる。
また、この構成により、例えばソース（１７ｓ）側からサージ電流が入力された場合でも、ドレイン（１７ｄ）側からサージ電流が入力された場合と同様に、電界の集中箇所を分散することが可能となる。これにより、ソース（１７ｓ）側からサージ電流が入力される場合の耐圧特性も向上することが可能となる。
ただし、櫛歯状電極部４５ａにおける凸部と櫛歯状電極部４５ｂにおける凸部とは、実施例２および実施例３と同様に、ゲート長方向において重ならないように構成されることが好ましい。これにより、トランジスタの特性が劣化する程度に局所的にゲート長が長くなることを防止でき、動作特性や耐圧特性が大幅に変化することを防止できる。
このようなゲート電極４５は、実施例１によるゲート電極１５と同一の材料および膜厚で構成することができる。また、ゲート電極４５下のゲート絶縁膜は、ゲート電極４５と同一形状の上面を有する。このゲート絶縁膜は実施例１によるゲート絶縁膜１３と同様の材料および膜厚で構成することが可能である。
この他の構成は、上述したように実施例１から３による半導体装置１から３のいずれかと同様であるため、ここでは詳細な説明を省略する。
〔製造方法〕
また、本実施例による半導体装置４の製造方法は、実施例１による半導体装置１の製造方法と同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、図１４（ｂ）におけるレジストＲ２が、図２４に示すゲート電極４５、すなわち櫛歯状電極部４５ａおよび４５ｂを含むパターンに形成される。このため、図１５（ａ）以降の工程において、ゲート電極１５およびゲート電極４５下のゲート絶縁膜がゲート電極４５およびこれと同じ上面パターンを有するゲート絶縁膜にそれぞれ置き換えられる。
〔作用効果〕
以上のように、本実施例による半導体装置４は、半導体基板１１と、半導体基板１１表面に形成された一対の低濃度拡散領域１７ｓおよび１７ｄと、一対の低濃度拡散領域１７ｓおよび１７ｄ表面の少なくとも一部にそれぞれ形成され、一対の低濃度拡散領域１７ｓおよび１７ｄよりも不純物濃度が高い高濃度拡散領域１８ｓおよび１８ｄと、半導体基板１１表面における一対の低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、ドレイン（１７ｄ）側およびソース（１７ｓ）側の両側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ４１と、第１側面Ｓ４１よりもゲート長方向に突出した第２側面Ｓ４２と、第２側面Ｓ４２の両端で第１側面Ｓ４１と第２側面Ｓ４２とを結ぶ第３側面Ｓ４３とを含んでなるゲート電極４５とを有して構成される。
このように本実施例は、一対の低濃度拡散領域１７ｓおよび１７ｄと、これよりも不純物拡散濃度が高い高濃度拡散領域１８ｓおよび１８ｄとを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置４において、ゲート電極４５におけるドレイン（１７ｄ）側およびソース（１７ｓ）側の側面がそれぞれ、ゲート幅方向と平行な第１側面Ｓ４１と、第１側面Ｓ４１よりもゲート長方向に突出した第２側面Ｓ４２と、第１側面Ｓ４１と第２側面Ｓ４２とを結ぶ第３側面Ｓ４３とを含んでなる。すなわち、ゲート電極４５の両側面が凹凸形状をなす櫛歯状電極部４５ａおよび４５ｂを有する。これにより、例えばドレイン（１７ｄ）側またはソース（１７ｓ）側の低濃度拡散領域１７ｄまたは１７ｓからサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を凹凸形状における角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本実施例によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置４の耐圧特性を向上することが達成される。
また、本実施例では、第２側面と第３側面とがなす角および／または第１側面と第２側面とがなす角、すなわち櫛歯状電極部４５ａおよび４５ｂの角部が、それぞれ鋭角である。このように角部を鋭角とすることで、この角部に発生する電界の強度を増加することが可能となるため、この角部下に形成された空乏層に流れる電流の量を増加することができる。言い換えれば、角部の角度を調整することで、この角部下に流れる電流の量を調整することができる。
〔応用形態〕
また、本実施例による半導体装置４を用いて構成した電子回路の構成は、実施例１において図１６を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
次に、本発明の実施例５について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例４のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例４のいずれかと同様である。
〔構成〕
図２７は、本実施例による半導体装置５の構成を示す上視図である。図２７に示すように、半導体装置５は、実施例２から４による半導体装置２から４のいずれかと同様の構成において、ゲート電極２５、３５または４５がゲート電極５５に置き換えられた構成を有する。なお、図２７においては、図示しないが、ゲート絶縁膜も、ゲート電極５５と同じ上面パターンを有するゲート絶縁膜に置き換えられている。
ゲート電極５５は、ドレイン（１７ｄ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部５５ａを有する。この櫛歯状電極部５５ａはゲート電極４５と一体に形成されている。
ここで、図２７における領域ｏ５の拡大図を図２８に示す。図２８に示すように、個々の櫛歯状電極部５５ａは、ゲート幅方向と平行な第２側面Ｓ５２と、第２側面Ｓ５２間をＶ字状に結ぶ第３側面Ｓ５３とを含んでなるＶ字状の窪みを有し、第３側面Ｓ５３の長さｄ１４、第２側面Ｓ５２の長さｄ１３を有して形成されている。また、ゲート幅方向に隣り合う第２側面Ｓ５２の間隔はｄ１２に設定される。
図２８と図１１とを比較すると明らかなように、櫛歯状電極部５５ａの先端の角部Ｃ１３は、櫛歯状電極１５ａの先端の角部Ｃ１が略直角を成しているのに対し、鈍角を成している。このように、櫛歯状電極部５５ａの先端の角部を鈍角とすることで、実施例３と同様に、櫛歯状電極部５５ａの先端の角部に生じる電界が弱くなるように調整することができる。これにより、櫛歯状電極部５５ａの先端の角部Ｃ１３下の領域Ｂ１３に形成される空乏層Ｄの広がりが狭くなるように調整でき、この結果、サージ電流が入力された際に領域Ｂ１３を流れる電流が実施例１と比較して小さくなるように調整することが可能となる。すなわち、図２９のグラフに示すように、個々の領域Ｂ１３に流れる電流ＩＢ１３を示す直線を、実施例１における電流Ｉａ１を示す直線から右側へシフトするように調整することが可能となる。
また、櫛歯状電極部５５ａの底部の角部Ｃ１４は、櫛歯状電極１５ａの底部の角部Ｃ２が略直角を成しているのに対し、鋭角を成している。このように、櫛歯状電極部５５ａの底部の角部を鈍角とすることで、実施例４と同様に、櫛歯状電極部５５ｂの底部の角部に生じる電界が強くなるように調整することができる。これにより、櫛歯状電極部５５ａの角部Ｃ１４下の領域Ｂ１４に形成される空乏層Ｄの広がりが狭くなるように調整でき、この結果、サージ電流が入力された際に領域Ｂ１４を流れる電流が実施例１と比較して大きくなるように調整することが可能となる。すなわち、図２９のグラフに示すように、個々の領域Ｂ１４に流れる電流ＩＢ１４を示す直線を、実施例１における電流ＩＢ２示す直線から左側へシフトするように調整することが可能となる。
このように、櫛歯状電極部５５ａの先端部と底部とにおける角部をそれぞれ鈍角または鋭角とすることで、各領域Ｂ１３およびＢ１４に流れる電流をそれぞれ調整することが可能となる。なお、櫛歯状電極部５５ａの底部では、隣り合う２つの櫛歯状電極部５５ａで１つの角部Ｃ１４が形成される。
また、本実施例では、図２８に示すように、例えばある値の電流が入力した際に、角部Ｃ１３またはＣ１４下の領域Ｂ１３またはＢ１４に形成される空乏層Ｄの水平方向の幅（以下、空乏層Ｄの広がりと言う）をｄ１とすると、櫛歯状電極部５５ａの凸形状の長さｄ１３と、櫛歯状電極部５５ａの先端部の幅ｄ１２と、先端部の間隔ｄ１１とは、実施例１と同様に、それぞれ空乏層Ｄの広がりｄ１の２倍よりも広くなるように設定される。
このように、櫛歯状電極部５５ａの長さｄ１３と幅ｄ１２と間隔ｄ１１とをそれぞれ、領域Ｂ１３またはＢ１４において形成される空乏層Ｄの広がりｄ１よりも広い値に設定することで、ある領域Ｂ１３／Ｂ１４に形成される空乏層Ｄと、これと隣り合う領域Ｂ１３／Ｂ１４に形成される空乏層Ｄとが結合し、一体となってしまうことを回避することができる。この結果、期待する数（角部Ｃ１３およびＣ１４の個数による増加分）の電流パスを確実に形成することが可能となり、１つの電流パスに流れる電流を確実に低減することが可能となる。
また同様に、ゲート電極５５は、ソース（１７ｓ）側の側面にチャネル幅方向に沿って周期的に配置された櫛歯状電極部５５ｂを有する。この櫛歯状電極部５５ｂは、櫛歯状電極部５５ａと同様の構成を有しつつ、ゲート電極５５と一体に形成されている。
このように、ドレイン（１７ｄ）側だけでなく、ソース（１７ｓ）側にも櫛歯状電極部３５ｂを設けることで、ソース（１７ｓ）側へ流れる電流を、角部Ａだけでなく、ソース（１７ｓ）側における櫛歯状電極部５５ｂの角部下の領域Ｂ１５およびＢ１６にも、電流ＩＢ１５およびＩＢ１６を分散させることができる。これにより、ソース（１７ｓ）側の角部Ａに集中して電流が流れるも防止でき、半導体装置５の耐圧特性をより向上させることが可能となる。
また、この構成により、例えばソース（１７ｓ）側からサージ電流が入力された場合でも、ドレイン（１７ｄ）側からサージ電流が入力された場合と同様に、電界の集中箇所を分散することが可能となる。これにより、ソース（１７ｓ）側からサージ電流が入力される場合の耐圧特性も向上することが可能となる。
ただし、櫛歯状電極部５５ａにおける凸部と櫛歯状電極部５５ｂにおける凸部とは、実施例２から実施例４と同様に、ゲート長方向において重ならないように構成されることが好ましい。これにより、トランジスタの特性が劣化する程度に局所的にゲート長が長くなることを防止でき、動作特性や耐圧特性が大幅に変化することを防止できる。
このようなゲート電極５５は、実施例１によるゲート電極１５と同一の材料および膜厚で構成することができる。また、ゲート電極５５下のゲート絶縁膜は、ゲート電極５５と同一形状の上面を有する。このゲート絶縁膜は実施例１によるゲート絶縁膜１３と同様の材料および膜厚で構成することが可能である。
この他の構成は、上述したように実施例１から４による半導体装置１から４のいずれかと同様であるため、ここでは詳細な説明を省略する。
〔製造方法〕
また、本実施例による半導体装置５の製造方法は、実施例１による半導体装置１の製造方法と同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、図１４（ｂ）におけるレジストＲ２が、図２７に示すゲート電極５５、すなわち櫛歯状電極部５５ａおよび５５ｂを含むパターンに形成される。このため、図１５（ａ）以降の工程において、ゲート電極１５およびゲート電極５５下のゲート絶縁膜がゲート電極５５およびこれと同じ上面パターンを有するゲート絶縁膜にそれぞれ置き換えられる。
〔作用効果〕
以上のように、本実施例による半導体装置５は、半導体基板１１と、半導体基板１１表面に形成された一対の低濃度拡散領域１７ｓおよび１７ｄと、一対の低濃度拡散領域１７ｓおよび１７ｄ表面の少なくとも一部にそれぞれ形成され、一対の低濃度拡散領域１７ｓおよび１７ｄよりも不純物濃度が高い高濃度拡散領域１８ｓおよび１８ｄと、半導体基板１１表面における一対の低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、ドレイン（１７ｄ）側およびソース（１７ｓ）側の両側面にそれぞれＶ字状の窪みを有するゲート電極５５とを有して構成される。
このように本実施例は、一対の低濃度拡散領域１７ｓおよび１７ｄと、これよりも不純物拡散濃度が高い高濃度拡散領域１８ｓおよび１８ｄとを含むことで、比較的高い電圧に対する耐圧特性を有する半導体装置５において、ゲート電極５５におけるドレイン（１７ｄ）側およびソース（１７ｓ）側の両側面にそれぞれＶ字状の窪みを有してなる。すなわち、ゲート電極５５の両側面にＶ字状の溝が形成されることで、櫛歯状電極部５５ａおよび５５ｂを有する。これにより、例えばドレイン（１７ｄ）側またはソース（１７ｓ）側の低濃度拡散領域１７ｄまたは１７ｓからサージ電流などの比較的大きな電流が入力された際に、電界が集中して発生する箇所を櫛歯状電極部５５ａおよび５５ｂにおける角部に分散することが可能となるため、一つの角部に発生する電界の強度を弱め、各角部下に形成された空乏層に流れる電流を低減することができる。また、このようにゲート電極の角部の数を増加させることで、電流が集中して流れるパスを増加させることが可能となるため、一つのパスに通過する電流の量を低減することができる。これらから、本実施例によれば、サージ電流などの比較的大きな電流が入力された際に集中して流れる電流の量を低減することが可能となるため、半導体装置５の耐圧特性を向上することが達成される。
また、本実施例では、第２側面Ｓ５２と第３側面Ｓ５３とがなす角、すなわち櫛歯状電極部５５ａおよび３５ｂの先端の角部が、それぞれ鈍角である。このように角部を鈍角とすることで、この角部に発生する電界の強度を低減することが可能となるため、この角部下に形成された空乏層に流れる電流の量を低減することができる。また、第３側面Ｓ５３同士がなす角、すなわち櫛歯状電極部５５ａおよび５５ｂの底部の角部が、それぞれ鋭角である。このように角部を鋭角とすることで、この角部に発生する電界の強度を増加することが可能となるため、この角部下に形成された空乏層に流れる電流の量を増加することができる。このように、角部の角度を調整することで、この角部下に流れる電流の量を調整することができる。
〔応用形態〕
また、本実施例による半導体装置５を用いて構成した電子回路の構成は、実施例１において図１６を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
また、上記実施例１から実施例５は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
また、上述した各実施例による半導体装置１、２、３、４または５は、例えばＥＳＤ対策用の保護素子として用いることが可能である。この場合、半導体装置１、２、３、４または５は、例えばこれを備えた半導体装置の入力段又は出力段に設けることができる。なお、半導体装置１、２、３、４または５を備えた半導体装置としては、例えば入力装置や出力装置や入出力装置などを挙げることが可能である。これらの構成については、本発明の各実施例で例示した半導体装置１、２、３、４または５の構成以外は一般的な構成を適用することが可能であるため、ここでは詳細な説明を省略する。
従来技術による高耐圧トランジスタ９００の構成を示す上視図である。 図１におけるｉ−ｉ’断面の構造を示す図である。 図１における領域ｏ１の拡大図である。 （ａ）は図３におけるｉｉ−ｉｉ’線に沿った不純物濃度を示すグラフであり、（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線に沿った不純物濃度を示すグラフである。 （ａ）は図３におけるｉｉ−ｉｉ’線上のポジションＰ１でのエネルギーバンド図であり、（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線上のポジションＰ２でのエネルギーバンド図である。ｃ （ａ）は図３におけるｉｉ−ｉｉ’線に沿った断面における空乏層Ｄの構成を示し、（ｂ）は図３におけるｉｉｉ−ｉｉｉ’線に沿った断面における空乏層Ｄの構成を示す。 従来技術による半導体装置９００の角部ａに流れる電流Ｉａを示すグラフである。 本発明の実施例１による半導体装置１の構成を示す上視図である。 図８におけるＩ−Ｉ’断面の構造を示す図である。 図８におけるＩＩ−ＩＩ’断面の構造を示す図である。 図８における領域ｏ２の拡大図である。 本発明の実施例１による半導体装置１の領域Ａ、Ｂ１およびＢ２にそれぞれに流れる電流ＩＡ、ＩＢ１およびＩＢ２を示すグラフである。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。 本発明の実施例１による半導体装置１を用いて構成した電子回路１００の構成を示す図である。 本発明の実施例２による半導体装置２の構成を示す上視図である。 図１７におけるＩＩＩ−ＩＩＩ’断面の構造を示す図である。 図１７におけるＩＶ−ＩＶ’断面の構造を示す図である。 本発明の実施例２による半導体装置２の変形例である半導体装置２’の構成を示す上視図である。 本発明の実施例３による半導体装置３の構成を示す上視図である。 図２１における領域ｏ３の拡大図である。 本発明の実施例３による半導体装置３の領域Ａ、Ｂ５およびＢ６にそれぞれに流れる電流ＩＡ、ＩＢ５およびＩＢ６を示すグラフである。 本発明の実施例４による半導体装置４の構成を示す上視図である。 図２４における領域ｏ４の拡大図である。 本発明の実施例４による半導体装置４の領域Ａ、Ｂ１１およびＢ１２にそれぞれに流れる電流ＩＡ、ＩＢ１１およびＩＢ１２を示すグラフである。 本発明の実施例５による半導体装置５の構成を示す上視図である。 図２４における領域ｏ５の拡大図である。 本発明の実施例４による半導体装置４の領域Ａ、Ｂ１３およびＢ１４にそれぞれに流れる電流ＩＡ、ＩＢ１３およびＩＢ１４を示すグラフである。
符号の説明
１、２、３、４、５ 半導体装置
１１ 半導体基板
１２ 素子分離絶縁膜
１２ａ シリコン酸化膜
１２ｂ シリコン窒化膜
１３、２３ ゲート絶縁膜
１３Ａ シリコン酸化膜
１５、２５、２５’、３５、４５、５５ ゲート電極
１５ａ、２５ｂ、３５ａ、３５ｂ、４５ａ、４５ｂ、５５ａ、５５ｂ 櫛歯状電極部
１５Ａ ポリシリコン膜
１６、１６’ チャネル形成領域
１７ｄ、１７ｄ’、１７ｓ、１７ｓ’ 低濃度拡散領域
１８ｄ、１８ｓ 高濃度拡散領域
２１ 層間絶縁膜
２２ｓ、２２ｄ コンタクト内配線
２３ｓ ソース電極
２３ｄ ドレイン電極
２７ｄ’、２７ｓ’ 領域
１００ 電子回路
１０１ 出力回路
１０２ 内部回路
Ｂ１〜Ｂ１６ 領域
Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ９、Ｃ１０、Ｃ１３、Ｃ１４ 角部
Ｄ 空乏層
Ｌ１〜Ｌ３ 等濃度線
Ｒ１〜Ｒ３ レジスト
Ｓ１１、Ｓ３１、Ｓ４１ 第１側面
Ｓ１２、Ｓ３２、Ｓ４２、Ｓ５２ 第２側面
Ｓ１３、Ｓ３３、Ｓ４３、Ｓ５３ 第３側面
ＡＲ アクティブ領域
ＦＲ フィールド領域
Ｐ１、Ｎ１ 出力トランジスタ

Claims (25)

  1. 半導体基板と、
    前記半導体基板表面に形成された一対の拡散領域と、
    前記半導体基板表面に形成されたゲート絶縁膜と、
    前記半導体基板表面に前記ゲート絶縁膜を介して形成され、少なくとも一方の側面が、ゲート幅方向と平行な第１側面と、当該第１側面よりもゲート長方向に突出した第２側面と、前記第２側面の両端で前記第１側面と当該第２側面とを結ぶ第３側面とを含むと共に、信号線と接続するゲート電極と
    を有し、
    前記ゲート電極と前記拡散領域とが交差する角領域を備えると共に、
    前記第２側面と前記第３側面とが形成する角領域において流れる電流と、前記第１側面と前記第３側面とが形成する角領域において流れる電流とを、前記ゲート電極と前記拡散領域とが交差する角領域において流れる電流と等しくした
    ことを特徴とする半導体装置。
  2. 前記ゲート電極は、両方の側面がそれぞれ、前記第１側面と前記第２側面と前記第３側面とを含んでなることを特徴とする請求項１記載の半導体装置。
  3. 前記第２側面は、前記側面に所定の間隔を隔てて周期的に設けられていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２側面と前記第３側面とがなす角度および／または前記第１側面と前記第３側面とがなす角度は、９０°であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第２側面と前記第３側面とがなす角および／または前記第１側面と前記第２側面とがなす角は、それぞれ鋭角または鈍角であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記第１から第３側面の水平方向の長さは、前記ゲート電極に所定の電圧が印加された際に前記第２側面と前記第３側面とが形成する角および／または前記第１側面と前記第３側面とが形成する角の下における前記半導体基板に形成される空乏層の水平方向の広がりの２倍よりも長いことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ゲート電極の一方の側面を形成する前記第２側面と、他方の側面を形成する前記第２側面とは、前記ゲート長方向において重ならないように交互に配置されていることを特徴とする請求項２記載の半導体装置。
  8. 前記ゲート電極の前記一方の側面は前記一対の拡散領域のうち一方の拡散領域上に位置し、他方の側面は前記一対の拡散領域のうち他方の拡散領域上に位置することを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 半導体基板と、
    前記半導体基板表面に形成された一対の拡散領域と、
    前記半導体基板表面に形成されたゲート絶縁膜と、
    前記半導体基板表面に前記ゲート絶縁膜を介して形成され、少なくとも一方の側面にＶ字状の切欠き部がゲート長方向に形成されると共に、信号線と接続するゲート電極と
    を有し、
    前記ゲート電極と前記拡散領域とが交差する角領域を備えると共に、
    前記Ｖ字状の切欠き部で形成されるＶ字の底部における角領域において流れる電流と、前記Ｖ字状の切欠き部で形成されるＶ字の上部における角領域において流れる電流とを、前記ゲート電極と前記拡散領域とが交差する角領域において流れる電流と等しくした
    ことを特徴とする半導体装置。
  10. 前記拡散領域は、所定の不純物濃度を有する第１領域と、前記第１領域表面の少なくとも一部に形成され、前記第１領域よりも不純物濃度が高い第２領域とを含むことを特徴とする請求項１から９の何れか１項に記載の半導体装置。
  11. 請求項１から１０の何れか１項に記載の前記半導体装置を静電気対策用の保護素子として用いたことを特徴とする半導体装置。
  12. 請求項１から１０の何れか１項に記載の前記半導体装置を入力段または出力段に備えたことを特徴とする半導体装置。
  13. 請求項１から１２の何れか１項に記載の前記半導体装置を備えた入力装置であることを特徴とする半導体装置。
  14. 請求項１から１２の何れか１項に記載の前記半導体装置を備えた出力装置であることを特徴とする半導体装置。
  15. 請求項１から１２の何れか１項に記載の前記半導体装置を備えた入出力装置であることを特徴とする半導体装置。
  16. 半導体基板を準備する工程と、
    前記半導体基板表面に一対の第１拡散領域を形成する工程と、
    前記半導体基板表面にゲート絶縁膜を形成する工程と、
    少なくとも一方の側面が、ゲート幅方向と平行な第１側面と、当該第１側面よりもゲート長方向に突出した第２側面と、前記第２側面の両端で前記第１側面と当該第２側面とを結ぶ第３側面とを含み、所定の信号線と接続されるゲート電極を前記ゲート絶縁膜上に形成する工程と
    を有すると共に、
    前記ゲート電極と前記拡散領域とが交差する角領域を備え、
    前記第２側面と前記第３側面とが形成する角領域において流れる電流と、前記第１側面と前記第３側面とが形成する角領域において流れる電流とが、前記ゲート電極と前記拡散領域とが交差する角領域において流れる電流と等しくなるよう形成する工程
    を有することを特徴とする半導体装置の製造方法。
  17. 前記ゲート電極は、両方の側面がそれぞれ、前記第１側面と前記第２側面と前記第３側面とを含んでなることを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記第２側面は、前記側面に所定の間隔を隔てて周期的に設けられていることを特徴とする請求項１６または１７記載の半導体装置の製造方法。
  19. 前記第２側面と前記第３側面とがなす角度および／または前記第１側面と前記第３側面とがなす角度は、９０°であることを特徴とする請求項１６から１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記前記第２側面と前記第３側面とがなす角および／または前記第１側面と前記第２側面とがなす角は、それぞれ鋭角または鈍角であることを特徴とする請求項１６から１８のいずれか１項に記載の半導体装置の製造方法。
  21. 前記第１から第３側面の水平方向の長さは、前記ゲート電極に所定の電圧が印加された際に前記第２側面と前記第３側面とが形成する角および／または前記第１側面と前記第３側面とが形成する角の下における前記半導体基板に形成される空乏層の水平方向の広がりの２倍よりも長いことを特徴とする請求項１６から２０のいずれか１項に記載の半導体装置の製造方法。
  22. 前記ゲート電極の一方の側面を形成する前記第２側面と、他方の側面を形成する前記第２側面とは、前記ゲート長方向において重ならないように交互に配置されていることを特徴とする請求項１７記載の半導体装置の製造方法。
  23. 前記ゲート電極は、前記一方の側面が前記一対の第１拡散領域のうち一方の第１拡散領域上に位置し、他方の側面が前記一対の第１拡散領域のうち他方の第１拡散領域上に位置するように形成されることを特徴とする請求項１６から２２のいずれか１項に記載の半導体装置の製造方法。
  24. 半導体基板を準備する工程と、
    前記半導体基板表面に一対の第１拡散領域を形成する工程と、
    前記半導体基板表面にゲート絶縁膜を形成する工程と、
    少なくとも一方の側面にＶ字状の切欠き部がゲート長方向に有し、所定の信号線と接続されるゲート電極を前記ゲート絶縁膜上に形成する工程と
    を有すると共に、
    前記ゲート電極と前記拡散領域とが交差する角領域を備え、
    前記Ｖ字状の切欠き部で形成されるＶ字の底部における角領域において流れる電流と、前記Ｖ字状の切欠き部で形成されるＶ字の上部における角領域において流れる電流とが、前記ゲート電極と前記拡散領域とが交差する角領域において流れる電流と等しくなるよう形成する工程
    を有することを特徴とする半導体装置の製造方法。
  25. 前記一対の第１拡散領域表面の少なくとも一部に、当該一対の第１拡散領域よりも不純物濃度が高い第２拡散領域を形成する工程をさらに有することを特徴とする請求項１６から２４の何れか１項に記載の半導体装置の製造方法。
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