JP3400309B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JP3400309B2 JP3400309B2 JP24004797A JP24004797A JP3400309B2 JP 3400309 B2 JP3400309 B2 JP 3400309B2 JP 24004797 A JP24004797 A JP 24004797A JP 24004797 A JP24004797 A JP 24004797A JP 3400309 B2 JP3400309 B2 JP 3400309B2
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Description
【０００１】
【発明の属する技術分野】本発明は、低雑音で高利得の
高周波特性を持つ微細ゲート長の電界効果トランジスタ
（ＭＯＳＦＥＴ）及びその製造方法に関する。
高周波特性を持つ微細ゲート長の電界効果トランジスタ
（ＭＯＳＦＥＴ）及びその製造方法に関する。
【０００２】
【従来の技術】移動体通信機器のフロントエンドには、
低雑音で高利得の高周波特性を有する素子が要求され
る。これらの分野では、従来からＧａＡｓＩＣ及びバイ
ポーラＬＳＩが広く使用されてきた。しかしながら、通
信機器の小型化、低価格化を視野に入れた１チップのア
ナログ／ディジタル混載ＬＳＩの実現を考えたとき、シ
リコンＭＯＳＦＥＴは新しい候補となってきている。
低雑音で高利得の高周波特性を有する素子が要求され
る。これらの分野では、従来からＧａＡｓＩＣ及びバイ
ポーラＬＳＩが広く使用されてきた。しかしながら、通
信機器の小型化、低価格化を視野に入れた１チップのア
ナログ／ディジタル混載ＬＳＩの実現を考えたとき、シ
リコンＭＯＳＦＥＴは新しい候補となってきている。
【０００３】シリコンＭＯＳＦＥＴの微細化が進むにつ
れ、ＣＭＯＳデバイスのスイッチング速度が速くなると
共に、単一のＭＯＳＦＥＴの高周波特性もＧａＡｓデバ
イス及びバイポーラデバイスに匹敵するほどになってき
ている。ただし、シリコンＭＯＳＦＥＴでは、ゲート抵
抗、ソース抵抗、ドレイン抵抗、ソース接合容量及びド
レイン接合容量等の大きな寄生抵抗及び寄生容量が存在
し、これらの寄生成分が高周波特性、特に最大発振周波
数（ｆmax ）の劣化に影響を与える。
れ、ＣＭＯＳデバイスのスイッチング速度が速くなると
共に、単一のＭＯＳＦＥＴの高周波特性もＧａＡｓデバ
イス及びバイポーラデバイスに匹敵するほどになってき
ている。ただし、シリコンＭＯＳＦＥＴでは、ゲート抵
抗、ソース抵抗、ドレイン抵抗、ソース接合容量及びド
レイン接合容量等の大きな寄生抵抗及び寄生容量が存在
し、これらの寄生成分が高周波特性、特に最大発振周波
数（ｆmax ）の劣化に影響を与える。
【０００４】これを解決するための指針が、T.Yamamoto
et al.,Symp.on VLSI Tech. Dig.,(1996)p.136 〜137
に記載されている。
et al.,Symp.on VLSI Tech. Dig.,(1996)p.136 〜137
に記載されている。
【０００５】上記文献によれば、シリコンＭＯＳＦＥＴ
の寄生成分の中で最大発振周波数ｆmax の劣化に大きく
影響をあたえる成分として、ドレイン接合容量とゲート
・ソース間容量との比（Ｃdb／Ｃgs）とゲート抵抗（Ｒ
g ）の２つがあることを示している。いずれの寄生成分
に関しても、より小さい方が最大発振周波数ｆmax と遮
断周波数ｆT との比ｆmax ／ｆT が大きくなる。ここ
で、遮断周波数ｆT は次式で与えられる。
の寄生成分の中で最大発振周波数ｆmax の劣化に大きく
影響をあたえる成分として、ドレイン接合容量とゲート
・ソース間容量との比（Ｃdb／Ｃgs）とゲート抵抗（Ｒ
g ）の２つがあることを示している。いずれの寄生成分
に関しても、より小さい方が最大発振周波数ｆmax と遮
断周波数ｆT との比ｆmax ／ｆT が大きくなる。ここ
で、遮断周波数ｆT は次式で与えられる。
【０００６】[数１]
ｆT ＝ｇｍ／２π（Ｃgs＋Ｃgd） （１）
（１）式より、遮断周波数ｆT は相互コンダクタンス
（ｇｍ）、ゲート・ソ一ス間容量（Ｃｇｓ）、ゲート・
ドレイン間容量（Ｃｇｄ）にのみ依存することが判る。
遮断周波数ｆT はゲート抵抗Ｒg 及びドレイン接合容量
とゲート・ソース間容量との比Ｃdb／Ｃgsには依存しな
いため、ｇｍ、Ｃｇｓ、Ｃｇｄが一定ならば、最大発振
周波数ｆmax はゲート抵抗Ｒg 及びドレイン接合容量と
ゲート・ソース間容量との比Ｃdb／Ｃgsを低減させるこ
と、すなわちゲート・ソース間容量Ｃgsが一定であるた
めドレイン接合容量Ｃdbを低減させることにより増加す
ることが判る。
（ｇｍ）、ゲート・ソ一ス間容量（Ｃｇｓ）、ゲート・
ドレイン間容量（Ｃｇｄ）にのみ依存することが判る。
遮断周波数ｆT はゲート抵抗Ｒg 及びドレイン接合容量
とゲート・ソース間容量との比Ｃdb／Ｃgsには依存しな
いため、ｇｍ、Ｃｇｓ、Ｃｇｄが一定ならば、最大発振
周波数ｆmax はゲート抵抗Ｒg 及びドレイン接合容量と
ゲート・ソース間容量との比Ｃdb／Ｃgsを低減させるこ
と、すなわちゲート・ソース間容量Ｃgsが一定であるた
めドレイン接合容量Ｃdbを低減させることにより増加す
ることが判る。
【０００７】寄生成分を低減する方法の一つとして、ゲ
ート抵抗Ｒg を低減させる方法が上記文献において報告
されている。図１２はその説明のための図であり、ＭＯ
ＳＦＥＴの断面図及び上面図を以って概略的に示してい
る。
ート抵抗Ｒg を低減させる方法が上記文献において報告
されている。図１２はその説明のための図であり、ＭＯ
ＳＦＥＴの断面図及び上面図を以って概略的に示してい
る。
【０００８】図１２（Ａ）はＭＯＳＦＥＴの断面図の一
例である。図１２（Ａ）において、ＭＯＳＦＥＴはシリ
コン基板１０、素子分離領域を形成するフィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコン膜１６とタン
グステンシリサイド（ＷＳｉ2 ）膜１８からなるゲート
電極２０、サイドウォール２２、ソース２４、ドレイン
２６から構成されており、この場合４つに分割されたＭ
ＯＳＦＥＴが並列に形成されており、図示してないが各
ソース２４、ドレイン２６及びゲート電極２０はそれぞ
れ、共通接続され全体として１つのＭＯＳＦＥＴを構成
している。図１２（Ａ）上、両端以外のソース２４、ド
レイン２６は隣接する両側のＭＯＳＦＥＴで共通となっ
ている。
例である。図１２（Ａ）において、ＭＯＳＦＥＴはシリ
コン基板１０、素子分離領域を形成するフィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコン膜１６とタン
グステンシリサイド（ＷＳｉ2 ）膜１８からなるゲート
電極２０、サイドウォール２２、ソース２４、ドレイン
２６から構成されており、この場合４つに分割されたＭ
ＯＳＦＥＴが並列に形成されており、図示してないが各
ソース２４、ドレイン２６及びゲート電極２０はそれぞ
れ、共通接続され全体として１つのＭＯＳＦＥＴを構成
している。図１２（Ａ）上、両端以外のソース２４、ド
レイン２６は隣接する両側のＭＯＳＦＥＴで共通となっ
ている。
【０００９】図１２（Ｂ）は図１２（Ａ）のＭＯＳＦＥ
Ｔの平面図である。ここで、複数に分割された各ＭＯＳ
ＦＥＴのゲート幅をフィンガー長（Ｗｆ）とすると、こ
の分割されたＭＯＳＦＥＴ全体のゲート幅（Ｗ）は次式
で表せる。
Ｔの平面図である。ここで、複数に分割された各ＭＯＳ
ＦＥＴのゲート幅をフィンガー長（Ｗｆ）とすると、こ
の分割されたＭＯＳＦＥＴ全体のゲート幅（Ｗ）は次式
で表せる。
【００１０】[数２]
Ｗ＝Ｗｆ×ゲート数（ｎ） （２）
上記文献に記載された従来技術では、ゲート幅Ｗを一定
としておき、フィンガー長Ｗｆを短くすることによりゲ
ート抵抗の低減を図っている。フィンガー長を用いてゲ
ート抵抗（Ｒg ）を表すと次式のようになる。
としておき、フィンガー長Ｗｆを短くすることによりゲ
ート抵抗の低減を図っている。フィンガー長を用いてゲ
ート抵抗（Ｒg ）を表すと次式のようになる。
【００１１】[数３]
Ｒg ＝ρｓＷｆ／Ｌg （３）
ここでρｓはゲート電極の面積抵抗、Ｌg はゲート長で
ある。式（３）からフィンガー長Ｗｆを短くすることに
より、ゲート抵抗を低減することができることが判る。
ある。式（３）からフィンガー長Ｗｆを短くすることに
より、ゲート抵抗を低減することができることが判る。
【００１２】上記文献では、分割されたＭＯＳＦＥＴ全
体のゲート幅をＷ＝２０μｍにして、フィンガー長Ｗｆ
が２０μｍと５μｍの場合を比較している。因に、フィ
ンガー長Ｗｆが５μｍの場合、ゲート数は４本となって
いる。
体のゲート幅をＷ＝２０μｍにして、フィンガー長Ｗｆ
が２０μｍと５μｍの場合を比較している。因に、フィ
ンガー長Ｗｆが５μｍの場合、ゲート数は４本となって
いる。
【００１３】ゲート長Ｌg が０．２μｍのＮＭＯＳＦＥ
Ｔでは、最大発振周波数ｆmax は、フィンガー長が５μ
ｍでは４０ＧＨｚ、フィンガー長が２０μｍでは１５Ｇ
Ｈｚとなっており、フィンガー長が５μｍになると、２
０μｍの場合の３倍以上まで最大発振周波数ｆmax は増
加する。
Ｔでは、最大発振周波数ｆmax は、フィンガー長が５μ
ｍでは４０ＧＨｚ、フィンガー長が２０μｍでは１５Ｇ
Ｈｚとなっており、フィンガー長が５μｍになると、２
０μｍの場合の３倍以上まで最大発振周波数ｆmax は増
加する。
【００１４】さらに、上記文献ではゲート抵抗を低減す
るためにタングステンシリサイド（ＷＳｉ2 ）の代わり
に、チタンシリサイド（ＴｉＳｉ2 ）を使用することを
提案している。そうすることにより、最大発振周波数ｆ
max と遮断周波数ｆT との比ｆmax ／ｆT がより大きく
なることを示している。
るためにタングステンシリサイド（ＷＳｉ2 ）の代わり
に、チタンシリサイド（ＴｉＳｉ2 ）を使用することを
提案している。そうすることにより、最大発振周波数ｆ
max と遮断周波数ｆT との比ｆmax ／ｆT がより大きく
なることを示している。
【００１５】
【発明が解決しようとする課題】しかしながら、以上に
説明した従来技術においては、ゲート抵抗Ｒg を低下す
ることはできるが、ドレイン接合容量とゲート・ソース
間容量の比（Ｃdb／Ｃgs）の低減を行うことができない
ために、ｆmax ／ｆT の値を十分、大きくすることがで
きず、高周波領域でのＭＯＳＦＥＴの動作を十分、改善
することができないという問題があった。
説明した従来技術においては、ゲート抵抗Ｒg を低下す
ることはできるが、ドレイン接合容量とゲート・ソース
間容量の比（Ｃdb／Ｃgs）の低減を行うことができない
ために、ｆmax ／ｆT の値を十分、大きくすることがで
きず、高周波領域でのＭＯＳＦＥＴの動作を十分、改善
することができないという問題があった。
【００１６】さらに、上述した従来技術のように分割さ
れたＭＯＳＦＥＴのゲート電極のフィンガー長を短くす
ることでゲート抵抗をより低減するようにした場合、ソ
ース及びドレインの周辺領域が増えるため、寄生容量が
増大してしまい、高周波領域でのＭＯＳＦＥＴの動作を
十分、改善することができないという問題があった。
れたＭＯＳＦＥＴのゲート電極のフィンガー長を短くす
ることでゲート抵抗をより低減するようにした場合、ソ
ース及びドレインの周辺領域が増えるため、寄生容量が
増大してしまい、高周波領域でのＭＯＳＦＥＴの動作を
十分、改善することができないという問題があった。
【００１７】本発明はこのような事情に鑑みてなされた
ものであり、高周波特性の改善を図った電界効果トラン
ジスタ及びその製造方法を提供することを目的とする。
ものであり、高周波特性の改善を図った電界効果トラン
ジスタ及びその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、半導体基板に形成されたソ
ース領域とドレイン領域との間の前記半導体基板上にゲ
ート電極を前記ソース領域とドレイン領域との間で折り
返しながら、かつ前記ドレイン領域を包囲するように形
成し、 前記半導体基板に形成されたソース領域とドレイ
ン領域との間の前記半導体基板上に形成された折り返し
のあるゲート電極の少なくとも上部全面に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするように低抵抗の金属膜を形成したこと
を特徴とする。
に請求項１に記載の発明は、半導体基板に形成されたソ
ース領域とドレイン領域との間の前記半導体基板上にゲ
ート電極を前記ソース領域とドレイン領域との間で折り
返しながら、かつ前記ドレイン領域を包囲するように形
成し、 前記半導体基板に形成されたソース領域とドレイ
ン領域との間の前記半導体基板上に形成された折り返し
のあるゲート電極の少なくとも上部全面に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするように低抵抗の金属膜を形成したこと
を特徴とする。
【００１９】上記構成の電界効果トランジスタでは、半
導体基板に形成されたソース領域とドレイン領域との間
の前記半導体基板上にゲート電極を前記ソース領域とド
レイン領域との間で折り返しながら、かつ前記ドレイン
領域を包囲するように形成することにより、ゲート電極
のフィンガー長内におけるゲート幅Ｗを大きくすること
ができ、ドレイン面積を小さくすることができるので、
単位ゲート幅におけるドレイン接合容量を低減すること
ができる。すなわちドレイン接合容量とゲート・ソース
間容量の比（Ｃdb／Ｃgs）を小さくすることができ、最
大発振周波数ｆmax と遮断周波数ｆ T との比ｆmax ／ｆ
T を増大させることができるので、より高周波領域での
ＭＯＳＦＥＴ動作が可能になる。さらに、半導体基板に
形成されたソース領域とドレイン領域との間の前記半導
体基板上に形成された折り返しのあるゲート電極の少な
くとも上部全面に接すると共に、前記ソース領域及び前
記ドレイン領域上の一部にオーバーラップするようにタ
ングステン（Ｗ）等の低抵抗の金属膜を形成したので、
ゲート抵抗を非常に小さくすることができる。
導体基板に形成されたソース領域とドレイン領域との間
の前記半導体基板上にゲート電極を前記ソース領域とド
レイン領域との間で折り返しながら、かつ前記ドレイン
領域を包囲するように形成することにより、ゲート電極
のフィンガー長内におけるゲート幅Ｗを大きくすること
ができ、ドレイン面積を小さくすることができるので、
単位ゲート幅におけるドレイン接合容量を低減すること
ができる。すなわちドレイン接合容量とゲート・ソース
間容量の比（Ｃdb／Ｃgs）を小さくすることができ、最
大発振周波数ｆmax と遮断周波数ｆ T との比ｆmax ／ｆ
T を増大させることができるので、より高周波領域での
ＭＯＳＦＥＴ動作が可能になる。さらに、半導体基板に
形成されたソース領域とドレイン領域との間の前記半導
体基板上に形成された折り返しのあるゲート電極の少な
くとも上部全面に接すると共に、前記ソース領域及び前
記ドレイン領域上の一部にオーバーラップするようにタ
ングステン（Ｗ）等の低抵抗の金属膜を形成したので、
ゲート抵抗を非常に小さくすることができる。
【００２０】また請求項２に記載の発明は、半導体基板
におけるソースが形成される領域とドレインが形成され
る領域との間の前記半導体基板上に第１の絶縁膜を介し
て前記ソースが形成される領域とドレインが形成される
領域との間で折り返すようにゲート電極となる導電性膜
を形成し、かつ該導電性膜の上面に前記第１の絶縁膜に
比してエッチングレートが高い材料で形成された第２の
絶縁膜を形成する第１の工程と、前記半導体基板に浅接
合のソース領域及びドレイン領域を形成するためのイオ
ン注入を行う第２の工程と、前記導電性膜及び第２の絶
縁膜が積層された部分を含む半導体基板上に前記第１の
絶縁膜と同一材料の第３の絶縁膜を形成した後、エッチ
バックを行ない、前記導電性膜及び第２の絶縁膜が積層
された部分を支持するサイドウォールを形成する第３の
工程と、前記半導体基板に形成される浅接合のソース領
域及びドレイン領域を深接合とするためのイオン注入を
行ない、その後に深接合のソース領域及びドレイン領域
を電気的に活性化するための熱処理を行う第４の工程
と、前記サイドウォールを有する導電性膜及び第２の絶
縁膜が積層された部分を含む半導体基板上に第１、第３
の絶縁膜と同一材料の第４の絶縁膜を形成する第５の工
程と、前記第４の絶縁膜とエッチングレートが略、等し
い有機ガラスを前記第４の絶縁膜上に塗布した後、熱処
理を行うことにより前記第４の絶縁膜表面を平坦化する
第６の工程と、第６の工程で平坦化された前記第４の絶
縁膜に対してエッチバックを行ない、前記第２の絶縁膜
の表面を前記第４の絶縁膜から露出させる第７の工程
と、第７の工程で表面が露出した前記第２の絶縁膜及び
第４の絶縁膜に対してウエットエッチングを行ない、前
記第２の絶縁膜を除去する第８の工程と、第８の工程で
前記第２の絶縁膜が除去されることにより前記第４の絶
縁膜に形成される凹部の底面において表面が露出した前
記導電性膜表面及び前記第４の絶縁膜表面に低抵抗金属
膜を形成し、パターニングを行うことにより前記導電性
膜と電気的に接続され、該導電性膜の上部に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするように低抵抗金属膜を形成する第９の
工程を含む。
におけるソースが形成される領域とドレインが形成され
る領域との間の前記半導体基板上に第１の絶縁膜を介し
て前記ソースが形成される領域とドレインが形成される
領域との間で折り返すようにゲート電極となる導電性膜
を形成し、かつ該導電性膜の上面に前記第１の絶縁膜に
比してエッチングレートが高い材料で形成された第２の
絶縁膜を形成する第１の工程と、前記半導体基板に浅接
合のソース領域及びドレイン領域を形成するためのイオ
ン注入を行う第２の工程と、前記導電性膜及び第２の絶
縁膜が積層された部分を含む半導体基板上に前記第１の
絶縁膜と同一材料の第３の絶縁膜を形成した後、エッチ
バックを行ない、前記導電性膜及び第２の絶縁膜が積層
された部分を支持するサイドウォールを形成する第３の
工程と、前記半導体基板に形成される浅接合のソース領
域及びドレイン領域を深接合とするためのイオン注入を
行ない、その後に深接合のソース領域及びドレイン領域
を電気的に活性化するための熱処理を行う第４の工程
と、前記サイドウォールを有する導電性膜及び第２の絶
縁膜が積層された部分を含む半導体基板上に第１、第３
の絶縁膜と同一材料の第４の絶縁膜を形成する第５の工
程と、前記第４の絶縁膜とエッチングレートが略、等し
い有機ガラスを前記第４の絶縁膜上に塗布した後、熱処
理を行うことにより前記第４の絶縁膜表面を平坦化する
第６の工程と、第６の工程で平坦化された前記第４の絶
縁膜に対してエッチバックを行ない、前記第２の絶縁膜
の表面を前記第４の絶縁膜から露出させる第７の工程
と、第７の工程で表面が露出した前記第２の絶縁膜及び
第４の絶縁膜に対してウエットエッチングを行ない、前
記第２の絶縁膜を除去する第８の工程と、第８の工程で
前記第２の絶縁膜が除去されることにより前記第４の絶
縁膜に形成される凹部の底面において表面が露出した前
記導電性膜表面及び前記第４の絶縁膜表面に低抵抗金属
膜を形成し、パターニングを行うことにより前記導電性
膜と電気的に接続され、該導電性膜の上部に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするように低抵抗金属膜を形成する第９の
工程を含む。
【００２１】上記構成の電界効果トランジスタの製造方
法では、半導体基板に形成されたソース領域とドレイン
領域との間の前記半導体基板上にゲート電極を折り返す
ように形成し、かつ該ゲート電極の上面に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするようにゲート電極の周辺領域にも接し
てタングステン（Ｗ）等の低抵抗金属膜を形成する。こ
のように、ゲート電極上に形成された低抵抗金属膜のゲ
ート電極上面からのオーバサイズ部（ゲート電極上部か
らのはみ出し部分）においてドレイン領域が形成された
半導体基板表面との距離を長くするようにしたので、ゲ
ート電極のゲート抵抗及びドレイン接合容量を低減する
ことができ、また低抵抗金属膜とソース領域あるいはド
レイン領域との間に発生する寄生容量であるゲート・ソ
ース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄを
低減することができる。このため、最大発振周波数ｆma
x と遮断周波数ｆT との比ｆmax ／ｆT を増大させるこ
とができるので、より高周波領域でのＭＯＳＦＥＴ動作
が可能な電界効果トランジスタが得られる。
法では、半導体基板に形成されたソース領域とドレイン
領域との間の前記半導体基板上にゲート電極を折り返す
ように形成し、かつ該ゲート電極の上面に接すると共
に、前記ソース領域及び前記ドレイン領域上の一部にオ
ーバーラップするようにゲート電極の周辺領域にも接し
てタングステン（Ｗ）等の低抵抗金属膜を形成する。こ
のように、ゲート電極上に形成された低抵抗金属膜のゲ
ート電極上面からのオーバサイズ部（ゲート電極上部か
らのはみ出し部分）においてドレイン領域が形成された
半導体基板表面との距離を長くするようにしたので、ゲ
ート電極のゲート抵抗及びドレイン接合容量を低減する
ことができ、また低抵抗金属膜とソース領域あるいはド
レイン領域との間に発生する寄生容量であるゲート・ソ
ース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄを
低減することができる。このため、最大発振周波数ｆma
x と遮断周波数ｆT との比ｆmax ／ｆT を増大させるこ
とができるので、より高周波領域でのＭＯＳＦＥＴ動作
が可能な電界効果トランジスタが得られる。
【００２２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。図１には、電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の一例の平面構成が概略的に示されている。
して説明する。図１には、電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の一例の平面構成が概略的に示されている。
【００２３】図１（Ａ）に示すＭＯＳＦＥＴは、ゲート
電極３０、ソース領域３２、ドレイン領域３４から構成
されており、ゲート電極３０は半導体基板に形成された
ソース領域３２とドレイン領域３４との間で矩形の折り
返し部３１で複数回（図１（Ａ）の例では９回）折り返
されてジグザグ状に形成されている。
電極３０、ソース領域３２、ドレイン領域３４から構成
されており、ゲート電極３０は半導体基板に形成された
ソース領域３２とドレイン領域３４との間で矩形の折り
返し部３１で複数回（図１（Ａ）の例では９回）折り返
されてジグザグ状に形成されている。
【００２４】ゲート電極３０にはサイドウォールが実際
には形成されるが、説明の便宜上、図面上では省略して
ある。このように、ソース領域３２とドレイン領域３４
との間でゲート電極３０を複数回、折り返すように半導
体基板上に形成することにより、ゲート電極３０のフィ
ンガー長Ｗf 内におけるゲート幅Ｗを大きくすることが
でき、同一のゲート幅Ｗで比較すると、図１（Ａ）に示
す形状のゲート電極を有するＭＯＳＦＥＴでは通常の直
線状のゲート電極を有するＭＯＳＦＥＴ（図２（Ｃ）参
照）よりも半導体基板におけるソース領域及びドレイン
領域の占有面積を小さくすることができるので、ソース
接合容量及びドレイン接合容量を大幅に低減することが
できる。
には形成されるが、説明の便宜上、図面上では省略して
ある。このように、ソース領域３２とドレイン領域３４
との間でゲート電極３０を複数回、折り返すように半導
体基板上に形成することにより、ゲート電極３０のフィ
ンガー長Ｗf 内におけるゲート幅Ｗを大きくすることが
でき、同一のゲート幅Ｗで比較すると、図１（Ａ）に示
す形状のゲート電極を有するＭＯＳＦＥＴでは通常の直
線状のゲート電極を有するＭＯＳＦＥＴ（図２（Ｃ）参
照）よりも半導体基板におけるソース領域及びドレイン
領域の占有面積を小さくすることができるので、ソース
接合容量及びドレイン接合容量を大幅に低減することが
できる。
【００２５】また、図１（Ａ）に示すＭＯＳＦＥＴのゲ
ート電極３０の形状は矩形の折り返し部３１で折り返し
ているが、この形状のゲート電極３０をフォトリソグラ
フィ等のリソグラフィ技術で形成する場合に線幅の細い
直角のパターンを形成するのが難しいため、図１（Ｂ）
に示すようにゲート電極３０の折り返し部３１を多角形
状に形成するか、図１（Ｃ）に示すようにゲート電極３
０の折り返し部３１を円形状に形成することが望まし
い。
ート電極３０の形状は矩形の折り返し部３１で折り返し
ているが、この形状のゲート電極３０をフォトリソグラ
フィ等のリソグラフィ技術で形成する場合に線幅の細い
直角のパターンを形成するのが難しいため、図１（Ｂ）
に示すようにゲート電極３０の折り返し部３１を多角形
状に形成するか、図１（Ｃ）に示すようにゲート電極３
０の折り返し部３１を円形状に形成することが望まし
い。
【００２６】ソース接合容量及びドレイン接合容量はそ
れぞれ、半導体基板におけるソース領域及びドレイン領
域の占有面積に比例するので、図１に示す折り返し形状
のゲート電極を有するＭＯＳＦＥＴのドレイン領域の面
積を求め、ゲート電極の形状を折り返し形状にした場合
の優位性について説明する。尚、ソース領域の面積の計
算についてはドレイン領域の計算と同様であるので以
下、ドレイン領域の計算についてのみ説明する。簡単の
ため、図１（Ａ）に示すゲート電極３０を有するＭＯＳ
ＦＥＴについてドレイン領域３４の面積の計算を行う。
れぞれ、半導体基板におけるソース領域及びドレイン領
域の占有面積に比例するので、図１に示す折り返し形状
のゲート電極を有するＭＯＳＦＥＴのドレイン領域の面
積を求め、ゲート電極の形状を折り返し形状にした場合
の優位性について説明する。尚、ソース領域の面積の計
算についてはドレイン領域の計算と同様であるので以
下、ドレイン領域の計算についてのみ説明する。簡単の
ため、図１（Ａ）に示すゲート電極３０を有するＭＯＳ
ＦＥＴについてドレイン領域３４の面積の計算を行う。
【００２７】図２（Ａ）に、図１（Ａ）に示すＭＯＳＦ
ＥＴの各部のディメンションの一例を示す。図２（Ａ）
においてゲート電極３０のフィンガー長Ｗｆを１０μ
ｍ、ゲート長Ｌｇを０．２μｍ、折り返し長Ｌｚを２．
０μｍ、折り返し幅Ｗｚを０．８μｍとした。またゲー
ト電極３０とフィールドエッジとの距離Ｌｉを２．０μ
ｍとする。
ＥＴの各部のディメンションの一例を示す。図２（Ａ）
においてゲート電極３０のフィンガー長Ｗｆを１０μ
ｍ、ゲート長Ｌｇを０．２μｍ、折り返し長Ｌｚを２．
０μｍ、折り返し幅Ｗｚを０．８μｍとした。またゲー
ト電極３０とフィールドエッジとの距離Ｌｉを２．０μ
ｍとする。
【００２８】図２（Ａ）に示すＭＯＳＦＥＴの実質的な
ゲート幅Ｗは２４μｍである（コーナーの部分（図２
（Ｂ）に示すゲート電極３０の直角に折れ曲がる角の部
分３０Ｃ）は計算に入れていない）。
ゲート幅Ｗは２４μｍである（コーナーの部分（図２
（Ｂ）に示すゲート電極３０の直角に折れ曲がる角の部
分３０Ｃ）は計算に入れていない）。
【００２９】また通常の直線状で、かつ等価なゲート幅
のゲート電極を有するＭＯＳＦＥＴの平面構成を図２
（Ｃ）に示す。図２（Ａ）及び図２（Ｃ）に示すそれぞ
れのＭＯＳＦＥＴのドレイン領域３４の面積は、図２
（Ａ）に示すＭＯＳＦＥＴでは２７．２μｍ2 、図２
（Ｃ）に示すＭＯＳＦＥＴでは４８μｍ2 であり、図２
（Ａ）に示す折り返し形状のゲート電極にすることによ
り通常の直線状のゲート電極を有するＭＯＳＦＥＴに比
してドレイン領域の面積をほぼ半分にすることができ
る。このため、ゲート電極の形状を折り返し形状にする
ことにより通常の直線状のゲート電極を有するＭＯＳＦ
ＥＴに比してドレイン接合容量Ｃdbを約半分に低減する
ことが可能であることが判る。ソース接合容量について
も同様にゲート電極の形状を折り返し形状にすることに
より通常の直線状のゲート電極を有するＭＯＳＦＥＴに
比して約半分に低減することが可能である。
のゲート電極を有するＭＯＳＦＥＴの平面構成を図２
（Ｃ）に示す。図２（Ａ）及び図２（Ｃ）に示すそれぞ
れのＭＯＳＦＥＴのドレイン領域３４の面積は、図２
（Ａ）に示すＭＯＳＦＥＴでは２７．２μｍ2 、図２
（Ｃ）に示すＭＯＳＦＥＴでは４８μｍ2 であり、図２
（Ａ）に示す折り返し形状のゲート電極にすることによ
り通常の直線状のゲート電極を有するＭＯＳＦＥＴに比
してドレイン領域の面積をほぼ半分にすることができ
る。このため、ゲート電極の形状を折り返し形状にする
ことにより通常の直線状のゲート電極を有するＭＯＳＦ
ＥＴに比してドレイン接合容量Ｃdbを約半分に低減する
ことが可能であることが判る。ソース接合容量について
も同様にゲート電極の形状を折り返し形状にすることに
より通常の直線状のゲート電極を有するＭＯＳＦＥＴに
比して約半分に低減することが可能である。
【００３０】また、上記の説明の際の数値は一例に過き
ず、ゲート電極３０の折り返し長Ｌｚをさらに長くする
か、あるいはゲート電極３０の折り返し幅Ｗｚをさらに
短くすることにより、単位ゲート幅Ｗあたりのドレイン
接合容量を低減することが可能である。
ず、ゲート電極３０の折り返し長Ｌｚをさらに長くする
か、あるいはゲート電極３０の折り返し幅Ｗｚをさらに
短くすることにより、単位ゲート幅Ｗあたりのドレイン
接合容量を低減することが可能である。
【００３１】図１に示す電界効果トランジスタ（ＭＯＳ
ＦＥＴ）によれば、半導体基板に形成されたソース領域
とドレイン領域との間の前記半導体基板上にゲート電極
を前記ソース領域とドレイン領域との間で折り返すよう
に形成することにより、ゲート電極のフィンガー長内に
おけるゲート幅Ｗを大きくすることができ、ドレイン面
積（半導体基板におけるドレイン領域が占有する面積）
を小さくすることができる。したがって単位ゲート幅に
おけるドレイン接合容量を低減することができ、すなわ
ちドレイン接合容量とゲート・ソース間容量の比（Ｃdb
／Ｃgs）を小さくすることができ、最大発振周波数ｆma
x と遮断周波数ｆT との比ｆmax ／ｆTを増大させるこ
とができるので、より高周波領域でのＭＯＳＦＥＴ動作
が可能になる。
ＦＥＴ）によれば、半導体基板に形成されたソース領域
とドレイン領域との間の前記半導体基板上にゲート電極
を前記ソース領域とドレイン領域との間で折り返すよう
に形成することにより、ゲート電極のフィンガー長内に
おけるゲート幅Ｗを大きくすることができ、ドレイン面
積（半導体基板におけるドレイン領域が占有する面積）
を小さくすることができる。したがって単位ゲート幅に
おけるドレイン接合容量を低減することができ、すなわ
ちドレイン接合容量とゲート・ソース間容量の比（Ｃdb
／Ｃgs）を小さくすることができ、最大発振周波数ｆma
x と遮断周波数ｆT との比ｆmax ／ｆTを増大させるこ
とができるので、より高周波領域でのＭＯＳＦＥＴ動作
が可能になる。
【００３２】次に、電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の一例の概略的な平面構成を図３に示す。
Ｔ）の一例の概略的な平面構成を図３に示す。
【００３３】図３に示すＭＯＳＦＥＴは、ゲート電極３
０、ソース領域３２及びドレイン領域３４から構成され
ており、ゲート電極３０がソース領域３２とドレイン領
域３４との間で矩形の折り返し部３１で複数回、ジグザ
グ状に折り返され、かつドレイン領域３４の周囲を包囲
するように形成されている。ゲート電極３０にはサイド
ウォールが実際には形成されるが、説明の便宜上、図面
上では省略してある。
０、ソース領域３２及びドレイン領域３４から構成され
ており、ゲート電極３０がソース領域３２とドレイン領
域３４との間で矩形の折り返し部３１で複数回、ジグザ
グ状に折り返され、かつドレイン領域３４の周囲を包囲
するように形成されている。ゲート電極３０にはサイド
ウォールが実際には形成されるが、説明の便宜上、図面
上では省略してある。
【００３４】図３に示すＭＯＳＦＥＴのゲート電極３０
の形状はソース領域３２とドレイン領域３４との間で矩
形の折り返し部３１で折り返しているが、フォトリソグ
ラフィ等のリソグラフィ技術で線幅の細いの直角形状の
パターンを形成するのは難しいため、図１に示す電界効
果トランジスタのようにゲート電極３０の折り返し部３
１を多角形状に形成するか、ゲート電極３０の折り返し
部３１を円形状に形成することが望ましい。
の形状はソース領域３２とドレイン領域３４との間で矩
形の折り返し部３１で折り返しているが、フォトリソグ
ラフィ等のリソグラフィ技術で線幅の細いの直角形状の
パターンを形成するのは難しいため、図１に示す電界効
果トランジスタのようにゲート電極３０の折り返し部３
１を多角形状に形成するか、ゲート電極３０の折り返し
部３１を円形状に形成することが望ましい。
【００３５】このように、ゲート電極３０をソース領域
３２とドレイン領域３４との間で折り返すように形成
し、かつドレイン領域３４の周囲を包囲するように半導
体基板上に形成することにより、ゲート電極３０のフィ
ンガー長Ｗf 内におけるゲート幅Ｗを大きくすることが
でき、同一のゲート幅Ｗで比較すると、図３に示す形状
のゲート電極を有するＭＯＳＦＥＴでは通常の直線状の
ゲート電極を有するＭＯＳＦＥＴよりも半導体基板にお
けるドレイン領域の占有面積を小さくすることができる
ので、ドレイン接合容量を大幅に低減することができ
る。
３２とドレイン領域３４との間で折り返すように形成
し、かつドレイン領域３４の周囲を包囲するように半導
体基板上に形成することにより、ゲート電極３０のフィ
ンガー長Ｗf 内におけるゲート幅Ｗを大きくすることが
でき、同一のゲート幅Ｗで比較すると、図３に示す形状
のゲート電極を有するＭＯＳＦＥＴでは通常の直線状の
ゲート電極を有するＭＯＳＦＥＴよりも半導体基板にお
けるドレイン領域の占有面積を小さくすることができる
ので、ドレイン接合容量を大幅に低減することができ
る。
【００３６】ドレイン接合容量は半導体基板におけるド
レイン領域の占有面積に比例するので、図３に示す折り
返し形状のゲート電極を有するＭＯＳＦＥＴのドレイン
領域の面積を求め、ゲート電極３０を図３に示す形状に
した場合の優位性について説明する。
レイン領域の占有面積に比例するので、図３に示す折り
返し形状のゲート電極を有するＭＯＳＦＥＴのドレイン
領域の面積を求め、ゲート電極３０を図３に示す形状に
した場合の優位性について説明する。
【００３７】図３に示すＭＯＳＦＥＴは図１に示すＭＯ
ＳＦＥＴとはゲート電極の形状が異なるが、図４にＭＯ
ＳＦＥＴの各部の名称は同一にして各部のディメンジョ
ンの一例を示す。図４においてゲート電極３０のフィン
ガー長Ｗｆを５．６μｍ、ゲート長Ｌｇを０．２μｍ、
折り返し長Ｌｚを２．０μｍ、折り返し幅Ｗｚを０．８
μｍとし、またゲートとフィールドエッジとの間の距離
Ｌｉを２．０μｍとする。
ＳＦＥＴとはゲート電極の形状が異なるが、図４にＭＯ
ＳＦＥＴの各部の名称は同一にして各部のディメンジョ
ンの一例を示す。図４においてゲート電極３０のフィン
ガー長Ｗｆを５．６μｍ、ゲート長Ｌｇを０．２μｍ、
折り返し長Ｌｚを２．０μｍ、折り返し幅Ｗｚを０．８
μｍとし、またゲートとフィールドエッジとの間の距離
Ｌｉを２．０μｍとする。
【００３８】図４に示すＭＯＳＦＥＴの実質的なゲート
幅Ｗは２４μｍである（コーナーの部分（ゲート電極３
０の直角に折れ曲がる角の部分）は計算に入れていな
い）。この値は、図１に示すＭＯＳＦＥＴのゲート電極
のゲート幅と同一である。この場合にドレイン領域の半
導体基板上で占有する面積、すなわちドレイン面積は１
３．４μｍ2 であり、図２（Ａ）に示すＭＯＳＦＥＴの
場合のドレイン面積２７．２μｍ2 の半分以下の面積と
なっている。同一のゲート幅で正方形のゲート形状にし
た場合、１辺の長さは６μｍとなる。その正方形のゲー
ト電極で包囲された内側の領域にドレイン領域を形成し
た場合には、ドレイン面積は３６μｍ2 となり、ゲート
電極を折り返した場合の３倍以上の面積となってしま
う。
幅Ｗは２４μｍである（コーナーの部分（ゲート電極３
０の直角に折れ曲がる角の部分）は計算に入れていな
い）。この値は、図１に示すＭＯＳＦＥＴのゲート電極
のゲート幅と同一である。この場合にドレイン領域の半
導体基板上で占有する面積、すなわちドレイン面積は１
３．４μｍ2 であり、図２（Ａ）に示すＭＯＳＦＥＴの
場合のドレイン面積２７．２μｍ2 の半分以下の面積と
なっている。同一のゲート幅で正方形のゲート形状にし
た場合、１辺の長さは６μｍとなる。その正方形のゲー
ト電極で包囲された内側の領域にドレイン領域を形成し
た場合には、ドレイン面積は３６μｍ2 となり、ゲート
電極を折り返した場合の３倍以上の面積となってしま
う。
【００３９】以上に説明したように、ゲート電極３０を
ソース領域３２とドレイン領域３４との間で矩形の折り
返し部３１で複数回、ジグザグ状に折り返しながら、か
つドレイン領域を包囲するように形成することにより、
実効的なゲート幅Ｗが増加し、かつ、ドレイン領域の面
積を小さくすることができるので、単位ゲート幅当たり
のドレイン接合容量Ｃdbを低減することが可能となる。
ソース領域３２とドレイン領域３４との間で矩形の折り
返し部３１で複数回、ジグザグ状に折り返しながら、か
つドレイン領域を包囲するように形成することにより、
実効的なゲート幅Ｗが増加し、かつ、ドレイン領域の面
積を小さくすることができるので、単位ゲート幅当たり
のドレイン接合容量Ｃdbを低減することが可能となる。
【００４０】また、上記の説明の際の数値は一例に過き
ず、ゲート電極の折り返し長Ｌｚ、折り返し幅Ｗｚを最
適化することにより、単位ゲート幅当たりのドレイン接
合容量を低減することが可能である。
ず、ゲート電極の折り返し長Ｌｚ、折り返し幅Ｗｚを最
適化することにより、単位ゲート幅当たりのドレイン接
合容量を低減することが可能である。
【００４１】図３に示す電界効果トランジスタ（ＭＯＳ
ＦＥＴ）によれば、半導体基板に形成されたソース領域
とドレイン領域との間の前記半導体基板上にゲート電極
を前記ソース領域とドレイン領域との間で折り返しなが
ら、かつ前記ドレイン領域を包囲するように形成するこ
とにより、図１に示す電界効果トランジスタと同様にゲ
ート電極のフィンガー長内におけるゲート幅Ｗを大きく
することができ、ドレイン面積を小さくすることができ
るので、単位ゲート幅におけるドレイン接合容量を低減
することができ、すなわちドレイン接合容量とゲート・
ソース間容量の比（Ｃdb／Ｃgs）を小さくすることがで
き、最大発振周波数ｆmax と遮断周波数ｆT との比ｆma
x ／ｆT を増大させることができるので、より高周波領
域でのＭＯＳＦＥＴ動作が可能になる。
ＦＥＴ）によれば、半導体基板に形成されたソース領域
とドレイン領域との間の前記半導体基板上にゲート電極
を前記ソース領域とドレイン領域との間で折り返しなが
ら、かつ前記ドレイン領域を包囲するように形成するこ
とにより、図１に示す電界効果トランジスタと同様にゲ
ート電極のフィンガー長内におけるゲート幅Ｗを大きく
することができ、ドレイン面積を小さくすることができ
るので、単位ゲート幅におけるドレイン接合容量を低減
することができ、すなわちドレイン接合容量とゲート・
ソース間容量の比（Ｃdb／Ｃgs）を小さくすることがで
き、最大発振周波数ｆmax と遮断周波数ｆT との比ｆma
x ／ｆT を増大させることができるので、より高周波領
域でのＭＯＳＦＥＴ動作が可能になる。
【００４２】次に、図５に電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の一例、図９に本発明の第１の実施の形態に
係る電界効果トランジスタ（ＭＯＳＦＥＴ）の概略的な
平面構成を示す。図５（Ａ）〜（Ｃ）に示すＭＯＳＦＥ
Ｔは、図１（Ａ）〜（Ｃ）に示すＭＯＳＦＥＴと同一構
造で、ゲート電極３０、ソース領域３２及びドレイン領
域３４から構成されており、更にソース領域３２とドレ
イン領域３４との間で折り返すように形成されたゲート
電極３０の上面と共に、ソース領域３２及びドレイン領
域３４の一部（以下、ゲート電極３０の周辺領域という
ことがある）を覆うようにタングステン（Ｗ）等の低抵
抗金属膜４０が形成された構造となっている。ゲート電
極３０にはサイドウォールが実際には形成されるが、説
明の便宜上、図面上では省略してある。また、この低抵
抗金属膜４０とゲート電極３０は直接、接触している。
ＳＦＥＴ）の一例、図９に本発明の第１の実施の形態に
係る電界効果トランジスタ（ＭＯＳＦＥＴ）の概略的な
平面構成を示す。図５（Ａ）〜（Ｃ）に示すＭＯＳＦＥ
Ｔは、図１（Ａ）〜（Ｃ）に示すＭＯＳＦＥＴと同一構
造で、ゲート電極３０、ソース領域３２及びドレイン領
域３４から構成されており、更にソース領域３２とドレ
イン領域３４との間で折り返すように形成されたゲート
電極３０の上面と共に、ソース領域３２及びドレイン領
域３４の一部（以下、ゲート電極３０の周辺領域という
ことがある）を覆うようにタングステン（Ｗ）等の低抵
抗金属膜４０が形成された構造となっている。ゲート電
極３０にはサイドウォールが実際には形成されるが、説
明の便宜上、図面上では省略してある。また、この低抵
抗金属膜４０とゲート電極３０は直接、接触している。
【００４３】このように、実際にＭＯＳＦＥＴ動作をす
るためのゲート電極３０の上面にゲート抵抗Ｒｇを低減
するための低抵抗金属膜をゲート電極３０の上面及びそ
の周辺領域まで全面に形成することにより、ゲート電極
３０の抵抗値を非常に小さくすることができる。また、
ＭＯＳＦＥＴの動作はあくまでゲート電極３０によって
行なわれるため、ゲート電極３０の上部に形成される金
属膜の形状はどのように形成されていても問題ない。
るためのゲート電極３０の上面にゲート抵抗Ｒｇを低減
するための低抵抗金属膜をゲート電極３０の上面及びそ
の周辺領域まで全面に形成することにより、ゲート電極
３０の抵抗値を非常に小さくすることができる。また、
ＭＯＳＦＥＴの動作はあくまでゲート電極３０によって
行なわれるため、ゲート電極３０の上部に形成される金
属膜の形状はどのように形成されていても問題ない。
【００４４】一方、図９に示すＭＯＳＦＥＴは、図３に
示すＭＯＳＦＥＴと同一構造で、ゲート電極３０、ソー
ス領域３２及びドレイン領域３４から構成されており、
更にソース領域３２とドレイン領域３４との間で折り返
すように形成されたゲート電極３０の上面と共に、ソー
ス領域３２及びドレイン領域３４の一部（以下、ゲート
電極３０の周辺領域ということがある）を覆うようにタ
ングステン（Ｗ）等の低抵抗金属膜５０が形成された構
造となっている。この場合も、図５に示すＭＯＳＦＥＴ
と同様にゲート電極３０の抵抗値を非常に小さくするこ
とができる。
示すＭＯＳＦＥＴと同一構造で、ゲート電極３０、ソー
ス領域３２及びドレイン領域３４から構成されており、
更にソース領域３２とドレイン領域３４との間で折り返
すように形成されたゲート電極３０の上面と共に、ソー
ス領域３２及びドレイン領域３４の一部（以下、ゲート
電極３０の周辺領域ということがある）を覆うようにタ
ングステン（Ｗ）等の低抵抗金属膜５０が形成された構
造となっている。この場合も、図５に示すＭＯＳＦＥＴ
と同様にゲート電極３０の抵抗値を非常に小さくするこ
とができる。
【００４５】次に、図５及び図９に示す構造のＮチャン
ネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）の
製造方法を図６及び図７を参照して説明する。図６及び
図７は、図５（Ａ）のＡ−Ａ’切断線による断面図によ
りＮＭＯＳＦＥＴの製造工程を概略的に示した工程図で
ある。但し、図５（Ａ）は概略的にＭＯＳＦＥＴの平面
構造を示したものであるので図５（Ａ）と、図６および
図７とでは各部の参照番号は一致させていない。
ネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）の
製造方法を図６及び図７を参照して説明する。図６及び
図７は、図５（Ａ）のＡ−Ａ’切断線による断面図によ
りＮＭＯＳＦＥＴの製造工程を概略的に示した工程図で
ある。但し、図５（Ａ）は概略的にＭＯＳＦＥＴの平面
構造を示したものであるので図５（Ａ）と、図６および
図７とでは各部の参照番号は一致させていない。
【００４６】まず、既知の技術で不純物濃度が１×１０
17ｃｍ-3程度のウエルを形成したシリコン基板６０に、
素子分離領域６２を６００ｎｍの厚さに形成する。次い
で、イオン注入領域を限定するためのマスクになるレジ
ストパターン（図示せず）が形成される。このレジスト
パターンをマスクとしゲートの下になる領域６４にの
み、ショートチャネル効果を抑えるためのパンチスルー
ストップインプラ、及び閾値電圧ＶT を制御するための
ＶT コントロールインプラをイオン注入法により行な
う。パンチスルーストップインプラは、例えば、Ｂを加
速電圧４５ＫｅＶで４×１０12ｃｍ-2導入し、ＶT コン
トロールインプラは、例えば、フッ化ボロン（ＢＦ2 ）
を加速電圧９０ＫｅＶで４×１０12ｃｍ-2導入すること
により行う（図６（Ａ））。
17ｃｍ-3程度のウエルを形成したシリコン基板６０に、
素子分離領域６２を６００ｎｍの厚さに形成する。次い
で、イオン注入領域を限定するためのマスクになるレジ
ストパターン（図示せず）が形成される。このレジスト
パターンをマスクとしゲートの下になる領域６４にの
み、ショートチャネル効果を抑えるためのパンチスルー
ストップインプラ、及び閾値電圧ＶT を制御するための
ＶT コントロールインプラをイオン注入法により行な
う。パンチスルーストップインプラは、例えば、Ｂを加
速電圧４５ＫｅＶで４×１０12ｃｍ-2導入し、ＶT コン
トロールインプラは、例えば、フッ化ボロン（ＢＦ2 ）
を加速電圧９０ＫｅＶで４×１０12ｃｍ-2導入すること
により行う（図６（Ａ））。
【００４７】次に、酸化炉において８００℃でゲート酸
化膜（ＳｉＯ2 膜）６６を膜厚が４ｎｍとなるように形
成する。この上に、ＬＰＣＶＤ法により導電性膜である
ポリシリコン膜６８を膜厚が２００ｎｍになるように形
成した後、ゲート電極をパターニングするためのマスク
になるレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとしポリシリコン膜６８の不
要部分がエッチングされ、０．２μｍ程度のゲート長の
ゲート電極６８が形成される（図６（Ｂ））。
化膜（ＳｉＯ2 膜）６６を膜厚が４ｎｍとなるように形
成する。この上に、ＬＰＣＶＤ法により導電性膜である
ポリシリコン膜６８を膜厚が２００ｎｍになるように形
成した後、ゲート電極をパターニングするためのマスク
になるレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとしポリシリコン膜６８の不
要部分がエッチングされ、０．２μｍ程度のゲート長の
ゲート電極６８が形成される（図６（Ｂ））。
【００４８】この後、イオン注入法によりＡｓを加速電
圧１０ＫｅＶで１×１０15ｃｍ-2導入し、浅い接合のソ
ース領域７０及びドレイン領域７２（浅接合のソース領
域及びドレイン領域）が形成される（図６（Ｃ））。
圧１０ＫｅＶで１×１０15ｃｍ-2導入し、浅い接合のソ
ース領域７０及びドレイン領域７２（浅接合のソース領
域及びドレイン領域）が形成される（図６（Ｃ））。
【００４９】次いで、ＴＥＯＳ（Tetra Ethyl OrthoSil
icate:Ｓｉ（ＯＣ2 Ｈ3 ）3 ）を用いＣＶＤ法によって
膜厚２００ｎｍのＳｉＯ2 膜を形成した後、反応性イオ
ンエッチング（ＲＩＥ）によりエッチバックを行ない、
ゲート電極６８を支持するサイドウォール７４を形成す
る（図６（Ｄ））。
icate:Ｓｉ（ＯＣ2 Ｈ3 ）3 ）を用いＣＶＤ法によって
膜厚２００ｎｍのＳｉＯ2 膜を形成した後、反応性イオ
ンエッチング（ＲＩＥ）によりエッチバックを行ない、
ゲート電極６８を支持するサイドウォール７４を形成す
る（図６（Ｄ））。
【００５０】この後、イオン注入法によりＡｓを加速電
圧４０ＫｅＶで５×１０15ｃｍ-2導入し、深い接合のソ
ース領域７６及びドレイン領域７８（深接合のソース領
域及びドレイン領域）を形成する。また、この時にゲー
ト電極６８にも不純物（Ａｓ）が導入されて、ゲート電
極６８はＮ型のポリシリコンになる。この後、急速加熱
装置（ＲＴＡ）を用い１０００℃で１０秒間のドライブ
インを行い、深接合のソース領域７６及びドレイン領域
７８を電気的に活性化する（図６（Ｅ））。
圧４０ＫｅＶで５×１０15ｃｍ-2導入し、深い接合のソ
ース領域７６及びドレイン領域７８（深接合のソース領
域及びドレイン領域）を形成する。また、この時にゲー
ト電極６８にも不純物（Ａｓ）が導入されて、ゲート電
極６８はＮ型のポリシリコンになる。この後、急速加熱
装置（ＲＴＡ）を用い１０００℃で１０秒間のドライブ
インを行い、深接合のソース領域７６及びドレイン領域
７８を電気的に活性化する（図６（Ｅ））。
【００５１】次いでＣＶＤ法、例えば、常圧ＣＶＤ法に
より絶縁膜であるＳｉＯ2 膜８０を膜厚４００ｎｍ程度
に形成し、その上に有機ガラス膜８２をスピンオン法に
より膜厚３００ｎｍ程度に塗布し、熱処理等により塗布
膜を硬化させ、ＳｉＯ2 膜８０の表面を平坦化する（図
６（Ｆ））。
より絶縁膜であるＳｉＯ2 膜８０を膜厚４００ｎｍ程度
に形成し、その上に有機ガラス膜８２をスピンオン法に
より膜厚３００ｎｍ程度に塗布し、熱処理等により塗布
膜を硬化させ、ＳｉＯ2 膜８０の表面を平坦化する（図
６（Ｆ））。
【００５２】その後、エッチバックを行い、ポリシリコ
ン膜で形成されたゲート電極６８の表面をＳｉＯ2 膜８
０から露出させる（図６（Ｇ））。
ン膜で形成されたゲート電極６８の表面をＳｉＯ2 膜８
０から露出させる（図６（Ｇ））。
【００５３】次いで、スパッタ法によりタングステン
（Ｗ）膜３１を膜厚１００ｎｍ程度に形成した後、タン
グステン（Ｗ）膜８４をパターニングするためのマスク
になるレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとしタングステン（Ｗ）膜８
４の不要部分がエッチングされ、ゲート電極６８上面及
びその周辺領域に低抵抗金属膜であるタングステン
（Ｗ）膜８４が形成される（図６（Ｈ））。このためゲ
ート電極６８のゲート抵抗Ｒg を非常に小さくすること
ができる。
（Ｗ）膜３１を膜厚１００ｎｍ程度に形成した後、タン
グステン（Ｗ）膜８４をパターニングするためのマスク
になるレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとしタングステン（Ｗ）膜８
４の不要部分がエッチングされ、ゲート電極６８上面及
びその周辺領域に低抵抗金属膜であるタングステン
（Ｗ）膜８４が形成される（図６（Ｈ））。このためゲ
ート電極６８のゲート抵抗Ｒg を非常に小さくすること
ができる。
【００５４】このように、ゲート電極６８は基本的には
Ｔ型ゲートと呼ばれる構造のゲート形状になるが、ゲー
ト電極６８上部に形成されたタングステン（Ｗ）膜８４
は折り返し幅分の長さがあるため、通常のＴ型ゲート形
状に比ベてゲート抵抗Ｒg を非常に低くすることができ
る。
Ｔ型ゲートと呼ばれる構造のゲート形状になるが、ゲー
ト電極６８上部に形成されたタングステン（Ｗ）膜８４
は折り返し幅分の長さがあるため、通常のＴ型ゲート形
状に比ベてゲート抵抗Ｒg を非常に低くすることができ
る。
【００５５】次にＭＯＳＦＥＴを図５及び図９に示す構
造にした場合のゲート抵抗Ｒg の低減効果について説明
する。図５に示すゲート形状のＭＯＳＦＥＴについて、
タングステン（Ｗ）膜が有る場合と無い場合のＭＯＳＦ
ＥＴのゲート抵抗Ｒg を計算する。
造にした場合のゲート抵抗Ｒg の低減効果について説明
する。図５に示すゲート形状のＭＯＳＦＥＴについて、
タングステン（Ｗ）膜が有る場合と無い場合のＭＯＳＦ
ＥＴのゲート抵抗Ｒg を計算する。
【００５６】図２（Ａ）に示す折り返しの有る形状のゲ
ート電極３０に片側０．４μｍの幅のはみ出し部分（オ
ーバーサイズ部）を設けるようにタングステン（Ｗ）膜
を形成すると図８（Ａ）に示す形状になる。図８（Ａ）
におけるタングステン（Ｗ）膜４０の代わりにＷＳｉ2
膜により膜厚１５０ｎｍのタングステンポリサイド膜を
形成したときのＭＯＳＦＥＴのゲート電極３０のゲート
抵抗Ｒg は約２．２ｋΩ、図８（Ａ）に示すディメンシ
ョンでタングステン（Ｗ）膜４０をゲート電極３０上に
形成したときのゲート抵抗Ｒg は約３．６Ωとなる。こ
のことから、ゲート電極３０上にタングステン（Ｗ）膜
４０が形成されている場合のゲート電極３０のゲート抵
抗Ｒg の抵抗値はゲート電極上にタングステン（Ｗ）膜
４０が形成されていない場合のゲート電極のゲート抵抗
Ｒg の抵抗値の６００分の１に低減されることが判る。
ート電極３０に片側０．４μｍの幅のはみ出し部分（オ
ーバーサイズ部）を設けるようにタングステン（Ｗ）膜
を形成すると図８（Ａ）に示す形状になる。図８（Ａ）
におけるタングステン（Ｗ）膜４０の代わりにＷＳｉ2
膜により膜厚１５０ｎｍのタングステンポリサイド膜を
形成したときのＭＯＳＦＥＴのゲート電極３０のゲート
抵抗Ｒg は約２．２ｋΩ、図８（Ａ）に示すディメンシ
ョンでタングステン（Ｗ）膜４０をゲート電極３０上に
形成したときのゲート抵抗Ｒg は約３．６Ωとなる。こ
のことから、ゲート電極３０上にタングステン（Ｗ）膜
４０が形成されている場合のゲート電極３０のゲート抵
抗Ｒg の抵抗値はゲート電極上にタングステン（Ｗ）膜
４０が形成されていない場合のゲート電極のゲート抵抗
Ｒg の抵抗値の６００分の１に低減されることが判る。
【００５７】一方、ゲート幅Ｗが等価（Ｗ＝２４μｍ）
で図２（Ｂ）に示す通常のゲート形状のゲート電極３０
に片側０．４μｍの幅のはみ出し部分（オーバーサイズ
部）を設けるようにタングステン（Ｗ）膜４０を形成す
ると、図８（Ｂ）に示す形状になる。この場合ゲート電
極３０のゲート抵抗Ｒg は２４Ωとなる。これは、図８
（Ａ）に示すＭＯＳＦＥＴにおける折り返し形状のゲー
ト電極３０のゲート抵抗Ｒg の抵抗値の６倍以上にな
る。
で図２（Ｂ）に示す通常のゲート形状のゲート電極３０
に片側０．４μｍの幅のはみ出し部分（オーバーサイズ
部）を設けるようにタングステン（Ｗ）膜４０を形成す
ると、図８（Ｂ）に示す形状になる。この場合ゲート電
極３０のゲート抵抗Ｒg は２４Ωとなる。これは、図８
（Ａ）に示すＭＯＳＦＥＴにおける折り返し形状のゲー
ト電極３０のゲート抵抗Ｒg の抵抗値の６倍以上にな
る。
【００５８】このように、折り返し形状のゲート電極上
に形成されるタングステン（Ｗ）膜をゲート電極からの
はみ出し部分（オーバーサイズ部）を設けるように形成
した場合にゲート電極を形成する隣接する折り返し部分
上のタングステン（Ｗ）膜のオーバーサイズ部が隙間な
く連続して形成されるので、単純にゲート電極上にタン
グステン（Ｗ）膜のオーバーサイズ部を設けた場合、す
なわちタングステン（Ｗ）膜のオーバーサイズ部をゲー
ト電極のゲート長Ｌｇ方向に多少、大きくなるように設
けた場合のゲート抵抗Ｒg の抵抗値に比してゲート抵抗
の抵抗値を大幅に低減することができる。ただし、ソー
ス領域またはドレイン領域とタングステン（Ｗ）膜との
オーバーラップ領域はゲート・ソース間容量Ｃgs及びゲ
ート・ドレイン間容量Ｃgdとなり、このオーバーラップ
領域は図８（Ａ）に示すＭＯＳＦＥＴでは図８（Ｂ）に
示すＭＯＳＦＥＴよりも若干面積が大きくなってしま
う。このため、図８（Ａ）に示すＭＯＳＦＥＴにおい
て、オーバーラップ領域の両側の部分のオーバーラップ
量を片側０．２μｍ程度の幅にすれば、ゲート・ソース
間容量Ｃgs及びゲート・ドレイン間容量Ｃgdを図８
（Ｂ）に示すＭＯＳＦＥＴと同等の容量とすることがで
きる。この場合のゲート電極３０のゲート抵抗Ｒg は
４．２Ωであり、これでも図８（Ｂ）に示すＭＯＳＦＥ
Ｔのゲート電極３０のゲート抵抗の抵抗値の５分の１以
下に低減することが可能である。
に形成されるタングステン（Ｗ）膜をゲート電極からの
はみ出し部分（オーバーサイズ部）を設けるように形成
した場合にゲート電極を形成する隣接する折り返し部分
上のタングステン（Ｗ）膜のオーバーサイズ部が隙間な
く連続して形成されるので、単純にゲート電極上にタン
グステン（Ｗ）膜のオーバーサイズ部を設けた場合、す
なわちタングステン（Ｗ）膜のオーバーサイズ部をゲー
ト電極のゲート長Ｌｇ方向に多少、大きくなるように設
けた場合のゲート抵抗Ｒg の抵抗値に比してゲート抵抗
の抵抗値を大幅に低減することができる。ただし、ソー
ス領域またはドレイン領域とタングステン（Ｗ）膜との
オーバーラップ領域はゲート・ソース間容量Ｃgs及びゲ
ート・ドレイン間容量Ｃgdとなり、このオーバーラップ
領域は図８（Ａ）に示すＭＯＳＦＥＴでは図８（Ｂ）に
示すＭＯＳＦＥＴよりも若干面積が大きくなってしま
う。このため、図８（Ａ）に示すＭＯＳＦＥＴにおい
て、オーバーラップ領域の両側の部分のオーバーラップ
量を片側０．２μｍ程度の幅にすれば、ゲート・ソース
間容量Ｃgs及びゲート・ドレイン間容量Ｃgdを図８
（Ｂ）に示すＭＯＳＦＥＴと同等の容量とすることがで
きる。この場合のゲート電極３０のゲート抵抗Ｒg は
４．２Ωであり、これでも図８（Ｂ）に示すＭＯＳＦＥ
Ｔのゲート電極３０のゲート抵抗の抵抗値の５分の１以
下に低減することが可能である。
【００５９】図９に示す構造のＭＯＳＦＥＴについての
ゲート抵抗の低減効果についての説明は省略するが、図
５に示す構造のＭＯＳＦＥＴと同様にゲート抵抗Ｒg を
十分に低減することができる。
ゲート抵抗の低減効果についての説明は省略するが、図
５に示す構造のＭＯＳＦＥＴと同様にゲート抵抗Ｒg を
十分に低減することができる。
【００６０】本発明の第１の実施の形態に係る電界効果
トランジスタ（ＭＯＳＦＥＴ）及びその製造方法によれ
ば、半導体基板に形成されたソース領域とドレイン領域
との間の前記半導体基板上に形成された折り返しのある
ゲート電極の少なくとも上部全面に接するようにタング
ステン（Ｗ）等の低抵抗の金属膜を形成したので、ゲー
ト抵抗を非常に小さくすることができる。また図１及び
図３に示した実施の形態に係る電界効果トランジスタと
同様にゲート電極を折り返した構造にしたので、ドレイ
ン面積を小さくすることができ、単位ゲート幅における
ドレイン接合容量を低減することができる。したがっ
て、最大発振周波数ｆmax と遮断周波数ｆT との比ｆma
x ／ｆT を増大させることができるので、より高周波領
域でのＭＯＳＦＥＴ動作が可能になる。
トランジスタ（ＭＯＳＦＥＴ）及びその製造方法によれ
ば、半導体基板に形成されたソース領域とドレイン領域
との間の前記半導体基板上に形成された折り返しのある
ゲート電極の少なくとも上部全面に接するようにタング
ステン（Ｗ）等の低抵抗の金属膜を形成したので、ゲー
ト抵抗を非常に小さくすることができる。また図１及び
図３に示した実施の形態に係る電界効果トランジスタと
同様にゲート電極を折り返した構造にしたので、ドレイ
ン面積を小さくすることができ、単位ゲート幅における
ドレイン接合容量を低減することができる。したがっ
て、最大発振周波数ｆmax と遮断周波数ｆT との比ｆma
x ／ｆT を増大させることができるので、より高周波領
域でのＭＯＳＦＥＴ動作が可能になる。
【００６１】次に、本発明の第２の実施の形態として図
５及び図９に示す構造のＮＭＯＳＦＥＴの製造方法を図
１０及び図１１を参照して説明する。図６及び図７は、
図５（Ａ）のＡ−Ａ’切断線による断面図によりＮＭＯ
ＳＦＥＴの製造工程を概略的に示した工程図である。但
し、図５（Ａ）は概略的にＭＯＳＦＥＴの平面構造を示
したものであるので図５（Ａ）と、図１０及び図１１と
では各部の参照番号は一致させていない。
５及び図９に示す構造のＮＭＯＳＦＥＴの製造方法を図
１０及び図１１を参照して説明する。図６及び図７は、
図５（Ａ）のＡ−Ａ’切断線による断面図によりＮＭＯ
ＳＦＥＴの製造工程を概略的に示した工程図である。但
し、図５（Ａ）は概略的にＭＯＳＦＥＴの平面構造を示
したものであるので図５（Ａ）と、図１０及び図１１と
では各部の参照番号は一致させていない。
【００６２】まず、既知の技術で不純物濃度が１×１０
17ｃｍ-3程度のウエルを形成したシリコン基板９０に、
素子分離領域９２を６００ｎｍの厚さに形成する。次い
で、イオン注入領域を限定するためのマスクになるレジ
ストパターン（図示せず）が形成される。このレジスト
パターンをマスクとしゲートの下になる領域９４にの
み、ショートチャネル効果を抑えるためのパンチスルー
ストップインプラ、及び閾値電圧ＶT を制御するための
ＶT コントロールインプラをイオン注入法により行な
う。パンチスルーストップインプラは、例えばそれぞれ
Ｂを加速電圧４５ＫｅＶで４×１０12ｃｍ-2導入し、Ｖ
T コントロールインプラは、例えば、フッ化ボロン（Ｂ
Ｆ2 ）を加速電圧９０ＫｅＶで４×１０12ｃｍ-2導入す
る（図１０（Ａ））。
17ｃｍ-3程度のウエルを形成したシリコン基板９０に、
素子分離領域９２を６００ｎｍの厚さに形成する。次い
で、イオン注入領域を限定するためのマスクになるレジ
ストパターン（図示せず）が形成される。このレジスト
パターンをマスクとしゲートの下になる領域９４にの
み、ショートチャネル効果を抑えるためのパンチスルー
ストップインプラ、及び閾値電圧ＶT を制御するための
ＶT コントロールインプラをイオン注入法により行な
う。パンチスルーストップインプラは、例えばそれぞれ
Ｂを加速電圧４５ＫｅＶで４×１０12ｃｍ-2導入し、Ｖ
T コントロールインプラは、例えば、フッ化ボロン（Ｂ
Ｆ2 ）を加速電圧９０ＫｅＶで４×１０12ｃｍ-2導入す
る（図１０（Ａ））。
【００６３】次に、酸化炉において８００℃でゲート酸
化膜（ＳｉＯ2 膜）９６を膜厚が４ｎｍとなるように形
成する。この上に、ＬＰＣＶＤ法により導電性膜である
ポリシリコン膜９８を膜厚２００ｎｍに形成する。その
後、イオン注入法によりＰを加速電圧３０ｋｅＶで５×
１０15ｃｍ-2導入し、Ｎ型のポリシリコン膜９８にす
る。ポリシリコン膜９８の上に、ＣＶＤ法によって高濃
度（２０ｗｔ％Ｐ2 Ｏ5以上）のリン（Ｐ）を含有する
ＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜１００を膜厚２５０ｎｍに形成する。その後、不
要部分のＰＳＧ膜１００を除去するため、フォトリソグ
ラフィ工程を経てレジストパターン（図示せず）が形成
された後、このレジストパターンをマスクとして、ＰＳ
Ｇ膜１００を反応性イオンエッチング（ＲＩＥ）により
除去する。レジストパターンを除去した後、ＰＳＧ膜１
００をマスクとして開口部のポリシリコン膜９８を塩素
系ガスを用い反応性イオンエッチング（ＲＩＥ）により
除去する（図１０（Ｂ））。
化膜（ＳｉＯ2 膜）９６を膜厚が４ｎｍとなるように形
成する。この上に、ＬＰＣＶＤ法により導電性膜である
ポリシリコン膜９８を膜厚２００ｎｍに形成する。その
後、イオン注入法によりＰを加速電圧３０ｋｅＶで５×
１０15ｃｍ-2導入し、Ｎ型のポリシリコン膜９８にす
る。ポリシリコン膜９８の上に、ＣＶＤ法によって高濃
度（２０ｗｔ％Ｐ2 Ｏ5以上）のリン（Ｐ）を含有する
ＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜１００を膜厚２５０ｎｍに形成する。その後、不
要部分のＰＳＧ膜１００を除去するため、フォトリソグ
ラフィ工程を経てレジストパターン（図示せず）が形成
された後、このレジストパターンをマスクとして、ＰＳ
Ｇ膜１００を反応性イオンエッチング（ＲＩＥ）により
除去する。レジストパターンを除去した後、ＰＳＧ膜１
００をマスクとして開口部のポリシリコン膜９８を塩素
系ガスを用い反応性イオンエッチング（ＲＩＥ）により
除去する（図１０（Ｂ））。
【００６４】この後、イオン注入法によりＡｓを加速電
圧１０ＫｅＶで１×１０15ｃｍ-2導入し、浅い接合のソ
ース領域１０２及びドレイン領域１０４（浅接合のソー
ス領域及びドレイン領域）が形成される（図１０
（Ｃ））。
圧１０ＫｅＶで１×１０15ｃｍ-2導入し、浅い接合のソ
ース領域１０２及びドレイン領域１０４（浅接合のソー
ス領域及びドレイン領域）が形成される（図１０
（Ｃ））。
【００６５】次いで、ＴＥＯＳを用いＣＶＤ法によって
膜厚２００ｎｍのＳｉＯ2 膜１０６が形成された後、反
応性イオンエッチング（ＲＩＥ）によりエッチバックを
行ない、ポリシリコン膜９８を支持するサイドウォール
１０６が形成される（図１０（Ｄ））。
膜厚２００ｎｍのＳｉＯ2 膜１０６が形成された後、反
応性イオンエッチング（ＲＩＥ）によりエッチバックを
行ない、ポリシリコン膜９８を支持するサイドウォール
１０６が形成される（図１０（Ｄ））。
【００６６】この後、イオン注入法によりＡｓを加速電
圧４０ｋｅＶで５×１０15ｃｍ-2導入し、深い接合のソ
ース領域１０８及びドレイン領域１１０（深接合のソー
ス領域及びドレイン領域）を形成する。この後、急速加
熱装置（ＲＴＡ）を用い１０００℃で１０秒間のドライ
ブインを行ない、深接合のソース領域１０８及びドレイ
ン領域１１０を電気的に活性化する（図１１（Ｅ））。
圧４０ｋｅＶで５×１０15ｃｍ-2導入し、深い接合のソ
ース領域１０８及びドレイン領域１１０（深接合のソー
ス領域及びドレイン領域）を形成する。この後、急速加
熱装置（ＲＴＡ）を用い１０００℃で１０秒間のドライ
ブインを行ない、深接合のソース領域１０８及びドレイ
ン領域１１０を電気的に活性化する（図１１（Ｅ））。
【００６７】次いで、ＴＥＯＳを用いＣＶＤ法によりＳ
ｉＯ2 膜１１２を膜厚６００ｎｍ程度に形成し、その上
に有機ガラス膜１４をスピンオン法により膜厚４００ｎ
ｍ程度に塗布し、熱処理等により塗布膜を硬化させ、Ｓ
ｉＯ2 膜１１２の表面を平坦化する（図１１（Ｆ））。
ｉＯ2 膜１１２を膜厚６００ｎｍ程度に形成し、その上
に有機ガラス膜１４をスピンオン法により膜厚４００ｎ
ｍ程度に塗布し、熱処理等により塗布膜を硬化させ、Ｓ
ｉＯ2 膜１１２の表面を平坦化する（図１１（Ｆ））。
【００６８】その後、エッチバックを行いポリシリコン
膜９８上のＰＳＧ膜１００の表面をＳｉＯ2 膜１１２か
ら露出させる。次に、ポリシリコン膜９８上の膜厚２５
０ｎｍに形成されたＰＳＧ膜１００を、フッ酸溶液を用
いたウエットエッチングにより除去する。ＰＳＧ膜１０
０中のリン濃度が高い場合エッチングレートはＳｉＯ2
膜１１２の約７倍になる。このため、ＰＳＧ膜１００が
エッチングされる時間で、ＳｉＯ2 膜１１２は４０ｎｍ
程度の厚さしかエッチングされず、シリコン基板９０か
らＳｉＯ2 膜１１２表面までの厚みは４００ｎｍ程度と
なる。このようにＳｉＯ2 膜１１２とＰＳＧ膜１００と
のエッチングレートの相違によりエッチングによりＰＳ
Ｇ膜１００が除去され、ポリシリコン膜（ゲート電極）
９８上に凹部１１６が形成される（図１１（Ｇ））。
膜９８上のＰＳＧ膜１００の表面をＳｉＯ2 膜１１２か
ら露出させる。次に、ポリシリコン膜９８上の膜厚２５
０ｎｍに形成されたＰＳＧ膜１００を、フッ酸溶液を用
いたウエットエッチングにより除去する。ＰＳＧ膜１０
０中のリン濃度が高い場合エッチングレートはＳｉＯ2
膜１１２の約７倍になる。このため、ＰＳＧ膜１００が
エッチングされる時間で、ＳｉＯ2 膜１１２は４０ｎｍ
程度の厚さしかエッチングされず、シリコン基板９０か
らＳｉＯ2 膜１１２表面までの厚みは４００ｎｍ程度と
なる。このようにＳｉＯ2 膜１１２とＰＳＧ膜１００と
のエッチングレートの相違によりエッチングによりＰＳ
Ｇ膜１００が除去され、ポリシリコン膜（ゲート電極）
９８上に凹部１１６が形成される（図１１（Ｇ））。
【００６９】次いで、スパッタ法によりタングステン
（Ｗ）膜１１８を膜厚１００ｎｍ程度に形成した後、タ
ングステン（Ｗ）膜１１８をパターニングするためのマ
スクになるレジストパタ一ン（図示せず）が形成され
る。このレジストパターンをマスクとしタングステン
（Ｗ）膜１１８の不要部分がエッチングされ、ゲート抵
抗の非常に小さいゲート電極９８が形成される（図１１
（Ｈ））。
（Ｗ）膜１１８を膜厚１００ｎｍ程度に形成した後、タ
ングステン（Ｗ）膜１１８をパターニングするためのマ
スクになるレジストパタ一ン（図示せず）が形成され
る。このレジストパターンをマスクとしタングステン
（Ｗ）膜１１８の不要部分がエッチングされ、ゲート抵
抗の非常に小さいゲート電極９８が形成される（図１１
（Ｈ））。
【００７０】第２の実施の形態に係る電界効果トランジ
スタの製造方法では、ゲート電極となるポリシリコン膜
上にＰＳＧ膜を形成しておくことにより、ゲート電極上
部に形成されるタングステン（Ｗ）膜とソース領域ある
いはドレイン領域までの距離を長くして、寄生容量であ
るゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間
容量Ｃｇｄを第３の実施形態に係る電界効果トランジス
タの製造方法により得られる電界効果トランジスタの半
分程度まで低減することができる。
スタの製造方法では、ゲート電極となるポリシリコン膜
上にＰＳＧ膜を形成しておくことにより、ゲート電極上
部に形成されるタングステン（Ｗ）膜とソース領域ある
いはドレイン領域までの距離を長くして、寄生容量であ
るゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間
容量Ｃｇｄを第３の実施形態に係る電界効果トランジス
タの製造方法により得られる電界効果トランジスタの半
分程度まで低減することができる。
【００７１】第１の実施の形態に係るＭＯＳＦＥＴで
は、ソース領域あるいはドレイン領域の上方にタングス
テン（Ｗ）膜が存在するため、ゲート・ソース間容量Ｃ
ｇｓ及びゲート・ドレイン容量（Ｃｇｄ）が図１及び図
３に示すＭＯＳＦＥＴに比して大きくなってしまう。但
し、タングステン（Ｗ）膜とシリコン基板の距離は約２
００ｎｍあるため、タングステン（Ｗ）膜のゲート電極
からのはみ出し部分の幅が片側０．４μｍでは、ゲート
酸化膜（ＳｉＯ2 膜）の膜厚が４ｎｍの時のゲート電極
とドレイン領域のオーバーラップ量に換算すると、片側
約０．００８μｍになる。式（３）に示したように、ゲ
ート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃ
ｇｄは直接、遮断周波数ｆT に影響を与えるため極力小
さいほうが良い。
は、ソース領域あるいはドレイン領域の上方にタングス
テン（Ｗ）膜が存在するため、ゲート・ソース間容量Ｃ
ｇｓ及びゲート・ドレイン容量（Ｃｇｄ）が図１及び図
３に示すＭＯＳＦＥＴに比して大きくなってしまう。但
し、タングステン（Ｗ）膜とシリコン基板の距離は約２
００ｎｍあるため、タングステン（Ｗ）膜のゲート電極
からのはみ出し部分の幅が片側０．４μｍでは、ゲート
酸化膜（ＳｉＯ2 膜）の膜厚が４ｎｍの時のゲート電極
とドレイン領域のオーバーラップ量に換算すると、片側
約０．００８μｍになる。式（３）に示したように、ゲ
ート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃ
ｇｄは直接、遮断周波数ｆT に影響を与えるため極力小
さいほうが良い。
【００７２】第２の実施の形態の製造方法を用いること
により、タングステン（Ｗ）膜とシリコン基板との距離
は約４００ｎｍとなり、第１の実施形態の半分にまでゲ
ート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃ
ｇｄを低減させることが可能である。
により、タングステン（Ｗ）膜とシリコン基板との距離
は約４００ｎｍとなり、第１の実施形態の半分にまでゲ
ート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃ
ｇｄを低減させることが可能である。
【００７３】第４の実施の形態に係る電界効果トランジ
スタ（ＭＯＳＦＥＴ）の製造方法によれば、折り返しの
ゲート電極上に形成したタングステン（Ｗ）等の低抵抗
の金属膜のゲート電極からのはみ出し部分において上記
金属膜とシリコン基板との間の距離を長くすることがで
きるため、低抵抗金属膜とソース領域あるいはドレイン
領域との間に発生する寄生容量であるゲート・ソース間
容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄを第１の
実施形態に係るＭＯＳＦＥＴの半分程度まで小さくする
ことができる。このため、遮断周波数ｆT を増大させる
ことができる。また第１の実施の形態と同様にゲート電
極をソース領域とドレイン電極との間で折り返すように
形成し、かつゲート電極上部にタングステン（Ｗ）等の
低抵抗金属膜を形成するようにしたので、第１の実施の
形態と同様にゲート電極のゲート抵抗及びドレイン接合
容量を低減することができる。
スタ（ＭＯＳＦＥＴ）の製造方法によれば、折り返しの
ゲート電極上に形成したタングステン（Ｗ）等の低抵抗
の金属膜のゲート電極からのはみ出し部分において上記
金属膜とシリコン基板との間の距離を長くすることがで
きるため、低抵抗金属膜とソース領域あるいはドレイン
領域との間に発生する寄生容量であるゲート・ソース間
容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄを第１の
実施形態に係るＭＯＳＦＥＴの半分程度まで小さくする
ことができる。このため、遮断周波数ｆT を増大させる
ことができる。また第１の実施の形態と同様にゲート電
極をソース領域とドレイン電極との間で折り返すように
形成し、かつゲート電極上部にタングステン（Ｗ）等の
低抵抗金属膜を形成するようにしたので、第１の実施の
形態と同様にゲート電極のゲート抵抗及びドレイン接合
容量を低減することができる。
【００７４】したがって、最大発振周波数ｆmax と遮断
周波数ｆT との比ｆmax ／ｆT を増大させることができ
るので、より高周波領域でのＭＯＳＦＥＴ動作が可能な
電界効果トランジスタが得られる。
周波数ｆT との比ｆmax ／ｆT を増大させることができ
るので、より高周波領域でのＭＯＳＦＥＴ動作が可能な
電界効果トランジスタが得られる。
【００７５】
【発明の効果】以上に説明したように請求項１に記載の
発明によれば、半導体基板に形成されたソース領域とド
レイン領域との間の前記半導体基板上にゲート電極を前
記ソース領域とドレイン領域との間で折り返しながら、
かつ前記ドレイン領域を包囲するように形成することに
より、ゲート電極のフィンガー長内におけるゲート幅Ｗ
を大きくすることができ、ドレイン面積を小さくするこ
とができるので、単位ゲート幅におけるドレイン接合容
量を低減することができ、すなわちドレイン接合容量と
ゲート・ソース間容量の比（Ｃdb／Ｃgs）を小さくする
ことができ、最大発振周波数ｆmax と遮断周波数ｆ T と
の比ｆmax ／ｆ T を増大させることができるので、より
高周波領域でのＭＯＳＦＥＴ動作が可能になる。 さら
に、半導体基板に形成されたソース領域とドレイン領域
との間の前記半導体基板上に形成された折り返しのある
ゲート電極の少なくとも上部全面に接すると共に、前記
ソース領域及び前記ドレイン領域上の一部にオーバーラ
ップするようにタングステン（Ｗ）等の低抵抗の金属膜
を形成したので、ゲート抵抗を非常に小さくすることが
できる。
発明によれば、半導体基板に形成されたソース領域とド
レイン領域との間の前記半導体基板上にゲート電極を前
記ソース領域とドレイン領域との間で折り返しながら、
かつ前記ドレイン領域を包囲するように形成することに
より、ゲート電極のフィンガー長内におけるゲート幅Ｗ
を大きくすることができ、ドレイン面積を小さくするこ
とができるので、単位ゲート幅におけるドレイン接合容
量を低減することができ、すなわちドレイン接合容量と
ゲート・ソース間容量の比（Ｃdb／Ｃgs）を小さくする
ことができ、最大発振周波数ｆmax と遮断周波数ｆ T と
の比ｆmax ／ｆ T を増大させることができるので、より
高周波領域でのＭＯＳＦＥＴ動作が可能になる。 さら
に、半導体基板に形成されたソース領域とドレイン領域
との間の前記半導体基板上に形成された折り返しのある
ゲート電極の少なくとも上部全面に接すると共に、前記
ソース領域及び前記ドレイン領域上の一部にオーバーラ
ップするようにタングステン（Ｗ）等の低抵抗の金属膜
を形成したので、ゲート抵抗を非常に小さくすることが
できる。
【００７６】また請求項２に記載の発明によれば、半導
体基板に形成されたソース領域とドレイン領域との間の
前記半導体基板上にゲート電極を折り返すように形成
し、かつ該ゲート電極の上面に接すると共に、前記ソー
ス領域及び前記ドレイン領域上の一部にオーバーラップ
するようにゲート電極の周辺領域にも接してタングステ
ン（Ｗ）等の低抵抗金属膜を形成し、ゲート電極上に形
成された低抵抗金属膜のゲート電極上面からのオーバサ
イズ部（ゲート電極上部からのはみ出し部分）において
ドレイン領域が形成された半導体基板表面との距離を長
くするようにしたので、ゲート電極のゲート抵抗及びド
レイン接合容量を低減することができ、また低抵抗金属
膜とソース領域あるいはドレイン領域との間に発生する
寄生容量であるゲート・ソース間容量Ｃｇｓ及びゲート
・ドレイン間容量Ｃｇｄを低減することができる。この
ため、最大発振周波数ｆmax と遮断周波数ｆT との比ｆ
max／ｆT を増大させることができるので、より高周波
領域でのＭＯＳＦＥＴ動作が可能な電界効果トランジス
タが得られる。
体基板に形成されたソース領域とドレイン領域との間の
前記半導体基板上にゲート電極を折り返すように形成
し、かつ該ゲート電極の上面に接すると共に、前記ソー
ス領域及び前記ドレイン領域上の一部にオーバーラップ
するようにゲート電極の周辺領域にも接してタングステ
ン（Ｗ）等の低抵抗金属膜を形成し、ゲート電極上に形
成された低抵抗金属膜のゲート電極上面からのオーバサ
イズ部（ゲート電極上部からのはみ出し部分）において
ドレイン領域が形成された半導体基板表面との距離を長
くするようにしたので、ゲート電極のゲート抵抗及びド
レイン接合容量を低減することができ、また低抵抗金属
膜とソース領域あるいはドレイン領域との間に発生する
寄生容量であるゲート・ソース間容量Ｃｇｓ及びゲート
・ドレイン間容量Ｃｇｄを低減することができる。この
ため、最大発振周波数ｆmax と遮断周波数ｆT との比ｆ
max／ｆT を増大させることができるので、より高周波
領域でのＭＯＳＦＥＴ動作が可能な電界効果トランジス
タが得られる。
【図１】電界効果トランジスタの一例の平面構成を概略
的に示す平面図。
的に示す平面図。
【図２】図１（Ａ）に示すＭＯＳＦＥＴの各部のディメ
ンションの一例を示す説明図。
ンションの一例を示す説明図。
【図３】電界効果トランジスタの一例の概略的な平面構
成を示す平面図。
成を示す平面図。
【図４】図３に示すＭＯＳＦＥＴの各部のディメンショ
ンの一例を示す説明図。
ンの一例を示す説明図。
【図５】電界効果トランジスタの一例の概略的な平面構
成の一例を示す平面図。
成の一例を示す平面図。
【図６】ＮＭＯＳＦＥＴの製造工程の一例を示す工程
図。
図。
【図７】ＮＭＯＳＦＥＴの製造工程の一例を示す工程
図。
図。
【図８】図２に示すＭＯＳＦＥＴのゲート電極上に金属
膜をはみ出し部分を設けて形成した場合における各部の
ディメンションを示す説明図。
膜をはみ出し部分を設けて形成した場合における各部の
ディメンションを示す説明図。
【図９】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの概略的な平面構成の他の例を示す平面図。
ンジスタの概略的な平面構成の他の例を示す平面図。
【図１０】ＮＭＯＳＦＥＴの製造工程の他の例を示す工
程図。
程図。
【図１１】ＮＭＯＳＦＥＴの製造工程の他の例を示す工
程図。
程図。
【図１２】従来のＭＯＳＦＥＴの構成を示す断面図及び
平面図。
平面図。
３０ ゲート電極
３２ ソース領域
３４ ドレイン領域
４０ 低抵抗金属膜
６０ シリコン基板
６２ 素子分離領域
６６ ゲート酸化膜
６８ ゲート電極
７０ 浅接合のソース領域
７２ 浅接合のドレイン領域
７４ サイドウォール
７６ 深接合のソース領域
７８ 深接合のドレイン領域
８０ ＳｉＯ2 膜
８２ 有機ガラス膜
８４ タングステン膜
１００ ＰＳＧ膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (2)
- 【請求項１】 半導体基板に形成されたソース領域とド
レイン領域との間の前記半導体基板上にゲート電極を前
記ソース領域とドレイン領域との間で折り返しながら、
かつ前記ドレイン領域を包囲するように形成し、 前記半導体基板に形成されたソース領域とドレイン領域
との間の前記半導体基板上に形成された折り返しのある
ゲート電極の少なくとも上部全面に接すると共に、前記
ソース領域及び前記ドレイン領域上の一部にオーバーラ
ップするように低抵抗の金属膜を形成したことを 特徴と
する電界効果トランジスタ。 - 【請求項２】 半導体基板におけるソースが形成される
領域とドレインが形成される領域との間の前記半導体基
板上に第１の絶縁膜を介して前記ソースが形成される領
域とドレインが形成される領域との間で折り返すように
ゲート電極となる導電性膜を形成し、かつ該導電性膜の
上面に前記第１の絶縁膜に比してエッチングレートが高
い材料で形成された第２の絶縁膜を形成する第１の工程
と、 前記半導体基板に浅接合のソース領域及びドレイン領域
を形成するためのイオン注入を行う第２の工程と、 前記導電性膜及び第２の絶縁膜が積層された部分を含む
半導体基板上に前記第１の絶縁膜と同一材料の第３の絶
縁膜を形成した後、エッチバックを行ない、前記導電性
膜及び第２の絶縁膜が積層された部分を支持するサイド
ウォールを形成する第３の工程と、 前記半導体基板に形成される浅接合のソース領域及びド
レイン領域を深接合とするためのイオン注入を行ない、
その後に深接合のソース領域及びドレイン領域を電気的
に活性化するための熱処理を行う第４の工程と、 前記サイドウォールを有する導電性膜及び第２の絶縁膜
が積層された部分を含む半導体基板上に第１、第３の絶
縁膜と同一材料の第４の絶縁膜を形成する第５の工程
と、 前記第４の絶縁膜とエッチングレートが略等しい有機ガ
ラスを前記第４の絶縁膜上に塗布した後、熱処理を行う
ことにより前記第４の絶縁膜表面を平坦化する第６の工
程と、 第６の工程で平坦化された前記第４の絶縁膜に対してエ
ッチバックを行ない、前記第２の絶縁膜の表面を前記第
４の絶縁膜から露出させる第７の工程と、 第７の工程で表面が露出した前記第２の絶縁膜及び第４
の絶縁膜に対してウエットエッチングを行ない、前記第
２の絶縁膜を除去する第８の工程と、 第８の工程で前記第２の絶縁膜が除去されることにより
前記第４の絶縁膜に形成される凹部の底面において表面
が露出した前記導電性膜表面及び前記第４の絶縁膜表面
に低抵抗金属膜を形成し、パターニングを行うことによ
り前記導電性膜と電気的に接続され、該導電性膜の上部
に接すると共に、前記ソース領域及び前記ドレイン領域
上の一部にオーバーラップするように低抵抗金属膜を形
成する第９の工程を含む電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004797A JP3400309B2 (ja) | 1997-09-04 | 1997-09-04 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004797A JP3400309B2 (ja) | 1997-09-04 | 1997-09-04 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187694A JPH1187694A (ja) | 1999-03-30 |
| JP3400309B2 true JP3400309B2 (ja) | 2003-04-28 |
Family
ID=17053696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004797A Expired - Fee Related JP3400309B2 (ja) | 1997-09-04 | 1997-09-04 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400309B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5133510B2 (ja) * | 2005-08-24 | 2013-01-30 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| KR101877427B1 (ko) * | 2011-11-15 | 2018-07-11 | 엘지이노텍 주식회사 | 반도체 소자 |
| CN104241385A (zh) * | 2014-09-23 | 2014-12-24 | 北京大学 | 具有较小版图面积的环栅场效应晶体管及其制备方法 |
-
1997
- 1997-09-04 JP JP24004797A patent/JP3400309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1187694A (ja) | 1999-03-30 |
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