CN101562194B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101562194B
CN101562194B CN2009101327397A CN200910132739A CN101562194B CN 101562194 B CN101562194 B CN 101562194B CN 2009101327397 A CN2009101327397 A CN 2009101327397A CN 200910132739 A CN200910132739 A CN 200910132739A CN 101562194 B CN101562194 B CN 101562194B
Authority
CN
China
Prior art keywords
fin
semiconductor device
finfet
gate electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101327397A
Other languages
English (en)
Other versions
CN101562194A (zh
Inventor
泽田宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101562194A publication Critical patent/CN101562194A/zh
Application granted granted Critical
Publication of CN101562194B publication Critical patent/CN101562194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供半导体装置及其制造方法，该半导体装置包括鳍场效应晶体管，该鳍场效应晶体管构造为至少包括第一鳍和第二鳍。在该鳍场效应晶体管中，第一鳍的阈值电压和第二鳍的阈值电压彼此不同。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。更具体地，本发明涉及具有至少包括第一鳍和第二鳍的鳍场效应晶体管的半导体装置。
背景技术
在半导体装置中，例如，场效应晶体管(FET)提供为用作高频放大元件、开关元件等的半导体元件。通过使用诸如GaAs或者InP的化合物半导体制造的FET被频繁地采用，这是因为它可以在高频区域中获得高的增益，并且具有良好的线性。
对于半导体装置，需要最小化半导体元件以提高集成度。在上述FET中，为了最小化而使栅极长度变得更小。然而，该栅极长度的降低通常导致特性劣化，例如漏极电流截止特性的劣化归因于由短沟道效应引起的击穿现象的发生。
为了抑制该问题的发生，已经提出了鳍场效应晶体管(finFET)(例如，参见日本专利申请公开No.2002-118255)。
在finFET中，包括沟道形成区域的板状鳍形成为从基板表面突出，并且栅极电极形成为夹着且覆盖鳍中沟道形成区域的两个侧表面。因此，finFET可以抑制由短沟道效应引起的击穿现象的发生，并且提高漏极电流的截止特性。
此外，对于finFET，易于对于每个栅极电极形成期望数量的鳍，从而漏极电流可以增加到所期望的值。因此，如果finFET形成为多鳍场效应晶体管(multi-fin FET)，则它能够用作最大振荡频率fmax和截止频率fT良好的高频功率元件。
发明内容
然而，对于现有技术的finFET，不容易满足对宽带的高增益和低失真特性的需求。
需要本发明提供一种能易于实现宽带的高增益和低失真特性的半导体装置及其制造方法。
根据本发明的实施例，提供包括鳍场效应晶体管的半导体装置，该鳍场效应晶体管构造为至少包括第一鳍和第二鳍。在鳍场效应晶体管中，第一鳍的阈值电压和第二鳍的阈值电压彼此不同。
根据本发明的另一实施例，提供制造半导体装置的方法。该方法包括形成至少包括第一鳍和第二鳍的鳍场效应晶体管的步骤。在形成鳍场效应晶体管中，第一鳍和第二鳍提供为使得第一鳍的阈值电压和第二鳍的阈值电压彼此不同。
在本发明的实施例中，包括第一鳍和第二鳍的鳍场效应晶体管形成为使得第一鳍的阈值电压和第二鳍的阈值电压彼此不同。
本发明的实施例可以提供能易于实现宽带的高增益和低失真特性的半导体装置及其制造方法。
附图说明
图1是示意性示出根据本发明第一实施例的半导体装置的主要部分的平面图；
图2是示意性示出根据本发明第一实施例的半导体装置的主要部分的截面图；
图3是示意性示出根据本发明第一实施例的半导体装置的主要部分的截面图；
图4A至4H是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图5是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图6A和6B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图7A和7B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图8A和8B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图9A和9B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图10A和10B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图11A和11B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图12A和12B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图13A和13B是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图14A至14E是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图15是示出在根据本发明第一实施例的半导体装置中finFET的跨导(transconductance)与电压关系的示意图；
图16是示出根据本发明第二实施例的半导体装置的主要部分的平面图；
图17是示意性示出根据本发明第二实施例的半导体装置的主要部分的截面图；
图18是示意性示出根据本发明第二实施例的半导体装置的主要部分的截面图；
图19A至19E是示出在制造根据本发明第二实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图20是示出在制造根据本发明第二实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图21是示出在根据本发明第二实施例的半导体装置中finFET的跨导与电压关系的示意图；
图22是示出根据本发明第三实施例的半导体装置的主要部分的平面图；
图23是示意性示出根据本发明第三实施例的半导体装置的主要部分的截面图；
图24A至24C是示意性示出根据本发明第三实施例的半导体装置的主要部分的截面图；
图25A至25C是示出在制造根据本发明第三实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图26是示出在制造根据本发明第三实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图；
图27是示出在根据本发明第三实施例的半导体装置中finFET的跨导与电压关系的示意图。
具体实施方式
下面将描述本发明的实施例。
<第一实施例>
(结构)
图1是示意性示出根据本发明第一实施例的半导体装置的主要部分的平面图。
图2和3是示意性示出根据本发明第一实施例的半导体装置的主要部分的截面图。
具体地，图2是对应于沿着图1中的X1-X2线且垂直于图1的纸平面的平面的截面图。图3是对应于沿着图1中的Y1-Y2线且垂直于图1的纸平面的平面的截面图。
如图1所示，本实施例的半导体装置具有finFET 100。finFET 100包括鳍F和栅极电极G。
在该finFET 100中，鳍F包括五个鳍F1、F2a、F2b、F3a和F3b，如图1所示。这五个鳍F1、F2a、F2b、F3a和F3b由例如硅半导体形成。
鳍F中五个鳍F1、F2a、F2b、F3a和F3b的每一个都以直线形式沿着如图1所示的基板1的xy平面的y方向延伸。这五个鳍F1、F2a、F2b、F3a和F3b以沿着x方向隔着间隔彼此并列设置。
如图2所示，在该finFET 100中，掩埋氧化膜(BOX)2形成在基板1的xy平面上，并且五个鳍F1、F2a、F2b、F3a和F3b的每一个都从掩埋氧化膜2的表面突出。具体地，由例如氧化硅膜形成的掩埋氧化膜2形成在由例如硅半导体组成的基板1的xy平面上。五个鳍F1、F2a、F2b、F3a和F3b以凸起的形式沿垂直于掩埋氧化膜2的表面的z方向突出。这五个鳍F1、F2a、F2b、F3a和F3b的该凸起在z方向上的高度彼此相同。
在包括在鳍F中的五个鳍F1、F2a、F2b、F3a和F3b中，位于在x方向的中心的第一鳍F1具有在此形成的成对的源/漏区域S1和D1，如图1和3所示。此外，在该第一鳍F1中，该对源/漏区域S1和D1沿着y方向夹着沟道形成区域C1。另外，在该第一鳍F1中，如图3所示，硅化物层SS形成为覆盖第一鳍F1中的该对源/漏区域S1和D1的上表面。
同样，沿着x方向相邻于第一鳍F1的两个第二鳍F2a和F2b具有在此形成的成对的源/漏区域S2a、D2a、S2b和D2b，如图1所示。此外，在两个第二鳍F2a和F2b的每一个中，成对的源/漏区域S2a、D2a、S2b和D2b沿着Y方向夹着沟道形成区域C2a和C2b。另外，与图3所示的第一鳍F1相类似，为这些第二鳍F2a和F2b形成硅化物层(未示出)。
两个第三鳍F3a和F3b设置在x方向上的两端且相邻于第二鳍F2a和F2b，两个第三鳍F3a和F3b具有在此形成的成对的源/漏区域S3a、D3a、S3b和D3b，如图1所示。此外，在两个第三鳍F3a和F3b的每一个中，成对的源/漏区域S3a、D3a、S3b和D3b沿着y方向夹着沟道形成区域C3a和C3b。另外，与图3所示的第一鳍F1相类似，为这些第三鳍F3a和F3b形成硅化物层(未示出)。
在本实施例中，在这五个鳍F1、F2a、F2b、F3a和F3b中，在x方向的中心的第一鳍F1形成为与相邻于第一鳍F1的两个第二鳍F2a和F2b具有不同的阈值电压Vth。此外，在x方向的中心的第一鳍F1形成为与在x方向两端的两个第三鳍F3a和F3b具有不同的阈值电压Vth。另外，与处于中心的第一鳍F1相邻的两个第二鳍F2a和F2b的阈值电压与在x方向两端的两个第三鳍F3a和F3b的阈值电压Vth也不同。
具体地，如图1和2所示，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，沿着xy平面的y方向延伸的各鳍的宽度调整为彼此不同，由此使得各鳍的阈值电压Vth彼此不同。
例如，在这五个鳍F1、F2a、F2b、F3a和F3b中，在x方向的中心的第一鳍F1形成为使沿着图1所示的xy平面的y方向延伸的第一鳍的宽度W1为例如100nm。
此外，如图1所示，沿着x方向相邻于第一鳍F1的两个第二鳍F2a和F2b形成为使得沿着xy平面的y方向延伸的第二鳍的宽度W2大于第一鳍F1的宽度W1。在该finFET 100中，第二鳍F2a和F2b的宽度W2设定为例如比第一鳍F1的宽度W1大70nm。
此外，如图1所示，在x方向两端的两个第三鳍F3a和F3b形成为使得沿着xy平面的y方向延伸的第三鳍的宽度W3大于第一鳍F1的宽度W1和第二鳍F2a和F2b的宽度W2。在该finFET 100中，第三鳍F3a和F3b的宽度W3设定为例如比第二鳍F2a和F2b的宽度W2大70nm。
对于这五个鳍F1、F2a、F2b、F3a和F3b，如图2和3所示，提供栅极绝缘膜Gz。
栅极绝缘膜Gz例如采用氧化硅膜形成。在该finFET 100中，如图2和3所示，栅极绝缘膜Gz提供在对应于各鳍F1、F2a、F2b、F3a和F3b的沟道形成区域C1、C2a、C2b、C3a和C3b的区域的表面上。
在本实施例中，如图2所示，栅极绝缘膜Gz形成为覆盖各鳍F1、F2a、F2b、F3a和F3b垂直于基板1的xy平面的两个侧表面以及平行于基板1的xy平面的上表面，该两个侧表面和上表面是沿着y方向延伸的表面。
在该finFET 100中，如图1所示，栅极电极G提供为与五个鳍F1、F2a、F2b、F3a和F3b相交。具体地，栅极电极G沿着基板1的xy平面的x方向延伸，并且与五个鳍F1、F2a、F2b、F3a和F3b的每一个都成直角。
如图1所示，该栅极电极G对应于五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b。
另外，如图2所示，栅极电极G以凸起方式在基板1的xy平面上突出。此外，栅极电极G通过栅极绝缘膜Gz覆盖五个鳍F1、F2a、F2b、F3a和F3b垂直于基板1的xy平面的两个侧表面以及平行于基板1的xy平面的上表面，该两个侧表面和上表面是沿着y方向延伸的表面。
另外，如图3所示，侧壁SW形成在该栅极电极G的侧表面上。
(制造方法)
下面，将描述用于制造本实施例中上述半导体装置的方法的主要部分。
图4A至14E是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤中所制造的装置主要部分的示意图。在图4A至14E中，各步骤中所制造的装置主要部分以示意图序号的顺序依次示出。
图4A至4H和14A至14E的每一个都包括对应于沿着图1中的X1-X2线且垂直于图1的纸面的平面的截面图，类似于图2。图5是透视图。在图6A至13B中，上面的示意图是对应于沿着图1中的X1-X2线且垂直于图1的纸面的平面的截面图，而下面的示意图是对应于沿着图1中的Y1-Y2线且垂直于图1的纸面的平面的截面图。
首先，如图4A所示，掩埋氧化膜2和半导体层3提供在基板1的表面上。
在该步骤中，氧离子注入到从由硅半导体组成的基板1的表面深的位置，并且进行热处理，以由此在基板1上形成由氧化硅膜形成的掩埋氧化膜2。另外，由硅半导体组成的半导体层3提供在掩埋氧化膜2的表面上。这样，在本实施例中制备了基于注氧隔离(separation by implantation of oxygen，SIMOX)结构的SOI基板。
随后，如图4B所示，对半导体层3进行离子注入。
在该步骤中，提供抗蚀剂掩模R1，使其具有对应于如图2所示在半导体层3中要提供的五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b的区域的开口。具体地，由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R1。
其后，利用该抗蚀剂掩模R1，对要提供五个鳍F1、F2a、F2b、F3a和F3b的沟道形成区域C1、C2a、C2b、C3a和C3b的区域进行离子注入。例如，以2×1012/cm2的剂量离子注入硼(B)。
随后，如图4C所示，去除抗蚀剂掩模R1。
例如，进行灰化处理来去除抗蚀剂掩模R1。
随后，如图4D所示，提供氮化硅膜SN。
在该步骤中，氮化硅膜SN通过等离子体化学气相沉积(CVD)沉积在半导体层3的表面上。
随后，如图4E所示，提供抗蚀剂掩模R2。
在该步骤中，通过旋涂在作为图案化加工目标表面的氮化硅膜SN的表面上沉积由光敏材料组成的光致抗蚀剂膜(未示出)。随后，用光照射具有对应于设计图案的掩模图案的光掩模(未示出)，并且将由该光辐射引起的掩模图案图像通过对光致抗蚀剂膜曝光而转移到该光致抗蚀剂膜。其后，已经转移了该掩模图案图像的光致抗蚀剂膜被显影来形成抗蚀剂掩模R2。
在本实施例中，该光致抗蚀剂膜被图案化加工为使得氮化硅膜SN将覆盖如图2所示要提供五个鳍F1、F2a、F2b、F3a和F3b的部分的表面，而暴露其它部分的表面。这就形成了如图4E所示的抗蚀剂掩模R2。
随后，如图4F所示，形成硬掩模SNm。
在该步骤中，通过利用抗蚀剂掩模R2图案化加工氮化硅膜SN来形成硬掩模SNm。例如，通过反应离子蚀刻(RIE)对氮化硅膜SN进行蚀刻处理，直到暴露半导体层3的表面。例如，进行CF4基RIE。
在本实施例中，进行氮化硅膜SN的蚀刻处理，使其覆盖如图2所示要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b的部分的表面，而暴露其它部分的表面。这就形成了如图4F所示的硬掩模SNm。
随后，如图4G所示，形成鳍F。
在该步骤中，在通过例如灰化处理去除抗蚀剂掩模R2后，通过利用硬掩模SNm来图案化加工半导体层3，以由此形成鳍F。例如，通过RIE对半导体层3进行蚀刻处理，直到暴露掩埋氧化膜2的表面。例如，进行HBr基RIE。这就如图4G所示从半导体层3形成了五个鳍F1、F2a、F2b、F3a和F3b。
随后，如图4H所示，去除硬掩模SNm。
在该步骤中，例如通过湿蚀刻处理来去除该硬掩模SNm。
通过该步骤，如图5所示，形成五个鳍F1、F2a、F2b、F3a和F3b。
具体地，如图5所示，沿着x方向相邻于第一鳍F1的两个第二鳍F2a和F2b形成为使得沿着xy平面的y方向延伸的第二鳍的宽度W2大于第一鳍F1的宽度W1。此外，如图5所示，在x方向的两端的两个第三鳍F3a和F3b形成为使得沿着xy平面的y方向延伸的第三鳍的宽度W3大于第一鳍F1的宽度W1和第二鳍F2a和F2b的宽度W2。
随后，如图6A和6B所示，形成绝缘膜Gza和金属层Gk。
具体地，绝缘膜Gza形成在五个鳍F1、F2a、F2b、F3a和F3b的表面上，如图6A和6B所示。例如，该绝缘膜Gza通过对鳍F1、F2a、F2b、F3a和F3b进行热氧化处理来形成，以由此提供厚度例如约为2nm的氧化硅膜(SiO2)。作为选择，由SiON或者HfO2等组成的高介电常数绝缘膜可以形成为五个鳍F1、F2a、F2b、F3a和F3b的表面上的绝缘膜Gza。
其后，如图6A和6B所示，金属层Gk形成为覆盖绝缘膜Gza。
在该方法中，例如通过溅射将WSi膜形成为金属层Gk。作为选择，由MoSi或者TiN等组成的难熔金属层或者这些物质的多层体可以形成为金属层Gk。
随后，如图7A和7B所示，提供氮化硅膜SNa。
在该步骤中，如图7A和7B所示，通过等离子体CVD在金属层Gk的表面上沉积氮化硅膜SNa。
随后，如图8A和8B所示，提供光致抗蚀剂膜R3a。
在该步骤中，如图8A和8B所示，通过在作为图案化加工目标表面的氮化硅膜SNa的表面上旋涂来沉积由光敏材料组成的光致抗蚀剂膜R3a。
随后，如图9A和9B所示，形成抗蚀剂掩模R3。
在该步骤中，用光照射具有对应于设计图案的掩模图案的光掩模(未示出)，并且由该光照射引起的掩模图案图像通过对光致抗蚀剂膜曝光而转移到光致抗蚀剂膜R3a。其后，如图9A和9B所示，已经转移了该掩模图案图像的光致抗蚀剂膜R3a被显影以形成抗蚀剂膜R3。
在本实施例中，去除并图案化加工光致抗蚀剂膜R3a，使其覆盖氮化硅膜SNa的与如图1至3所示要提供栅极电极G和栅极绝缘膜Gz的部分相对应的表面，而暴露其它部分的表面。这就形成了如图9A和9B所示的抗蚀剂掩模R3。
随后，如图10A和10B所示，形成硬掩模SNn。
在该步骤中，如图10A和10B所示，通过利用抗蚀剂膜R3图案化加工氮化硅膜SNa来形成硬掩模SNn。
例如，通过RIE对氮化硅膜SNa进行蚀刻处理，直到暴露金属层Gk的表面。例如，进行CF4基RIE。通过该步骤，由氮化硅膜SNa形成硬掩模SNn。
随后，如图11A和11B所示，去除抗蚀剂掩模R3。
例如，如图11A和11B所示，进行灰化处理，以由此去除抗蚀剂掩模R3。
随后，如图12A和12B所示，形成栅极电极G。
在该步骤中，如图12A和12B所示，通过利用硬掩模SNn图案化加工金属层Gk来形成栅极电极G。
例如，通过RIE对金属层Gk进行蚀刻处理，直到暴露绝缘膜Gza的表面。通过该步骤，由金属层Gk形成栅极电极G。
随后，如图13A和13B所示，形成栅极绝缘膜Gz。
在该步骤中，如图13A和13B所示，通过利用栅极电极G作为掩模图案化加工绝缘膜GZa来形成成栅极绝缘膜Gz。
例如，通过RIE对绝缘膜GZa进行蚀刻处理。通过该步骤，由绝缘膜GZa形成栅极绝缘膜Gz。此时，类似地去除硬掩模SNn。
随后，如图14A所示，形成侧壁SW。
在该步骤中，例如，通过CVD沉积氧化硅膜(未示出)以覆盖栅极电极G、第一鳍F1和其它鳍F2a、F2b、F3a和F3b。其后，如图14A所示，对氧化硅膜进行回蚀刻(etch-back)处理，以由此在栅极电极G的侧表面上形成侧壁SW。另外，通过该步骤在第一鳍F1的侧表面上形成侧壁SW。
尽管在附图中没有示出，但是在第一鳍F1之外的各鳍即鳍F2a、F2b、F3a和F3b的侧表面上也可以类似地形成侧壁SW。
随后，如图14B所示，形成一对源/漏区域S1和D1。
在该步骤中，如图14B所示，对第一鳍F1中要形成成对的源/漏区域S1和D1的部分进行离子注入。具体地，以栅极电极G和侧壁SW为掩模进行在第一鳍F1中的离子注入。例如，在形成该finFET 100为N型FET的情况下注入磷(P)离子。另一方面，例如，在形成该finFET 100为P型FET的情况下注入硼(B)离子。具体地，在加速电压在5至10KeV的范围内以及剂量约为3×1015/cm2的条件下进行离子注入。通过该注入，在第一鳍F1中形成成对的源/漏区域S1和D1。
尽管在附图中没有示出，但是在第一鳍F1之外的各鳍即鳍F2a、F2b、F3a和F3b中也类似地形成成对的源/漏区域S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b。
随后，如图14C所示，形成硅化物层SS。
在该步骤中，如图14C所示，在已经形成该对源/漏区域S1和D1的第一鳍F1的表面上形成硅化物层SS。具体地，例如，通过溅射在该对源/漏区域S1和D1的表面上沉积钴或者镍。其后，进行热处理，以由此在该表面上形成硅化物层SS。
尽管在附图中没有示出，但是对于第一鳍F1之外的各鳍即鳍F2a、F2b、F3a和F3b，也类似地在成对源/漏区域S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b的表面上形成硅化物层SS。
随后，如图14D所示，形成层间绝缘膜10。
在该步骤中，通过例如CVD沉积氧化硅膜以覆盖各部件，然后通过例如化学机械抛光(CMP)将其表面平坦化，以由此形成该层间绝缘膜10。作为选择，低k膜或者类似物可以形成为该层间绝缘膜10。
随后，如图14E所示，形成接触SC、GC和DC以及互连SH、GH和DH。
为了形成这些部件，如图14E所示，在覆盖第一鳍F 1的层间绝缘膜10中，在对应于该对源/漏区域S1和D1的部分中形成接触孔(未示出)。具体地，通过例如RIE对层间绝缘膜10进行蚀刻处理，以暴露覆盖该对源/漏区域S1和D1的硅化物层SS的表面，以由此形成接触孔(未示出)。
此外，与其类似，在覆盖第一鳍F1的层间绝缘膜10中，在对应于栅极电极G的部分中形成接触孔(未示出)。具体地，与上面的描述相类似，通过例如RIE对层间绝缘膜10进行蚀刻处理，以暴露栅极电极G的表面，以由此形成接触孔(未示出)。在本实施例中，在对应于该对源/漏区域S1和D1的部分中形成接触孔时，也在对应于栅极电极G的部分中形成接触孔。
尽管在附图中没有示出，但是对第一鳍F1之外的各鳍即鳍F2a、F2b、F3a和F3b也与上面的描述类似地形成接触孔(未示出)。
其后，如图14E所示，在各接触孔中埋入诸如铝的金属材料并加工形成各接触SC、GC和DC。具体地，接触SC和DC形成为电连接到该对源/漏区域S1和D1。接触GC形成为电连接到栅极电极G。在本实施例中，在对应于该对源/漏区域S1和D1的部分中形成接触SC和DC时，也在对应于栅极电极G的部分中形成接触GC。
尽管在附图中没有示出，但是对于第一鳍F1之外的各鳍即鳍F2a、F2b、F3a和F3b也类似地形成各接触SC、GC和DC。
其后，如图14E所示，形成第一互连SH、第二互连DH和第三互连GH。在该步骤中，沉积诸如铝的金属材料，然后图案化加工形成第一互连SH、第二互连DH和第三互连GH。具体地，第一互连SH和第二互连DH分别形成为电连接到为该对源/漏区域S1和D1所形成的接触SC和DC。第三互连GH形成为电连接到为栅极电极G所形成的接触GC。
尽管在附图中没有示出，但是对于第一鳍F1之外的各鳍例如鳍F2a、F2b、F3a和F3b也形成第一互连SH、第二互连DH和第三互连GH。
具体地，第一互连SH形成为电连接到为鳍F1、F2a、F2b、F3a和F3b中的一个源/漏区域S1、S2a、S2b、S3a和S3b所提供的各接触SC。
第二互连DH形成为电连接到为鳍F1、F2a、F2b、F3a和F3b中的另一个源/漏区域D1、D2a、D2b、D3a和D3b所提供的各接触DC。
第三互连GH形成为电连接到对应于鳍F1、F2a、F2b、F3a和F3b的栅极电极G所提供的各接触GC。
如上所述，本实施例的finFET 100包括第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b。在该finFET 100中，这些鳍形成为使得第一鳍F1的阈值电压Vth、第二鳍F2a和F2b的阈值电压Vth及第三鳍F3a和F3b的阈值电压Vth彼此不同。具体地，如图1所示，第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b的各宽度W1、W2和W3彼此不同。这在它们当中提供了阈值电压Vth上的差别。就是说，本实施例的finFET 100制造为具有不同阈值电压Vth的单元finFET的集合体。
图15是示出在根据本发明第一实施例的半导体装置中finFET 100的跨导与电压关系的示意图。在图15中，纵坐标表示跨导gm，横坐标表示栅极电压Vg。在图15中，用粗实线fa表示整个finFET 100的结果。用细实线f1表示包括在finFET 100中的第一鳍F1的结果。同样，用细实线f2表示包括在finFET 100中的两个第二鳍F2a和F2b的结果。此外，用细实线f3表示包括在finFET 100中的两个第三鳍F3a和F3b的结果。
如图15所示，在第一鳍F1(实线f1)中，与第二鳍F2a和F2b(实线f2)相比，跨导gm的最大值较小，并且对应于该最大值的栅极电压Vg较大。在第二鳍F2a和F2b(实线f2)中，与第三鳍F3a和F3b(实线f3)相比，跨导gm的最大值较小，并且对应于该最大值的栅极电压Vg较大。
就是说，随着鳍宽度的增加，跨导gm变得较高，并且产生跨导gm的上升的栅极电压Vg降低。
因此，具有各鳍F1、F2a、F2b、F3a和F3b的finFET 100的跨导gm相当于图15中的粗实线fa所示的各结果(f1、f2、f3)的合成。
因此，本实施例的finFET 100与由第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的finFET相比，跨导gm从其峰值下降的程度更低。就是说，表示跨导gm与电压关系的曲线比较平坦。
因此，本实施例可以实现高频RFIC中的增益的宽频带化(widening of theband)。
此外，在本实施例的finFET 100中，如图15所示，与由第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的finFET相比，取决于栅极电压Vg的跨导gm的变化更小。就是说，提高了线性。
因此，本实施例可以实现减少元件特性的失真(distortion)。
而且，在本实施例中，第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b的每一个都沿着y方向延伸。此外，沿着x方向，两个第二鳍F2a和F2b夹着中心的第一鳍F1并隔着间隔而设置。就是说，两个第二鳍F2a和F2b设置为在x方向上关于第一鳍F1对称。此外，两个第三鳍F3a和F3b通过第二鳍F2a和F2b夹着在x方向的中心的第一鳍F1隔着间隔而设置。就是说，两个第三鳍F3a和F3b设置为在x方向上关于第一鳍F1对称。
这样，在本实施例中以在x方向对称的图案设置五个鳍F1、F2a、F2b、F3a和F3b。
因此，本实施例的finFET 100在操作期间在电场强度的分布、电流分布和热分布上没有偏移，从而允许提高可靠性且抑制特性变化。
因此，本实施例对于增强功能和集成度以及降低成本是有益的，特别是对于移动通讯终端的无线模块。
在对本实施例上面的描述中，对各鳍F1、F2a、F2b、F3a和F3b的沟道形成区域进行离子注入。然而本实施例不限于此。例如，可以采用没有在各鳍F1、F2a、F2b、F3a和F3b的沟道形成区域中进行离子注入而获得的非掺杂结构。这可以实现较高速的操作。
<第二实施例>
下面，将描述本发明的第二实施例。
(结构)
图16是示出根据本发明第二实施例的半导体装置的主要部分的平面图。
图17和18是示意性地示出根据本发明第二实施例的半导体装置的主要部分的截面图。
具体地，图17是对应于沿着图16中的X1-X2线且垂直于图16的纸面的平面的截面图。图18是对应于沿着图16中的Y1-Y2线且垂直于图16的纸面的平面的截面图。
本实施例与第一实施例的不同在于包括在finFET 100中的鳍F，如图16至18所示。除了该特征外，第二实施例与第一实施例相同。因此，省略了重复部分的描述。
在本实施例的finFET 100中，与第一实施例相类似，鳍F包括如图16所示的五个鳍F1、F2a、F2b、F3a和F3b。如图16所示，五个鳍F1、F2a、F2b、F3a和F3b的每一个都以直线方式沿着基板1的xy平面的y方向延伸。这五个鳍F1、F2a、F2b、F3a和F3b沿着x方向隔着间隔彼此并列设置。
在本实施例的finFET 100中，如图17所示，掩埋氧化膜2形成在基板1的xy平面上，并且五个鳍F1、F2a、F2b、F3a和F3b的每一个都从掩埋氧化膜2的表面突出，与第一实施例相类似。这五个鳍F1、F2a、F2b、F3a和F3b在z方向上的该突出的高度彼此相同。
然而，在本实施例中，五个鳍F1、F2a、F2b、F3a和F3b形成为使得沿着xy平面的y方向延伸的各鳍的宽度W1、W2和W3彼此相同，如图16和17所示。
具体地，位于x方向的中心的第一鳍F1的宽度W1与相邻于第一鳍F1的两个第二鳍F2a和F2b的每一个的宽度W2相同。此外，位于x方向的中心的第一鳍F1的宽度W1与通过第二鳍F2a和F2b相邻于第一鳍F1的两个第三鳍F3a和F3b的每一个的宽度W3相同。在该finFET 100中，五个鳍F1、F2a、F2b、F3a和F3b的每一个都具有与第一实施例中的第一鳍F1的宽度W1相同的宽度。
此外，在鳍F中，与第一实施例相类似，在x方向的中心的第一鳍F1形成为与相邻于第一鳍F1的两个第二鳍F2a和F2b具有不同的阈值电压Vth。另外，在x方向的中心的第一鳍F1形成为与位于x方向的两端的两个第三鳍F3a和F3b具有不同的阈值电压Vth。而且，在相邻于在中心的第一鳍F1的两个第二鳍F2a和F2b的阈值电压Vth与位于x方向的两端的两个第三鳍F3a和F3b的阈值电压Vth也不同。
在本实施例中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，在沟道形成区域中的杂质元素的掺杂量调整为彼此不同，以由此使得各鳍的阈值电压Vth彼此不同。
例如，在五个鳍F1、F2a、F2b、F3a和F3b中，对在x方向的中心的第一鳍F1，例如以2.5×1012/cm2的掺杂量离子注入硼。
对于沿着x方向相邻于第一鳍F1的两个第二鳍F2a和F2b的每一个，例如以2.0×1012/cm2的掺杂量离子注入硼。
对于位于x方向的两端的两个第三鳍F3a和F3b的每一个，例如以1.5×1012/cm2的掺杂量离子注入硼。
对于这五个鳍F1、F2a、F2b、F3a和F3b，与第一实施例相类似，提供栅极绝缘膜Gz，如图17和18所示。
此外，与第一实施例相类似，栅极电极G提供为如图16所示与五个鳍F1、F2a、F2b、F3a和F3b相交。具体地，栅极电极G沿着基板1的xy平面的x方向延伸，并且与五个鳍F1、F2a、F2b、F3a和F3b的每一个成直角。
(制造方法)
下面，将描述制造本实施例中的上述半导体装置的方法。
图19A至19E和20是示出在制造本发明第二实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图。
具体地，图19A至19E包括对应于沿着图16中的X1-X2线且垂直于图16的纸面的平面的截面图，与图17相类似。图20是透视图。
首先，如图19A所示，在基板1的表面上提供掩埋氧化膜2和半导体层3。
在该步骤中，与第一实施例相类似，将氧离子注入到离由硅半导体组成的基板的表面深的位置且进行热处理，以由此在基板1上形成由氧化硅膜形成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半导体组成的半导体层3。就是说，制备了基于SIMOX结构的SOI基板。
随后，如图19B所示，利用抗蚀剂掩模R1进行半导体层3中的离子注入。
在该步骤中，抗蚀剂掩模R1提供为使其具有对应于要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b(如图17所示)的区域的开口。具体地，与第一实施例相类似，由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R1。
其后，利用该抗蚀剂掩模R1，对要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b的区域进行离子注入。例如，以1.5×1012/cm2的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R1。
随后，如图19C所示，利用抗蚀剂掩模R2进行在半导体层3中的离子注入。
在该步骤中，抗蚀剂掩模R2提供为使其具有对应于在其中要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b中的第二鳍F2a和F2b的沟道形成区域C2a和C2b(如图17所示)的区域的开口。具体地，由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R2。
其后，利用抗蚀剂掩模R2进行在半导体层3中的离子注入。例如，以2.0×1012/cm2的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R2。
随后，如图19D所示，利用抗蚀剂掩模R3进行在半导体层3中的离子注入。
在该步骤中，抗蚀剂掩模R3提供为使其具有对应于在要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b中的第一鳍F1的沟道形成区域C1(如图17所示)的区域的开口。具体地，由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R3。
其后，利用该抗蚀剂掩模R3进行在该半导体层3中的离子注入，例如，以2.5×1012/cm2的剂量离子注入硼(B)。
随后，去除该抗蚀剂掩模R3。
随后，如图19E所示，形成鳍F。
具体地，半导体层3图案化加工为对应于鳍F在图16中示出的平面形状。
例如，与第一实施例相类似，形成对应于该图案形状的硬掩模(未示出)。其后，利用该硬掩模进行半导体层3的蚀刻处理，以由此图案化加工如上所述的半导体层3。
这就形成了图20所示的五个鳍F1、F2a、F2b、F3a和F3b。具体地，五个鳍F1、F2a、F2b、F3a和F3b形成为使得沿着xy平面的y方向延伸的各鳍的宽度W1、W2和W3彼此相同，如图20所示。
随后，如图17和18所示，形成诸如栅极电极G和栅极绝缘膜Gz的各部件。
在该步骤中，与第一实施例相类似地形成诸如栅极电极G和栅极绝缘膜Gz的各部件。
具体地，绝缘膜(未示出)和金属层(未示出)依次沉积在基板1上以便覆盖鳍F。其后，对应于图16所示的栅极电极G的图案形状的硬掩模形成在金属膜上。随后，利用该硬掩模使得金属层经受蚀刻处理以便被图案化加工，从而形成栅极电极G。通过该步骤，形成了具有图16所示图案形状的栅极电极G。
此外，与第一实施例相类似，通过利用栅极电极G作为掩模图案化加工绝缘膜，形成栅极绝缘膜Gz，如图17和18所示。
其后，与第一实施例相类似，如图18所示，侧壁SW形成在栅极电极G的侧表面上和鳍F1、F2a、F2b、F3a和F3b的每一个的侧表面上。此外，与第一实施例相类似，如图18所示，在各鳍F1、F2a、F2b、F3a和F3b中形成成对的源/漏区域S1、D1、S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b。此外，与第一实施例相类似，如图18所示，在各鳍F1、F2a、F2b、F3a和F3b中的成对的源/漏区域S1、D1、S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b的表面上形成硅化物层SS。尽管图18示出了第一鳍F1，但是其它鳍(即第二鳍F2a和F2b以及第三鳍F3a和F3b)除了沟道形成区域的掺杂量与如上所述的不同之外具有与第一鳍F1相同的结构。
还是在本实施例中，与上面的第一实施例参考图14E的描述相类似，在形成层间绝缘膜10之后形成接触SC、GC和DC以及互连SH、GH和DH。
如上所述，在本实施例的finFET 100中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，沟道形成区域的掺杂剂量不同。因此，在本实施例中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，阈值电压Vth不同。
图21是示出在根据本发明第二实施例的半导体装置中finFET 100的跨导与电压关系的示意图。在图21中，纵坐标表示跨导gm，而横坐标表示栅极电压Vg。在图21中，关于finFET 100的总结果用粗实线fa表示。关于包括在finFET 100中的第一鳍F1的结果用细实线f1表示。同样，关于包括在finFET 100中的第二鳍F2a和F2b的结果用细实线f2表示。此外，关于包括在finFET 100中的第三鳍F3a和F3b的结果用细实线f3表示。
如图21所示，在第一鳍F1(实线f1)中，与第二鳍F2a和F2b(实线f2)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。在第二鳍F2a和F2b(实线f2)中，与第三鳍F3a和F3b(实线f3)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。
就是说，随着鳍中的沟道形成区域的杂质浓度的增加，跨导gm变得较高，并且产生跨导gm的上升的栅极电压增加。
具有各鳍F1、F2a、F2b、F3a和F3b的finFET 100的跨导gm相当于图21中粗实线fa所示的各结果(f1、f2、f3)的合成。
因此，与第一实施例相类似，本实施例的finFET 100与由第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的finFET相比跨导gm从其峰值下降的程度较低。就是说，表示跨导gm与电压关系的曲线比较平坦。
因此，与第一实施例相类似，本实施例可以实现高频RFIC中的增益的宽频带化。此外，本实施例可以实现减少元件特性的失真。
另外，在本实施例中，五个鳍F1、F2a、F2b、F3a和F3b设置为使得沟道形成区域中离子注入的杂质浓度在x方向上彼此对称。
因此，与第一实施例相类似，本实施例的finFET 100在操作期间在电场强度的分布、电流分布和热分布上减少了偏移，并且因此而得以提高可靠性且抑制特性变化。
<第三实施例>
下面，将描述本发明的第三实施例。
(结构)
图22是示出根据本发明第三实施例的半导体装置的主要部分的平面图。
图23和24A至24C是示意性地示出根据本发明第三实施例的半导体装置的主要部分的截面图。
具体地，图23是对应于沿着图22中的X1-X2线且垂直于图22的纸面的平面的截面图。图24A是对应于沿着图22中的Y1-Y2线且垂直于图22的纸面的平面的截面图。图24B是对应于沿着图22中的Y1b-Y2b线且垂直于图22的纸面的平面的截面图。图24C是对应于沿着图22中的Y1c-Y2c线且垂直于图22的纸面的平面的截面图。
如图22、23和24A至24C所示，本实施例在包括在finFET 100的鳍F的形状上与第一实施例不同。此外，本实施例在finFET 100的栅极电极G的形状上与第一实施例不同。除了该特征，第三实施例与第一实施例相同。因此，省略对重复部分的描述。
在本实施例的finFET 100中，如图22所示，与第一实施例相类似，鳍F包括五个鳍F1、F2a、F2b、F3a和F3b。如图22所示，五个鳍F1、F2a、F2b、F3a和F3b的每一个都以直线形式沿着基板1的xy平面的y方向延伸。这五个鳍F1、F2a、F2b、F3a和F3b以沿着x方向隔着间隔彼此并列设置。
在本实施例的finFET 100中，如图23所示，与第一实施例相类似，掩埋氧化膜2形成在基板1的xy平面上，并且五个鳍F1、F2a、F2b、F3a和F3b的每一个都从掩埋氧化膜2的表面突出。这五个鳍F1、F2a、F2b、F3a和F3b的该突出在z方向上的高度彼此相同。
然而，如图22和23所示，五个鳍F1、F2a、F2b、F3a和F3b形成为使得沿着xy平面的y方向延伸的各鳍的宽度W1、W2和W3彼此相同。
具体地，位于x方向的中心的第一鳍F1的宽度W1与相邻于第一鳍F1的两个第二鳍F2a和F2b的每一个的宽度W2相同。此外，位于x方向的中心的第一鳍F1的宽度W1与通过第二鳍F2a和F2b相邻于第一鳍F1的两个第三鳍F3a和F3b的每一个的宽度W3相同。在该finFET 100中，五个鳍F1、F2a、F2b、F3a和F3b的每一个都具有与第一实施例中的第一鳍F1的宽度W1相同的宽度。
对这五个鳍F1、F2a、F2b、F3a和F3b，与第一实施例相类似，如图23和24A至24C所示，提供栅极绝缘膜Gz。
此外，如图22所示，栅极电极G提供为与五个鳍F1、F2a、F2b、F3a和F3b相交。具体地，栅极电极G沿着基板1的xy平面的x方向延伸，并且与五个鳍F1、F2a、F2b、F3a和F3b的每一个成直角。
此外，在finFET 100中，与第一实施例相类似，在x方向的中心的第一鳍F1形成为与相邻于第一鳍F1的两个第二鳍F2a和F2b具有不同的阈值电压Vth。另外，在x方向的中心的第一鳍F1形成为与位于x方向的两端的两个第三鳍F3a和F3b具有不同的阈值电压Vth。而且，在相邻于在中心的第一鳍F1的两个第二鳍F2a和F2b的阈值电压Vth与在x方向的两端的两个第三鳍F3a和F3b的阈值电压Vth也不同。
在本实施例中，栅极电极G形成为使得在第一鳍F1、第二鳍F2b和F2b及第三鳍F3a和F3b当中的栅极长度不同，由此使得该些鳍的阈值电压Vth彼此不同。
具体地，在五个鳍F1、F2a、F2b、F3a和F3b中，对于x方向的中心的第一鳍F1，其栅极长度GL1设定为例如200nm。具体地，栅极电极G形成为使得沿x方向延伸的栅极电极G的宽度在栅极电极G与第一鳍F1的相交部分设定到该值，如图22和24A所示。
此外，对于沿着x方向相邻于第一鳍F 1的两个第二鳍F2a和F2b，其栅极长度GL2a和GL2b设定为大于第一鳍F1的栅极长度GL1，如图22和24B所示。在该finFET 100中，第二鳍F2a和F2b的栅极长度GL2a和GL2b例如设定为比第一鳍F1的栅极长度GL1大70nm。具体地，栅极电极G形成为使得沿着x方向延伸的栅极电极G的宽度在栅极电极G与第二鳍F2a和F2b相交的部分设定到该值，如图22和24B所示。
对于在x方向的两端的两个第三鳍F3a和F3b，其栅极长度GL3a和GL3b设定为大于第一鳍F1和第二鳍F2a和F2b的栅极长度GL1、GL2a和GL2b，如图22和24C所示。在该finFET 100中，第三鳍F3a和F3b的栅极长度GL3a和GL3b例如设定为比第二鳍F2a和F2b的栅极长度GL2a和GL2b大70nm。具体地，栅极电极G形成为使得在沿着x方向延伸的栅极电极G的宽度设定为栅极电极G与第三鳍F3a和F3b相交的部分设定到该值，如图22和24C所示。
(制造方法)
下面，将描述用于制造本实施例中的上述半导体装置的方法的主要部分。
图25A至25C和26是示出在制造根据本发明的第三实施例的半导体装置的方法中各步骤中所制造的装置主要部分的示意图。
具体地，图25A至25C包括对应于沿着图22中的X1-X2线且垂直于图22的纸面的平面的截面图，与图23相类似。图26是透视图。
首先，如图25A所示，在基板1的表面上提供掩埋氧化膜2和半导体层3。
在该步骤中，与第一实施例相类似，注入氧离子到离由硅半导体组成的基板的表面深的位置中且进行热处理，以由此在基板1上形成由氧化硅膜形成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半导体组成的半导体层3。就是说，制备了基于SIMOX结构的SOI基板。
随后，如图25B所示，利用抗蚀剂掩模R1进行半导体层3中的离子注入。
在该步骤中，抗蚀剂掩模R1提供为使其具有对应于要在半导体层3中提供五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b(如图23所示)的区域的开口。具体地，与第一实施例相类似，由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R1。
其后，利用该抗蚀剂掩模R1，对要提供五个鳍F1、F2a、F2b、F3a和F3b的各沟道形成区域C1、C2a、C2b、C3a和C3b的区域进行离子注入。例如，以2.0×1012/cm2的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R1。
随后，如图25C所示，形成鳍F。
具体地，如图22所示，半导体层3图案化加工为对应于鳍F的平面形状。
例如，与第一实施例相类似，形成对应于该图案形状的硬掩模(未示出)。其后，利用该硬掩模进行半导体层3的蚀刻处理，以由此图案化加工如上所述的半导体层3。
这就形成了图26所示的五个鳍F1、F2a、F2b、F3a和F3b。具体地，五个鳍F1、F2a、F2b、F3a和F3b形成为使得沿着xy平面的y方向延伸的各鳍的宽度W1、W2和W3彼此相同，如图26所示。
随后，如图23和24A至24C所示，形成诸如栅极电极G和栅极绝缘膜Gz的各部件。
在该步骤中，与第一实施例相类似地形成诸如栅极电极G和栅极绝缘膜Gz的各部件。
具体地，绝缘膜(未示出)和金属层(未示出)依次沉积在基板1上以覆盖鳍F。其后，对应于图22所示的栅极电极G的图案形状的硬掩模形成在金属膜上。随后，利用该硬掩模使得金属层经受蚀刻处理以图案化加工，以由此形成栅极电极G。通过该步骤，形成了具有图22所示图案形状的栅极电极G。
此外，如图23和24A至24C所示，与第一实施例相类似，通过利用栅极电极G为掩模图案化加工绝缘膜，形成栅极绝缘膜Gz。
其后，与第一实施例相类似，如图24A至24C所示，侧壁SW形成在栅极电极G的侧表面上和鳍F1、F2a、F2b、F3a和F3b的每一个的侧表面上。此外，与第一实施例相类似，如图24A至24C所示，在各鳍F1、F2a、F2b、F3a和F3b中形成成对的源/漏区域S1、D1、S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b。此外，与第一实施例相类似，如图24A至24C所示，在各鳍F1、F2a、F2b、F3a和F3b中的成对的源/漏区域S1、D1、S2a、D2a、S2b、D2b、S3a、D3a、S3b和D3b的表面上形成硅化物层SS。
尽管图24B示出了两个第二鳍F2a和F2b中的一个第二鳍F2b，但是另一个第二鳍F2a具有与该一个第二鳍F2b相同的结构。此外，尽管图24C示出了两个第三鳍F3a和F3b中的一个第三鳍F3b，但是另一个第三鳍F3a具有与该一个第三鳍F3b相同的结构。
随后，与上面的第一实施例参考图14E的描述相类似，在形成层间绝缘膜10之后形成接触SC、GC和DC以及互连SH、GH和DH。
如上所述，在本实施例的finFET 100中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，栅极长度不同。因此，在本实施例中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，阈值电压Vth不同。
图27是示出在根据本发明第三实施例的半导体装置中finFET 100的跨导与电压关系的示意图。在图27中，纵坐标表示跨导gm，而横坐标表示栅极电压Vg。在图27中，关于finFET 100的总结果用粗实线fa表示。关于包括在finFET 100中的第一鳍F1的结果用细实线f1表示。同样，关于包括在finFET 100中的第二鳍F2a和F2b的结果用细实线f2表示。此外，关于包括在finFET 100中的第三鳍F3a和F3b的结果用细实线f3表示。
如图27所示，在第一鳍F1(实线f1)中，与第二鳍F2a和F2b(实线f2)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。在第二鳍F2a和F2b(实线f2)中，与第三鳍F3a和F3b(实线f3)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。
就是说，随着鳍F的栅极长度的减小，跨导gm变得较高，并且产生跨导gm的上升的栅极电压减小。
具有各鳍F1、F2a、F2b、F3a和F3b的finFET 100的跨导gm相当于图27中粗实线fa所示的这些鳍F1、F2a、F2b、F3a和F3b的各结果(f1、f2、f3)的合成。
因此，与第一实施例相类似，本实施例的finFET 100与由第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的finFET相比跨导gm从其峰值下降的程度更低。就是说，表示跨导gm与电压关系的曲线比较平坦。因此，与第一实施例相类似，本实施例可以实现高频RFIC中的增益的宽频带化。此外，本实施例可以实现减少元件特性的失真。
另外，在本实施例中，五个鳍F1、F2a、F2b、F3a和F3b设置为使得其栅极长度在x方向上彼此对称。
因此，与第一实施例相类似，本实施例的finFET 100在操作期间在电场强度的分布、电流分布和热分布上没有偏移，从而允许提高可靠性且抑制特性变化。
在本实施例中，与第一实施例相类似，对各鳍F1、F2a、F2b、F3a和F3b的沟道形成区域进行离子注入。然而，本发明不限于此。例如，可以采用没有在各鳍F1、F2a、F2b、F3a和F3b的沟道形成区域进行离子注入而获得的非掺杂结构。这可以实现较高速的操作。
本发明不限于上述实施例，而是可以采用各种修改形式。
例如，在上述实施例中，finFET 100包括具有三种阈值电压Vth的鳍F1、F2a、F2b、F3a和F3b。然而，本发明不限于此。当finFET包括具有两种阈值电压Vth的鳍时，也可以实现相同的优点。此外，当finFET包括具有四种或者更多种阈值电压Vth的鳍时，也可以实现相同的优点。
尽管在上述的实施例中提供侧壁SW，但是本发明不限于此。当没有侧壁SW时，也可以实现良好的效果。
本发明实施例提供的鳍场效应晶体管具有跨导gm对电压的小的依赖性，并且因此而可以根据使用目的应用于各种装置。
将上述实施例彼此结合起来也可以实现相同的优点。例如，多个鳍都可以像第一实施例那样具有多种鳍宽度，并且像第二实施例那样在鳍中具有沟道区域的多种杂质浓度。另外，也可以像第三实施例那样，多个鳍具有鳍的多种栅极长度。
在上述实施例中，基板1相当于本发明的基板。在上述实施例中，finFET100相当于本发明的鳍场效应晶体管。在上述实施例中，第一鳍F1相当于本发明的第一鳍。在上述实施例中，第二鳍F2a和F2b相当于本发明的第二鳍。在上述实施例中，第三鳍F3a和F3b相当于本发明的第二鳍。
本领域技术人员应当理解，在所附权利要求或者其等同物的范围内，根据设计需要和其它因素，可以进行各种修改、结合、部分结合和变化。
本申请包含2008年4月16日提交日本专利局的日本在先专利申请JP2008-107072所披露的相关主题，将其全部内容引用结合于此。

Claims (6)

1.一种半导体装置，包括：
鳍场效应晶体管，构造为至少包括：
第一鳍和第二鳍；
栅极电极，与该第一鳍和第二鳍垂直相交，其中
在该鳍场效应晶体管中，该第一鳍的阈值电压和该第二鳍的阈值电压彼此不同。
2.根据权利要求1所述的半导体装置，其中
该第一鳍和该第二鳍的每一个都沿着基板平面的第一方向延伸，并且在垂直于该第一方向的第二方向上定义的宽度彼此不同。
3.根据权利要求1所述的半导体装置，其中
该第一鳍和该第二鳍在沟道形成区域中的杂质元素的掺杂量彼此不同。
4.根据权利要求1所述的半导体装置，其中
该第一鳍的栅极长度和该第二鳍的栅极长度彼此不同。
5.根据权利要求1所述的半导体装置，其中
该第二鳍提供为多个，并且该第一鳍和该第二鳍的每一个都沿着基板平面的第一方向延伸且沿着垂直于该第一方向的第二方向隔着间隔而设置，以及
该多个第二鳍在该第二方向上关于该第一鳍对称设置。
6.一种制造半导体装置的方法，该方法包括如下步骤：
形成至少包括第一鳍和第二鳍的鳍场效应晶体管，其中
在形成该鳍场效应晶体管中，鳍场效应晶体管的栅极电极形成得与该第一鳍和第二鳍垂直相交，该第一鳍和该第二鳍设置为使得该第一鳍的阈值电压和该第二鳍的阈值电压彼此不同。
CN2009101327397A 2008-04-16 2009-04-16 半导体装置及其制造方法 Active CN101562194B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP107072/08 2008-04-16
JP2008107072A JP4518180B2 (ja) 2008-04-16 2008-04-16 半導体装置、および、その製造方法

Publications (2)

Publication Number Publication Date
CN101562194A CN101562194A (zh) 2009-10-21
CN101562194B true CN101562194B (zh) 2012-07-04

Family

ID=41200406

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101327397A Active CN101562194B (zh) 2008-04-16 2009-04-16 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US7888751B2 (zh)
JP (1) JP4518180B2 (zh)
CN (1) CN101562194B (zh)
TW (1) TWI414068B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8008146B2 (en) * 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
JP5569243B2 (ja) 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US8963257B2 (en) * 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
CN103107187B (zh) * 2011-11-10 2016-04-13 中芯国际集成电路制造(北京)有限公司 半导体装置的制造方法
CN103107192B (zh) * 2011-11-10 2016-05-18 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US8546891B2 (en) 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US9159626B2 (en) * 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8969974B2 (en) * 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
FR2995722B1 (fr) * 2012-09-17 2015-07-17 Soitec Silicon On Insulator Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin
US8759874B1 (en) * 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US9159832B2 (en) 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
CN104253046B (zh) * 2013-06-26 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104465374B (zh) * 2013-09-13 2017-03-29 中国科学院微电子研究所 半导体器件制造方法
KR102284888B1 (ko) * 2015-01-15 2021-08-02 삼성전자주식회사 반도체 장치
US10439059B2 (en) 2016-12-20 2019-10-08 Massachusetts Institute Of Technology High-linearity transistors
CN109390397B (zh) 2017-08-03 2023-03-10 联华电子股份有限公司 半导体元件及其制作方法
CN109390401B (zh) * 2017-08-10 2022-07-05 联华电子股份有限公司 半导体元件及其制作方法
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US10446686B2 (en) * 2018-03-09 2019-10-15 International Business Machines Corporation Asymmetric dual gate fully depleted transistor
US11031397B2 (en) * 2018-09-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device integration with separated Fin-like field effect transistor cells and gate-all-around transistor cells
KR102433143B1 (ko) * 2020-02-26 2022-08-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저차원 물질 디바이스 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2692841Y (zh) * 2004-04-22 2005-04-13 台湾积体电路制造股份有限公司 多重栅极结构
CN1742362A (zh) * 2003-01-23 2006-03-01 先进微装置公司 三栅极与栅极环绕的金属氧化物半导体场效应晶体管器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH031571A (ja) * 1989-05-29 1991-01-08 Toshiba Corp 半導体装置
JPH08181323A (ja) * 1994-12-27 1996-07-12 Hitachi Ltd 半導体装置及びその製造方法
JP2002118255A (ja) 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US20050263801A1 (en) * 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
US7262104B1 (en) * 2004-06-02 2007-08-28 Advanced Micro Devices, Inc. Selective channel implantation for forming semiconductor devices with different threshold voltages
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7719058B2 (en) * 2005-10-12 2010-05-18 Seliskar John J Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof
US20080277739A1 (en) * 2005-10-25 2008-11-13 Nxp B.V. Finfet Transistors
US7282772B2 (en) * 2006-01-11 2007-10-16 International Business Machines Corporation Low-capacitance contact for long gate-length devices with small contacted pitch
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US8325530B2 (en) * 2006-10-03 2012-12-04 Macronix International Co., Ltd. Cell operation methods using gate-injection for floating gate NAND flash memory
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
US7714377B2 (en) * 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
US7898040B2 (en) * 2007-06-18 2011-03-01 Infineon Technologies Ag Dual gate FinFET
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US7736965B2 (en) * 2007-12-06 2010-06-15 International Business Machines Corporation Method of making a FinFET device structure having dual metal and high-k gates
US8546152B2 (en) * 2007-12-19 2013-10-01 Sandisk Technologies Inc. Enhanced endpoint detection in non-volatile memory fabrication processes
JP5086797B2 (ja) * 2007-12-26 2012-11-28 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1742362A (zh) * 2003-01-23 2006-03-01 先进微装置公司 三栅极与栅极环绕的金属氧化物半导体场效应晶体管器件及其制造方法
CN2692841Y (zh) * 2004-04-22 2005-04-13 台湾积体电路制造股份有限公司 多重栅极结构

Also Published As

Publication number Publication date
JP4518180B2 (ja) 2010-08-04
JP2009260029A (ja) 2009-11-05
CN101562194A (zh) 2009-10-21
TW200947702A (en) 2009-11-16
US7888751B2 (en) 2011-02-15
TWI414068B (zh) 2013-11-01
US20090261423A1 (en) 2009-10-22

Similar Documents

Publication Publication Date Title
CN101562194B (zh) 半导体装置及其制造方法
US9343552B2 (en) FinFET with embedded MOS varactor and method of making same
KR101070845B1 (ko) ＦｉｎＦＥＴ 디바이스 구조의 형성 방법
US9679993B2 (en) Fin end spacer for preventing merger of raised active regions
US8164137B2 (en) Multiple-gate MOS transistor using Si substrate and method of manufacturing the same
US10224249B2 (en) Merged gate for vertical transistors
KR101412999B1 (ko) 핀펫 디바이스들
JP2012517693A (ja) 半導体デバイスの形成方法及びエッチング・マスク
JP2007535153A (ja) Ｆｉｎ電界効果トランジスタの配列及びＦｉｎ電界効果トランジスタの配列の形成方法
WO2005078804A1 (en) Semiconductor device having multi-gate structure and method of manufacturing the same
US8617957B1 (en) Fin bipolar transistors having self-aligned collector and emitter regions
US20130015534A1 (en) Three dimensional fet devices having different device widths
KR102475452B1 (ko) 반도체 소자 및 그 제조 방법
US20240079471A1 (en) Mosfet device structure with air-gaps in spacer and methods for forming the same
KR20070035492A (ko) 핀 전계 효과 트랜지스터 장치 및 핀 전계 효과 트랜지스터생산 방법
US7939416B2 (en) Method of making bipolar transistor
CN114530447B (zh) 半导体结构及其制作方法
KR20020096654A (ko) 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법
KR100546286B1 (ko) 에스오아이 트랜지스터의 제조방법
US7871881B2 (en) Method for fabrication of a capacitor, and a monolithically integrated circuit comprising such a capacitor
JP2008526040A (ja) 帯状のチャネルを有する半導体装置及びその製造方法
US20070096245A1 (en) Semiconductor device and manufacturing method for the same
CN112447828A (zh) 一种半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant