JP4518180B2 - 半導体装置、および、その製造方法 - Google Patents
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Description
本発明は、半導体装置、および、その製造方法に関する。特に、本発明は、少なくとも第１のフィンと第２のフィンとを含むフィン型電界効果トランジスタを有する半導体装置に関する。
半導体装置においては、高周波増幅素子やスイッチ素子などに用いられる半導体素子として、たとえば、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が設けられている。ここでは、ＧａＡｓやＩｎＰなどの化合物半導体を用いたＦＥＴが、高周波数領域にて高い利得を得ることが可能であり、線形性に優れるため、多く利用されている。
半導体装置においては、高集積化をするために、半導体素子の微細化が要求されている。上記のようなＦＥＴにおいては、微細化のために、ゲート長が短縮化されてきているが、短チャネル効果によるパンチスルー現象の発生によって、ドレイン電流のカットオフ特性が悪化するなど、特性の劣化が生ずる場合がある。
このため、上記の不具合の発生を抑制するために、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）が提案されている（たとえば、特許文献１参照）。
ｆｉｎＦＥＴは、チャネル形成領域が設けられる板状のフィンが基板の面から突出するように形成されており、そのフィンにおけるチャネル形成領域の側面の両者を挟んで覆うようにゲート電極が形成されている。このため、ｆｉｎＦＥＴは、短チャネル効果によるパンチスルー現象の発生を抑制し、ドレイン電流のカットオフ特性を向上させることができる。
また、ｆｉｎＦＥＴは、ゲート電極に対するフィンを所望な本数で形成することが容易であって、ドレイン電流を所望に増加させることができる。このため、マルチｆｉｎＦＥＴとしてｆｉｎＦＥＴを形成することにより、最大発振周波数ｆｍａｘおよび遮断周波数ｆＴが優れた高周波パワー素子として用いることができる。
しかしながら、上記においては、広帯域での利得、および、低い歪み特性の要求に対応することが容易ではなかった。
したがって、本発明は、広帯域での利得、および、低い歪み特性を容易に実現可能な半導体装置、および、その製造方法を提供する。
本発明は、少なくとも第１のフィンと第２のフィンとを含むフィン型電界効果トランジスタを有し、前記フィン型電界効果トランジスタは、前記第１のフィンにおける閾値電圧と前記第２のフィンにおける閾値電圧とのそれぞれが、互いに異なっている半導体装置である。
本発明は、少なくとも第１のフィンと第２のフィンとを含むフィン型電界効果トランジスタを形成する工程を有し、当該フィン型電界効果トランジスタを形成する工程では、前記第１のフィンにおける閾値電圧と前記第２のフィンにおける閾値電圧とのそれぞれが、互いに異なるように、前記第１のフィンと前記第２のフィンとを設ける、半導体装置の製造方法である。
本発明においては、第１のフィンと第２のフィンとを含むフィン型電界効果トランジスタについて、第１のフィンにおける閾値電圧と第２のフィンにおける閾値電圧とのそれぞれを互いに異なるように形成する。
本発明によれば、広帯域での利得、および、低い歪み特性を容易に実現可能な半導体装置、および、その製造方法を提供することができる。
以下より、本発明の実施形態について説明する。
＜第１実施形態＞
（構成）
図１は、本発明の第１実施形態に係る半導体装置について、要部を模式的に示す平面図である。
（構成）
図１は、本発明の第１実施形態に係る半導体装置について、要部を模式的に示す平面図である。
また、図２と図３は、本発明の第１実施形態に係る半導体装置について、要部を模式的に示す断面図である。
ここで、図２は、図１のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図３は、図１のＹ１−Ｙ２部分において紙面に垂直な面について示す断面図である。
本実施形態の半導体装置は、図１に示すように、ｆｉｎＦＥＴ１００を有しており、ｆｉｎＦＥＴ１００は、フィンＦと、ゲート電極Ｇとを含む。
このｆｉｎＦＥＴ１００において、フィンＦは、図１に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを含む。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂは、たとえば、シリコン半導体によって形成されている。
このフィンＦを構成する５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、図１に示すように、基板１のｘｙ面において、ｙ方向へライン状に延在している。そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、間隔を隔てて、ｘ方向に並んでいる。
ここでは、図２に示すように、基板１のｘｙ面に、埋め込み酸化膜（ＢＯＸ）２が形成されており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、その埋め込み酸化膜２の表面に突出するように設けられている。具体的には、たとえば、シリコン半導体からなる基板１のｘｙ面に、たとえば、シリコン酸化膜からなる埋め込み酸化膜２が形成されている。そして、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂは、この埋め込み酸化膜２の表面に対して垂直なｚ方向に凸状に突出して形成されている。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂは、ｚ方向に突出する高さが、互いに同じになるように形成されている。
フィンＦ１を構成する５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、ｘ方向にて中央に位置する第１のフィンＦ１は、図１および図３に示すように、一対のソース・ドレイン領域Ｓ１，Ｄ１が形成されている。そして、この第１のフィンＦ１においては、その一対のソース・ドレイン領域Ｓ１，Ｄ１が、チャネル形成領域Ｃ１をｙ方向にて挟むように設けられている。また、この第１のフィンＦ１においては、図３に示すように、シリサイド層ＳＳが、第１のフィンＦ１における一対のソース・ドレイン領域Ｓ１，Ｄ１の上表面を被覆するように形成されている。
同様に、ｘ方向にて第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂは、図１に示すように、一対のソース・ドレイン領域Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂが形成されている。そして、この２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれにおいては、その一対のソース・ドレイン領域Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂが、チャネル形成領域Ｃ２ａ，Ｃ２ｂを、ｙ方向にて挟むように設けられている。そして、図示をしていないが、この第２のフィンＦ２ａ，Ｆ２ｂにおいては、図３にて第１のフィンＦ１について示した場合と同様に、シリサイド層（図示なし）が、形成されている。
また、ｘ方向の両端に位置し、第２のフィンＦ２ａ，Ｆ２ｂに隣り合って並ぶ２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれは、図１に示すように、一対のソース・ドレイン領域Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂが形成されている。そして、この２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれにおいては、その一対のソース・ドレイン領域Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂが、チャネル形成領域Ｃ３ａ，Ｃ３ｂを、ｙ方向にて挟むように設けられている。そして、図示をしていないが、この第３のフィンＦ３ａ，Ｆ３ｂにおいては、図３にて第１のフィンＦ１について示した場合と同様に、シリサイド層（図示なし）が、形成されている。
本実施形態においては、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、ｘ方向において中央に位置する第１のフィンＦ１は、これに隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。また、このｘ方向の中央に位置する第１のフィンＦ１は、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。そして、中央の第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂと、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間についても、閾値電圧Ｖｔｈが互いに異なるように形成されている。
具体的には、図１および図２に示すように、第１のフィンＦ１，第２のフィンＦ２ａ，Ｆ２ｂ，第３のフィンＦ３ａ，Ｆ３ｂの間において、ｘｙ面にてｙ方向へ延在する幅が互いに異なるように調整して、閾値電圧Ｖｔｈが互いに異なるように形成されている。
たとえば、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、ｘ方向にて中央に位置する第１のフィンＦ１については、図１に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ１が、たとえば、１００ｎｍになるように形成する。
そして、ｘ方向にて第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれについては、図１に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ２が、第１のフィンＦ１の幅Ｗ１よりも広くなるように形成する。ここでは、第２のフィンＦ２ａ，Ｆ２ｂの幅Ｗ２が、第１のフィンＦ１の幅Ｗ１よりも、たとえば、７０ｎｍ分、広くなるように形成する。
そして、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれについては、図１に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ３が、第１のフィンＦ１の幅Ｗ１および第２のフィンＦ２ａ，Ｆ２ｂよりも広くなるように形成する。ここでは、第３のフィンＦ３ａ，Ｆ３ｂの幅Ｗ３が、第２のフィンＦ１の幅Ｗ２よりも、たとえば、７０ｎｍ分、広くなるように形成する。
そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいては、図２および図３に示すように、ゲート絶縁膜Ｇｚが設けられている。
ゲート絶縁膜Ｇｚは、たとえば、シリコン酸化膜を用いて形成されている。ここでは、ゲート絶縁膜Ｇｚは、図２および図３に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのチャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂに対応する領域の表面に設けられている。
本実施形態では、ゲート絶縁膜Ｇｚは、図２に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいてｙ方向に沿って延在する面であって、基板１のｘｙ面に垂直な両側面と、基板１のｘｙ面に平行な上面とを被覆するように形成されている。
ｆｉｎＦＥＴ１００において、ゲート電極Ｇは、図１に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに交差するように設けられている。ここでは、ゲート電極Ｇは、基板１のｘｙ面において、ｘ方向に延在しており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれに対して直交している。
このゲート電極Ｇは、図１に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂに対応するように形成されている。
また、図２に示すように、ゲート電極Ｇは、基板１のｘｙ面において、凸状に突出して形成されている。そして、ゲート電極Ｇは、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいて、ｙ方向に沿って延在する面であって、基板１のｘｙ面に垂直な両側面と、基板１のｘｙ面に平行な上面とを、ゲート絶縁膜Ｇｚを介して被覆するように形成されている。
また、このゲート電極Ｇにおいては、図３に示すように、側面部にサイドウォールＳＷが形成されている。
（製造方法）
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
図４から図１６は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。この図４から図１６においては、図番の順にて、順次、各工程にて製造される装置の要部を示している。
ここでは、図４と図５と図１５と図１６のそれぞれは、前述の図２と同様に、図１のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図６は、斜視図である。そして、図７から図１４は、上段の図が、図１のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図であり、下段の図が、図１のＹ１−Ｙ２部分において紙面に垂直な面について示す断面図である。
まず、図４（ａ）に示すように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。
ここでは、シリコン半導体である基板１の表面から深い位置に酸素イオンを注入し、熱処理を実施することで、基板１にシリコン酸化膜からなる埋め込み酸化膜２を形成すると共に、その埋め込み酸化膜２の表面に、シリコン半導体からなる半導体層３を設ける。このように、本実施形態においては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）構造のＳＯＩ基板を準備する。
つぎに、図４（ｂ）に示すように、半導体層３にイオン注入を実施する。
ここでは、図２にて示したように、半導体層３において５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分に対応するように開口が形成されたレジストマスクＲ１を設ける。具体的には、半導体層３の全表面に、感光性材料からなるフォトレジスト膜（図示なし）を成膜後、フォトリソグラフィ法によって、そのフォトレジスト膜をパターン加工し、このレジストマスクＲ１を設ける。
その後、そのレジストマスクＲ１を用いて、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分にイオン注入を実施する。たとえば、２×１０１２／ｃｍ２の濃度になるように、Ｂ（ボロン）をイオン注入する。
つぎに、図４（ｃ）に示すように、レジストマスクＲ１を除去する。
たとえば、アッシング処理を実施することで、このレジストマスクＲ１を除去する。
つぎに、図４（ｄ）に示すように、シリコン窒化膜ＳＮを設ける。
ここでは、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン窒化膜ＳＮを、半導体層３の表面に成膜する。
つぎに、図５（ｅ）に示すように、レジストマスクＲ２を設ける。
ここでは、シリコン窒化膜ＳＮにおいてパターン加工を施す面に、感光性材料からなるフォトレジスト膜（図示なし）をスピンコート法によって成膜する。そして、設計パターンに対応するようにマスクパターンが形成されたフォトマスク（図示なし）を照明し、その照明によって生ずるマスクパターン像を、そのフォトレジスト膜に露光して転写する。その後、そのマスクパターン像が転写されたフォトレジスト膜を現像して、レジストマスクＲ２を形成する。
本実施形態においては、図２にて示したように、シリコン窒化膜ＳＮにて５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを設ける部分に対応する表面を被覆し、その他の部分の表面が露出するように、フォトレジスト膜をパターン加工する。このようにすることで、図５（ｅ）に示すように、レジストマスクＲ２を形成する。
つぎに、図５（ｆ）に示すように、ハードマスクＳＮｍを形成する。
ここでは、上記のレジストマスクＲ２を用いて、シリコン窒化膜ＳＮをパターン加工することによって、ハードマスクＳＮｍを形成する。たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって、半導体層３の表面が露出するまで、シリコン窒化膜ＳＮについてエッチング処理を実施する。たとえば、ＣＦ４系のＲＩＥ法を実施する。
本実施形態においては、図２にて示したように、半導体層３において５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを設ける部分の表面が被覆され、その他の部分の表面が露出するように、シリコン窒化膜ＳＮをエッチング処理する。このようにすることで、図５（ｆ）に示すように、ハードマスクＳＮｍを形成する。
つぎに、図５（ｇ）に示すように、フィンＦを形成する。
ここでは、レジストマスクＲ２を、たとえば、アッシング処理で除去した後、上記のハードマスクＳＮｍを用いて、半導体層３をパターン加工することによって、フィンＦを形成する。たとえば、ＲＩＥ法によって、埋め込み酸化膜２の表面が露出するまで、半導体層３についてエッチング処理を実施する。たとえば、ＨＢｒ系のＲＩＥ法を実施する。これにより、図５（ｇ）に示すように、半導体層３から、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを形成する。
つぎに、図５（ｈ）に示すように、ハードマスクＳＮｍを除去する。
ここでは、たとえば、ウェットエッチング処理によって、このハードマスクＳＮｍを除去する。
このようにすることによって、図６に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが形成される。
すなわち、ｘ方向にて第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれについては、図６に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ２が、第１のフィンＦ１の幅Ｗ１よりも広くなるように形成する。そして、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれについては、図６に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ３が、第１のフィンＦ１の幅Ｗ１および第２のフィンＦ２ａ，Ｆ２ｂの幅Ｗ２よりも広くなるように形成する。
つぎに、図７に示すように、絶縁膜Ｇｚａと、金属層Ｇｋとを形成する。
ここでは、図７（ｉａ），（ｉｂ）に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの表面に絶縁膜Ｇｚａを形成する。たとえば、フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂについて熱酸化処理を実施し、たとえば、厚さが２ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を設けることで、この絶縁膜Ｇｚａを形成する。この他に、ＳｉＯＮや、ＨｆＯ２などの高誘電体絶縁膜を、絶縁膜Ｇｚａとして、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの表面に形成してもよい。
この後、図７（ｉａ），（ｉｂ）に示すように、絶縁膜Ｇｚａを被覆するように金属層Ｇｋを形成する。
ここでは、たとえば、スパッタリング法によって、ＷＳｉ膜を金属層Ｇｋとして形成する。この他に、ＭｏＳｉ，ＴｉＮなどの高融点金属層、あるいは、これらの積層体を、金属層Ｇｋとして形成してもよい。
つぎに、図８に示すように、シリコン窒化膜ＳＮａを設ける。
ここでは、図８（ｊａ），（ｊｂ）に示すように、プラズマＣＶＤ法によって、シリコン窒化膜ＳＮを、金属層Ｇｋの表面に成膜する。
つぎに、図９に示すように、フォトレジスト膜Ｒ３ａを設ける。
ここでは、図９（ｋａ），（ｋｂ）に示すように、シリコン窒化膜ＳＮａにおいてパターン加工を施す面に、感光性材料からなるフォトレジスト膜Ｒ３ａを、スピンコート法によって、成膜する。
つぎに、図１０に示すように、レジストマスクＲ３を形成する。
ここでは、設計パターンに対応するようにマスクパターンが形成されたフォトマスク（図示なし）を照明し、その照明によって生ずるマスクパターン像を、そのフォトレジスト膜Ｒ３ａに露光して転写する。その後、そのマスクパターン像が転写されたフォトレジスト膜Ｒ３ａを現像して、図１０（ｌａ），（ｌｂ）に示すように、レジストマスクＲ３を形成する。
本実施形態においては、シリコン窒化膜ＳＮａにおいて、図１から図３に示したように、ゲート電極Ｇおよびゲート絶縁膜Ｇｚを設ける部分に対応する表面を被覆し、その他の部分の表面が露出するように、フォトレジスト膜Ｒ３ａを除去して、パターン加工する。このようにすることで、図１０（ｌａ），（ｌｂ）に示すように、レジストマスクＲ３を形成する。
つぎに、図１１に示すように、ハードマスクＳＮｎを形成する。
ここでは、図１１（ｍａ），（ｍｂ）に示すように、上記のレジストマスクＲ３を用いて、シリコン窒化膜ＳＮａをパターン加工することによって、ハードマスクＳＮｎを形成する。
たとえば、ＲＩＥ法によって、金属層Ｇｋの表面が露出するまで、シリコン窒化膜ＳＮｎについてエッチング処理を実施する。たとえば、ＣＦ４系のＲＩＥ法を実施する。これにより、シリコン窒化膜ＳＮａからハードマスクＳＮｎを形成する。
つぎに、図１２に示すように、レジストマスクＲ３を除去する。
たとえば、アッシング処理を実施することで、図１２（ｎａ），（ｎｂ）に示すように、このレジストマスクＲ３を除去する。
つぎに、図１３に示すように、ゲート電極Ｇを形成する。
ここでは、図１３（ｏａ），（ｏｂ）に示すように、上記のハードマスクＳＮｎを用いて、金属層Ｇｋをパターン加工することによって、ゲート電極Ｇを形成する。
たとえば、ＲＩＥ法によって、絶縁膜Ｇｚａの表面が露出するまで、金属層Ｇｋについてエッチング処理を実施する。これにより、金属層Ｇｋからゲート電極Ｇを形成する。
つぎに、図１４に示すように、ゲート絶縁膜Ｇｚを形成する。
ここでは、図１４（ｐａ），（ｐｂ）に示すように、上記のゲート電極Ｇをマスクとして用いて、絶縁膜Ｇｚａをパターン加工することによって、ゲート絶縁膜Ｇｚを形成する。
たとえば、ＲＩＥ法によって、絶縁膜Ｇｚａについてエッチング処理を実施する。これにより、絶縁膜Ｇｚａからゲート絶縁膜Ｇｚを形成する。このとき、同様にして、ハードマスクＳＮｎを除去する。
つぎに、図１５（ｑ）に示すように、サイドウォールＳＷを形成する。
ここでは、たとえば、ＣＶＤ法によりシリコン酸化膜（図示なし）を、ゲート電極Ｇおよび第１のフィンＦ１を含む各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを被覆するように堆積する。その後、そのシリコン酸化膜についてエッチバック処理を実施することで、図１５（ｑ）に示すように、ゲート電極Ｇの側面にサイドウォールＳＷを形成する。また、これにより、第１のフィンＦ１の側面にサイドウォールＳＷを形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの側面についても、同様にして、サイドウォールＳＷを形成する。
つぎに、図１５（ｒ）に示すように、一対のソース・ドレイン領域Ｓ１，Ｄ１を形成する。
ここでは、図１５（ｒ）に示すように、第１のフィンＦ１において、一対のソース・ドレイン領域Ｓ１，Ｄ１を形成する部分にイオン注入を実行する。具体的には、ゲート電極ＧおよびサイドウォールＳＷをマスクとして、第１のフィンＦ１にイオン注入をする。たとえば、Ｎ型のＦＥＴとして、このｆｉｎＦＥＴ１００を形成する場合には、たとえば、Ｐ（リン）イオンを注入する。一方で、Ｐ型のＦＥＴとして、このｆｉｎＦＥＴ１００を形成する場合には、たとえば、Ｂ（ボロン）イオンを注入する。具体的には、加速電圧が５〜１０ＫｅＶ、ドーズ量が３×１０１５／ｃｍ２程度の条件で、イオン注入を実施する。このようにすることによって、第１のフィンＦ１に一対のソース・ドレイン領域Ｓ１，Ｄ１を形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂについても、同様にして、一対のソース・ドレイン領域Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂを、それぞれ形成する。
つぎに、図１５（ｓ）に示すように、シリサイド層ＳＳを形成する。
ここでは、図１５（ｓ）に示すように、第１のフィンＦ１において一対のソース・ドレイン領域Ｓ１，Ｄ１を形成した表面に、シリサイド層ＳＳを形成する。具体的には、一対のソース・ドレイン領域Ｓ１，Ｄ１の表面に、たとえば、コバルトやニッケルをスパッタリング法によって堆積する。その後、熱処理を行うことで、このシリサイド層ＳＳを、その表面に形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂについても、同様にして、一対のソース・ドレイン領域Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂの表面に、シリサイド層ＳＳを形成する。
つぎに、図１６（ｔ）に示すように、層間絶縁膜１０を形成する。
ここでは、各部を被覆するように、たとえば、ＣＶＤ法によって、シリコン酸化膜を堆積後、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、その表面を平坦化することによって、この層間絶縁膜１０を形成する。この他に、Ｌｏｗ−ｋ膜などを、層間絶縁膜１０として形成しても良い。
つぎに、図１６（ｕ）に示すように、コンタクトＳＣ，ＧＣ，ＤＣと、配線ＳＨ，ＧＨ，ＤＨとを形成する。
ここでは、図１６（ｕ）に示すように、第１のフィンＦ１を被覆する層間絶縁膜１０において、一対のソース・ドレイン領域Ｓ１，Ｄ１に対応する部分に、コンタクトホール（図示なし）を形成する。具体的には、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれを被覆するシリサイド層ＳＳの表面が露出するように、たとえば、ＲＩＥ法によって層間絶縁膜１０についてエッチング処理を実施し、コンタクトホール（図示なし）を形成する。
そして、これと同様に、第１のフィンＦ１を被覆する層間絶縁膜１０において、ゲート電極Ｇに対応する部分に、コンタクトホール（図示なし）を形成する。具体的には、上記と同様に、ゲート電極Ｇの表面が露出するように、たとえば、ＲＩＥ法によって層間絶縁膜１０についてエッチング処理を実施し、コンタクトホール（図示なし）を形成する。本実施形態においては、一対のソース・ドレイン領域Ｓ１，Ｄ１に対応する部分にコンタクトホールを形成する際に、ゲート電極Ｇに対応する部分についても、コンタクトホールを形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに対しても、上記と同様に、コンタクトホール（図示なし）を形成する。
その後、図１６（ｕ）に示すように、その各コンタクトホールにアルミニウムなどの金属材料を埋め込んで、加工することで、各コンタクトＳＣ，ＧＣ，ＤＣを形成する。具体的には、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに電気的に接続するように、コンタクトＳＣ，ＤＣを形成する。そして、ゲート電極Ｇに電気的に接続するように、コンタクトＧＣを形成する。本実施形態においては、一対のソース・ドレイン領域Ｓ１，Ｄ１に対応する部分にコンタクトＳＣ，ＤＣを形成する際に、ゲート電極Ｇに対応する部分についても、コンタクトＧＣを形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂについても、同様に、各コンタクトＳＣ，ＧＣ，ＤＣを形成する。
この後、図１６（ｕ）に示すように、第１配線ＳＨと、第２配線ＤＨと、第３配線ＧＨとのそれぞれを形成する。ここでは、アルミニウムなどの金属材料を成膜後、パターン加工することで、第１配線ＳＨと、第２配線ＤＨと、第３配線ＧＨとのそれぞれを形成する。具体的には、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに形成されたコンタクトＳＣ，ＤＣに電気的に接続するように、第１配線ＳＨと、第２配線ＤＨとを形成する。そして、これと共に、ゲート電極Ｇに形成されたコンタクトＧＣに電気的に接続するように、第３配線ＧＨを形成する。
図示していないが、第１のフィンＦ１以外の各フィンＦ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂについても、第１配線ＳＨと第２配線ＤＨと第３配線ＧＨとを形成する。
すなわち、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいて、一方のソース・ドレイン領域Ｓ１，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂのそれぞれに設けられた各コンタクトＳＣに電気的に接続するように、第１配線ＳＨを形成する。
そして、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいて、他方のソース・ドレイン領域Ｄ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂのそれぞれに設けられた各コンタクトＤＣに電気的に接続するように、第２配線ＤＨを形成する。
そして、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいて、ゲート電極Ｇに対応するように設けられた各コンタクトＧＣに電気的に接続するように、第３配線ＧＨを形成する。
以上のように、本実施形態のｆｉｎＦＥＴ１００は、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとを含む。ここでは、第１のフィンＦ１における閾値電圧Ｖｔｈと、第２のフィンＦ２ａ，Ｆ２ｂにおける閾値電圧Ｖｔｈと、第３のフィンＦ３ａ，Ｆ３ｂにおける閾値電圧Ｖｔｈとのそれぞれが、互いに異なるように形成されている。具体的には、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとのそれぞれは、図１に示したように、各幅Ｗ１，Ｗ２，Ｗ３が、互いに異なっており、これにより、互いの閾値電圧Ｖｔｈが異なるように設けられている。つまり、本実施形態のｆｉｎＦＥＴ１００は、閾値電圧Ｖｔｈが異なる単位ｆｉｎＦＥＴの集合体として作製されている。
図１７は、本発明の第１実施形態にかかる半導体装置において、ｆｉｎＦＥＴ１００の相互コンダクタンスの電圧依存性を示す図である。図１７においては、縦軸が、相互コンダクタンス（ｇｍ）を示しており、横軸が、ゲート電圧（Ｖｇ）を示している。この図１７においては、ｆｉｎＦＥＴ１００の全体の結果について、太い実線ｆａで示している。そして、ｆｉｎＦＥＴ１００を構成する第１のフィンＦ１の結果については、細い実線ｆ１で示している。同様に、ｆｉｎＦＥＴ１００を構成する２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれの結果については、細い実線ｆ２で示している。また、ｆｉｎＦＥＴ１００を構成する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれの結果については、細い実線ｆ３で示している。
図１７に示すように、第１のフィンＦ１（実線ｆ１）は、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）に対して、相互コンダクタンスｇｍの最大値が小さく、その最大値を示す際のゲート電圧Ｖｇが大きい。そして、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）は、第３のフィンＦ３ａ，Ｆ３ｂ（実線ｆ３）に対して、相互コンダクタンス（ｇｍ）の最大値が小さく、その最大値を示す際のゲート電圧Ｖｇが大きい。
すなわち、フィンの幅が広くなるに伴って、相互コンダクタンスｇｍが大きくなり、かつ、相互コンダクタンスｇｍの立ち上がりが生ずるゲート電圧Ｖｇが減少している。
このため、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを有するｆｉｎＦＥＴ１００の相互コンダクタンス（ｇｍ）については、図１７にて太い実線ｆａで示すように、各結果（ｆ１，ｆ２，ｆ３）が合成されたものに相当する。
よって、本実施形態のｆｉｎＦＥＴ１００は、第１のフィンＦ１、第２のフィンＦ２ａ，Ｆ２ｂ、第３のフィンＦ３ａ，Ｆ３ｂのいずれか１つで構成された場合と比較して、相互コンダクタンスｇｍのピークからの減少度合いが緩和される。つまり、相互コンダクタンスｇｍの電圧依存性がフラットになる。
したがって、本実施形態においては、高周波ＲＦＩＣにおける利得の広帯域化が実現できる。
また、本実施形態のｆｉｎＦＥＴ１００は、第１のフィンＦ１、第２のフィンＦ２ａ，Ｆ２ｂ、第３のフィンＦ３ａ，Ｆ３ｂのいずれか１つで構成された場合と比較して、図１７に示すように、ゲート電圧Ｖｇに対する相互コンダクタンスｇｍの変化が少なくなる。つまり、線形性が向上する。
したがって、本実施形態においては、素子特性の低歪化が実現できる。
また、本実施形態においては、第１のフィンＦ１と第２のフィンＦ２ａ，Ｆ２ｂと第３のフィンＦ３ａ，Ｆ３ｂとそれぞれは、ｘ方向に延在している。そして、ｙ方向において、中央に位置する第１のフィンＦ１を挟むように、２枚の第２のフィンＦ２ａ，Ｆ２ｂが間隔を隔てて並んでいる。つまり、ｙ方向において、２枚の第２のフィンＦ２ａ，Ｆ２ｂとのそれぞれが、第１のフィンＦ１を中心にして、対称に配置されている。そして、さらに、ｙ方向において中央に位置する第１のフィンＦ１を、第２のフィンＦ２ａ，Ｆ２ｂを介して、２枚の第３のフィンＦ３ａ，Ｆ３ｂが間隔を隔てて並んでいる。つまり、ｙ方向において、２枚の第３のフィンＦ３ａ，Ｆ３ｂとのそれぞれが、第１のフィンＦ１を中心にして、対称に配置されている。
このように、本実施形態は、ｙ方向において対称なパターンになるように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが配置されている。
したがって、本実施形態のｆｉｎＦＥＴ１００は、動作時における電界強度分布、電流分布、熱分布の偏りが無くなるので、信頼性を向上可能であって、特性のバラツキを抑制することができる。
このため、特に、移動体通信端末用の無線モジュールの高機能化、高集積化、低コスト化に有用である。
なお、本実施形態においては、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのチャネル形成領域にイオン注入をする場合について説明したが、これに限定されない。たとえば、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのチャネル形成領域にイオン注入を実施しないノンドープ構造にしてもよい。このようにすることで、さらに、高速動作を実現することができる。
＜第２実施形態＞
本発明の第２実施形態について説明する。
本発明の第２実施形態について説明する。
（構成）
図１８は、本発明の第２実施形態に係る半導体装置について、要部を示す平面図である。
図１８は、本発明の第２実施形態に係る半導体装置について、要部を示す平面図である。
また、図１９と図２０は、本発明の第２実施形態に係る半導体装置について、要部を模式的に示す断面図である。
ここで、図１９は、図１８のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図２０は、図１のＹ１−Ｙ２部分において紙面に垂直な面について示す断面図である。
本実施形態は、図１８から図２０に示すように、ｆｉｎＦＥＴ１００を構成するフィンＦが、第１実施形態と異なる。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
本実施形態のｆｉｎＦＥＴ１００において、フィンＦは、図１８に示すように、第１実施形態と同様に、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを含む。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、図１８に示すように、基板１のｘｙ面において、ｙ方向へライン状に延在している。そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、間隔を隔てて、ｘ方向に並んでいる。
本実施形態のｆｉｎＦＥＴ１００は、第１実施形態と同様に、図１９に示すように、基板１のｘｙ面に、埋め込み酸化膜２が形成されており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、埋め込み酸化膜２の表面から突出している。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂは、それぞれにおいて、ｚ方向に突出する高さが、互いに同じになるように形成されている。
しかしながら、本実施形態においては、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、図１８および図１９に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ１，Ｗ２，Ｗ３が、互いに同じになるように形成されている。
つまり、ｘ方向にて中央に位置する第１のフィンＦ１の幅Ｗ１が、その第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれの幅Ｗ２と同じになるように形成されている。そして、ｘ方向にて中央に位置する第１のフィンＦ１の幅Ｗ１が、第２のフィンＦ２ａ，Ｆ２ｂを介して、第１のフィンＦ１に隣り合って並ぶ２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれの幅Ｗ３と同じになるように形成されている。ここでは、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、第１実施形態における第１のフィンＦ１の幅Ｗ１と同様になるように、形成されている。
また、フィンＦにおいて、ｘ方向にて中央に位置する第１のフィンＦ１は、第１実施形態と同様に、これに隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。また、このｘ方向の中央に位置する第１のフィンＦ１は、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。そして、中央の第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂと、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間についても、閾値電圧Ｖｔｈが互いに異なるように形成されている。
本実施形態においては、第１のフィンＦ１，第２のフィンＦ２ａ，Ｆ２ｂ，第３のフィンＦ３ａ，Ｆ３ｂの間において、チャネル形成領域における不純物元素のドープ量が互いに異なるように調整して、閾値電圧Ｖｔｈが互いに異なるように形成されている。
たとえば、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、ｘ方向にて中央に位置する第１のフィンＦ１については、たとえば、２．５×１０１２／ｃｍ２になるように、ボロンがイオン注入されている。
そして、ｘ方向にて第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれについては、たとえば、２．０×１０１２／ｃｍ２になるように、ボロンがイオン注入されている。
そして、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれについては、たとえば、１．５×１０１２／ｃｍ２になるように、ボロンがイオン注入されている。
そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいては、第１実施形態と同様に、図１９および図２０に示すように、ゲート絶縁膜Ｇｚが設けられている。
そして、ゲート電極Ｇは、図１８に示すように、第１実施形態と同様に、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに交差するように設けられている。ここでは、ゲート電極Ｇは、基板１のｘｙ面において、ｘ方向に延在しており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれに対して直交している。
（製造方法）
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
図２１と図２２は、本発明の第２実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
ここでは、図２１は、前述の図１９と同様に、図１８のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図２２は、斜視図である。
まず、図２１（ａ）に示すように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。
ここでは、第１実施形態の場合と同様に、シリコン半導体である基板１から深い位置に酸素イオンを注入し、熱処理を実施することで、基板１にシリコン酸化膜からなる埋め込み酸化膜２を形成する。そして、これと共に、その埋め込み酸化膜２の表面に、シリコン半導体からなる半導体層３を設ける。つまり、ＳＩＭＯＸ構造のＳＯＩ基板を準備する。
つぎに、図２１（ｂ）に示すように、レジストマスクＲ１を用いて半導体層３にイオン注入を実施する。
ここでは、図１９にて示したように、半導体層３において５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分に対応するように開口が形成されたレジストマスクＲ１を設ける。具体的には、第１実施形態の場合と同様に、半導体層３の全表面に、感光性材料からなるフォトレジスト膜（図示なし）を成膜後、フォトリソグラフィ法によって、そのフォトレジスト膜をパターン加工し、このレジストマスクＲ１を設ける。
その後、そのレジストマスクＲ１を用いて、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分にイオン注入を実施する。たとえば、１．５×１０１２／ｃｍ２になるように、Ｂ（ボロン）をイオン注入する。
そして、レジストマスクＲ１を除去する。
つぎに、図２１（ｃ）に示すように、レジストマスクＲ２を用いて半導体層３にイオン注入を実施する。
ここでは、図１９にて示したように、半導体層３において、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、第２のフィンＦ２ａ，Ｆ２ｂのチャネル形成領域Ｃ２ａ，Ｃ２ｂを設ける領域部分に対応するように開口が形成されたレジストマスクＲ２を設ける。具体的には、半導体層３の全表面に、感光性材料からなるフォトレジスト膜（図示なし）を成膜後、フォトリソグラフィ法によって、そのフォトレジスト膜をパターン加工し、このレジストマスクＲ２を設ける。
その後、そのレジストマスクＲ２を用いて、半導体層３にイオン注入を実施する。たとえば、２．０×１０１２／ｃｍ２になるように、Ｂ（ボロン）をイオン注入する。
そして、レジストマスクＲ２を除去する。
つぎに、図２１（ｄ）に示すように、レジストマスクＲ３を用いて半導体層３にイオン注入を実施する。
ここでは、図１９にて示したように、半導体層３において、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、第１のフィンＦ１のチャネル形成領域Ｃ１を設ける領域部分に対応するように開口が形成されたレジストマスクＲ２を設ける。具体的には、半導体層３の全表面に、感光性材料からなるフォトレジスト膜（図示なし）を成膜後、フォトリソグラフィ法によって、そのフォトレジスト膜をパターン加工し、このレジストマスクＲ３を設ける。
その後、そのレジストマスクＲ３を用いて、半導体層３にイオン注入を実施する。たとえば、２．５×１０１２／ｃｍ２になるように、Ｂ（ボロン）をイオン注入する。
そして、レジストマスクＲ３を除去する。
つぎに、図２１（ｅ）に示すように、フィンＦを形成する。
ここでは、図１８に示したフィンＦの平面形状に対応するように、半導体層３をパターン加工する。
たとえば、第１実施形態と同様に、このパターン形状に対応するようにハードマスク（図示なし）を形成する。その後、そのハードマスクを用いて、半導体層３をエッチング処理することで、半導体層３を、上記のようにパターン加工する。
このようにすることによって、図２２に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが形成される。すなわち、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれを、図２２に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ１，Ｗ２，Ｗ３が、互いに同じになるように形成する。
つぎに、図１９および２０に示したように、ゲート電極Ｇ，ゲート絶縁膜Ｇｚなどの各部を形成する。
ここでは、第１実施形態と同様にして、ゲート電極Ｇ，ゲート絶縁膜Ｇｚなどの各部を形成する。
つまり、フィンＦを被覆するように、絶縁膜（図示なし）と金属層（図示なし）とを、順次、基板１上に成膜後、図１８に示したゲート電極Ｇのパターン形状に対応したパターン形状になるように、ハードマスク（図示なし）を、その金属膜上に形成する。そして、そのハードマスクを用いて、金属層をエッチング処理し、パターン加工することによって、ゲート電極Ｇを形成する。これにより、図１８に示したパターン形状に、ゲート電極Ｇを形成する。
そして、第１実施形態と同様に、このゲート電極Ｇをマスクとして用いて、絶縁膜をパターン加工することによって、図１９と図２０とに示すように、ゲート絶縁膜Ｇｚを形成する。
この後、第１実施形態と同様にして、図２０に示すように、ゲート電極Ｇの側面と、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの側面とのそれぞれに、サイドウォールＳＷを形成する。そして、第１実施形態と同様にして、図２０に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに、一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂを形成する。そして、第１実施形態と同様にして、図２０に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂの表面に、シリサイド層ＳＳを形成する。なお、図２０においては、第１のフィンＦ１について示しているが、他の第２のフィンＦ２ａ，Ｆ２ｂ，第３のフィンＦ３ａ，Ｆ３ｂは、チャネル形成領域のドープ量が異なることを除いて、上記のように、同一に構成する。
そして、第１実施形態について図１６にて示した場合と同様に、本実施形態においても、層間絶縁膜１０を形成後、コンタクトＳＣ，ＧＣ，ＤＣと、配線ＳＨ，ＧＨ，ＤＨとを形成する。
以上のように、本実施形態のｆｉｎＦＥＴ１００においては、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとの間において、チャネル形成領域のドーズ量が異なっている。これにより、本実施形態では、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとの間において、互いの閾値電圧Ｖｔｈが異なるように設けられている。
図２３は、本発明の第２実施形態にかかる半導体装置において、ｆｉｎＦＥＴ１００の相互コンダクタンスの電圧依存性を示す図である。図２３においては、縦軸が、相互コンダクタンス（ｇｍ）を示しており、横軸が、ゲート電圧（Ｖｇ）を示している。この図２３においては、ｆｉｎＦＥＴ１００の全体の結果について、太い実線ｆａで示している。そして、ｆｉｎＦＥＴ１００を構成する第１のフィンＦ１の結果については、細い実線ｆ１で示している。同様に、ｆｉｎＦＥＴ１００を構成する２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれの結果については、細い実線ｆ２で示している。また、ｆｉｎＦＥＴ１００を構成する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれの結果については、細い実線ｆ３で示している。
図２３に示すように、第１のフィンＦ１（実線ｆ１）は、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）に対して、相互コンダクタンスｇｍの最大値が大きく、その最大値を示す際のゲート電圧Ｖｇについても、大きい。そして、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）は、第３のフィンＦ３ａ，Ｆ３ｂ（実線ｆ３）に対して、相互コンダクタンス（ｇｍ）の最大値が大きく、その最大値を示す際のゲート電圧Ｖｇについても、大きい。
すなわち、フィンのチャネル形成領域の不純物濃度が大きくなるに伴って、相互コンダクタンスｇｍが大きくなり、かつ、相互コンダクタンスｇｍの立ち上がりが生ずるゲート電圧Ｖｇが増加している。
各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを有するｆｉｎＦＥＴ１００の相互コンダクタンスｇｍは、図２３にて太い実線ｆａで示すように、各結果（ｆ１，ｆ２，ｆ３）が合成されたものに相当する。
よって、本実施形態のｆｉｎＦＥＴ１００は、第１実施形態の場合と同様に、第１のフィンＦ１、第２のフィンＦ２ａ，Ｆ２ｂ、第３のフィンＦ３ａ，Ｆ３ｂのいずれかで構成された場合と比較して、相互コンダクタンスｇｍのピークからの減少度合いが緩和される。つまり、相互コンダクタンスｇｍの電圧依存性がフラットになる。
したがって、本実施形態においては、第１実施形態の場合と同様に、高周波ＲＦＩＣにおける利得の広帯域化が実現できる。また、本実施形態においては、素子特性の低歪化が実現できる。
また、本実施形態においては、チャネル形成領域にイオン注入された不純物イオンの濃度が、ｙ方向において対称になるように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが配置されている。
したがって、本実施形態のｆｉｎＦＥＴ１００は、第１実施形態の場合と同様に、動作時における電界強度分布、電流分布、熱分布の偏りが減少するので、信頼性を向上可能であって、特性のバラツキを抑制することができる。
＜第３実施形態＞
本発明の第３実施形態について説明する。
本発明の第３実施形態について説明する。
（構成）
図２４は、本発明の第３実施形態に係る半導体装置について、要部を示す平面図である。
図２４は、本発明の第３実施形態に係る半導体装置について、要部を示す平面図である。
また、図２５と図２６は、本発明の第３実施形態に係る半導体装置について、要部を模式的に示す断面図である。
ここで、図２５は、図２４のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図２６にて、（ａ）は、図２４のＹ１−Ｙ２部分において紙面に垂直な面について示す断面図である。また、図２６にて、（ｂ）は、図２４のＹ１ｂ−Ｙ２ｂ部分において紙面に垂直な面について示す断面図である。また、図２６にて、（ｃ）は、図２４のＹ１ｃ−Ｙ２ｃ部分において紙面に垂直な面について示す断面図である。
本実施形態は、図２４から図２６に示すように、ｆｉｎＦＥＴ１００を構成するフィンＦの形状が、第１実施形態と異なる。また、ｆｉｎＦＥＴ１００を構成するゲート電極Ｇの形状が、第１実施形態と異なる。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
本実施形態のｆｉｎＦＥＴ１００において、フィンＦは、図２４に示すように、第１実施形態と同様に、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを含む。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、図２４に示すように、基板１のｘｙ面において、ｙ方向へライン状に延在している。そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、間隔を隔てて、ｘ方向に並んでいる。
また、本実施形態のｆｉｎＦＥＴ１００は、第１実施形態と同様に、図２５に示すように、基板１のｘｙ面に、埋め込み酸化膜２が形成されており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、埋め込み酸化膜２の表面から突出している。この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂは、それぞれにおいて、ｚ方向に突出する高さが、互いに同じになるように形成されている。
しかしながら、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、図２４および図２５に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ１，Ｗ２，Ｗ３が、互いに同じになるように形成されている。
つまり、ｘ方向にて中央に位置する第１のフィンＦ１の幅Ｗ１が、その第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれの幅Ｗ２と同じになるように形成されている。そして、ｘ方向にて中央に位置する第１のフィンＦ１の幅Ｗ１が、第２のフィンＦ２ａ，Ｆ２ｂを介して、第１のフィンＦ１に隣り合って並ぶ２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれの幅Ｗ３と同じになるように形成されている。ここでは、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれは、第１実施形態における第１のフィンＦ１の幅Ｗ１と同様になるように、形成されている。
そして、この５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂにおいては、第１実施形態と同様に、図２５および図２６に示すように、ゲート絶縁膜Ｇｚが設けられている。
そして、ゲート電極Ｇは、図２４に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに交差して延在するように設けられている。ここでは、ゲート電極Ｇは、基板１のｘｙ面において、ｘ方向に延在しており、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれに対して直交している。
また、ｆｉｎＦＥＴ１００においては、第１実施形態と同様に、ｘ方向にて中央に位置する第１のフィンＦ１が、これに隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。また、このｘ方向の中央に位置する第１のフィンＦ１が、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間において、閾値電圧Ｖｔｈが互いに異なるように形成されている。そして、中央の第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂと、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂとの間についても、閾値電圧Ｖｔｈが互いに異なるように形成されている。
本実施形態においては、第１のフィンＦ１，第２のフィンＦ２ａ，Ｆ２ｂ，第３のフィンＦ３ａ，Ｆ３ｂの間において、ゲート長が互いに異なるように、ゲート電極Ｇを形成することによって、閾値電圧Ｖｔｈが異なるように設けられている。
具体的には、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、ｘ方向にて中央に位置する第１のフィンＦ１については、ゲート長ＧＬ１が、たとえば、２００ｎｍになるように形成する。つまり、図２４および図２６（ａ）に示すように、ゲート電極Ｇにて第１のフィンＦ１に交差する部分において、ｘ方向に延在するゲート電極Ｇの幅が、上記の値になるように、ゲート電極Ｇを形成する。
そして、ｘ方向にて第１のフィンＦ１に隣り合って並ぶ２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれについては、図２４および図２６（ｂ）に示すように、ゲート長ＧＬ２ａ，ＧＬ２ｂが、第１のフィンＦ１のゲート長ＧＬ１よりも長くなるように形成する。ここでは、第２のフィンＦ２ａ，Ｆ２ｂのゲート長ＧＬ２ａ，ＧＬ２ｂが、第１のフィンＦ１のゲート長ＧＬ１よりも、たとえば、７０ｎｍ分、広くなるように形成する。つまり、図２４および図２６（ｂ）に示すように、ゲート電極Ｇにて第２のフィンＦ２ａ，Ｆ２ｂに交差する部分において、ｘ方向に延在するゲート電極Ｇの幅が、上記の値になるように、ゲート電極Ｇを形成する。
そして、ｘ方向の両端に位置する２枚の第３のフィンＦ３ａ，Ｆ３ｂについては、図２４および図２６（ｃ）に示すように、ゲート長ＧＬ３ａ，ＧＬ３ｂが、第１，第２のフィンＦ１，Ｆ２ａ，Ｆ２ｂのゲート長ＧＬ１，ＧＬ２ａ，ＧＬ２ｂよりも長くなるように形成する。ここでは、第３のフィンＦ３ａ，Ｆ３ｂのゲート長ＧＬ３ａ，ＧＬ３ｂが、第２のフィンＦ２ａ，Ｆ２ｂのゲート長ＧＬ２ａ，ＧＬ２ｂよりも、たとえば、７０ｎｍ分、広くなるように形成する。つまり、図２４および図２６（ｃ）に示すように、ゲート電極Ｇにて第３のフィンＦ３ａ，Ｆ３ｂに交差する部分において、ｘ方向に延在するゲート電極Ｇの幅が、上記の値になるように、ゲート電極Ｇを形成する。
（製造方法）
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
本実施形態において、上記の半導体装置を製造する製造方法の要部に関して、説明する。
図２７と図２８は、本発明の第３実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
ここでは、図２７は、前述の図２５と同様に、図２４のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。また、図２８は、斜視図である。
まず、図２７（ａ）に示すように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。
ここでは、第１実施形態の場合と同様に、シリコン半導体である基板１から深い位置に酸素イオンを注入し、熱処理を実施することで、基板１にシリコン酸化膜からなる埋め込み酸化膜２を形成する。そして、これと共に、その埋め込み酸化膜２の表面に、シリコン半導体からなる半導体層３を設ける。つまり、ＳＩＭＯＸ構造のＳＯＩ基板を準備する。
つぎに、図２７（ｂ）に示すように、レジストマスクＲ１を用いて半導体層３にイオン注入を実施する。
ここでは、図２５にて示したように、半導体層３において５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分に対応するように開口が形成されたレジストマスクＲ１を設ける。具体的には、第１実施形態の場合と同様に、半導体層３の全表面に、感光性材料からなるフォトレジスト膜（図示なし）を成膜後、フォトリソグラフィ法によって、そのフォトレジスト膜をパターン加工し、このレジストマスクＲ１を設ける。
その後、そのレジストマスクＲ１を用いて、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの各チャネル形成領域Ｃ１，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂを設ける領域部分にイオン注入を実施する。たとえば、２．０×１０１２／ｃｍ２になるように、Ｂ（ボロン）をイオン注入する。
そして、レジストマスクＲ１を除去する。
つぎに、図２７（ｃ）に示すように、フィンＦを形成する。
ここでは、図２４に示したフィンＦの平面形状に対応するように、半導体層３をパターン加工する。
たとえば、第１実施形態と同様に、このパターン形状に対応するようにハードマスク（図示なし）を形成する。その後、そのハードマスクを用いて、半導体層３をエッチング処理することで、半導体層３を、上記のようにパターン加工する。
このようにすることによって、図２８に示すように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが形成される。すなわち、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのそれぞれを、図２８に示すように、ｘｙ面にてｙ方向へ延在している幅Ｗ１，Ｗ２，Ｗ３が、互いに同じになるように形成する。
つぎに、図２５および図２６に示したように、ゲート電極Ｇ，ゲート絶縁膜Ｇｚなどの各部を形成する。
ここでは、第１実施形態と同様にして、ゲート電極Ｇ，ゲート絶縁膜Ｇｚなどの各部を形成する。
つまり、フィンＦを被覆するように、絶縁膜（図示なし）と金属層（図示なし）とを、順次、基板１上に成膜後、図２４に示したゲート電極Ｇのパターン形状に対応したパターン形状でハードマスク（図示なし）を、その金属膜上に形成する。そして、そのハードマスクを用いて、金属層をエッチング処理し、パターン加工することによって、ゲート電極Ｇを形成する。これにより、図２４に示したパターン形状に、ゲート電極Ｇを形成する。
そして、第１実施形態と同様に、このゲート電極Ｇをマスクとして用いて、絶縁膜をパターン加工することによって、図２５と図２６とに示すように、ゲート絶縁膜Ｇｚを形成する。
この後、第１実施形態と同様にして、図２６に示すように、ゲート電極Ｇの側面と、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの側面とのそれぞれに、サイドウォールＳＷを形成する。そして、第１実施形態と同様にして、図２６に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂに、一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂを形成する。そして、第１実施形態と同様にして、図２６に示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２ａ，Ｄ２ａ，Ｓ２ｂ，Ｄ２ｂ，Ｓ３ａ，Ｄ３ａ，Ｓ３ｂ，Ｄ３ｂの表面に、シリサイド層ＳＳを形成する。
なお、図２６（ｂ）においては、２枚の第２のフィンＦ２ａ，Ｆ２ｂのうち、一方の第２のフィンＦ２ｂについて示しているが、他方の第２のフィンＦ２ａは、一方の第２のフィンＦ２ａと同一に構成されている。また、図２６（ｂ）においては、２枚の第３のフィンＦ３ａ，Ｆ３ｂのうち、一方の第３のフィンＦ３ｂについて示しているが、他方の第３のフィンＦ３ａは、一方の第３のフィンＦ３ａと同一に構成されている。
そして、図１６にて第１実施形態について示したように、層間絶縁膜１０を形成後、コンタクトＳＣ，ＧＣ，ＤＣと、配線ＳＨ，ＧＨ，ＤＨとを、形成する。
以上のように、本実施形態のｆｉｎＦＥＴ１００においては、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとの間において、ゲート長が互いに異なっている。これにより、本実施形態では、第１のフィンＦ１と、第２のフィンＦ２ａ，Ｆ２ｂと、第３のフィンＦ３ａ，Ｆ３ｂとの間において、互いの閾値電圧Ｖｔｈが異なっている。
図２９は、本発明の第３実施形態にかかる半導体装置において、ｆｉｎＦＥＴ１００の相互コンダクタンスの電圧依存性を示す図である。図２９においては、縦軸が、相互コンダクタンス（ｇｍ）を示しており、横軸が、ゲート電圧（Ｖｇ）を示している。この図２９においては、ｆｉｎＦＥＴ１００の全体の結果について、太い実線ｆａで示している。そして、ｆｉｎＦＥＴ１００を構成する第１のフィンＦ１の結果については、細い実線ｆ１で示している。同様に、ｆｉｎＦＥＴ１００を構成する２枚の第２のフィンＦ２ａ，Ｆ２ｂのそれぞれの結果については、細い実線ｆ２で示している。また、ｆｉｎＦＥＴ１００を構成する２枚の第３のフィンＦ３ａ，Ｆ３ｂのそれぞれの結果については、細い実線ｆ３で示している。
図２９に示すように、第１のフィンＦ１（実線ｆ１）は、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）に対して、相互コンダクタンスｇｍの最大値が大きく、その最大値を示す際のゲート電圧Ｖｇについても、大きい。そして、第２のフィンＦ２ａ，Ｆ２ｂ（実線ｆ２）は、第３のフィンＦ３ａ，Ｆ３ｂ（実線ｆ３）に対して、相互コンダクタンス（ｇｍ）の最大値が大きく、その最大値を示す際のゲート電圧Ｖｇについても、大きい。
すなわち、フィンＦにおけるゲート長が短くなるに伴って、相互コンダクタンスｇｍが大きくなり、かつ、相互コンダクタンスｇｍの立ち上がりが生ずるゲート電圧Ｖｇが減少している。
各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを有するｆｉｎＦＥＴ１００の相互コンダクタンスｇｍは、図２９にて太い実線ｆａで示すように、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂの結果（ｆ１，ｆ２，ｆ３）が合成されたものに相当する。
よって、本実施形態のｆｉｎＦＥＴ１００は、第１実施形態の場合と同様に、第１のフィンＦ１、第２のフィンＦ２ａ，Ｆ２ｂ、第３のフィンＦ３ａ，Ｆ３ｂのいずれかで構成された場合と比較して、相互コンダクタンスｇｍのピークからの減少度合いが緩和される。つまり、相互コンダクタンスｇｍの電圧依存性がフラットになる。したがって、本実施形態においては、第１実施形態の場合と同様に、高周波ＲＦＩＣにおける利得の広帯域化が実現できる。また、本実施形態においては、素子特性の低歪化が実現できる。
また、本実施形態においては、ゲート長がｙ方向において対称になるように、５枚のフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂが配置されている。
したがって、本実施形態のｆｉｎＦＥＴ１００は、第１実施形態の場合と同様に、動作時における電界強度分布、電流分布、熱分布の偏りが無くなるので、信頼性を向上可能であって、特性のバラツキを抑制することができる。
なお、本実施形態においては、第１実施形態の場合と同様に、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのチャネル形成領域にイオン注入をする場合について説明したが、これに限定されない。たとえば、各フィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのチャネル形成領域にチャネル形成領域にイオン注入を実施しないノンドープ構造にしてもよい。このようにすることで、さらに、高速動作を実現することができる。
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
たとえば、上記の実施形態においては、３種類の閾値電圧Ｖｔｈが異なるフィンＦ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを含むｆｉｎＦＥＴ１００について説明したが、これに限定されない。２種類の閾値電圧Ｖｔｈが異なるフィンを含むように、ｆｉｎＦＥＴを構成する場合においても、同様な効果を得ることができる。また、４種類以上の閾値電圧Ｖｔｈが異なるフィンを含むように、ｆｉｎＦＥＴを構成する場合においても、同様な効果を得ることができる。
また、上記の実施形態においては、サイドウォールＳＷを設ける場合について説明したが、これに限定されない。サイドウォールＳＷを設けなくとも、好適な効果を得ることができる。
また、本発明においては、相互コンダクタンスｇｍの電圧依存性が少ないフィン型電界効果トランジスタを提供するので、用途に応じて様々なデバイスに適用可能である。
また、上記の各実施形態を互いに組み合わせても、同様な効果を得ることができる。たとえば、第１実施形態にて示したように、複数のフィンにて、そのフィンの幅を複数種類にすると共に、第２実施形態にて示したように、複数のフィンにて、そのフィンのチャネル形成領域の不純物濃度を複数種類にしても良い。また、さらに、第３実施形態にて示したように、複数のフィンにて、そのフィンにおけるゲート長を複数種類にしても良い。
なお、上記の実施形態において、基板１は、本発明における基板に相当する。また、上記の実施形態において、ｆｉｎＦＥＴ１００は、本発明におけるフィン型電界効果トランジスタに相当する。また、上記の実施形態において、第１のフィンＦ１は、本発明における第１のフィンに相当する。また、上記の実施形態において、第２のフィンＦ２ａ，Ｆ２ｂは、本発明における第２のフィンに相当する。また、上記の実施形態において、第３のフィンＦ３ａ，Ｆ３ｂは、本発明における第２のフィンに相当する。
１：基板（基板），１００：ｆｉｎＦＥＴ（フィン型電界効果トランジスタ），Ｆ：フィン，Ｇ：ゲート電極，Ｆ１：第１のフィン（第１のフィン），Ｆ２ａ，Ｆ２ｂ：第２のフィン（第２のフィン），Ｆ３ａ，Ｆ３ｂ：第３のフィン（第２のフィン），Ｇｚ：ゲート絶縁膜
Claims (4)
- 少なくとも第１のフィンと複数の第２のフィンとを含むフィン型電界効果トランジスタ
を有し、
前記フィン型電界効果トランジスタは、前記第１のフィンにおける閾値電圧と前記第２のフィンにおける閾値電圧とのそれぞれが互いに異なるように、前記第１のフィンにおけるゲート長と前記第２のフィンにおけるゲート長とのそれぞれが互いに異なっていると共に、
前記第１のフィンと前記第２のフィンとのそれぞれは、同一形状であって、基板の面にて第１方向に延在しており、前記第１方向に直交する第２方向にて対称に間を隔てて並ぶように配置されている、
半導体装置。 - 前記第１のフィンと前記第２のフィンとのそれぞれは、基板の面にて第１方向に延在しており、前記第１方向に直交する第２方向にて規定される幅が、互いに異なっている、
請求項１に記載の半導体装置。 - 前記第１のフィンと前記第２のフィンとのそれぞれは、チャネル形成領域における不純物元素のドープ量が、互いに異なっている、
請求項１または２に記載の半導体装置。 - 少なくとも第１のフィンと複数の第２のフィンとを含むフィン型電界効果トランジスタを形成する工程
を有し、
当該フィン型電界効果トランジスタの形成工程においては、
前記第１のフィンにおける閾値電圧と前記第２のフィンにおける閾値電圧とのそれぞれが互いに異なるように、前記第１のフィンにおけるゲート長と前記第２のフィンにおけるゲート長とのそれぞれが互いに異なると共に、
前記第１のフィンと前記複数の第２のフィンとのそれぞれが、同一形状であって、基板の面にて第１方向に延在しており、前記第１方向に直交する第２方向にて対称に間を隔てて並んで配置されるように、当該フィン型電界効果トランジスタを形成する、
半導体装置の製造方法。
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