CN103107192B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。根据本发明的一种半导体装置包括：第一鳍片，由第一半导体材料形成；以及第二鳍片，包括由第二半导体材料形成的层，其中所述第一半导体材料是硅，而所述第二半导体材料是硅锗。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及半导体装置及其制造方法。
背景技术
随着半导体技术的持续发展，器件的关键尺寸不断降低。在此趋势下，提出了鳍片(fin)式半导体器件，诸如鳍片式晶体管(FinFET)。现今，鳍片式半导体器件广泛用在存储器和逻辑器件等领域中。
在H.Kawasaki等人所著的“ChallengesandSolutionsofFinFETIntegrationinanSRAMCellandaLogicCircuitfor22nmnodeandbeyond”(IEDM2009，第289-292页)中提出了适于更小尺寸的节点的FinFET技术。在该非专利文献中，利用SIT(sidewallimagetransfer，侧壁图像传递)来制造用于半导体器件的鳍片。
然而，器件的沟道宽度的离散性(变化)成为这样的FinFET技术所要面对的一个问题。
另一方面，鳍片的高度高，可以为栅极留下更多的空间。然而随着鳍片的尺寸(特别是，厚度(或者，宽度))的不断缩减，鳍片在器件制造工艺中的垮塌和被不期望地去除也成为一个重要的问题。
因此，存在对减轻或解决上述问题的需求。针对此，发明人提出了新颖的富有创造性的半导体装置及其制造方法，以减轻或消除现有技术中的一个或更多个问题。
发明内容
本发明的发明人注意到，如果可以提高器件中载流子的迁移率，则可以降低对鳍片尺寸的日益紧张的要求。
本发明的目的之一在于：至少减轻或解决上述的一个或更多个问题。
本发明一个实施例的目的在于：提高鳍片式半导体器件中载流子的迁移率，从而降低对器件尺寸的要求。
本发明的又一目的在于，提供一种半导体装置，包括：第一鳍片，由第一半导体材料形成；以及第二鳍片，包括由第二半导体材料形成的层，其中所述第一半导体材料是硅，而所述第二半导体材料是硅锗。
优选地，所述第二鳍片还包括在所述由第二半导体材料形成的层下的由第一半导体材料形成的层。
优选地，所述半导体装置还包括分别在所述第一鳍片和所述第二鳍片上的硬掩模层。
优选地，所述半导体装置还包括在所述第一鳍片和所述第二鳍片下的绝缘体层。
优选地，所述第一鳍片用于形成N沟道半导体器件，而所述第二鳍片用于形成P沟道半导体器件。
优选地，所述半导体装置还包括用于所述N沟道半导体器件和P沟道半导体器件的栅极绝缘层和栅极。
优选地，用于所述N沟道半导体器件的栅极和用于所述P沟道半导体器件的栅极分别由具有相应的适当功函数的金属形成。
根据本发明另一方面，提供了一种制造半导体装置的方法，包括以下步骤：(a)提供第一衬底，所述第一衬底具有第一半导体层以及在所述第一半导体层上的硬掩模层，其中所述第一半导体层包括第一区域和第二区域，所述第一区域包括由第一半导体材料形成的层，而所述第二区域包括由第二半导体材料形成的层，其中所述第一半导体材料是Si，而所述第二半导体材料是SiGe；(b)在所述硬掩模上形成具有第一图案和第二图案的掩模，以使得第一图案位于所述第一区域上，而第二图案位于所述第二区域上；以及(c)利用所述掩模刻蚀所述硬掩模和所述第一半导体层，以在所述第一区域中形成第一鳍片并在所述第二区域中形成第二鳍片，并且使得所述第一鳍片由所述第一半导体材料形成，而所述第二鳍片包括由第一半导体材料形成的层。
优选地，所述第一鳍片适于形成N沟道半导体器件，而所述第二鳍片适于形成P沟道半导体器件。
优选地，形成所述掩模的步骤(b)包括：(b1)在所述硬掩模层上形成芯轴层，所述芯轴层中形成有开口，所述开口的两个侧壁分别在所述第一区域和所述第二区域上；(b2)形成分别在所述开口的两个侧壁上的第一间隔物和第二间隔物，来分别作为所述第一图案和所述第二图案；以及(b3)去除所述芯轴层。
优选地，所述方法还包括如下步骤：(d)去除所述掩模。
优选地，所述方法还包括如下步骤：(e)去除所述硬掩模。
优选地，提供第一衬底的步骤(a)包括：(a1)提供第二衬底，所述第二衬底包括初始半导体层，所述初始半导体层由Si形成；以及(a2)在所述初始半导体层中选择性地形成SiGe层。
优选地，所述第一衬底还包括在所述第一半导体层下的绝缘体层。
优选地，步骤(a2)包括：(a21)在所述初始半导体层上形成牺牲阻挡层；(a22)形成穿过所述牺牲阻挡层并延伸到所述初始半导体层中的开口；(a23)在所述开口中选择性地生长SiGe；以及(a24)去除所述牺牲阻挡层。
优选地，所述方法还包括：(a3)在(a2)步骤之后，对所形成的SiGe层进行退火或氧化。
优选地，所述方法还包括：(f)形成用于所述N沟道半导体器件和P沟道半导体器件的栅极绝缘层和栅极。
优选地，用于所述N沟道半导体器件的栅极和用于所述P沟道半导体器件的栅极分别由具有相应的适当功函数的金属形成。
尽管本发明在先进的半导体制造技术(例如，对于存储器器件和逻辑器件)是特别有用的，然而本发明并不限于此。实际上，本发明具有广泛的应用范围。
从下面结合附图的具体描述，本发明的其他的优点、目的、方面将变得更加明了。
附图说明
本申请包含附图。附图与说明书一起用于说明本发明的原理。通过参考附图阅读下面的详细描述，将更好地理解本发明，在附图中：
图1是示出了根据本发明实施例的半导体装置的制造方法中提供衬底的步骤的示意图；
图2是示出了根据本发明实施例的半导体装置的制造方法中在衬底中形成第二半导体材料层的示意图；
图3是示出了根据本发明实施例的半导体装置的制造方法中、在图2的步骤后形成硬掩模层的步骤的示意图；
图4是示出了根据本发明实施例的半导体装置的制造方法中、在图3所示的步骤之后形成图案化的掩模的示意图；
图5A-5C是示出了根据本发明实施例的半导体装置的制造方法中、形成图案化的掩模的多种方法的多个示意图；
图6是示出了根据本发明实施例的半导体装置的制造方法中、在形成图案化的掩模之后进行刻蚀以形成鳍片的示意图；
图7A和7B是示出了根据本发明实施例的半导体装置的制造方法中、在形成鳍片之后去除掩模以及去除掩模和硬掩模的示意图；以及
图8A和8B是示出了根据本发明实施例的半导体装置的制造方法中、在图7A和7B所示的步骤之后形成栅极绝缘层和栅极的步骤的示意图。
应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施方式
下面将结合附图说明本发明的实施例。
图1是示出了根据本发明实施例的半导体装置的制造方法中提供衬底的步骤的示意图。
如图1所示，提供初始衬底100。初始衬底100包括初始半导体层103。初始半导体层103可以由第一半导体材料例如硅形成。
在某些实施例中，衬底100优选是SOI(绝缘体上半导体)衬底。在这种情况下，衬底100还可以包括在初始半导体层103下的绝缘体层101，并且衬底100还可以包括在绝缘体层101下的半导体层(未示出)。然而本发明并不限于此。
应当理解，尽管SOI衬底是优选的，然而本发明也可以适用于单晶硅衬底。如本领域技术人员将理解的，在这种情况下，衬底中也可以不具有半导体层下的绝缘体层。因此图中的绝缘体层被以虚线示出。
图2是示出了根据本发明实施例的半导体装置的制造方法中在衬底中形成第二半导体材料层的示意图。
如图2中所示，在初始半导体层103中选择性地形成第二半导体材料层105。优选地，其中所述第二半导体材料具有比所述第一半导体材料高的P型载流子迁移率。优选地，所述第二半导体材料可以是SiGe。
在一种具体实施方案中，可以在半导体层103上形成牺牲阻挡层。所述牺牲阻挡层可以是氧化物层(例如，硅的氧化物层)，例如，通过热氧化或者沉积形成。之后，形成穿过该牺牲阻挡层并延伸到初始半导体层103中的开口。然后，在所述开口进行第二半导体材料。这里，在第二半导体材料是SiGe的情况下，如本领域技术人员将理解，SiGe将选择性地生长在开口中，因为SiGe将生长在Si的露出表面上，而基本不生长在牺牲阻挡层上。随后可以将牺牲阻挡层去除，以及可选地，将所得到衬底表面平坦化。
在衬底是硅的SOI衬底的情况下，优选地，可以将所述开口形成为使得在所述开口的底部留下5个原子层或更少的硅。
应当理解，选择性地形成SiGe层105的方法并不限于此。例如，可以在Si层中形成开口，然后生长SiGe，并进行CPM，来形成如图2所示的结构。
另外，可选地，可以在形成SiGe层之后，对其进行退火或氧化，以改善SiGe层原子无序性。在进行氧化的情况下，可以将氧化所形成的氧化物去除。
之后，如图3所示，在衬底上，也即，在SiGe层和Si层上形成硬掩模层301。所述硬掩模优选由α-硅形成，然而不限于此。本领域的技术人员可以根据需要或者不同的应用场合选择适当的硬掩模材料。
应当理解，本发明的具体实施例中所采用的SiGe仅仅是用于提高P沟道器件中载流子迁移率的材料的示例，本发明并不仅限于此。本发明也可以采用其它适当的半导体材料替代SiGe。另外，也可以适用于采用除Si以外的半导体材料作为衬底材料(例如，对应于单晶半导体)或者外延材料(例如，对应于SOI衬底)的情形。
本发明也可以采用其它适当的半导体材料替代SiGe。在这种情况下，可以通过本领域中已知的方式来形成第二半导体材料的层，因此根据本发明形成第二半导体材料的层的步骤或方法并不限于上述步骤或方法。
因此，实际上，根据本发明的半导体装置的制造方法包括如下步骤：提供这样的衬底(为区别于前面所述的初始衬底100，将该衬底称作第一衬底而将所述初始衬底称作第二衬底)，所述第一衬底具有第一半导体层以及在所述第一半导体层上的硬掩模层，其中所述第一半导体层包括第一区域(例如，与SiGe层(水平)相邻的由Si形成的区域)和第二区域(例如，SiGe层105)，所述第一区域包括由第一半导体材料(例如，Si)形成的层，而所述第二区域包括由与所述第一半导体材料不同的第二半导体材料(例如，SiGe)形成的层。
优选地，所述第一半导体材料(例如，SiGe)具有比所述第二半导体材料高(例如，Si)的P型载流子迁移率。
之后，如图4所示，在硬掩模301上形成掩模，该掩模具有第一图案(pattern)或部件(feature)403和第二图案或部件401，并且第一图案位于所述第一区域上，而第二图案位于所述第二区域上。通常，第一图案的(上表面或下表面)的面积小于所述第一区域的表面积，以使得所要形成的鳍片(上表面或下表面)的表面积小于所述第一区域的表面积。
应当理解，对于某些在较大技术节点的应用，该掩模可以利用抗蚀剂来形成。而随着技术节点的不断减小，仅通过光刻可能难以实现期望的超过光刻极限的小的关键尺寸。在这种情况下，可以使用间隔物图像转移(SIT)技术、双图案化(doublepatterning)技术、SAM(自组装)技术、或纳米压印技术等等，来形成所述图案401和403。
图5A-5C是示出了根据本发明实施例的半导体装置的制造方法中用于形成所述掩模的多种方法的示意图。
图5A示出了根据本发明实施例的通过芯轴-间隔物(mandrel-spacer)方法来形成所述掩模的情形。如图5A所示，可以在硬掩模301上形成芯轴层501。芯轴层501可以例如由硅的氧化物或者多晶硅等来形成。在芯轴层501中在期望的位置中可以形成有开口。优选地，所述开口的两个侧壁分别在所述第一区域和所述第二区域上，如图5A中所示例性地示出的。然后，可以形成分别在所述开口的两个侧壁上的第一间隔物和第二间隔物，来分别作为所述第一图案和所述第二图案。之后，可以去除芯轴层501。
图5B示出了另一种形成所述掩模的方法。在硬掩模301上形成牺牲图案505。然后在牺牲图案505的侧壁上形成间隔物403和401(其作为所述第一和第二图案)。之后，移除牺牲图案505。从某种意义上说，图5B和图5A是类似的，因为牺牲图案505也可以看作是一种芯轴。
图5C示出了又一种形成所述掩模的方法，其中使用双图案化方法，例如，可以通过两次光刻并曝光来在抗蚀剂507中形成图案401和403。之后，可以去除抗蚀剂507中不需要的部分。在这种情况下，可以在利用掩模进行刻蚀之前，对图案401和403进行烘焙，以使得在刻蚀过程中图案401和403不易垮塌。
在形成掩模图案401和403之后，利用该掩模刻蚀所述硬掩模和所述第一半导体层，从而在所述第一区域中形成第一鳍片，并且所述第一鳍片包括由第一半导体材料形成的层，如图6所示。优选地，还在所述第二区域中形成第二鳍片，所述第二鳍片包括由所述第二半导体材料形成的层。如本领域技术人员将理解的，所述刻蚀可以分成多次进行，例如分别刻蚀硬掩模301和半导体层(第一半导体层)。或者，也可以利用同一刻蚀设备以all-in-one的方式进行刻蚀，而不将晶片移出该刻蚀设备。
优选地，所述第一鳍片适于形成P沟道半导体器件，而所述第二鳍片适于形成N沟道半导体器件。
之后，去除掩模。在某些实施方案中，可以保留硬掩模来保护鳍片。而在另外一些应用中，可以将硬掩模去除。图7A示出了去除掩模并保留了硬掩模的示意图。图7B示出了去除了掩模并且去除了硬掩模的示意图。
之后，可以如常规的FinFET技术中那样，形成源漏、栅极绝缘层、以及栅极等。如图8A和8B中所示，形成了用于P沟道半导体器件的栅极绝缘层805和栅极801以及用于N沟道半导体器件的栅极绝缘层807和栅极803。图8A示出了硬掩模被保留的双栅极(double-gate)鳍片式半导体器件；而图8B示出了去除了硬掩模的三栅极(triple-gate)鳍片式半导体器件。应当理解，图8A和8B仅仅是示例性的，本发明并不限于此。另外，应当理解，根据本发明的方法还包括制造源区和漏区的步骤，但是在图8A和8B中并未示出源区和漏区。
另外，优选地，可以使用功函数(WF，workfunction)金属来形成栅极，以利于调节器件阈值。也即，可以针对不同沟道类型的器件提供具有不同功函数的金属所形成的金属栅极。例如，可以针对N型器件(N沟道器件)和P型器件(P沟道器件)分别使用具有适当功函数的功函数金属。例如，对P型器件，可以使用Os、Pt、Pd、Ir、Au、Pt、Cu等；对于P型器件可以使用W、Mo、Cu、Cr、Nb、Ta、Cd、Hf、La、Cs等。
尽管附图中示出了根据某些特定实施例形成半导体装置的步骤，然而，应当理解，本发明也提供了一种半导体装置，包括：第一鳍片，由第一半导体材料形成；以及第二鳍片，包括由第二半导体材料形成的层，其中所述第一半导体材料是硅，而所述第二半导体材料是硅锗。
优选地，所述第二鳍片还包括在所述由第二半导体材料形成的层下的由第一半导体材料形成的层。
优选地，所述半导体装置还包括分别在所述第一鳍片和所述第二鳍片上的硬掩模层。
优选地，所述半导体装置还包括在所述第一鳍片和所述第二鳍片下的绝缘体层。
优选地，所述第一鳍片用于形成N沟道半导体器件，而所述第二鳍片用于形成P沟道半导体器件。
优选地，所述半导体装置还包括用于所述N沟道半导体器件和P沟道半导体器件的栅极绝缘层和栅极。
优选地，用于所述N沟道半导体器件的栅极和用于所述P沟道半导体器件的栅极分别由具有相应的适当功函数的金属形成。
根据本发明，提高了P沟道鳍片式半导体器件中的载流子迁移率，从而可以降低对鳍片尺寸的要求，进而可以提高成品率并降低成本。
以上参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅是示例性，而不是对本申请权利要求的限制。本发明的实施例可以自由地进行组合，而不超出本发明的范围。另外，本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改而不偏离本发明的范围。因此，所有这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。

Claims (9)

1.一种制造半导体装置的方法，包括以下步骤：
(a1)提供包括由硅(Si)形成的初始半导体层的衬底
(a21)在所述初始半导体层上形成牺牲阻挡层；
(a22)形成穿过所述牺牲阻挡层并延伸到所述初始半导体层中的开口；
(a23)在所述开口中选择性地生长硅锗(SiGe)；
(a24)去除所述牺牲阻挡层，从而形成第一半导体层，其中所述第一半导体层包括第一区域和第二区域，所述第一区域包括由硅(Si)形成的层，而所述第二区域包括由硅锗(SiGe)形成的层；
在所述第一半导体层上形成硬掩模层；
(b)在所述硬掩模上形成具有第一图案和第二图案的掩模，以使得第一图案位于所述第一区域上，而第二图案位于所述第二区域上；
(c)利用所述掩模刻蚀所述硬掩模和所述第一半导体层，以在所述第一区域中形成第一鳍片并在所述第二区域中形成第二鳍片，并且使得所述第一鳍片由所述第一半导体材料形成，而所述第二鳍片包括由第一半导体材料形成的层。
2.如权利要求1所述的方法，其中所述第一鳍片适于形成N沟道半导体器件，而所述第二鳍片适于形成P沟道半导体器件。
3.如权利要求1所述的方法，其中形成所述掩模的步骤(b)包括：
(b1)在所述硬掩模层上形成芯轴层，所述芯轴层中形成有开口，所述开口的两个侧壁分别在所述第一区域和所述第二区域上；
(b2)形成分别在所述开口的两个侧壁上的第一间隔物和第二间隔物，来分别作为所述第一图案和所述第二图案；以及
(b3)去除所述芯轴层。
4.如权利要求1所述的方法，还包括如下步骤：
(d)去除所述掩模。
5.如权利要求4所述的方法，还包括如下步骤：
(e)去除所述硬掩模。
6.如权利要求1-5中任一项所述的方法，其中所述衬底还包括在所述初始半导体层下的绝缘体层，所述第一半导体层在所述绝缘体层之上。
7.如权利要求1所述的方法，还包括：
在选择性地生长硅锗之后，对所形成的SiGe层进行退火。
8.如权利要求2所述的方法，还包括：
(f)形成用于所述N沟道半导体器件和P沟道半导体器件的栅极绝缘层和栅极。
9.如权利要求8所述的方法，其中用于所述N沟道半导体器件的栅极和用于所述P沟道半导体器件的栅极分别由具有相应的功函数的金属形成。
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