JP2007200972A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007200972A
JP2007200972A JP2006014941A JP2006014941A JP2007200972A JP 2007200972 A JP2007200972 A JP 2007200972A JP 2006014941 A JP2006014941 A JP 2006014941A JP 2006014941 A JP2006014941 A JP 2006014941A JP 2007200972 A JP2007200972 A JP 2007200972A
Authority
JP
Japan
Prior art keywords
semiconductor device
air gap
region
insulating film
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006014941A
Other languages
English (en)
Inventor
Shinichi Miyake
慎一 三宅
Takashi Watanabe
敬 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2006014941A priority Critical patent/JP2007200972A/ja
Priority to US11/656,564 priority patent/US20070181950A1/en
Publication of JP2007200972A publication Critical patent/JP2007200972A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】電界効果トランジスタにおいて、リーク電流特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置はゲート電極１、ゲート絶縁膜２、サイドウォール絶縁膜３、ソース領域４、ドレイン領域５、エアギャップ６、シリサイド７、半導体８を備えている。ここで、ソース領域４とドレイン領域５上の半導体８はエアギャップ６上面よりもせり上がっている。また、半導体８上のシリサイド７はサイドウォール絶縁膜３に接近している。両者は接触していてもよい。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
近年の情報通信機器の発達に伴い、トランジスタ速度の高速化が求められている。
相補型電界効果トランジスタにおいては、その高速化は、主として構造の微細化によって進められてきた。構造の微細化とは、ソース・ドレインおよびゲート電極の寸法およびそれぞれの素子チャネル長の減少を意味する。さらに、チャネル長が短いトランジスタ設計においては、非常に浅いソース・ドレイン接合領域を設けることが必要となっている。
このような状況に鑑み、構造の微細化に伴う、浅いソース・ドレイン接合を形成する検討が行われている。接合深さを浅くした場合、シリサイド化に起因した接合リーク電流の増加が問題となるが、特許文献１にはこれを抑制する方法が開示されている。
特開平１１−２４３２０１号公報
特許文献１によれば、接合リーク電流の低減はゲート電極側壁の絶縁膜（以下、サイドウォール絶縁膜）下にエアギャップを形成することにより行われている。すなわち、本構造により、ソース／ドレインエッジ付近のゲート電極側壁領域の上へのシリサイド用金属の堆積が防止され、エッジが接合領域内に成長することがないために、リーク電流の低減が図られるとしている。図６は特許文献1に示されるトランジスタの断面形状を表わしたものである。
しかしながら、図６に示すように、特許文献１記載のトランジスタの断面形状からは、シリサイド（図中１００）はサイドウォール絶縁膜７４下のエアギャップ領域にまで及んでいることがわかる。特に６５nmノード以降の微細トランジスタにおいて、このような形状はリーク電流の増大につながり、大きな問題となっていた。すなわち、微細化した場合においては、単にサイドウォール絶縁膜下にエアギャップを形成するだけでは、シリサイドはサイドウォール下の領域まで延在してしまい、リーク電流の抑制手段としては不十分であった。
本発明によれば、基板上に形成された電界効果トランジスタにおいて、前記トランジスタは、ゲート電極に隣接する絶縁膜を備え、前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを有し、前記エアギャップ外側のソース領域とドレイン領域上の半導体がエアギャップ上面よりも上に形成され、少なくとも前記ソース領域と前記ドレイン領域の半導体上にシリサイドが形成され、かつ前記エアギャップ下の領域にシリサイドが形成されていないことを特徴とする半導体装置、が提供される。
また、基板上に形成された電界効果トランジスタを有する半導体装置の製造方法において、ゲート電極を形成する工程と、前記ゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを形成する工程と、前記ソース領域と前記ドレイン領域中のエアギャップに隣接した領域に選択的に半導体材料を形成し、前記エアギャップ上面よりもせり上げる工程と、少なくとも前記ソース領域と前記ドレイン領域上にシリサイドを形成する工程と、を含むことを特徴とする半導体装置の製造方法、が提供される。
前述のとおり、従来技術ではシリサイドがエアギャップ下のソース領域、ドレイン領域にまで延在しており、特に65nmノード以降の微細トランジスタにおいては、リーク電流の増大が問題となっていた。
本発明では、シリサイド用金属が形成される前に、ソース領域とドレイン領域上に選択的に半導体材料が形成され、エアギャップ上面よりもせり上がった状態となる。よって、特許文献1の場合と異なり、シリサイド用金属を形成する際には、金属はせり上がった半導体材料に遮蔽される形となり、エアギャップ下の領域には全く堆積されない。よって、シリサイドはエアギャップ下の領域には形成されず、リーク電流に優れた半導体装置およびその製造方法を得ることができる。
接合リーク電流は、シリサイドの形成がゲート電極に接近するほど増大する。また、微細化に伴うチャネル長の減少やソース領域とドレイン領域の接合深さが浅くなれば、さらに増大する。本発明では、エアギャップ下の領域へのシリサイド形成を完全に抑制しており、微細トランジスタにおいてもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
加えて、特にｐチャネル型電界効果トランジスタにおいては、エアギャップの存在により、サイドウォールからの引張応力が緩和され、オン電流の向上等、トランジスタ特性の改善が図られる。
図５はシミュレーションにより求めたチャネル領域への歪みとサイドウォール膜の弾性率の関係を表わしたものである。マイナスの歪みは圧縮応力が強いことを示している。図から、サイドウォールの弾性率が下がる、すなわち中空状態（エアギャップ状態）に近づくにつれ、歪みはマイナス方向に変化し、チャネル領域への引張応力は緩和されることがわかる。
本発明ではさらに、エアギャップの存在により、微細化した場合に問題となるゲ−ト/ソース間、またはゲート/ドレイン間のフリンジ容量の低減に大きく寄与する。
以上説明したように、従来よりもリーク電流の低い半導体装置およびその製造方法を、微細化した場合においても、提供することができる。
また、エアギャップの存在により、特にｐチャネル型電界効果トランジスタにおいては、サイドウォールからの応力をも低減することができ、トランジスタ特性の改善が図られる。さらに、サイドウォール下にエアギャップを有していることから、フリンジ容量の低減が図られる。
本発明によれば、電界効果トランジスタにおいて、従来よりもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
さらに、エアギャップの存在により、応力やフリンジ容量の少ない半導体装置およびその製造方法を提供することができる。
以下、本発明の実施の形態について、図面を用いて説明する。
(第1の実施の形態)
図１は、本実施の形態における半導体装置の構成の一部を示す断面図である。ゲート電極１、ゲート絶縁膜２、サイドウォール絶縁膜３（この場合、SiO2９、SiN１０、SiO2９の３層構造から成る）、ソース領域４、ドレイン領域５、エアギャップ６、シリサイド７、半導体８とからなる。ここで、ソース領域４とドレイン領域５上の半導体８はエアギャップ６上面よりもせり上がっている。また、半導体８上のシリサイド７はサイドウォール絶縁膜３に接近している。両者は接触していてもよい。
ゲート電極1には例えば多結晶Si、又はNiSi等のメタル材料を用いることができる。本実施の形態では、多結晶Siを用いている。
ゲート絶縁膜２には例えばSiO2、SiON、Hf等を含むhigh-k膜を用いることができる。サイドウォール絶縁膜３にはSiN、SiO2のそれぞれ単層、またはSiNとSiO2の多層構造を用いることができる。本実施の形態においてはSiO2９、SiN１０、SiO2９の３層構造を用いている。
また、ソース領域４とドレイン領域５上の半導体８にはSiGeまたはSiを用いることができる。シリサイド７には例えばTiSi2、PtSi、CoSi2、NiSiを用いることができる。
図2(a)から図2(e)は本実施の形態の製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
図2(a)に示すように、基板２０上に既知の方法によりソース領域4とドレイン領域５を形成し、ゲート絶縁膜２とゲート電極1を形成する。次いで、ゲート電極1を覆うようにサイドウォール絶縁膜９、１０を形成する。
本実施の形態におけるサイドウォール絶縁膜にはSiO2/SiN/SiO2の３層構造を用いている。また、SiN１０は断面方向からみた場合にL字型になっている。
サイドウォール絶縁膜をこのような構造としているのは、以下の理由による。SiN単層とすると、ｐチャネル型電界効果トランジスタのチャネル部分に対し、強い引張応力を与え、特性が劣化する。また、SiO2単層とすると、ｐチャネル型電界効果トランジスタに対しては応力の点で有利であるが、引張応力により特性が向上するｎチャネル型電界効果トランジスタに対しては特性向上は望めなくなる。よって、ｐチャネル型電界効果トランジスタとｎチャネル型の特性を両立させるため、サイドウォール絶縁膜を３層構造とし、かつSiNを断面方向から見てL字型に形成している。なお、このような構造にすると、後述するエアギャップ６も容易に形成することができる。
次に、図２（ｂ）に示すように、ソース領域４、ドレイン領域５に対し選択的にエッチングを行い、凹部１１を形成する。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく（不図示）。
その後、図２（ｃ）に示すように、サイドウォール絶縁膜９,１０とソース領域4、ドレイン領域５との間にエアギャップ６を形成するため、ウェットエッチングによりSiN１０下のSiO2 ９をエッチングする。
次いで、図2(d)に示すように、ソース領域４、ドレイン領域５の凹部１１、及びゲート電極1上にバッファ用のSi(不図示)、次いでSiGeエピタキシャル膜１２を選択的に成長させる。このように、ソース領域４とドレイン領域5の凹部１１にSiGeエピタキシャル膜１２を埋め込むことで、チャネル部分となるSiに歪みが加わり、移動度が高まることにより、更にトランジスタの高速化が図られる。この際、ソース領域４とドレイン領域５のSiGeエピタキシャル膜１２はエアギャップ６の上面よりもせり上がった構造となる。せり上げ高さはSiGeの膜厚により制御される。SiGeはサイドウォール９,１０に接近していることが望ましく、サイドウォール９，１０の一部に接触していてもよい。その後、ｎチャネル領域に形成された保護膜の除去を行う（不図示）。次いで、金属膜を全面に形成する。この際、ソース領域４とドレイン領域５上のSiGeエピタキシャル膜１２に遮られ、金属はエアギャップ６下の領域には堆積しない。
シリサイド７形成のためのアニールを行った後、図2(e)に示すように、ウェットエッチングで余剰金属を除去する。
本実施の形態における半導体装置およびその製造方法によれば、ソース領域とドレイン領域上の半導体により、エアギャップ下の領域へのシリサイド用金属膜の堆積が完全に抑えられる。よって、エアギャップ下にはシリサイドは形成されず、接合リーク電流の少ない半導体装置が提供される。
接合リーク電流は、シリサイドの形成がゲート電極に接近するほど増大する。また、微細化に伴うチャネル長の減少やソース領域とドレイン領域の接合深さが浅くなれば、さらに増大する。本発明では、エアギャップ下の領域へのシリサイド形成を完全に抑制しており、微細トランジスタにおいてもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
さらに、エアギャップの存在によりフリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォールによる引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
（第2の実施の形態）
以下、第２の実施の形態について、図面を用いて説明する。
本実施の形態は、ゲート電極のサイドウォール絶縁膜がSiO2/SiNの２層構造である点において、第１の実施の形態と異なる。
図3(a)から図3(e)は本実施の形態の半導体装置およびその製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
図3(a)に示すように、基板２０上に既知の方法によりソース領域４、ドレイン領域５を形成し、ゲート絶縁膜２とゲート電極1を形成する。ゲート電極１には第１の実施の形態と同じく多結晶Siを用いている。次いで、ゲート電極１を覆うようにサイドウォール絶縁膜９，１０を形成する。本実施の形態におけるサイドウォール絶縁膜にはSiO2/SiNの２層構造を用いている。
次に、図３（ｂ）に示すように、ソース領域４とドレイン領域５に対し選択的にエッチングを行い、凹部１１を形成する。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく(不図示)。
その後、図３（ｃ）に示すように、サイドウォール絶縁膜９,１０とソース領域4、ドレイン領域5との間にエアギャップ６を形成するため、ウェットエッチングによりSiN１０下のSiO2 ９をエッチングする。
次いで、図３(d)に示すように、ソース領域４、ドレイン領域５の凹部１１およびゲート電極１上にバッファ用のSi(不図示)、次いでSiGeエピタキシャル膜１２を選択的に成長させる。この際、ソース領域４とドレイン領域５上のSiGeエピタキシャル膜１２はエアギャップ６上面よりもせり上がった構造となる。SiGeエピタキシャル膜１２はサイドウォール絶縁膜９,１０に接近していることが望ましく、サイドウォール絶縁膜９，１０の一部に接触していてもよい。その後、ｎチャネルトランジスタ領域に形成された保護膜の除去を行う（不図示）。次いで、金属膜を全面に形成する。この際、金属膜はソース領域4とドレイン領域５上のSiGeエピタキシャル膜１２に遮られ、エアギャップ６下の領域には堆積しない。
その後、シリサイド７形成のためのアニールを行った後、図３(e)に示すように、ウェットエッチングで余剰金属を除去する。
本実施の形態における半導体装置およびその製造方法によれば、第１の実施の形態と同様に、ソース領域４、ドレイン領域５上の半導体により、エアギャップ下へのシリサイド用金属膜の堆積が完全に抑えられる。よって、シリサイドはエアギャップ下には形成されず、リーク電流の少ない半導体装置が提供される。
さらに、エアギャップの存在により、フリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォール絶縁膜による引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
（第３の実施の形態）
本実施の形態は、ソース領域とドレイン領域上の半導体材料がSiである点、半導体材料がソース領域とドレイン領域中に埋込まれていない点において、他の実施例と異なる。
図4(a)から図4(e)は本実施の形態の半導体装置およびその製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
図4(a)に示すように、基板２０上に既知の方法によりソース領域４、ドレイン領域５を形成し、ゲート絶縁膜２とゲート電極１を形成する。ゲート電極１には第１の実施の形態、第２の実施の形態と同じ多結晶Siを用いている。次いで、ゲート電極２を覆うようにサイドウォール絶縁膜９，１０を形成する。本実施の形態におけるサイドウォール絶縁膜には、第１の実施の形態と同じSiO2/SiN/SiO2の3層構造を用いている。
次に、図４（ｂ）に示すように、サイドウォール絶縁膜９，１０とソース領域4、ドレイン領域５との間にエアギャップ６を形成するため、ウェットエッチングによりSiN９下のSiO2 １０をエッチングする。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく（不図示）。
次いで、図4(ｃ)に示すように、ソース領域４とドレイン領域５上、及びゲート電極１上に選択的にSiエピタキシャル膜１３を成長させる。ソース領域４とドレイン領域５上のせり上げ高さはSiエピタキシャル膜１３の膜厚によって制御される。Siエピタキシャル膜１３はサイドウォール絶縁膜９，１０に接近していることが望ましく、サイドウォール絶縁膜９，１０の一部に接触していてもよい。その後、ｎチャネル領域に形成された保護膜の除去を行う。次いで、金属膜を全面に形成する。この際、ソース領域４とドレイン領域５のSiエピタキシャル膜１３に遮られ、金属はエアギャップ６下の領域には堆積しない。
その後、シリサイド形成のためのアニールを行った後、図３(e)に示すように、ウェットエッチングで余剰金属を除去する。
本実施の形態における半導体装置およびその製造方法によれば、他の実施の形態と同様に、ソース領域とドレイン領域５の半導体により、エアギャップ下へのシリサイド用金属膜の堆積が完全に抑えられる。よって、エアギャップ下にはシリサイドは形成されず、リーク電流の少ない半導体装置が提供される。
さらに、エアギャップの存在により、フリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォール絶縁膜による引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
以上、本発明を実施の形態に基づいて説明した。この実施の形態は例示であり、種々の変形例が可能であること、またそうした変形例も本発明の範囲であることは当業者に理解されるところである。
本発明の実施の形態における半導体装置の断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の効果を説明するための歪みとサイドウォール絶縁膜の弾性率の関係である。 従来技術を示す半導体装置の断面図である。
符号の説明
１ ゲート電極
２ ゲート絶縁膜
３ 絶縁膜
４ ソース領域
５ ドレイン領域
６ エアギャップ
７ シリサイド
８ 半導体
９ ＳｉＯ２
１０ ＳｉＮ
１１ 凹部
１２ ＳｉＧｅエピタキシャル膜
１３ Ｓｉエピタキシャル膜
２０ 基板

Claims (15)

  1. 基板上に形成された電界効果トランジスタにおいて、
    前記トランジスタは、ゲート電極に隣接する絶縁膜を備え、
    前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを有し、
    前記エアギャップ外側のソース領域とドレイン領域上の半導体がエアギャップ上面よりも上に形成され、
    少なくとも前記ソース領域と前記ドレイン領域の半導体上にシリサイドが形成され、
    かつ前記エアギャップ下の領域にシリサイドが形成されていないことを特徴とする半導体装置。
  2. 前記ソース領域と前記ドレイン領域上の半導体が、SiGeまたはSiにより形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース領域と前記ドレイン領域上の半導体が、前記エアギャップに隣接するソース領域とドレイン領域の凹部に埋め込まれていることを特徴とする請求項1に記載の半導体装置。
  4. 前記絶縁膜が、SiNまたはSiO2であることを特徴とする請求項１に記載の半導体装置。
  5. 前記絶縁膜がSiO2とSiNの多層構造であることを特徴とする請求項１に記載の半導体装置。
  6. 前記絶縁膜がSiO2、SiN、SiO2の３層構造であり、
    前記ＳｉＮが断面方向からみて、Ｌ字型に形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記トランジスタがｐチャネル型電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
  8. 基板上に形成された電界効果トランジスタを有する半導体装置の製造方法において、
    ゲート電極を形成する工程と、
    前記ゲート電極を覆う絶縁膜を形成する工程と、
    前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを形成する工程と、
    前記ソース領域と前記ドレイン領域中のエアギャップに隣接した領域に選択的に半導体材料を形成し、前記エアギャップ上面よりもせり上げる工程と、
    少なくとも前記ソース領域と前記ドレイン領域上にシリサイドを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記ソース領域と前記ドレイン領域上に選択的に半導体材料を形成する前に、
    前記エアギャップに隣接するソース領域とドレイン領域に凹部を形成し、
    前記半導体材料を前記凹部に形成すること、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ソース領域と前記ドレイン領域に選択的に形成された半導体材料がSiGeまたはSiであることを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記絶縁膜がSiNまたはSiO2であることを特徴とする請求項８に記載の半導体装置の製造方法。
  12. 前記絶縁膜がSiO2とSiNの多層構造であることを特徴とする請求項８に記載の半導体装置の製造方法。
  13. 前記絶縁膜がSiO2、SiN、SiO2の３層構造であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記シリサイドがTiSi2、PtSi、CoSi2またはNiSiであることを特徴とする請求項８に記載の半導体装置の製造方法。
  15. 前記トランジスタがｐチャネル型電界効果トランジスタであることを特徴とする請求項９に記載の半導体装置の製造方法。
JP2006014941A 2006-01-24 2006-01-24 半導体装置およびその製造方法 Pending JP2007200972A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006014941A JP2007200972A (ja) 2006-01-24 2006-01-24 半導体装置およびその製造方法
US11/656,564 US20070181950A1 (en) 2006-01-24 2007-01-23 Semiconductor device and its manufacturing method capable of suppressing junction leakage current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006014941A JP2007200972A (ja) 2006-01-24 2006-01-24 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2007200972A true JP2007200972A (ja) 2007-08-09

Family

ID=38333179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006014941A Pending JP2007200972A (ja) 2006-01-24 2006-01-24 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20070181950A1 (ja)
JP (1) JP2007200972A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094300A (ja) * 2007-10-09 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2011035217A (ja) * 2009-08-04 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP5168274B2 (ja) * 2007-05-14 2013-03-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2017512383A (ja) * 2014-03-10 2017-05-18 クアルコム，インコーポレイテッド 中にギャップが画定されている半導体デバイス
CN109478534A (zh) * 2016-08-09 2019-03-15 国际商业机器公司 纳米尺度的半导体器件的气隙间隔物构造

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110309416A1 (en) * 2010-06-21 2011-12-22 International Business Machines Corporation Structure and method to reduce fringe capacitance in semiconductor devices
CN102299154B (zh) * 2010-06-22 2013-06-12 中国科学院微电子研究所 半导体结构及其制作方法
US8390079B2 (en) 2010-10-28 2013-03-05 International Business Machines Corporation Sealed air gap for semiconductor chip
US20120199886A1 (en) * 2011-02-03 2012-08-09 International Business Machines Corporation Sealed air gap for semiconductor chip
CN102983173B (zh) * 2012-12-18 2016-10-05 电子科技大学 具有槽型结构的应变nmosfet及其制作方法
CN108565287B (zh) * 2018-06-07 2021-07-16 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
US10840351B2 (en) 2019-01-03 2020-11-17 International Business Machines Corporation Transistor with airgap spacer and tight gate pitch

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2002231942A (ja) * 2000-11-28 2002-08-16 Toshiba Corp 半導体装置及びその製造方法
JP2004022691A (ja) * 2002-06-14 2004-01-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2005064476A (ja) * 2003-08-12 2005-03-10 Samsung Electronics Co Ltd 半導体基板とｌ型スペーサーとの間にエアギャップを備える半導体素子及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
JP2005244009A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2002231942A (ja) * 2000-11-28 2002-08-16 Toshiba Corp 半導体装置及びその製造方法
JP2004022691A (ja) * 2002-06-14 2004-01-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2005064476A (ja) * 2003-08-12 2005-03-10 Samsung Electronics Co Ltd 半導体基板とｌ型スペーサーとの間にエアギャップを備える半導体素子及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5168274B2 (ja) * 2007-05-14 2013-03-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009094300A (ja) * 2007-10-09 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8551849B2 (en) 2007-10-09 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2011035217A (ja) * 2009-08-04 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2017512383A (ja) * 2014-03-10 2017-05-18 クアルコム，インコーポレイテッド 中にギャップが画定されている半導体デバイス
US10079293B2 (en) 2014-03-10 2018-09-18 Qualcomm Incorporated Semiconductor device having a gap defined therein
CN109478534A (zh) * 2016-08-09 2019-03-15 国际商业机器公司 纳米尺度的半导体器件的气隙间隔物构造
CN109478534B (zh) * 2016-08-09 2023-10-27 泰塞拉公司 纳米尺度的半导体器件的气隙间隔物构造

Also Published As

Publication number Publication date
US20070181950A1 (en) 2007-08-09

Similar Documents

Publication Publication Date Title
JP2007200972A (ja) 半導体装置およびその製造方法
KR100618839B1 (ko) 반도체 소자의 제조 방법
TWI545761B (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
US7541259B2 (en) Semiconductor device having a compressed device isolation structure
JP2009152394A (ja) 半導体装置及びその製造方法
JP2009111200A (ja) 半導体装置及びその製造方法
US7332396B2 (en) Semiconductor device with recessed trench and method of fabricating the same
KR20080061989A (ko) 반도체 소자 및 그의 제조 방법
US10411118B2 (en) Semiconductor structures and fabrication methods thereof
JP2009158677A (ja) 半導体装置の製造方法及び混成トランジスタ用半導体装置の製造方法
JPWO2006030505A1 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
US7858489B2 (en) Method for manufacturing semiconductor device capable of increasing current drivability of PMOS transistor
JP2007088138A (ja) 半導体装置の製造方法
US20110049625A1 (en) Asymmetrical transistor device and method of fabrication
KR100871976B1 (ko) 반도체 소자 및 그 제조 방법
KR100799111B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP2006054411A (ja) 半導体素子及びその製造方法
JP4619140B2 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
CN111477548B (zh) 鳍式场效应晶体管的形成方法
JP2008066548A (ja) 半導体装置および半導体装置の製造方法
JP2006164998A (ja) 半導体装置およびその製造方法
CN103545366B (zh) 半导体器件及其制造方法
TWI646605B (zh) 半導體裝置及其製造方法
JP4206768B2 (ja) トランジスタの形成方法
KR100827531B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070705

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081017

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120117

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120529