KR20080061989A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자는, 활성영역을 한정하는 소자분리막이 형성되어 있으며, 상기 활성영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측의 반도체 기판 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서, 상기 소자분리막 표면 내에 상기 홈의 수평 방향으로 인장 스트레스를 가할 수 있는 절연물질이 형성되어 있는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method of the same}
도 1은 종래 반도체 소자의 리세스 게이트 모스펫 및 그의 면 특성에 따른 전자 이동도를 설명하기 위하여 도시한 도면 및 그래프.
도 2는 종래 반도체 소자의 리세스 게이트 모스펫에서의 스트레스 성분에 따른 전자 이동도를 설명하기 위하여 도시한 도면 및 표.
도 3은 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 모스펫을 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 모스펫의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 302 : 활성영역
304 : 소자분리막 306 : 소스/드레인 접합 영역
308 : 문턱전압 이온주입 영역 310 : 게이트절연막
312 : 폴리실리콘막 314 : 금속계막
316 : 하드마스크막 318 : 게이트 스페이서
322 : 절연물질
R : 홈 T : 트랜치
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, DRAM 셀 트랜지스터의 전류 이동성을 증가시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 종래 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있고, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫은 채널 영역을 U-형태로 리세스(Recess)시켜 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.
한편, 상기 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 단채널의 드레인 DIBL(Drain-Induced Barrie Lowering) 마진을 확보해왔다.
물론, 소스와 드레인 하단 영역에 모스펫의 소스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.
그러나, 리세스 게이트 모스펫 구조를 적용함으로써 셀 트랜지스터에서 종래 일면에서 일방향을 가지고 흐르던 전류의 흐름 방향이 다수의 면과 다수의 흐름 방향을 가짐으로써 이들 사이의 전류 이동도(Electron Mobility)가 달라지는 문제가 발생하였다.
도 1은 종래 반도체 소자의 리세스 게이트 모스펫 및 그의 면 특성에 따른 전자 이동도를 설명하기 위하여 도시한 도면 및 그래프이다.
여기서, 반도체 기판을 형성하는 실리콘의 면과 전류의 흐름 방향은 "[]"와 "<>"로 각각 나타낸다.
도시된 바와 같이, 일반적으로 리세스 게이트 모스펫은 반도체 기판(100)에 활성영역(102)을 한정하는 소자분리막(104)이 형성되어 있고, 상기 활성영역(102)에는 홈(R)이 형성되어 있으며, 상기 홈(R)의 상부에는 양측벽에 스페이서(118)를 구비한 게이트가 형성되어 있고, 상기 게이트 양측 반도체 기판(100) 내에는 접합 영역(106)이 형성되어 있다.
여기서, 일반적으로 웨이퍼를 구성하는 실리콘 성분의 격자들로 이루어진 반 도체 기판(100) 상에 형성되는 상기 리세스 게이트 모스펫은 [110]면을 기준으로 형성된다.
그리고, 상기와 같이 [110]면을 기준으로 형성된 리세스 게이트 모스펫에서는 전류가 활성영역(102)의 표면으로부터 홈(R)의 둘레로 따라 흐르기 때문에 리세스 게이트 모스펫은 활성영역(102)의 표면과 홈의 바닥에서 [100]면을 따라 <110> 방향으로 흐르는 전류 흐름(A)과 홈의 측면에서 [110]면을 따라 <100> 방향으로 흐르는 전류 흐름(B)의 두가지 전류 흐름이 함께 존재하는 채널 구조를 가지고, 전류의 흐름은 <100>/[110]과 <110>/[100]와 <100>/[110]의 순서로 진행된다.
아울러, 도시된 그래프를 참조하면, 리세스 게이트 모스펫에서의 두가지 전류 흐름을 비교해보면 활성영역 및 홈의 바닥을 기준으로 수평으로 흐르는, 즉. <100>/[110]을 따라 흐르는 전류의 전자 이동도가 홈의 측면을 기준으로 수직으로 흐르는, 즉, <110>/[100]을 따라 흐르는 전류의 전자 이동도 보다 크다는 것을 알 수 있다.
따라서, 전술한 바와 같이, 일반적으로 [110]면을 따라서 제조된 리세스 게이트 모스펫에서 전류의 흐름 특성은 홈의 측면을 기준으로 수직으로 흐르는, 즉, <110>/[110]에 의해 결정되고, 이와 같은, <110> 방향으로의, 즉, 홈의 측면에서의 낮은 전자 이동도는 리세스 게이트 모스펫의 속도를 느리게 하는 원인이 되고, 특히 DRAM 셀 트랜지스터의 쓰기(Write) 시간을 느리게 한다.
여기서, 미설명된 부호 108은 문턱전압 이온주입 영역을, 110은 게이트절연막을, 112는 폴리실리콘막을, 114는 금속계막을, 116은 하드마스크막을 각각 나타 낸다.
본 발명은 DRAM 셀 트랜지스터의 전류 이동성을 증가시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자는, 활성영역을 한정하는 소자분리막이 형성되어 있으며, 상기 활성영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측의 반도체 기판 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서, 상기 소자분리막 표면 내에 상기 홈의 수평 방향으로 인장 스트레스를 가할 수 있는 절연물질이 형성되어 있는 것을 특징으로 한다.
상기 소자분리막 내에 형성된 절연물질은 소스/드레인 접합 영역의 깊이보다 더 깊은 깊이를 가지도록 형성된 것을 특징으로 한다.
상기 소자분리막 내에 형성된 절연물질은 F(Feature size)／2 ∼ 4F의 폭으로 형성되는 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 소자의 제조 방법은, 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막의 일부분을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 소자분리막 영역을 식각하여 트랜치를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 트렌치가 매립되도록 반도체 기판 상에 절연물질을 형성하는 단계; 상기 활성영역 내에 소스/드레인 접합 영 역을 형성하기 위한 이온주입을 수행하는 단계; 상기 게이트 형성 영역의 반도체 기판 부분을 식각하여 홈을 형성하는 단계; 상기 홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 게이트 도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판 상에 절연물질을 형성하는 단계 후, 활성영역 내에 소스/드레인 접합 영역을 형성하기 위한 이온주입을 수행하는 단계 전, 상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소자분리막 내에 형성된 절연물질은 소스/드레인 접합 영역의 깊이보다 더 깊은 깊이로 형성하는 것을 특징으로 한다.
상기 소자분리막 내에 형성된 절연물질은 F(Feature size)／2 ∼ 4F의 폭으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 2는 종래 반도체 소자의 리세스 게이트 모스펫에서의 스트레스 성분에 따른 전자 이동도를 설명하기 위하여 도시한 도면 및 표이다.
도시된 바와 같이, 리세스 게이트 모스펫에서 인장 스트레스(Tensile Stress) 및 압축 스트레스(Compressive Stress) 성분에 따른 NMOS의 전자 이동도의 변화량은 리세스 게이트 모스펫에서 채널의 폭(Z) 방향과 길이(X) 방향으로 작용하는 인장 스트레스, 그리고, 채널의 수직(Y) 방향으로는 압축 스트레스가 가해질 때 전자의 이동도가 증가함을 알 수 있다.
따라서, 일반적인 리세스 게이트 모스펫을 탑뷰(Top view)로 보면 <100>/[110]의 경우 채널의 폭(Z) 방향으로 인장 스트레스, 그리고, 수직(Y) 방향으로 압축 스트레스가 유리함을 알 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 모스펫을 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(300)에 활성영역(304)을 한정하는 소자분리막(304)이 형성되어 있고, 상기 소자분리막(304) 내의 일부분에는 절연물질로 이루어진 갭―필(Gap―fill)막(322)이 형성되어 있다, 그리고, 상기 활성영역(302)에는 홈(R)이 형성되어 있고, 상기 홈(R)의 상부에는 양측벽에 스페이서(318)를 구비한 게이트가 형성되어 있으며, 상기 게이트 양측 반도체 기판 내에는 접합 영역(306)이 형성되어 있다.
여기서, 상기 절연물질(322)은 인장 스트레스를 가할 수 있도록 소자분리막 내에 갭―필(Gap―fill)한 것으로 소스/드레인 접합 영역(306)의 깊이보다 더 깊은 깊이로부터 소자분리막(304)의 바닥까지의 깊이로 형성되고, 선폭(Feature size : 이하 "F" 라고 함)을 기준으로 F／2로부터 4F까지 다양한 폭으로 형성할 수 있다.
그리고, 본 발명에 따른 리세스 게이트 모스펫은 채널의 폭(Z) 방향으로 인 장 스트레스, 그리고, 수직(Y) 방향으로 압축 스트레스를 가하기 위하여 소자분리막을 형성하고 있는 산화막 내의 일부분에 인장 스트레스를 갖는 절연물질을 형성시켜 채널의 폭 방향으로 인장 스트레스를, 그리고, 게이트의 형성 이후 채널의 수직 방향으로 압축 스트레스를 줄 수 있도록 스트레스 라이너(Liner)를 형성하여 <100> 방향으로의 전자 이동도를 증가시킬 수 있도록 형성되어 있다.
따라서, 리세스 게이트 모스펫에서 <100> 방향으로의 전자 이동도를 증가시킴으로써, 리세스 게이트 모스펫의 전류 흐름이 증가하여 DRAM 셀 트랜지스터의 난제 중의 하나인 쓰기(Write) 시간을 안정적으로 줄일 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 모스펫의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 4a를 참조하면, STI(Shallow Trench Isolation) 공정을 이용하여 활성영역(402)을 한정하는 소자분리막(404)이 형성된 반도체 기판(400) 상에 포토레지스트(Photoresist)를 이용하여 비트라인 콘택 노드 형성 영역의 소자분리막(404) 일부분을 외부로 노출시키는 마스크패턴(420)을 형성한 후, 소자분리막(404)을 형성하고 있는 산화막을 선택적으로 식각하여 트랜치(T)를 형성한다. 이때, 상기 마스크패턴(420)이 노출되는 폭은 F／2 ∼ 4F 이며, 소자분리막(404)을 형성하는 산화막은 수평방향, 즉, 폭이 F／2 ∼ 4F, 수직 방향, 즉, 소스/드레인 접합 영역(미도시)의 깊이보다 더 깊은 깊이로부터 소자분리막(404)의 바닥까지의 깊이로 다양하게 식각된다.
도 4b를 참조하면, 상기 마스크 패턴을 제거한 후, 압축 스트레스를 가하기 위한 절연물질(422)을 상기 식각된 소자분리막(404)의 트랜치(T) 내부를 포함하여 반도체 기판(400) 상에 형성시키고 평탄화 공정을 진행한다.
도 4c를 참조하면, 상기 활성영역(402)을 한정하는 소자분리막(404) 내에 절연물질(422)이 형성된 반도체 기판(400)의 활성영역(402) 내에 이온주입 공정을 수행하여 소스/드레인 접합 영역(406) 및 문턱전압 이온주입 영역(408)을 형성한다. 그런 다음, 상기 활성영역(402) 상에 게이트가 형성될 영역을 노출시키는 마스크 패턴을 형성한 후 식각 공정을 진행하여 홈(R)을 형성한다.
이어서, 상기 홈(R)을 포함하여 상기 반도체 기판(400) 상에 폴리실리콘막(412)과 금속계막(414)으로 이루어진 게이트 도전막 및 하드마스크막(416)을 형성시킨다. 이후, 상기 하드마스크(416)막 상에 게이트가 형성될 부분을 노출시키는 마스크패턴(미도시)을 형성하고 식각공정을 진행하여 게이트를 형성한 후, 게이트의 양측벽에 게이트 스페이서(418)를 형성하여 리세스 게이트 모스펫을 완성한다.
아울러, 본 발명의 실시예에 따른 절연물질을 형성하기 위한 소자분리막의 식각 공정은 일반적인 STI 공정에서 소자분리막이 형성될 영역을 식각하기 위한 식각마스크인 버퍼산화막 및 버퍼질화막이 소자분리막의 형성 이후에 제거되지 않은 상태에서 그 상부에 포토레지스트로 마스크패턴을 형성한 후 진행하여 형성할 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트 모스펫은 채널의 폭(Z) 방향으로 인장 스트레스, 그리고, 수직(Y) 방향으로 압축 스트레스를 가하기 위하여 소자분리막을 형성하고 있는 산화막 내의 일부분에 인장 스트레스를 갖는 절연물질을 형성시켜 채널의 폭 방향으로 인장 스트레스를, 그리고, 게이트의 형성 이후 채널의 수직 방향으로 압축 스트레스를 줄 수 있도록 스트레스 라이너(Liner)를 형성하여 <100> 방향으로의 전자 이동도를 증가시킬 수 있도록 형성하였다.
따라서, 리세스 게이트 모스펫에서 <100> 방향으로의 전자 이동도를 증가시킴으로써, 리세스 게이트 모스펫의 전류 흐름이 증가하여 DRAM 셀 트랜지스터의 난제 중의 하나인 쓰기(Write) 시간을 안정적으로 줄일 수 있다.

Claims (7)

  1. 활성영역을 한정하는 소자분리막이 형성되어 있으며, 상기 활성영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측의 반도체 기판 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서,
    상기 소자분리막 표면 내에 상기 홈의 수평 방향으로 인장 스트레스를 가할 수 있는 절연물질이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소자분리막 내에 형성된 절연물질은 소스/드레인 접합 영역의 깊이보다 더 깊은 깊이를 가지도록 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 소자분리막 내에 형성된 절연물질은 F(Feature size)／2 ∼ 4F의 폭으로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막의 일부분을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 소자분리막 영역을 식각하여 트랜치를 형성하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 트렌치가 매립되도록 반도체 기판 상에 절연물질을 형성하는 단계;
    상기 활성영역 내에 소스/드레인 접합 영역을 형성하기 위한 이온주입을 수행하는 단계;
    상기 게이트 형성 영역의 반도체 기판 부분을 식각하여 홈을 형성하는 단계;
    상기 홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트도전막 및 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 게이트 도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 및
    상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체 기판 상에 절연물질을 형성하는 단계 후, 활성영역 내에 소스/드레인 접합 영역을 형성하기 위한 이온주입을 수행하는 단계 전, 상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 소자분리막 내에 형성된 절연물질은 소스/드레인 접합 영역의 깊이보다 더 깊은 깊이로 형성하는 것을 특징으로 하는 반도체 소자.
  7. 제 4 항에 있어서,
    상기 소자분리막 내에 형성된 절연물질은 F(Feature size)／2 ∼ 4F의 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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