KR100642650B1 - 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

측방확장 활성영역을 갖는 반도체소자를 제공한다. 이 소자는 기판 및 상기 기판 내에 배치되고 제 1 폭을 갖는 상부 활성영역을 구비한다. 상기 상부 활성영역 하부에 연결되고 상기 제 1 폭보다 큰 제 2 폭을 갖는 하부 활성영역이 제공된다. 상기 기판 내에 상기 상부 및 하부 활성영역을 한정하는 소자분리막이 배치된다. 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극이 제공된다. 상기 절연된 게이트전극은 상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장된다. 상기 반도체소자의 제조방법 또한 제공된다.

Description

측방확장 활성영역을 갖는 반도체소자 및 그 제조방법{Semiconductor devices having lateral extended active and method of fabricating the same}
도 1은 종래의 리세스채널 트랜지스터(RCAT)를 보여주는 단면도이다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 레이아웃이다.
도 3 내지 도 9는 본 발명의 실시 예에 따른 트랜지스터의 제조방법을 설명하기 위하여 도 2의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따라 취해진 공정별 단면도들이다.
도 10은 본 발명의 실시 예에 따른 트랜지스터의 제조방법을 설명하기 위하여 도 2의 절단선Ⅲ-Ⅲ' 에 따라 취해진 단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 측방확장 활성영역(lateral extended active)을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
전자제품들의 경-박-단-소화에 따라 그 구성요소인 반도체소자들은 고집적화가 요구되고 있다. 이에 따라, 트랜지스터의 2차원적 크기를 극한적으로 축소하려는 연구가 진행되고 있다. 상기 트랜지스터의 축소에 따라 채널길이(channel length) 및 채널너비(channel width) 또한 작아지게 된다.
그런데 상기 트랜지스터의 구동전류(drive current)는 상기 채널길이(channel length)에 반비례하고, 상기 채널너비(channel width)에 비례한다. 상기 채널길이(channel length)의 축소는 상기 구동전류(drive current)를 증가시키고 응답속도를 빠르게 해주는 효과가 있다. 반면, 상기 채널길이(channel length)의 축소는 펀치스루(punch-through)의 발생과 같은 문제점을 야기한다. 결과적으로, 상기 트랜지스터의 2차원적 크기를 축소하면서 유효채널길이(effective channel length)를 확장하는 기술이 필요하다.
상기 유효채널길이(effective channel length)를 확장하는 기술에 리세스채널 트랜지스터(recess channel array transistor; RCAT)가 연구되고 있다. 상기 리세스채널 트랜지스터는 활성영역 내에 게이트트렌치가 배치된다. 상기 게이트트렌치를 채우고 상기 활성영역을 가로지르는 절연된 게이트전극이 제공된다. 상기 게이트트렌치는 상기 유효채널길이를 확장해주는 역할을 한다.
이에 더하여, 상기 유효채널길이를 확장하는 기술에 구형 리세스채널 트랜지스터(spherical recess channel array transistor; SRCAT)가 제안된 바 있다. 상기 구형 리세스채널 트랜지스터는 활성영역 내에 상부 게이트트렌치가 배치된다. 상기 상부 게이트트렌치 하부에 플라스크(flask) 모양의 하부 게이트트렌치가 배치된다. 상기 상부 및 하부 게이트트렌치를 채우고 상기 활성영역을 가로지르는 절연된 게이트전극이 제공된다. 상기 상부 및 하부 게이트트렌치는 상기 유효채널길이를 상대적으로 길게 확장해주는 역할을 한다.
이에 반하여, 상기 채널너비(channel width)의 축소는 상기 구동전류(drive current)를 감소시킨다. 상기 채널너비(channel width)는 상기 반도체소자의 동작에 필요한 상기 구동전류(drive current)를 고려하여 설계하여야 한다. 이에 따라, 유효채널너비(effective channel width)를 상대적으로 확장할 수 있는 기술이 상기 트랜지스터의 축소에 유리하다.
도 1은 종래의 리세스채널 트랜지스터(recess channel array transistor; RCAT)를 보여주는 단면도이다. 도 1의 제 1 영역(1)은 상기 리세스채널 트랜지스터의 워드라인(word line) 방향 절단면을 보여주는 단면도이고, 도 1의 제 2 영역(2)은 상기 리세스채널 트랜지스터의 비트라인(bit line) 방향 절단면을 보여주는 단면도이다.
도 1을 참조하면, 종래의 리세스채널 트랜지스터는 반도체기판(11) 내에 활성영역(13)을 한정하는 소자분리막(16)이 제공된다. 상기 소자분리막(16)은 차례로 적층된 측벽 산화막(14) 및 절연막(15)일 수 있다. 상기 활성영역(13) 내에 게이트트렌치(17)가 배치된다. 상기 게이트트렌치(17)는 상기 활성영역(13)을 가로지르며 상기 소자분리막(16)의 측벽들을 부분적으로 노출 시킨다. 상기 활성영역(13)을 가로지르는 게이트전극(19)이 제공된다. 상기 게이트전극(19)은 상기 게이트트렌치(17) 내에 연장된 게이트연장부(19E)를 구비한다. 상기 활성영역(13) 및 상기 게이트전극(19) 사이에 게이트유전막(18)이 개재된다. 또한, 상기 활성영역(13) 및 상기 게이트연장부(19E) 사이에도 게이트유전막(18)이 개재된다. 상기 게이트전극(19) 양측의 상기 활성영역(13) 내에 소스/드레인 영역들(21, 23)이 배치된다.
상기 리세스채널 트랜지스터의 유효채널길이(effective channel length; CL1)는 상기 게이트트렌치(17)에 의하여 평판 트랜지스터(planar transistor)에 비하여 상대적으로 길어진다. 즉, 상기 리세스채널 트랜지스터의 2차원적 크기를 축소하여도, 상기 리세스채널 트랜지스터의 동작에 필요한 유효채널길이(CL1)를 확보할 수 있다.
그러나 상기 리세스채널 트랜지스터의 유효채널너비(effective channel width; CW1)는 상기 활성영역(13)의 크기에 따라 결정된다. 상기 활성영역(13)은 상기 소자분리막(16)에 의하여 한정된다. 그런데 상기 리세스채널 트랜지스터의 2차원적 크기를 축소하려면 상기 활성영역(13)은 사진공정의 한계해상도에 이르도록 축소하는 것이 유리하다. 상기 활성영역(13)의 축소는 상기 유효채널너비(CW1)의 축소를 유발한다. 이 경우에, 상기 리세스채널 트랜지스터의 전류구동능력은 감소한다.
상기 유효채널너비(CW1)의 확장을 위하여 상기 활성영역(13)의 폭을 크게 형성하는 방법이 있다. 그러나 이 방법은 상기 리세스채널 트랜지스터의 고집적화에 장애요인이 된다.
트랜지스터의 유효채널너비(effective channel width)를 확장하는 다른 방법이 미국공개특허 제US2003/0085435 A1호에 "트랜지스터의 구조 및 그 제조공정(transistor structure and process to fabricate same)" 이라는 제목으로 왕(Wang)에 의해 개시된 바 있다.
왕(Wang)에 따르면, 활성영역의 채널길이(channel length) 방향으로 하나 이상의 리세스영역들이 배치된다. 상기 리세스영역들을 가로지르는 절연된 게이트전 극이 제공된다. 상기 리세스영역들은 트랜지스터의 유효채널너비(effective channel width)를 확장해주는 역할을 한다.
트랜지스터를 형성하는 또 다른 방법이 미국특허 제US6,844,591 B1호에 "디램 액세스 트랜지스터의 형성방법(method of forming DRAM access transistors)" 이라는 제목으로 트란(Tran)에 의해 개시된 바 있다.
그럼에도 불구하고, 트랜지스터의 크기를 축소하면서 유효채널너비(effective channel width)를 상대적으로 확장할 수 있는 기술에 대한 지속적인 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 평면크기를 최소화 하면서 유효채널너비(effective channel width)를 상대적으로 확장할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 유효채널너비(effective channel width)를 상대적으로 확장할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 측방확장 활성영역을 갖는 반도체소자를 제공한다. 이 소자는 기판 및 상기 기판 내에 배치되고 제 1 폭을 갖는 상부 활성영역을 구비한다. 상기 상부 활성영역 하부에 연결되고 상기 제 1 폭보다 큰 제 2 폭을 갖는 하부 활성영역이 제공된다. 상기 기판 내에 상기 상부 및 하부 활성영역을 한정하는 소자분리막이 배치된다. 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극이 제공된다. 상기 절연된 게이트전극은 상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장된다.
본 발명의 몇몇 실시 예들에 있어서, 상기 절연된 게이트전극은 상부 게이트연장부 및 하부 게이트연장부를 구비할 수 있다. 상기 상부 게이트연장부는 상기 상부 활성영역을 가로지르며 상기 상부 활성영역 내에 제공될 수 있다. 상기 하부 게이트연장부는 상기 하부 활성영역을 가로지르며 상기 상부 게이트연장부 하부에 연장될 수 있다. 이 경우에, 상기 하부 게이트연장부는 상기 제 2 폭과 실질적으로 같은 폭을 구비할 수 있다. 또한, 상기 상부 및 하부 게이트연장부는 단면도 상에서 보여 질 때 플라스크(flask) 모양일 수 있다.
다른 실시 예들에 있어서, 상기 소자분리막은 상부 소자분리막 및 하부 소자분리막을 구비할 수 있다. 상기 상부 소자분리막은 상기 상부 활성영역을 한정할 수 있다. 상기 하부 소자분리막은 상기 상부 소자분리막 하부에 연장될 수 있으며 상기 하부 활성영역을 한정할 수 있다. 상기 하부 소자분리막은 상기 상부 소자분리막보다 좁은 폭을 갖는 것이 바람직하다. 또한, 상기 하부 소자분리막은 사진공정의 한계해상도보다 좁은 폭을 갖는 것일 수 있다.
또 다른 실시 예들에 있어서, 상기 상부 게이트연장부의 서로 마주보는 측벽들은 상기 상부 소자분리막과 접촉할 수 있다. 상기 하부 게이트연장부의 서로 마주보는 측벽들은 상기 하부 소자분리막과 접촉할 수 있다.
또 다른 실시 예들에 있어서, 상기 절연된 게이트전극 양측의 상기 기판 내 에 소스/드레인 영역들이 제공될 수 있다. 상기 소스/드레인 영역들의 바닥은 상기 상부 활성영역 보다 아래레벨에 위치할 수 있다.
또한, 본 발명은, 측방확장 활성영역을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 기판 내에 소자분리막을 형성하여 상부 활성영역 및 하부 활성영역을 한정하는 것을 포함한다. 상기 하부 활성영역은 상기 상부 활성영역 하부에 한정된다. 상기 상부 활성영역은 제 1 폭을 갖도록 형성하고, 상기 하부 활성영역은 상기 제 1 폭보다 큰 제 2 폭을 갖도록 형성한다. 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극을 형성한다. 상기 절연된 게이트전극은 상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장되도록 형성한다.
몇몇 실시 예들에 있어서, 상기 기판 상에 하드마스크 패턴을 형성할 수 있다. 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 기판을 선택적으로 식각하여 상기 상부 활성영역을 한정하는 상부 소자분리 트렌치를 형성할 수 있다. 상기 상부 소자분리 트렌치 하부에 연장되고 상기 하부 활성영역을 한정하는 하부 소자분리 트렌치를 형성할 수 있다. 상기 하부 소자분리 트렌치는 상기 상부 소자분리 트렌치보다 좁은 폭을 갖도록 형성할 수 있다. 상기 하부 소자분리 트렌치의 내벽에 하부 측벽 산화막을 형성할 수 있다. 상기 하부 측벽 산화막은 열 산화막(thermal oxide)으로 형성할 수 있다. 상기 상부 및 하부 소자분리 트렌치를 절연막으로 매립하여 상기 소자분리막을 형성할 수 있다.
다른 실시 예들에 있어서, 상기 상부 소자분리 트렌치의 측벽들에 스페이서를 형성할 수 있다. 상기 하드마스크 패턴 및 상기 스페이서를 식각마스크로 이용 하여 상기 기판을 이방성식각 하여 상기 하부 소자분리 트렌치를 형성할 수 있다. 상기 스페이서는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 상부 소자분리 트렌치의 내벽에 상부 측벽 산화막을 형성할 수 있다. 상기 상부 측벽 산화막을 갖는 기판 상에 질화막 라이너를 형성할 수 있다. 상기 질화막 라이너를 갖는 기판 상에 스페이서 산화막을 형성할 수 있다. 상기 스페이서 산화막, 상기 질화막 라이너 및 상기 상부 측벽 산화막을 상기 상부 소자분리 트렌치의 바닥이 노출될 때 까지 순차적으로 이방성식각하여 상기 스페이서를 형성할 수 있다. 상기 상부 측벽 산화막은 열 산화막(thermal oxide)으로 형성할 수 있으며, 상기 질화막 라이너는 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있고, 상기 스페이서 산화막은 화학기상증착방법에 의한 실리콘산화막으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 하부 소자분리 트렌치는 사진공정의 한계해상도보다 좁은 폭으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 상부 활성영역을 가로지르는 상부 게이트트렌치를 형성할 수 있다. 상기 상부 게이트트렌치의 하부에 상기 상부 게이트트렌치 보다 넓은 하부 게이트트렌치를 형성할 수 있다. 상기 하부 게이트트렌치의 내벽, 상기 상부 게이트트렌치의 측벽 및 상기 상부 활성영역의 표면에 게이트유전막을 형성할 수 있다. 상기 상부 및 하부 게이트트렌치를 채우고 상기 기판 상을 덮는 게이트도전막을 형성할 수 있다. 상기 게이트도전막을 패터닝하여 상기 절연된 게이트전극을 형성할 수 있다. 상기 상부 및 하부 게이트트렌치는 단면도 상에서 보여 질 때 플라스크(flask) 모양으로 형성할 수 있다. 상기 하부 게이트트렌치는 상기 제 2 폭과 실질적으로 같은 폭을 갖도록 형성할 수 있다. 이 경우에, 상기 하부 게이트트렌치의 서로 마주보는 측벽들에 상기 하부 소자분리막이 노출될 수 있다.
또 다른 실시 예들에 있어서, 상기 소자분리막을 갖는 기판 상에 게이트 마스크패턴을 형성할 수 있다. 상기 게이트 마스크패턴을 식각마스크로 이용하여 상기 상부 활성영역을 부분적으로 식각하여 상기 상부 게이트트렌치를 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 상부 게이트트렌치의 측벽에 희생 스페이서를 형성할 수 있다. 이 경우에, 상기 상부 게이트트렌치의 바닥에 기판을 노출될 수 있다. 상기 상부 게이트트렌치의 바닥에 노출된 기판을 등방성식각하여 상기 하부 게이트트렌치를 형성할 수 있다. 상기 등방성식각은 상기 하부 게이트트렌치의 바닥이 상기 상부 활성영역보다 아래에 이를 때 까지 수행할 수 있다. 상기 희생 스페이서는 화학기상증착방법에 의한 실리콘산화막으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 절연된 게이트전극 양측의 상기 기판 내에 불순물이온들을 주입하여 소스/드레인 영역들을 형성할 수 있다. 상기 소스/드레인 영역들의 바닥은 상기 상부 활성영역 보다 아래레벨에 위치하도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설 명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 레이아웃(layout)이고, 도 3 내지 도 10은 본 발명의 실시 예에 따른 트랜지스터의 일부분을 보여주는 공정 단면도들이다. 구체적으로, 도 3 내지 도 9의 제 1 영역(X1)은 도 2의 절단선 I-I' 에 따라 취해진 절단면을 보여주는 공정별 단면도들이고, 도 3 내지 도 9의 제 2 영역(Y1)은 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 절단면을 보여주는 공정별 단면도들이다. 도 2의 절단선 I-I' 은 트랜지스터의 워드라인(word line) 방향일 수 있으며, 도 2의 절단선 Ⅱ-Ⅱ' 은 트랜지스터의 비트라인(bit line) 방향일 수 있다. 또한, 도 10은 도 2의 절단선Ⅲ-Ⅲ' 에 따라 취해진 단면도이다.
먼저 도 2, 도 9 및 도 10을 참조하여 본 발명의 실시 예에 따른 트랜지스터를 설명하기로 한다.
도 2, 도 9 및 도 10을 참조하면, 본 발명의 실시 예에 따른 트랜지스터는 기판(51) 및 상기 기판(51) 내에 배치되고 제 1 폭(W1)을 갖는 상부 활성영역(53) 을 포함한다. 상기 상부 활성영역(53) 하부에 하부 활성영역(63)이 연결된다. 상기 하부 활성영역(63)은 상기 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는다. 상기 기판(51) 내에 상기 상부 및 하부 활성영역(53, 63)을 한정하는 소자분리막(77)이 배치된다. 상기 상부 및 하부 활성영역(53, 63)을 가로지르는 게이트트렌치(83)가 배치된다. 상기 게이트트렌치(83)는 상기 상부 활성영역(53)을 관통하고 상기 하부 활성영역(63) 내에 연장된다. 상기 게이트트렌치(83)를 채우고 상기 상부 및 하부 활성영역(53, 63)을 가로지르는 게이트전극(93)이 제공된다.
상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 소자분리막(77)은 상부 소자분리막(75) 및 하부 소자분리막(74)으로 구분될 수 있다. 상기 하부 소자분리막(74)은 상기 상부 소자분리막(75) 하부에 연장될 수 있다. 여기서, 상기 하부 소자분리막(74)은 상기 상부 소자분리막(75)보다 좁은 폭을 갖는 것일 수 있다. 이에 더하여, 상기 하부 소자분리막(74)은 사진공정의 한계해상도보다 좁은 폭을 갖는 것일 수 있다. 상기 상부 소자분리막(75)은 상기 상부 활성영역(53)을 한정하고, 상기 하부 소자분리막(74)은 상기 하부 활성영역(63)을 한정할 수 있다.
상기 상부 소자분리막(75)은 절연막(73) 및 상기 절연막(73)의 측벽들을 둘러싸는 스페이서(65)를 구비할 수 있다. 상기 스페이서(65)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 예를 들면, 상기 스페이서(65)는 차례로 적층된 상부 측벽 산화막(61), 질화막 라이너(62), 및 스페이서 산화막(63)일 수 있다. 이 경우에, 상기 상부 측벽 산화막(61)은 열 산화막 (thermal oxide)일 수 있으며, 상기 질화막 라이너(62)는 실리콘질화막 또는 실리콘산질화막일 수 있고, 상기 스페이서 산화막(63)은 실리콘산화막일 수 있다. 또한, 상기 상부 측벽 산화막(61)은 상기 상부 활성영역(53)에 접촉될 수 있으며, 상기 스페이서 산화막(63)은 상기 절연막(73)에 접촉될 수 있고, 상기 질화막 라이너(62)는 상기 상부 측벽 산화막(61) 및 상기 스페이서 산화막(63) 사이에 개재될 수 있다.
상기 하부 소자분리막(74)은 상기 절연막(73) 및 상기 절연막(73)을 감싸는 하부 측벽 산화막(71)을 구비할 수 있다. 즉, 상기 절연막(73)은 상기 상부 소자분리막(75)에서 상기 하부 소자분리막(74)까지 연장될 수 있다. 상기 절연막(73)은 고밀도플라스마 산화막(HDP oxide), 에스오지(spin on glass; SOG)막, 또는 이들의 조합막일 수 있다. 상기 하부 측벽 산화막(71)은 열 산화막(thermal oxide)일 수 있다.
상기 상부 활성영역(53)은 상기 상부 소자분리막(75)에 의하여 상기 제 1 폭(W1)을 갖도록 한정된다. 상기 하부 활성영역(63)은 상기 하부 소자분리막(74)에 의하여 상기 제 2 폭(W2)을 갖도록 한정된다. 상기 상부 소자분리막(75)의 크기 및 상기 제 1 폭(W1)은 사진공정의 한계해상도에 의하여 결정될 수 있다. 상기 하부 소자분리막(74)은 상기 상부 소자분리막(75)보다 좁은 폭을 갖는 것일 수 있다. 이 경우에, 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 클 수 있다. 즉, 상기 하부 활성영역(63)은 상기 상부 활성영역(53)보다 큰 폭을 가질 수 있다.
상기 게이트트렌치(83)는 상부 게이트트렌치(81) 및 하부 게이트트렌치(82) 를 구비할 수 있다. 상기 하부 게이트트렌치(82)는 상기 상부 게이트트렌치(81) 보다 넓을 수 있다. 구체적으로, 상기 상부 게이트트렌치(81)는 상기 상부 활성영역(53) 내에 제공될 수 있다. 또한, 상기 상부 게이트트렌치(81)는 상기 상부 활성영역(53)을 상기 제 1 폭(W1) 방향으로 가로지르도록 배치될 수 있다. 이 경우에, 상기 상부 게이트트렌치(81)는 상기 제 1 폭(W1)보다 크거나 같을 수 있다. 상기 하부 게이트트렌치(82)는 상기 상부 게이트트렌치(81) 하부에 연장될 수 있다. 상기 하부 게이트트렌치(82)는 상기 하부 활성영역(63)을 상기 제 2 폭(W2) 방향으로 가로지르도록 배치될 수 있다. 이 경우에, 상기 하부 게이트트렌치(82)는 상기 제 2 폭(W2)보다 크거나 같을 수 있다. 상기 하부 게이트트렌치(82)의 바닥은 상기 하부 활성영역(63) 내에 위치할 수 있으며, 상기 하부 게이트트렌치(82)의 바닥은 상기 하부 활성영역(63)을 노출시킬 수 있다. 또한, 상기 하부 게이트트렌치(82)는 상기 하부 소자분리막(74)의 측벽을 부분적으로 노출시킬 수 있다. 상기 상부 게이트트렌치(81) 및 상기 하부 게이트트렌치(82)는 단면도 상에서 보여 질 때 플라스크(flask) 모양일 수 있다.
상기 게이트전극(93) 상에 금속실리사이드 패턴(94)이 제공될 수 있다. 차례로 적층된 상기 게이트전극(93) 및 상기 금속실리사이드 패턴(94)은 게이트패턴(95)을 구성할 수 있다. 또한, 상기 게이트전극(93)은 상기 상부 게이트트렌치(81)를 채우는 상부 게이트연장부(93E) 및 상기 하부 게이트트렌치(82)를 채우는 하부 게이트연장부(93S)를 구비할 수 있다. 상기 상부 게이트연장부(93E)는 상기 게이트전극(93)의 하부에 연장되며, 상기 하부 게이트연장부(93S)는 상기 상부 게이트연 장부(93E)의 하부에 연장된다.
상기 상부 게이트연장부(93E)는 상기 제 1 폭(W1)보다 크거나 같을 수 있으며, 상기 하부 게이트연장부(93S)는 상기 제 2 폭(W2)보다 크거나 같을 수 있다. 상기 하부 게이트연장부(93S)는 상기 하부 소자분리막(74)의 측벽에 부분적으로 접촉될 수 있다. 상기 상부 게이트연장부(93E) 및 상기 하부 게이트연장부(93S)는 단면도 상에서 보여 질 때 플라스크(flask) 모양일 수 있다.
상기 게이트전극(93), 상기 상부 게이트연장부(93E) 및 상기 하부 게이트연장부(93S)는 폴리실리콘막일 수 있다. 상기 금속실리사이드 패턴(94)은 텅스텐 실리사이드막과 같은 금속 실리사이드막일 수 있다.
이에 더하여, 상기 게이트패턴(95) 상에 캐핑 패턴(capping pattern; 97)이 배치될 수 있다. 상기 캐핑 패턴(97)은 실리콘질화막일 수 있다.
상기 게이트전극(93) 및 상기 기판(51) 사이에 게이트유전막(91)이 개재된다. 즉, 상기 게이트유전막(91)은 상기 게이트트렌치(83)의 내벽을 콘포말하게 덮을 수 있다. 상기 게이트유전막(91)은 실리콘산화막 또는 고유전막(higk-K dielectrics)을 구비할 수 있다.
상기 게이트전극(93) 양측의 상기 기판(51) 내에 소스/드레인 영역들(99)이 제공될 수 있다. 상기 소스/드레인 영역들(99)은 고농도불순물영역일 수 있다. 상기 소스/드레인 영역들(99)은 도시된 바와 같이 상기 상부 소자분리막(75)보다 하부레벨까지 확장될 수 있다. 또한, 상기 소스/드레인 영역들(99)은 상기 하부 소자분리막(74)보다 상부레벨에 배치할 수도 있다.
종래의 트랜지스터는 상기 제 1 폭(W1)과 동일한 크기의 유효채널너비(effective channel width)를 갖는다. 반면, 본 발명의 실시 예에 따르면, 상기 게이트전극(93), 상기 소스/드레인 영역들(99), 상기 게이트유전막(91), 및 상기 상부 및 하부 활성영역(53, 63)은 구형 리세스채널 트랜지스터(spherical recess channel array transistor; SRCAT)를 구성할 수 있다. 상기 게이트전극(93)은 상기 하부 게이트연장부(93S)를 구비한다. 상기 하부 게이트연장부(93S)는 상기 제 2 폭(W2)과 실질적으로 같은 폭을 구비할 수 있다. 또한, 상기 하부 활성영역(63)은 상기 상부 활성영역(53)보다 큰 상기 제 2 폭(W2)을 가질 수 있다. 이에 따라, 상기 구형 리세스채널 트랜지스터는 상기 제 2 폭(W2)과 실질적으로 동일한 크기의 유효채널너비(effective channel width)를 확보할 수 있다. 즉, 본 발명의 실시 예에 따른 상기 구형 리세스채널 트랜지스터는 상대적으로 큰 유효채널너비(effective channel width)를 확보할 수 있다. 이 경우에, 상기 하부 활성영역(63)은 측방확장 활성영역(lateral extended active)의 역할을 한다. 결과적으로, 측방확장 활성영역(lateral extended active)을 갖는 반도체소자를 구현할 수 있다.
이에 더하여, 상기 소스/드레인 영역들(99)의 깊이를 조절하여 상기 구형 리세스채널 트랜지스터의 특성을 조절할 수 있다. 상기 소스/드레인 영역들(99)의 깊이를 얕게 조절하는 경우, 상기 구형 리세스채널 트랜지스터는 상대적으로 긴 유효채널길이(CL2)를 갖는다. 상기 소스/드레인 영역들(99)의 깊이를 깊게 조절하는 경우, 상기 구형 리세스채널 트랜지스터는 상대적으로 큰 유효채널너비(effective channel width)를 갖는다.
이제 도 2 내지 도 10을 참조하여 본 발명의 실시 예에 따른 트랜지스터의 제조방법들을 설명하기로 한다.
도 2 및 도 3을 참조하면, 기판(51) 상에 패드 산화막 및 패드 질화막을 차례로 형성한다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 패드 산화막은 열산화막으로 형성할 수 있다. 상기 패드 질화막은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 패드 산화막은 상기 기판(51) 및 상기 패드 질화막 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키는 역할을 할 수 있다. 상기 패드 질화막 및 패드 산화막을 연속적으로 패터닝하여 상기 기판(51)의 소정영역을 노출시키면서 차례로 적층된 패드산화패턴(55) 및 패드질화패턴(56)을 형성한다. 상기 패드산화패턴(55) 및 상기 패드질화패턴(56)은 하드마스크 패턴(57)을 구성할 수 있다.
이어서, 상기 하드마스크 패턴(57)을 식각 마스크로 사용하여 상기 노출된 기판(51)을 이방성 식각하여 상부 소자분리 트렌치(59)를 형성한다. 그 결과, 상기 기판(51) 내에 상기 상부 소자분리 트렌치(59)에 의하여 상부 활성영역(53)이 한정된다. 상기 상부 활성영역(53)은 제 1 폭(W1)을 갖도록 형성할 수 있다.
상기 하드마스크 패턴(57)의 크기는 사진공정의 한계해상도에 의하여 결정될 수 있다. 상기 상부 활성영역(53)은 상기 하드마스크 패턴(57)의 크기와 모양에 따라 형성될 수 있다. 즉, 상기 제 1 폭(W1)은 사진공정의 한계해상도와 같은 크기를 가질 수 있다.
도 2 및 도 4를 참조하면, 상기 상부 소자분리 트렌치(59)의 측벽에 스페이 서(65)를 형성한다. 상기 스페이서(65)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
예를 들면, 상기 스페이서(65)는 차례로 적층된 상부 측벽 산화막(61), 질화막 라이너(62), 및 스페이서 산화막(63)으로 형성할 수 있다. 구체적으로, 상기 상부 소자분리 트렌치(59)의 내벽에 상부 측벽 산화막(61)을 형성할 수 있다. 상기 상부 측벽 산화막(61)을 갖는 기판(51) 상을 콘포말하게 덮도록 질화막 라이너(62)를 형성할 수 있다. 상기 질화막 라이너(62)를 갖는 기판(51) 상을 콘포말하게 덮도록 스페이서 산화막(63)을 형성할 수 있다. 상기 상부 측벽 산화막(61)은 열 산화막(thermal oxide)으로 형성할 수 있다. 상기 질화막 라이너(62)는 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 스페이서 산화막(63)은 화학기상증착방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 스페이서 산화막(63), 상기 질화막 라이너(62) 및 상기 상부 측벽 산화막(61)을 순차적으로 이방성식각하여 상기 상부 소자분리 트렌치(59)의 바닥을 노출시킨다. 그 결과, 상기 스페이서 산화막(63), 상기 질화막 라이너(62) 및 상기 상부 측벽 산화막(61)은 상기 상부 소자분리 트렌치(59)의 측벽에 잔존될 수 있다. 또한, 상기 상부 소자분리 트렌치(59)의 바닥에 상기 기판(51)을 부분적으로 노출시키는 개구부가 형성될 수 있다.
도 2 및 도 5를 참조하면, 상기 스페이서(65) 및 상기 하드마스크 패턴(57)을 식각 마스크로 사용하여 상기 개구부에 노출된 기판(51)을 이방성 식각하여 하부 소자분리 트렌치(69)를 형성한다. 그 결과, 상기 하부 소자분리 트렌치(69)에 의하여 상기 상부 활성영역(53)의 하부에 하부 활성영역(63)이 한정된다. 상기 하 부 활성영역(63)은 제 2 폭(W2)을 갖도록 형성할 수 있다.
상기 개구부에 노출된 기판(51)은 상기 스페이서(65)의 두께에 의하여 상기 상부 소자분리 트렌치(59)보다 좁은 폭을 갖는다. 이에 따라, 상기 하부 소자분리 트렌치(69)의 폭(D)은 상기 상부 소자분리 트렌치(59)보다 좁은 폭으로 형성될 수 있다. 또한, 상기 하부 소자분리 트렌치(69)의 폭(D)은 사진공정의 한계해상도보다 작은 폭으로 형성될 수 있다. 상기 하부 소자분리 트렌치(69)의 폭(D)에 의하여 상기 하부 활성영역(63)의 크기가 한정될 수 있다. 즉, 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 크게 형성될 수 있다. 다시 말해서, 상기 하부 활성영역(63)은 상기 상부 활성영역(53)보다 큰 폭을 구비하도록 형성할 수 있다.
도 2 및 도 6을 참조하면, 상기 하부 소자분리 트렌치(69)의 내벽에 하부 측벽산화막(71)을 형성할 수 있다. 상기 하부 측벽산화막(71)은 열 산화막(thermal oxide)으로 형성할 수 있다.
이어서, 상기 하부 소자분리 트렌치(69) 및 상기 상부 소자분리 트렌치(59)를 채우고 상기 기판(51) 상을 덮는 절연막(73)을 형성할 수 있다. 상기 절연막(73)은 고밀도플라스마 산화막(HDP oxide), 에스오지(spin on glass; SOG)막, 또는 이들의 조합막으로 형성할 수 있다. 상기 절연막(73)을 평탄화하여 상기 하드마스크 패턴(57)을 노출시킬 수 있다. 상기 하드마스크 패턴(57)을 제거하여 상기 상부 활성영역(53)을 노출시킬 수 있다. 상기 하드마스크 패턴(57)은 예를 들면 습식 세정공정을 이용하여 제거할 수 있다. 상기 하드마스크 패턴(57)을 제거하는 동안 상기 절연막(73) 및 상기 스페이서(65) 또한 부분적으로 식각될 수 있다.
그 결과, 상기 상부 소자분리 트렌치(59) 내에 상부 소자분리막(75)을 형성할 수 있으며 상기 하부 소자분리 트렌치(69) 내에 하부 소자분리막(74)을 형성할 수 있다. 상기 하부 소자분리막(74) 및 상기 상부 소자분리막(75)은 소자분리막(77)을 구성할 수 있다. 이 경우에, 상기 하부 소자분리막(74)은 상기 절연막(73) 및 상기 절연막(73)을 감싸는 상기 하부 측벽산화막(71)으로 형성될 수 있다. 상기 상부 소자분리막(75)은 상기 절연막(73) 및 상기 절연막(73)을 둘러싸는 상기 스페이서(65)로 형성될 수 있다.
상기 노출된 상부 활성영역(53) 상에 희생 산화막(78)을 형성할 수 있다. 상기 희생 산화막(78)은 실리콘산화막으로 형성할 수 있다. 상기 희생 산화막(78)을 갖는 기판(51) 내에 채널이온들을 주입할 수 있다. 상기 채널이온들은 상기 희생 산화막(78)을 투과하여 상기 상부 활성영역(53) 및 상기 하부 활성영역(63)에 주입되도록 수행할 수 있다.
도 2 및 도 7을 참조하면, 상기 희생 산화막(78)을 갖는 기판(51) 상에 게이트 마스크패턴(79)을 형성할 수 있다. 상기 게이트 마스크패턴(79)은 실리콘질화막으로 형성할 수 있다. 상기 게이트 마스크패턴(79)은 상기 상부 활성영역(53)을 가로지르는 개구부를 갖도록 형성할 수 있다. 상기 게이트 마스크패턴(79)을 형성하는 동안 상기 개구부에 노출된 상기 희생 산화막(78) 또한 제거될 수 있다. 즉, 상기 개구부에 상기 상부 활성영역(53)의 상부표면이 노출될 수 있다.
상기 게이트 마스크패턴(79)을 식각마스크로 이용하여 상기 노출된 상부 활성영역(53)을 이방성식각하여 상부 게이트트렌치(81)를 형성할 수 있다. 상기 이방 성식각은 상기 상부 소자분리막(75) 및 상기 상부 활성영역(53) 사이에 식각선택비를 갖는 식각조건을 이용할 수 있다. 상기 상부 게이트트렌치(81)의 바닥은 상기 하부 소자분리막(74) 보다 상부레벨에 위치하도록 형성할 수 있다. 즉, 상기 상부 활성영역(53) 내에 상기 상부 활성영역(53)을 가로지르는 상기 상부 게이트트렌치(81)를 형성할 수 있다. 이 경우에, 상기 상부 게이트트렌치(81)에 의하여 상기 상부 소자분리막(75)의 측벽들이 부분적으로 노출될 수 있다. 즉, 상기 상부 게이트트렌치(81)는 상기 제 1 폭(W1)과 실질적으로 같은 폭을 갖도록 형성할 수 있다.
도 2 및 도 8을 참조하면, 상기 상부 게이트트렌치(81)의 측벽에 희생 스페이서(85)를 형성할 수 있다.
구체적으로, 상기 상부 게이트트렌치(81)를 갖는 기판(51) 상을 콘포말하게 덮는 희생막을 형성할 수 있다. 상기 희생막은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 희생막을 이방성식각하여 상기 희생 스페이서(85)를 형성할 수 있다. 상기 이방성식각은 상기 상부 게이트트렌치(81)의 바닥에 상기 기판(51)이 노출될 때 까지 수행할 수 있다.
상기 희생 스페이서(85) 및 상기 게이트 마스크패턴(79)을 식각마스크로 이용하여 상기 노출된 기판(51)을 등방성식각하여 하부 게이트트렌치(82)를 형성할 수 있다. 상기 등방성식각은 상기 하부 게이트트렌치(82)의 바닥이 상기 상부 활성영역(53) 보다 아래레벨에 이를 때 까지 수행할 수 있다. 또한, 상기 등방성식각은 상기 하부 게이트트렌치(82)의 바닥이 상기 하부 소자분리막(74)의 바닥 보다 상부 레벨에 있을 때 종료하는 것이 바람직하다. 즉, 상기 하부 게이트트렌치(82)의 바닥에 상기 하부 활성영역(63)이 노출될 수 있다.
상기 등방성식각이 진행되는 동안 상기 상부 게이트트렌치(81)의 바닥에 상기 노출된 기판(51)은 사방으로 고르게 식각될 수 있다. 그 결과, 상기 하부 게이트트렌치(82)는 상기 상부 게이트트렌치(81) 보다 넓게 형성될 수 있다. 상기 하부 게이트트렌치(82)는 상기 상부 게이트트렌치(81)의 하부에 상기 하부 활성영역(63)을 가로지르도록 형성할 수 있다. 이 경우에, 상기 하부 게이트트렌치(82)에 의하여 상기 하부 소자분리막(74)의 측벽들이 부분적으로 노출될 수 있다. 즉, 상기 하부 게이트트렌치(82)는 상기 제 2 폭(W2)과 실질적으로 같은 폭을 갖도록 형성할 수 있다.
상기 상부 게이트트렌치(81) 및 상기 하부 게이트트렌치(82)는 게이트트렌치(83)를 구성한다. 상기 게이트트렌치(83)는 단면도 상에서 보여 질 때 플라스크(flask) 모양으로 형성할 수 있다.
이어서, 상기 희생 스페이서(85) 및 상기 게이트 마스크패턴(79)을 제거하여 상기 게이트트렌치(83)의 내벽들 및 상기 상부 활성영역(53)의 상부표면을 노출시킨다.
도 2, 도 9 및 도 10을 참조하면, 상기 게이트트렌치(83)의 내벽들 및 상기 상부 활성영역(53)의 상부표면에 게이트유전막(91)을 형성한다. 상기 게이트유전막(91)은 실리콘산화막, 고유전막(high-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트유전막(91)은 상기 게이트트렌치(83)의 내벽들 및 상기 상부 활성영역(53)의 상부표면을 균일한 두께로 덮도록 형성하는 것이 바람직하다. 예를 들면, 상기 게이트유전막(91)은 열산화 방법에 의한 실리콘산화막으로 형성할 수 있다.
이어서, 상기 게이트트렌치(83)를 완전히 채우고 상기 기판(51) 상을 덮도록 게이트도전막을 형성한다. 상기 게이트도전막은 폴리실리콘막으로 형성할 수 있다. 상기 게이트도전막 상에 금속실리사이드막을 형성할 수 있다. 상기 금속실리사이드막은 텅스텐실리사이드막, 코발트실리사이드막, 또는 니켈실리사이드막으로 형성할 수 있다. 상기 금속실리사이드막 상에 캐핑막을 형성할 수 있다. 상기 캐핑막은 실리콘질화막으로 형성할 수 있다.
상기 캐핑막, 상기 금속실리사이드막 및 상기 게이트도전막을 순차적으로 패터닝하여 캐핑패턴(97), 금속실리사이드 패턴(94) 및 게이트전극(93)을 형성할 수 있다. 상기 게이트전극(93) 및 상기 금속실리사이드 패턴(94)은 게이트패턴(95)을 구성할 수 있다. 그 결과, 상기 게이트전극(93)은 상기 상부 활성영역(53) 및 상기 하부 활성영역(63)을 가로지르도록 형성할 수 있다. 또한, 상기 게이트전극(93) 양측의 상기 상부 활성영역(53) 상에 상기 게이트유전막(91)이 잔존될 수 있다. 이와는 달리, 상기 게이트전극(93) 양측의 상기 상부 활성영역(53) 상부표면을 노출시킬 수도 있다.
상기 게이트전극(93)을 형성하는 동안, 상기 상부 게이트트렌치(81)를 채우는 상부 게이트연장부(93E) 및 상기 하부 게이트트렌치(82)를 채우는 하부 게이트연장부(93S)가 형성될 수 있다. 즉, 상기 상부 게이트연장부(93E)는 상기 게이트전 극(93)의 하부에 연장되며, 상기 하부 게이트연장부(93S)는 상기 상부 게이트연장부(93E)의 하부에 연장된다. 상기 상부 게이트연장부(93E)는 상기 제 1 폭(W1)과 실질적으로 같은 폭으로 형성될 수 있으며, 상기 하부 게이트연장부(93S)는 상기 제 2 폭(W2)과 실질적으로 같은 폭으로 형성될 수 있다. 상기 하부 게이트연장부(93S)는 상기 하부 소자분리막(74)의 측벽에 부분적으로 접촉될 수 있다. 또한, 상기 상부 게이트연장부(93E) 및 상기 하부 게이트연장부(93S)는 단면도 상에서 보여 질 때 플라스크(flask) 모양으로 형성될 수 있다.
상기 게이트전극(93) 양측의 상기 기판(51) 내에 불순물이온들을 주입하여 소스/드레인 영역들(99)을 형성할 수 있다. 상기 소스/드레인 영역들(99)은 고농도불순물영역으로 형성할 수 있다. 상기 불순물이온들을 주입하는 것은 다양한 각도와 에너지를 사용하여 수행될 수 있다. 상기 소스/드레인 영역들(99)은 도시된 바와 같이 상기 상부 소자분리막(75)보다 하부레벨에 위치하도록 형성할 수 있다. 또한, 상기 소스/드레인 영역들(99)은 상기 하부 소자분리막(74)보다 상부레벨에 위치하도록 형성할 수도 있다.
본 발명의 실시 예에 따르면, 상기 게이트전극(93), 상기 소스/드레인 영역들(99), 상기 게이트유전막(91), 및 상기 상부 및 하부 활성영역(53, 63)은 구형 리세스채널 트랜지스터(spherical recess channel array transistor; SRCAT)를 구성할 수 있다. 상기 하부 활성영역(63)은 상기 상부 활성영역(53)보다 큰 상기 제 2 폭(W2)을 구비하도록 형성할 수 있다. 상기 게이트전극(93)은 상기 하부 게이트연장부(93S)를 구비한다. 상기 하부 게이트연장부(93S)는 상기 제 2 폭(W2)과 실질 적으로 같은 폭으로 형성할 수 있다. 이에 따라, 상기 구형 리세스채널 트랜지스터는 상기 제 2 폭(W2)과 실질적으로 동일한 크기의 유효채널너비(effective channel width)를 확보할 수 있다. 즉, 본 발명의 실시 예에 따른 상기 구형 리세스채널 트랜지스터는 상대적으로 큰 유효채널너비(effective channel width)를 확보할 수 있다. 이 경우에, 상기 하부 활성영역(63)은 측방확장 활성영역(lateral extended active)의 역할을 한다. 결과적으로, 측방확장 활성영역(lateral extended active)을 갖는 반도체소자를 형성할 수 있다.
이에 더하여, 상기 소스/드레인 영역들(99)의 깊이를 조절하여 상기 구형 리세스채널 트랜지스터의 특성을 조절할 수 있다. 상기 소스/드레인 영역들(99)의 깊이를 얕게 조절하는 경우, 상기 구형 리세스채널 트랜지스터는 상대적으로 긴 유효채널길이(CL2)를 갖는다. 상기 소스/드레인 영역들(99)의 깊이를 깊게 조절하는 경우, 상기 구형 리세스채널 트랜지스터는 상대적으로 큰 유효채널너비(effective channel width)를 갖는다.
상술한 바와 같이 본 발명에 따르면, 기판 내에 제 1 폭을 갖는 상부 활성영역 및 제 2 폭을 갖는 하부 활성영역이 제공된다. 상기 제 1 폭은 사진공정의 한계해상도에 의하여 결정될 수 있다. 상기 제 2 폭은 상기 제 1 폭보다 크다. 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극이 제공된다. 상기 절연된 게이트전극은 상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장된다. 즉, 상기 게이트전극은 상부 게이트연장부 및 하부 게이트연장부를 구비한다. 상기 하부 게이트연장부는 상기 제 2 폭과 실질적으로 같은 폭을 갖는다. 이에 따라, 상기 제 2 폭과 실질적으로 동일한 크기의 유효채널너비(effective channel width)를 확보할 수 있다. 결과적으로, 평면크기를 최소화 하면서 상대적으로 큰 유효채널너비를 갖는 반도체소자를 구현할 수 있다.

Claims (25)

  1. 기판;
    상기 기판 내에 배치되고 제 1 폭을 갖는 상부 활성영역;
    상기 상부 활성영역 하부에 연결되고 상기 제 1 폭보다 큰 제 2 폭을 갖는 하부 활성영역;
    상기 기판 내에 배치되고 상기 상부 및 하부 활성영역을 한정하는 소자분리막; 및
    상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장되며 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 절연된 게이트전극은
    상기 상부 활성영역 내에 배치되고 상기 상부 활성영역을 가로지르는 상부 게이트연장부; 및
    상기 상부 게이트연장부 하부에 연장되고 상기 하부 활성영역을 가로지르는 하부 게이트연장부를 포함하되, 상기 하부 게이트연장부는 상기 제 2 폭과 실질적으로 같은 폭을 구비하는 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 상부 및 하부 게이트연장부는 단면도 상에서 보여 질 때 플라스크(flask) 모양인 것을 특징으로 하는 반도체소자.
  4. 제 2 항에 있어서,
    상기 소자분리막은
    상기 상부 활성영역을 한정하는 상부 소자분리막; 및
    상기 상부 소자분리막 하부에 연장되고 상기 하부 활성영역을 한정하는 하부 소자분리막을 포함하되, 상기 하부 소자분리막은 상기 상부 소자분리막보다 좁은 폭을 갖는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 하부 소자분리막은 사진공정의 한계해상도보다 좁은 폭을 갖는 것을 특징으로 하는 반도체소자.
  6. 제 4 항에 있어서,
    상기 상부 게이트연장부의 서로 마주보는 측벽들은 상기 상부 소자분리막과 접촉하는 것을 특징으로 하는 반도체소자.
  7. 제 4 항에 있어서,
    상기 하부 게이트연장부의 서로 마주보는 측벽들은 상기 하부 소자분리막과 접촉하는 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 절연된 게이트전극 양측의 상기 기판 내에 제공된 소스/드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 소스/드레인 영역들의 바닥은 상기 상부 활성영역 보다 아래레벨에 위치하는 것을 특징으로 하는 반도체소자.
  10. 기판 내에 소자분리막을 형성하여 상부 활성영역 및 상기 상부 활성영역 하부에 하부 활성영역을 한정하되, 상기 상부 활성영역은 제 1 폭을 갖고, 상기 하부 활성영역은 상기 제 1 폭보다 큰 제 2 폭을 갖고,
    상기 상부 활성영역을 관통하고 상기 하부 활성영역 내에 연장되며 상기 상부 및 하부 활성영역을 가로지르는 절연된 게이트전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소자분리막을 형성하는 것은
    상기 기판 상에 하드마스크 패턴을 형성하고,
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 기판을 선택적으로 식각하여 상기 상부 활성영역을 한정하는 상부 소자분리 트렌치를 형성하고,
    상기 상부 소자분리 트렌치 하부에 연장되고 상기 하부 활성영역을 한정하는 하부 소자분리 트렌치를 형성하되, 상기 하부 소자분리 트렌치는 상기 상부 소자분리 트렌치보다 좁은 폭을 갖고,
    상기 상부 및 하부 소자분리 트렌치를 절연막으로 매립하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 하부 소자분리 트렌치를 형성하는 것은
    상기 상부 소자분리 트렌치의 측벽들에 스페이서를 형성하고,
    상기 하드마스크 패턴 및 상기 스페이서를 식각마스크로 이용하여 상기 기판을 이방성식각 하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 스페이서는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 스페이서를 형성하는 것은
    상기 상부 소자분리 트렌치의 내벽에 상부 측벽 산화막을 형성하고,
    상기 상부 측벽 산화막을 갖는 기판 상에 질화막 라이너를 형성하고,
    상기 질화막 라이너를 갖는 기판 상에 스페이서 산화막을 형성하고,
    상기 스페이서 산화막, 상기 질화막 라이너 및 상기 상부 측벽 산화막을 상기 상부 소자분리 트렌치의 바닥이 노출될 때 까지 순차적으로 이방성식각하는 것을 포함하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 상부 측벽 산화막은 열 산화막(thermal oxide)으로 형성하고, 상기 질화막 라이너는 실리콘질화막 또는 실리콘산질화막으로 형성하며, 상기 스페이서 산화막은 화학기상증착방법에 의한 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 하부 소자분리 트렌치는 사진공정의 한계해상도보다 좁은 폭으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 상부 및 하부 소자분리 트렌치를 절연막으로 매립하기 전에
    상기 하부 소자분리 트렌치의 내벽에 하부 측벽 산화막을 형성하는 것을 더 포함하되, 상기 하부 측벽 산화막은 열 산화막(thermal oxide)인 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 절연된 게이트전극을 형성하는 것은
    상기 상부 활성영역을 가로지르는 상부 게이트트렌치를 형성하고,
    상기 상부 게이트트렌치의 하부에 상기 상부 게이트트렌치 보다 넓은 하부 게이트트렌치를 형성하고,
    상기 하부 게이트트렌치의 내벽, 상기 상부 게이트트렌치의 측벽 및 상기 상부 활성영역의 표면에 게이트유전막을 형성하고,
    상기 상부 및 하부 게이트트렌치를 채우고 상기 기판 상을 덮는 게이트도전막을 형성하고,
    상기 게이트도전막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상부 게이트트렌치를 형성하는 것은
    상기 소자분리막을 갖는 기판 상에 게이트 마스크패턴을 형성하고,
    상기 게이트 마스크패턴을 식각마스크로 이용하여 상기 상부 활성영역을 부분적으로 식각하는 것을 포함하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 하부 게이트트렌치를 형성하는 것은
    상기 상부 게이트트렌치의 측벽에 희생 스페이서를 형성하여 상기 상부 게이트트렌치의 바닥에 기판을 노출시키고,
    상기 상부 게이트트렌치의 바닥에 노출된 기판을 등방성식각하는 것을 포함하되, 상기 등방성식각은 상기 하부 게이트트렌치의 바닥이 상기 상부 활성영역보다 아래에 이를 때 까지 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 희생 스페이서는 화학기상증착방법에 의한 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 상부 및 하부 게이트트렌치는 단면도 상에서 보여 질 때 플라스크(flask) 모양으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 하부 게이트트렌치는 상기 제 2 폭과 실질적으로 같은 폭을 갖도록 형성하되, 상기 하부 게이트트렌치의 서로 마주보는 측벽들에 상기 하부 소자분리막이 노출되는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 10 항에 있어서,
    상기 절연된 게이트전극을 형성한 후
    상기 절연된 게이트전극 양측의 상기 기판 내에 불순물이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 소스/드레인 영역들의 바닥은 상기 상부 활성영역 보다 아래레벨에 위치하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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JP2006133328A JP5165212B2 (ja) 2005-09-22 2006-05-12 側方拡張活性領域を有する半導体素子及びその製造方法
CNB2006101074258A CN100481507C (zh) 2005-09-22 2006-07-24 包括横向延伸的有源区的晶体管及其制造方法

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
TWI278067B (en) * 2006-01-09 2007-04-01 Nanya Technology Corp Method for fabricating a recessed-gate MOS transistor device
US8618601B2 (en) * 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8193580B2 (en) 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
TWI309067B (en) * 2006-03-15 2009-04-21 Nanya Technology Corp Method for fabricating a recessed-gate mos transistor device
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
KR100702302B1 (ko) * 2006-03-24 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
KR100724575B1 (ko) * 2006-06-28 2007-06-04 삼성전자주식회사 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
KR100780598B1 (ko) * 2006-12-05 2007-11-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR101026479B1 (ko) * 2006-12-28 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7696568B2 (en) * 2007-05-21 2010-04-13 Micron Technology, Inc. Semiconductor device having reduced sub-threshold leakage
US20080299740A1 (en) * 2007-05-29 2008-12-04 Macronix International Co., Ltd. Method for forming sti structure
JP2008305942A (ja) * 2007-06-07 2008-12-18 Tokyo Electron Ltd 半導体メモリ装置およびその製造方法
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
TW200905752A (en) * 2007-07-18 2009-02-01 Nanya Technology Corp Semeconductor device with long channel and manufacturing method thereof
KR100942961B1 (ko) * 2007-10-24 2010-02-17 주식회사 하이닉스반도체 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
JP2009224520A (ja) * 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101003496B1 (ko) * 2008-09-29 2010-12-30 주식회사 하이닉스반도체 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8912595B2 (en) 2011-05-12 2014-12-16 Nanya Technology Corp. Trench MOS structure and method for forming the same
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
TWI470733B (zh) * 2012-08-28 2015-01-21 Anpec Electronics Corp 溝渠絕緣製程
CN107195546A (zh) * 2017-07-12 2017-09-22 张凯 一种沟槽形成方法
TWI685951B (zh) * 2018-10-08 2020-02-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構及其製造方法
CN111341726B (zh) * 2018-12-19 2023-05-02 夏泰鑫半导体(青岛)有限公司 半导体器件及其制造方法
US11164874B2 (en) * 2018-12-19 2021-11-02 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
US11233058B2 (en) 2018-12-19 2022-01-25 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
WO2022026768A1 (en) * 2020-07-29 2022-02-03 Hsu Fu Chang Transistor structures and associated processes

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895253A (en) * 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices
JP3196830B2 (ja) * 1998-01-06 2001-08-06 日本電気株式会社 半導体装置及びその製造方法
JP2000150634A (ja) * 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100282452B1 (ko) 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
KR100319642B1 (ko) 2000-02-11 2002-01-05 박종섭 트랜지스터 형성방법
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP2002353445A (ja) 2001-05-30 2002-12-06 Sony Corp 溝ゲート型電界効果トランジスタの製造方法
US20030085435A1 (en) * 2001-11-02 2003-05-08 Zhongze Wang Transistor structure and process to fabricate same
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100518606B1 (ko) * 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
KR20060077543A (ko) 2004-12-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
KR100632640B1 (ko) 2005-03-10 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR20060102878A (ko) 2005-03-25 2006-09-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7141486B1 (en) * 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures

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