KR100724561B1 - 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 - Google Patents
단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 Download PDFInfo
- Publication number
- KR100724561B1 KR100724561B1 KR1020050126362A KR20050126362A KR100724561B1 KR 100724561 B1 KR100724561 B1 KR 100724561B1 KR 1020050126362 A KR1020050126362 A KR 1020050126362A KR 20050126362 A KR20050126362 A KR 20050126362A KR 100724561 B1 KR100724561 B1 KR 100724561B1
- Authority
- KR
- South Korea
- Prior art keywords
- fin
- sidewall
- gate pattern
- gate
- fins
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title description 7
- 238000002955 isolation Methods 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 abstract description 32
- 239000010410 layer Substances 0.000 description 105
- 239000002184 metal Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/056—Making the transistor the transistor being a FinFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
Abstract
단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자를 제공한다. 이 소자는 기판에 배치된 제 1 핀(fin)을 구비한다. 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖는다. 상기 기판에 상기 제 1 핀과 마주보는 제 2 핀 및 상기 제 1 핀에 인접한 제 3 핀이 배치된다. 상기 제 2 핀은 서로 마주보는 제 3 측벽 및 제 4 측벽을 갖는다. 상기 핀들의 측벽들을 둘러싸는 소자분리막이 제공된다. 상기 제 1 및 제 2 핀들을 가로지르는 제 1 게이트 패턴이 제공된다. 상기 제 1 게이트 패턴은 상기 소자분리막 내로 연장되어 상기 제 1 핀의 상기 제 1 측벽 및 상기 제 2 핀의 상기 제 3 측벽을 덮는다. 상기 제 2 핀을 가로지르며, 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자분리막 상부를 지나가는 제 2 게이트 패턴이 배치된다. 상기 제 2 게이트 패턴은 상기 핀들(fins)보다 상부레벨에 위치하도록 배치된다. 상기 제 1 게이트 패턴 하부의 상기 제 2 측벽 및 상기 제 4 측벽은 상기 소자분리막에 접촉할 수 있다. 상기 핀들의 상부표면 및 상기 소자분리막의 상부표면은 실질적으로 동일레벨에 위치할 수 있다.
Description
도 1 및 도 2는 종래의 핀 전계효과트랜지스터를 갖는 반도체소자를 보여주는 단면도들이다.
도 3은 본 발명에 따른 핀 전계효과트랜지스터를 갖는 반도체소자의 셀 어레이(cell array) 영역을 보여주는 평면도이다.
도 4 내지 도 7은 본 발명의 실시 예에 따른 핀 전계효과트랜지스터를 갖는 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시 예에 따른 핀 전계효과트랜지스터를 갖는 디램 셀 어레이(DRAM cell array) 영역을 보여주는 단면도이다. 도 4 내지 도 8에 있어서, 영역I는 도 3의 절단선 I-I'를 따라 취해진 단면도들이고, 영역II는 도 3의 절단선 II-II'를 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그 형성방법에 관한 것이다.
반도체소자의 고집적화 필요에 따라 핀 전계효과트랜지스터(finFET)가 연구되고 있다. 상기 핀 전계효과트랜지스터는 기판으로부터 상대적으로 돌출된 실리콘 핀, 및 상기 실리콘 핀의 양 측벽들 및 상면을 덮는 절연된 게이트 패턴을 구비한다. 상기 게이트 패턴 양측의 상기 실리콘 핀 내에 소스/드레인 영역이 배치된다. 이에 따라, 상기 핀 전계효과트랜지스터의 채널영역은 상기 양 측벽들 및 상면의 표면에 형성된다. 즉, 상기 핀 전계효과트랜지스터의 유효채널 폭(effective channel width)은 같은 평면적을 갖는 평판 트랜지스터에 비하여 상대적으로 증가한다. 그러므로 상기 핀 전계효과트랜지스터는 고집적화에 유리한 구조를 갖는다.
한편, 디램(DRAM)과 같은 메모리소자의 셀 영역은 복수의 핀들 및 게이트 패턴들을 구비한다.
도 1 및 도 2는 종래의 핀 전계효과트랜지스터를 갖는 반도체소자를 보여주는 단면도들이다. 도 1 및 도 2에 있어서, 영역I는 종래기술에 따른 반도체소자의 워드라인을 가로지르는 방향으로 취해진 단면도들이고, 영역II는 워드라인 방향으로 취해진 단면도들이다.
도 1을 참조하면, 반도체기판(11)에 행 및 열 방향을 따라 이차원적으로 배열된 복수의 핀들(fins; 13)을 한정하는 소자분리막(15)이 제공된다. 상기 핀들(13)을 가로지르고 서로 평행한 게이트 패턴들(19, 20, 21)이 배치된다. 상기 게이 트 패턴들(19, 20, 21) 상에 하드마스크패턴들(23)이 배치된다. 상기 게이트 패턴들(19, 20, 21) 및 상기 핀들(13) 사이에 게이트유전막(17)이 개재된다.
제 1 게이트 패턴(19)은 상기 핀들(13)중 선택된 하나의 핀(13)을 가로지르도록 배치된다. 제 2 게이트 패턴(20)은 상기 제 1 게이트 패턴(19)에 평행하고, 상기 핀들(13)중 선택된 다른 핀(13)을 가로지르며, 상기 핀(13) 및 또 다른 핀(13) 사이를 지나가도록 배치될 수 있다. 제 3 게이트 패턴(21)은 상기 제 2 게이트 패턴(20)과 평행하며 상기 제 1 게이트 패턴(19)의 반대편에 배치되고, 상기 또 다른 핀(13)을 가로지르도록 배치될 수 있다.
제 1 게이트 패턴(19)은 상기 핀(13)의 상부표면 및 서로 마주보는 양 측벽들을 덮도록 배치된다. 또한, 제 1 게이트 패턴(19)은 연장되어 상기 다른 핀(13)의 상부표면 및 서로 마주보는 양 측벽들도 덮도록 배치된다. 즉, 상기 게이트 패턴들(19, 20, 21)의 하부표면은 상기 핀들(13)의 상부표면들보다 아래레벨에 위치한다. 상기 핀(13) 및 상기 또 다른 핀(13) 사이에 있어서, 상기 제 2 게이트 패턴(20)은 상기 핀들(13)의 상부표면들보다 아래레벨까지 침투한다.
그런데 상기 제 2 게이트 패턴(20)은 상기 핀(13) 및 상기 또 다른 핀(13)에 대하여 절연되어야 한다. 상기 제 2 게이트 패턴(20) 및 상기 핀들(13)사이는 상기 소자분리막(15) 및 상기 게이트유전막(17)에 의하여 절연된다. 그러나 반도체소자의 고집적화에 따라 상기 핀들(13) 간의 이격거리는 점점 축소되어야 한다. 상기 핀들(13) 간의 이격거리 축소는 상기 제 2 게이트 패턴(20) 및 상기 핀들(13) 간의 전기적인 간섭을 증가시킨다.
이에 더하여, 상기 게이트 패턴들(19, 20, 21)은 정렬불량에 매우 민감한 구조를 갖는다.
도 2를 참조하면, 반도체소자의 제조공정은 사진 및 식각공정과 같은 패터닝공정을 포함한다. 상기 패터닝공정은 정렬오차를 갖는다. 이에 따라, 상기 게이트 패턴들(19, 20, 21) 및 상기 하드마스크패턴들(23)은 화살표(25) 방향으로 정렬불량이 발생할 수 있다. 즉, 상기 반도체기판(11) 상에 오정렬된 게이트 패턴들(19', 20', 21') 및 오정렬된 하드마스크패턴들(23')이 형성될 수 있다. 이 경우에, 오정렬된 제 2 게이트 패턴(20')은 상기 핀(13)의 측벽과 접촉하여 누설전류의 경로(B)를 제공할 수 있다.
핀 전계효과트랜지스터를 갖는 반도체소자의 다른 형성방법이 미국특허공개 제 US2005/ 0153490 A1 호에 "핀 전계효과트랜지스터 형성방법(Method of forming fin field effect transistor)" 이라는 제목으로 윤 등(Yoon et. al.)에 의해 개시된 바 있다.
윤 등에 따르면, 반도체기판에 핀 활성영역들 및 상기 핀 활성영역들을 둘러싸는 소자분리막을 형성한다. 상기 핀 활성영역들을 가로지르는 게이트 패턴들을 형성한다. 상기 게이트 패턴들은 상기 핀 활성영역들 사이를 지나면서 상기 핀 활성영역들의 측벽들을 덮는다.
핀 전계효과트랜지스터를 갖는 반도체소자의 또 다른 형성방법이 미국특허공개 제 US2005/ 0093074 A1 호에 "핀 전계효과트랜지스터 제조방법(Method of fabricating a finFET)" 이라는 제목으로 앤더슨 등(Anderson et. al.)에 의해 개 시된 바 있다.
앤더슨 등에 따르면, 반도체기판에 실리콘 핀을 형성한다. 상기 실리콘 핀의 적어도 일 측벽에 보호막을 형성한다. 상기 보호막을 부분적으로 제거하여 상기 실리콘 핀의 채널영역을 노출시킨다.
그럼에도 불구하고, 게이트 패턴들 및 핀들(fins) 간의 전기적인 간섭을 방지할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 고집적화에 유리한 구조를 가지면서 게이트 패턴 및 핀들(fins) 간의 전기적인 간섭을 방지할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 게이트 패턴 및 핀들(fins) 간의 전기적인 간섭을 방지할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자를 제공한다. 이 소자는 기판에 배치된 제 1 핀(fin)을 구비한다. 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖는다. 상기 제 1 핀의 측벽들을 둘러싸는 소자분리막이 제공된다. 상기 제 1 핀을 가로지르는 제 1 게이트 패턴이 제공된다. 상기 제 1 게이트 패턴은 상기 소자분리막 내로 연 장되어 상기 제 1 핀의 상기 제 1 측벽을 덮는다.
본 발명의 몇몇 실시 예에 있어서, 상기 제 1 핀(fin) 및 상기 제 1 게이트 패턴 사이에 게이트유전막이 개재될 수 있다. 또한, 상기 제 1 게이트 패턴 하부의 상기 제 2 측벽은 상기 소자분리막에 접촉될 수 있다. 이 경우에, 상기 제 1 핀의 상부표면 및 상기 소자분리막의 상부표면은 실질적으로 동일레벨에 위치할 수 있다.
다른 실시 예에 있어서, 상기 기판에 상기 제 1 핀(fin)과 마주보는 제 2 핀이 배치될 수 있다. 상기 제 2 핀은 서로 마주보는 제 3 측벽 및 제 4 측벽을 구비할 수 있다. 이 경우에, 상기 소자분리막은 상기 제 2 핀의 측벽들을 둘러싸도록 배치될 수 있다. 상기 제 1 게이트 패턴은 상기 제 2 핀을 가로지르도록 연장될 수 있다. 상기 제 1 게이트 패턴은 상기 제 2 핀의 상기 제 3 측벽을 덮을 수 있다. 상기 제 2 핀의 상기 제 3 측벽은 상기 제 1 핀의 상기 제 1 측벽과 마주보도록 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 기판에 상기 제 1 핀에 인접하게 배치되고 상기 소자분리막에 의하여 분리된 제 3 핀이 제공될 수 있다. 상기 제 3 핀은 서로 마주보는 제 5 측벽 및 제 6 측벽을 구비할 수 있다. 상기 제 5 측벽은 상기 제 1 측벽과 평행하고, 상기 제 6 측벽은 상기 제 2측벽과 평행하게 배치될 수 있다. 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자분리막 상부를 지나가는 제 2 게이트 패턴이 배치될 수 있다. 상기 제 2 게이트 패턴은 상기 핀들(fins)보다 상부레벨에 위치하도록 배치될 수 있다. 상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴에 평 행하고 상기 제 2 핀을 가로지르도록 배치될 수 있다. 또한, 상기 제 2 게이트 패턴은 상기 제 4 측벽을 덮을 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 게이트 패턴과 평행하고 상기 제 3 핀을 가로지르는 제 3 게이트 패턴이 제공될 수 있다. 상기 제 3 게이트 패턴은 상기 제 3 핀의 상기 제 6 측벽을 덮도록 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 게이트 패턴과 평행하고 상기 제 1 핀을 가로지르는 제 4 게이트 패턴이 제공될 수 있다. 상기 제 4 게이트 패턴은 상기 제 2 측벽을 덮을 수 있다.
또한, 본 발명은, 단일측벽 핀 전계효과트랜지스터를 갖는 디램 셀 어레이(DRAM cell array) 영역을 제공한다. 상기 디램 셀 어레이 영역은 기판에 배치된 제 1 핀(fin)을 구비한다. 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖는다. 상기 기판에 상기 제 1 핀과 마주보는 제 2 핀이 배치된다. 상기 제 2 핀 또한 서로 마주보는 제 3 측벽 및 제 4 측벽을 갖는다. 상기 제 1 핀의 상기 제 1 측벽 및 상기 제 2 핀의 상기 제 3 측벽은 서로 마주보도록 배치된다. 상기 기판에 상기 제 1 핀에 인접한 제 3 핀이 배치된다. 상기 제 3 핀은 상기 제 1 측벽과 평행한 제 5 측벽 및 상기 제 2 측벽과 평행한 제 6 측벽을 갖는다. 상기 핀들의 측벽들을 둘러싸는 소자분리막이 제공된다. 상기 제 1 및 제 2 핀들을 가로지르는 제 1 게이트 패턴이 제공된다. 상기 제 1 게이트 패턴은 상기 소자분리막 내로 연장되어 상기 제 1 핀의 상기 제 1 측벽 및 상기 제 2 핀의 상기 제 3 측벽을 덮는다. 상기 제 2 핀을 가로지르며, 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자 분리막 상부를 지나가는 제 2 게이트 패턴이 배치된다. 상기 제 2 게이트 패턴은 상기 핀들(fins)보다 상부레벨에 위치하도록 배치된다. 상기 게이트 패턴들 양측의 상기 핀들 내에 소스/드레인 영역들이 배치된다. 상기 기판 상에 스토리지 노드(storage node)가 제공된다. 상기 스토리지 노드는 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된다.
이에 더하여, 본 발명은, 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 기판에 제 1 핀(fin), 상기 제 1 핀과 마주보는 제 2 핀, 및 상기 제 1 핀에 인접한 제 3 핀을 형성하는 것을 포함한다. 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 구비한다. 상기 제 2 핀 또한 서로 마주보는 제 3 측벽 및 제 4 측벽을 구비한다. 상기 제 1 핀의 상기 제 1 측벽 및 상기 제 2 핀의 상기 제 3 측벽은 서로 마주보도록 형성된다. 상기 핀들(fins)의 측벽들을 둘러싸는 소자분리막을 형성한다. 상기 소자분리막을 부분적으로 제거하여 게이트 트렌치 영역을 형성한다. 상기 게이트 트렌치 영역은 상기 제 1 및 제 2 핀들 사이에 상기 제 1 및 제 3 측벽들 중 적어도 하나를 부분적으로 노출시킨다. 상기 게이트 트렌치 영역에 노출된 상기 적어도 하나의 측벽 및 상기 핀들 상에 게이트유전막을 형성한다. 상기 제 1 및 제 2 핀들을 가로지르며 상기 게이트 트렌치 영역을 채우는 제 1 게이트 패턴을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내 용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3 의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3은 본 발명에 따른 핀 전계효과트랜지스터를 갖는 반도체소자의 셀 어레이(cell array) 영역을 보여주는 평면도이고, 도 4 내지 도 7은 본 발명의 실시 예에 따른 핀 전계효과트랜지스터를 갖는 반도체소자의 형성방법을 설명하기 위한 단면도들이며, 도 8은 본 발명의 다른 실시 예에 따른 핀 전계효과트랜지스터를 갖는 디램 셀 어레이(DRAM cell array) 영역을 보여주는 단면도이다. 도 4 내지 도 8에 있어서, 영역I는 도 3의 절단선 I-I'를 따라 취해진 단면도들이고, 영역II는 도 3의 절단선 II-II'를 따라 취해진 단면도들이다.
먼저 도 3 및 도 7을 참조하여 본 발명의 바람직한 실시 예에 따른 핀 전계효과트랜지스터를 갖는 반도체소자를 설명하기로 한다.
도 3 및 도 7을 참조하면, 기판(51)에 상부표면 및 복수의 측벽들을 구비하는 제 1 핀(fin; 55)이 제공된다.
상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)에는 행 및 열 방향을 따라 이차원적으로 배열된 복수의 핀들(fins; 55, 56, 57, 58)이 제공될 수 있다. 예를 들 면, 상기 제 1 핀(55)과 평행하게 배치된 제 2 핀(56), 및 상기 제 1 핀(55)과 인접하게 배치된 제 3 핀(57)이 제공될 수 있다. 상기 핀들(55, 56, 57, 58)은 단결정실리콘과 같은 반도체 핀일 수 있다. 또한, 상기 핀들(55, 56, 57, 58)은 기판(51)에 형성된 소자분리트렌치 영역(52)에 의하여 한정될 수 있다.
상기 핀들(55, 56, 57, 58)은 각각 상부표면 및 복수의 측벽들을 구비할 수 있다. 상기 제 1 핀(55)은 서로 마주보는 제 1 측벽(551) 및 제 2 측벽(552)을 구비한다. 또한, 상기 제 1 핀(55)은 상부표면(553)을 구비한다. 상기 제 2 핀(56) 또한 서로 마주보는 제 3 및 제 4 측벽들(561, 562), 및 상부표면(563)을 구비한다. 이와 마찬가지로, 상기 제 3 핀(57) 또한 서로 마주보는 제 5 및 제 6 측벽들(571, 572), 및 상부표면을 구비할 수 있다. 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)은 서로 마주보도록 배치될 수 있다. 상기 제 1 핀(55)의 상기 제 1 측벽(551)은 상기 제 3 핀(57)의 상기 제 5 측벽(571)과 평행하게 배치되고, 상기 제 1 핀(55)의 상기 제 2 측벽(552)은 상기 제 3 핀(57)의 상기 제 6 측벽(572)과 평행하게 배치될 수 있다.
상기 기판(51)을 덮는 소자분리막(61)이 제공된다. 상기 소자분리막(61)은 상기 핀들(55, 56, 57, 58)의 상기 상부표면들(553, 563)을 노출시키도록 배치될 수 있다. 즉, 상기 소자분리막(61)은 상기 소자분리트렌치 영역(52)을 채우도록 배치될 수 있다. 또한, 상기 소자분리막(61)은 서로마주보는 핀들의 측벽들을 노출시키는 게이트 트렌치 영역들(63T)을 구비할 수 있다. 상기 핀들(55, 56, 57, 58)의 상기 상부표면들(553, 563) 및 상기 소자분리막(61)의 상부표면은 실질적으로 동일 레벨에 위치할 수 있다. 상기 소자분리막(61)은 고밀도 플라스마 산화막(HDP oxide)과 같은 절연막을 구비할 수 있다.
상기 핀들(55, 56, 57, 58)을 가로지르고 서로 평행한 게이트 패턴들(66, 67, 68, 69, 70)이 제공될 수 있다. 상기 게이트 패턴들(66, 67, 68, 69, 70)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막을 구비할 수 있다.
제 1 게이트 패턴(67)은 상기 제 1 및 제 2 핀(55, 56)을 가로지르도록 배치된다. 상기 제 1 및 제 2 핀(55, 56) 사이에 상기 게이트 트렌치 영역(63T)이 제공될 수 있다. 상기 게이트 트렌치 영역(63T)은 상기 제 1 및 제 3 측벽들(551, 561) 중 적어도 하나를 부분적으로 노출시키도록 배치될 수 있다. 또한, 상기 게이트 트렌치 영역(63T)의 바닥에 상기 소자분리막(61)이 잔존할 수 있다. 상기 제 1 게이트 패턴(67)은 상기 게이트 트렌치 영역(63T) 내부를 채우도록 연장될 수 있다. 이 경우에, 상기 제 1 게이트 패턴(67)은 상기 제 1 및 제 3 측벽들(551, 561) 중 적어도 하나를 부분적으로 덮을 수 있다. 또한, 상기 제 1 게이트 패턴(67)은 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)을 한꺼번에 덮을 수 있다. 상기 제 1 게이트 패턴(67) 하부의 상기 제 2 측벽(552) 및 상기 제 4 측벽(562)은 상기 소자분리막(61)으로 덮일 수 있다.
제 2 게이트 패턴(68)은 상기 제 1 게이트 패턴(67)에 평행하고, 상기 제 2 핀(56)을 가로지르며, 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이를 지나가도록 배치될 수 있다. 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이에 있어서, 상기 소자 분리막(61)의 상부표면은 상기 제 1 핀(55)의 상부표면(553) 및 제 3 핀(57)의 상부표면과 실질적으로 동일레벨에 위치할 수 있으며, 상기 제 2 게이트 패턴(68)은 상기 소자분리막(61) 상에 배치될 수 있다. 이에 더하여, 상기 소자분리막(61)의 상부표면은 상기 핀들(55, 56, 57, 58)의 상부표면들 보다 돌출될 수도 있다. 이에 따라, 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이에 있어서, 상기 제 2 게이트 패턴(68)은 상기 제 1 및 제 3 핀들(55, 57)보다 상부레벨에 위치할 수 있다. 상기 제 2 게이트 패턴(68) 하부의 상기 제 4 측벽(562)은 다른 게이트 트렌치 영역(63T)에 의하여 노출될 수 있다. 이 경우에, 상기 제 2 게이트 패턴(68)은 상기 제 4 측벽(562)을 덮도록 연장될 수 있다. 상기 제 2 게이트 패턴(68) 하부의 상기 제 3 측벽(561)은 상기 소자분리막(61)으로 덮일 수 있다.
제 3 게이트 패턴(69)은 상기 제 2 게이트 패턴(68)과 평행하며 상기 제 1 게이트 패턴(67)의 반대편에 배치되고, 상기 제 3 핀(57)을 가로지르도록 배치될 수 있다. 상기 제 3 게이트 패턴(69) 하부의 상기 제 6 측벽(572)은 또 다른 게이트 트렌치 영역(63T)에 의하여 노출될 수 있다. 이 경우에, 상기 제 3 게이트 패턴(69)은 상기 제 3 핀(57)의 상기 제 6 측벽(572)을 덮도록 연장될 수 있다. 상기 제 3 게이트 패턴(69) 하부의 상기 제 5 측벽(571)은 상기 소자분리막(61)으로 덮일 수 있다.
제 4 게이트 패턴(66)은 상기 제 1 게이트 패턴(67)과 평행하며 상기 제 2 게이트 패턴(68)의 반대편에 배치되고, 상기 제 1 핀(55)을 가로지르도록 배치될 수 있다. 상기 제 4 게이트 패턴(66)하부의 상기 제 2 측벽(552)은 또 다른 게이트 트렌치 영역(63T)에 의하여 노출될 수 있다. 이 경우에, 상기 제 4 게이트 패턴(66)은 상기 제 1 핀(55)의 상기 제 2 측벽(552)을 덮도록 연장될 수 있다. 상기 제 4 게이트 패턴(66) 하부의 상기 제 1 측벽(551)은 상기 소자분리막(61)으로 덮일 수 있다.
상기 게이트 패턴들(66, 67, 68, 69, 70)은 각각 워드라인들(66, 67, 68, 69, 70)의 역할을 할 수 있다. 상기 워드라인들(66, 67, 68, 69, 70) 상에 하드마스크패턴들(71)이 제공될 수 있다. 상기 하드마스크패턴들(71)은 실리콘질화막일 수 있다.
상기 핀들(55, 56, 57, 58) 및 상기 게이트 패턴들(66, 67, 68, 69, 70) 사이에 게이트유전막(65)이 개재될 수 있다. 상기 게이트유전막(65)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트유전막(65)은 상기 핀들(55, 56, 57, 58)의 상부표면들에 접촉하도록 배치될 수 있다. 또한, 상기 게이트유전막(65)은 상기 게이트 트렌치 영역(63T)의 내벽을 콘포말하게 덮도록 배치될 수 있다. 즉, 상기 게이트유전막(65)은 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)에 접촉할 수 있다. 상기 게이트유전막(65)은 상기 제 3 핀(57)의 상기 제 6 측벽(572)에도 접촉할 수 있다. 상기 게이트유전막(65)은 상기 소자분리막(61) 및 상기 제 2 게이트 패턴(68) 사이에도 개재될 수 있다.
상술한 바와 같이, 상기 제 1 게이트 패턴(67)은 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)을 덮을 수 있다. 상기 제 1 게이트 패턴(67)은 상기 제 1 핀(55)의 상기 상부표면(553)을 가로지르도록 배치될 수 있다. 이 경우에, 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 상부표면(553)에는 단일측벽 핀 전계효과트랜지스터가 제공될 수 있다. 상기 단일측벽 핀 전계효과트랜지스터는 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 1 게이트 패턴(67) 간의 서로 마주보는 면적을 조절하여 원하는 전기적 특성을 얻을 수 있다. 이와 마찬가지로, 상기 제 2 핀(56)의 상기 제 3 측벽(561) 및 상기 상부표면(563)에도 다른 단일측벽 핀 전계효과트랜지스터가 제공될 수 있다. 상기 단일측벽 핀 전계효과트랜지스터들은 종래의 평판 트랜지스터에 비하여 고집적화에 유리한 구조를 갖는다.
또한, 상기 제 1 핀(55)의 상기 제 2 측벽(552) 및 상기 제 2 핀(56)의 상기 제 4 측벽(562)은 상기 소자분리막(61)으로 완전히 덮일 수 있다. 즉, 상기 게이트 패턴들(66, 67, 68, 69, 70)은 상기 핀들(55, 56, 57, 58)의 선택된 일 측벽을 덮으며, 상기 핀들(55, 56, 57, 58)의 상부표면을 가로지르고, 상기 소자분리막(61) 상에 연장될 수 있다. 상기 제 2 게이트 패턴(68)은 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이를 지나가도록 배치될 수 있다. 상기 소자분리막(61)은 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이의 상기 소자분리트렌치 영역(52)을 완전히 매립하도록 배치될 수 있다. 상기 소자분리막(61)은 상기 제 1 핀(55) 및 상기 제 3 핀(57)과 같은 레벨 또는 상부 레벨에 위치하는 상부표면을 구비할 수 있다. 즉, 상기 제 2 게이트 패턴(68)은 상기 제 1 및 제 3 핀들(55, 57)보다 상부레벨에 위치할 수 있다.
이에 따라, 상기 제 2 게이트 패턴(68)은 종래의 게이트 패턴에 비하여 우수한 정렬여유를 갖는다. 즉, 상기 제 2 게이트 패턴(68)은 상기 제 1 핀(55) 또는 상기 제 3 핀(57)의 측벽들과 접촉할 수 없는 구조를 갖는다. 또한, 상기 제 2 게이트 패턴(68)은 상기 소자분리막(61)에 의하여 상기 제 1 및 제 3 핀들(55, 57)의 측벽들과 절연될 수 있다. 그 결과, 상기 제 2 게이트 패턴(68)과 상기 제 1 핀(55) 또는 상기 제 3 핀(57) 사이에 발생할 수 있는 전기적 간섭을 최소화 할 수 있다.
이제 도 3 및 도 8을 참조하여 본 발명의 다른 실시 예에 따른 핀 전계효과트랜지스터를 갖는 디램 셀 어레이(DRAM cell array) 영역을 설명하기로 한다.
도 3 및 도 8을 참조하면, 도 7을 참조하여 설명된 것과 같은 구조의 핀들(55, 56, 57, 58), 소자분리막(61), 게이트유전막(65), 게이트 패턴들(66, 67, 68, 69, 70) 및 하드마스크패턴들(71)이 기판(51)에 제공될 수 있다.
차례로 적층된 상기 게이트 패턴들(66, 67, 68, 69, 70) 및 상기 하드마스크패턴들(71)의 측벽들에 절연성스페이서(74)가 배치될 수 있다. 상기 절연성스페이서(74)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막을 구비할 수 있다. 상기 게이트 패턴들(66, 67, 68, 69, 70) 양측의 상기 핀들(55, 56, 57, 58) 내에 소스/드레인 영역들(73)이 제공될 수 있다. 상기 소스/드레인 영역들(73)은 고농도불순물영역을 포함할 수 있다.
상기 소스/드레인 영역들(73) 상에 랜딩패드들(76, 77)이 배치될 수 있다. 상기 랜딩패드들(76, 77)은 비트라인 랜딩패드들(76) 및 스토리지 랜딩패드들(77) 로 구분될 수 있다. 상기 랜딩패드들(76, 77)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막을 구비할 수 있다. 상기 랜딩패드들(76, 77)은 상기 소스/드레인 영역들(73)과 전기적으로 접속될 수 있다.
상기 랜딩패드들(76, 77) 및 상기 하드마스크패턴들(71)을 갖는 기판(51) 상에 층간절연막(85)이 제공될 수 있다. 상기 층간절연막(85)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막을 구비할 수 있다. 상기 층간절연막(85) 내에 비트라인(83) 및 비트라인 플러그(81)가 배치될 수 있다. 상기 비트라인 플러그(81)의 한쪽은 상기 비트라인 랜딩패드(76)와 접촉할 수 있다. 상기 비트라인 플러그(81)의 다른 쪽은 상기 비트라인(83)에 접촉할 수 있다. 상기 비트라인 플러그(81) 및 상기 비트라인(83)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막을 구비할 수 있다. 상기 비트라인(83)은 상기 비트라인 플러그(81) 및 상기 비트라인 랜딩패드(76)를 통하여 상기 소스/드레인 영역들(73) 중 선택된 하나에 전기적으로 접속될 수 있다.
상기 층간절연막(85) 상에 스토리지 노드(storage node; 91)가 제공될 수 있다. 상기 스토리지 노드(91) 및 상기 스토리지 랜딩패드(77) 사이에 상기 층간절연막(85)을 관통하는 도전성플러그(87)가 배치될 수 있다. 상기 도전성플러그(87)의 한쪽은 상기 스토리지 랜딩패드(77)와 접촉할 수 있다. 상기 도전성플러그(87)의 다른 쪽은 상기 스토리지 노드(91)에 접촉할 수 있다. 상기 도전성플러그(87)는 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막을 구비할 수 있다. 상기 스토리지 노드(91)는 상기 도전성플러그(87) 및 상기 스토리지 랜딩패드(77)를 통하여 상기 소스/드레인 영역들(73) 중 선택된 하나에 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 상부표면(553)에는 단일측벽 핀 전계효과트랜지스터가 제공될 수 있다. 상기 단일측벽 핀 전계효과트랜지스터는 종래의 평판 트랜지스터에 비하여 고집적화에 유리한 구조를 갖는다. 상기 제 2 게이트 패턴(68)은 상기 제 1 및 제 3 핀들(55, 57)보다 상부레벨에 위치할 수 있다. 이에 따라, 상기 제 2 게이트 패턴(68)과 상기 제 1 핀(55) 또는 상기 제 3 핀(57) 사이에 발생할 수 있는 전기적 간섭을 최소화 할 수 있다. 결과적으로, 고집적화에 유리한 구조를 가지면서 상기 게이트 패턴들(66, 67, 68, 69, 70) 및 상기 핀들(55, 56, 57, 58) 간의 전기적인 간섭을 최소화할 수 있는 디램 셀 어레이(DRAM cell array) 영역을 구현할 수 있다.
이제 도 3 내지 도 7을 참조하여 본 발명의 실시 예에 따른 핀 전계효과트랜지스터를 갖는 반도체소자의 형성방법을 설명하기로 한다.
도 3 및 도 4를 참조하면, 기판(51)에 핀들(fins; 55, 56, 57, 58)을 형성한다.
상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)에는 행 및 열 방향을 따라 이차원적으로 배열된 복수의 핀들(fins; 55, 56, 57, 58)을 형성할 수 있다.
구체적으로, 기판(51) 상의 소정영역에 트렌치마스크(도시하지 않음)를 형성할 수 있다. 상기 트렌치마스크는 상기 기판(51)에 대하여 식각선택비를 갖는 물질 막으로 형성하는 것이 바람직하다. 예를 들면, 상기 트렌치마스크는 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 트렌치마스크를 식각마스크로 이용하여 상기 기판(51)을 식각하여 상기 핀들(55, 56, 57, 58)을 한정하는 소자분리트렌치 영역(52)을 형성한다. 상기 기판(51)을 식각하는 것은 이방성식각 공정을 이용하여 수행할 수 있다. 상기 핀들(55, 56, 57, 58)은 서로마주보는 제 1 및 제 2 측벽들 및 상부표면을 갖도록 형성될 수 있다. 도시된 바와 같이, 제 1 핀(55)과 평행하게 배치된 제 2 핀(56), 및 상기 제 1 핀(55)과 인접하게 배치된 제 3 핀(57)이 형성될 수 있다. 상기 핀들(55, 56, 57, 58)은 단결정실리콘과 같은 반도체 핀으로 형성할 수 있다.
상기 핀들(55, 56, 57, 58)은 각각 상부표면 및 복수의 측벽들을 구비하도록 형성할 수 있다. 상기 제 1 핀(55)은 서로 마주보는 제 1 측벽(551) 및 제 2 측벽(552)을 구비하도록 형성할 수 있다. 또한, 상기 제 1 핀(55)은 상부표면(553)을 구비하도록 형성할 수 있다. 상기 제 2 핀(56) 또한 서로 마주보는 제 3 및 제 4 측벽들(561, 562), 및 상부표면(563)을 구비하도록 형성할 수 있다. 이와 마찬가지로, 상기 제 3 핀(57) 또한 서로 마주보는 제 5 및 제 6 측벽들(571, 572), 및 상부표면을 구비하도록 형성할 수 있다. 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)은 서로 마주보도록 형성할 수 있다. 상기 제 1 핀(55)의 상기 제 1 측벽(551)은 상기 제 3 핀(57)의 상기 제 5 측벽(571)과 평행하게 형성되고, 상기 제 1 핀(55)의 상기 제 2 측벽(552)은 상기 제 3 핀(57)의 상기 제 6 측벽(572)과 평행하게 형성될 수 있다.
상기 소자분리트렌치 영역(52)을 채우며 상기 기판(51)을 덮는 절연막을 형성할 수 있다. 상기 절연막을 부분적으로 제거하는 공정 및 상기 트렌치마스크를 제거하는 공정을 이용하여 상기 소자분리트렌치 영역(52)을 채우는 소자분리막(61)을 형성할 수 있다. 즉, 상기 소자분리막(61)은 상기 핀들(55, 56, 57, 58)을 둘러싸도록 형성할 수 있다. 상기 절연막을 부분적으로 제거하는 공정은 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 포함할 수 있다. 이 경우에, 상기 소자분리막(61)은 상기 핀들(55, 56, 57, 58)의 상기 상부표면들(553, 563)을 노출시키도록 형성할 수 있다. 또한, 상기 핀들(55, 56, 57, 58)의 상기 상부표면들(553, 563) 및 상기 소자분리막(61)의 상부표면은 실질적으로 동일레벨을 갖도록 형성할 수 있다. 이에 더하여, 상기 소자분리막(61)의 상부표면은 상기 핀들(55, 56, 57, 58)에 대하여 돌출되도록 형성할 수도 있다. 상기 소자분리막(61)은 고밀도 플라스마 산화막(HDP oxide)과 같은 절연막으로 형성할 수 있다.
도 3 및 도 5를 참조하면, 상기 소자분리막(61)을 갖는 기판(51) 상에 마스크패턴(63)을 형성할 수 있다.
상기 마스크패턴(63)은 상기 소자분리막(61)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 마스크패턴(63)은 실리콘질화막과 같은 질화막, 또는 포토레지스트로 형성할 수 있다. 상기 마스크패턴(63)은 상기 제 1 핀(55) 및 상기 제 2 핀(56) 사이의 상기 소자분리막(61)을 부분적으로 노출시키는 개구부(630)를 갖도록 형성할 수 있다. 또한, 상기 마스크패턴(63)은 상기 제 1 핀(55) 및 상기 제 2 핀(56) 의 상기 상부표면들(553, 563)을 부분적으로 노출시키도록 확장될 수 있다.
상기 마스크패턴(63)을 식각마스크로 사용하여 상기 소자분리막(61)을 부분적으로 제거하여 게이트 트렌치 영역(63T)을 형성한다. 상기 게이트 트렌치 영역(63T) 내에는 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561) 중 적어도 하나가 부분적으로 노출될 수 있다. 또한, 상기 게이트 트렌치 영역(63T) 내에는 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)이 동시에 부분적으로 노출될 수도 있다. 이어서, 상기 마스크패턴(63)을 제거한다.
상기 소자분리막(61)을 부분적으로 제거하는 것은 상기 핀들(55, 56, 57, 58)에 대하여 식각선택비를 갖는 식각조건을 사용하여 수행할 수 있다.
도 3 및 도 6을 참조하면, 상기 게이트 트렌치 영역(63T)을 갖는 기판(51) 상에 게이트유전막(65)을 형성한다. 상기 게이트유전막(65)은 실리콘산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다.
상기 게이트유전막(65)은 상기 핀들(55, 56, 57, 58)의 상부표면들 및 노출된 측벽들을 덮도록 형성할 수 있다. 상기 게이트유전막(65)은 상기 게이트 트렌치 영역(63T)의 내벽을 콘포말하게 덮도록 형성할 수 있다. 즉, 상기 게이트유전막(65)은 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)에 접촉하도록 형성할 수 있다. 이에 더하여, 상기 게이트유전막(65)은 상기 소자분리막(61)의 상부표면 또한 덮도록 형성할 수도 있다.
도 3 및 도 7을 참조하면, 상기 게이트유전막(65)을 갖는 기판(51) 상에 서로 평행한 게이트 패턴들(66, 67, 68, 69, 70)을 형성할 수 있다.
구체적으로, 상기 게이트유전막(65)을 갖는 기판(51) 상에 게이트도전막을 형성할 수 있다. 상기 게이트도전막은 상기 게이트 트렌치 영역(63T)을 채우고 상기 기판(51) 상을 덮도록 형성할 수 있다. 상기 게이트도전막은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트유전막(65) 상에 하드마스크패턴들(71)을 형성할 수 있다.상기 하드마스크패턴들(71)은 상기 게이트도전막에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 하드마스크패턴들(71)은 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 하드마스크패턴들(71)을 식각마스크로 사용하여 상기 게이트도전막을 부분적으로 제거하여 상기 게이트 패턴들(66, 67, 68, 69, 70)을 형성한다.
상기 게이트 패턴들(66, 67, 68, 69, 70)은 상기 핀들(55, 56, 57, 58)을 가로지르고 서로 평행하도록 형성할 수 있다. 도시된 바와 같이, 제 1 게이트 패턴(67)은 상기 제 1 및 제 2 핀(55, 56)을 가로지르고 상기 게이트 트렌치 영역(63T)을 채우도록 형성될 수 있다. 제 2 게이트 패턴(68)은 상기 제 1 게이트 패턴(67)에 평행하고, 상기 제 2 핀(56)을 가로지르며, 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이의 상기 소자분리막(61) 상부를 지나가도록 형성될 수 있다. 제 3 게이트 패턴(69)은 상기 제 2 게이트 패턴(68)과 평행하며 상기 제 1 게이트 패턴(67)의 반대편에 형성되고, 상기 제 3 핀(57)을 가로지르도록 형성될 수 있다. 상기 제 3 게이트 패턴(69)은 상기 제 3 핀(57)의 상기 제 6 측벽(572)을 부분적으로 덮도록 형성할 수 있다. 제 4 게이트 패턴(66)은 상기 제 1 게이트 패턴(67)과 평행하며 상기 제 2 게이트 패턴(68)의 반대편에 형성되고, 상기 제 1 핀(55)을 가로지르도록 형성될 수 있다. 상기 제 4 게이트 패턴(66)은 상기 제 1 핀(55)의 상기 제 2 측벽(552)을 덮도록 연장될 수 있다. 상기 제 4 게이트 패턴(66) 하부의 상기 제 1 측벽(551)은 상기 소자분리막(61)으로 덮일 수 있다.
또한, 상기 제 1 게이트 패턴(67)은 상기 게이트 트렌치 영역(63T)을 완전히 채우도록 형성할 수 있다. 즉, 상기 제 1 게이트 패턴(67)은 상기 제 1 핀(55)의 상기 제 1 측벽(551) 및 상기 제 2 핀(56)의 상기 제 3 측벽(561)을 덮을 수 있다. 상기 제 1 핀(55) 및 상기 제 3 핀(57) 사이에 있어서, 상기 소자분리막(61)의 상부표면은 상기 제 1 핀(55)의 상부표면(553) 및 제 3 핀(57)의 상부표면과 실질적으로 동일레벨에 위치할 수 있으며, 상기 제 2 게이트 패턴(68)은 상기 소자분리막(61) 상에 형성될 수 있다. 이에 따라, 상기 제 2 게이트 패턴(68)은 상기 제 1 및 제 3 핀들(55, 57)보다 상부레벨에 위치하도록 형성할 수 있다.
이제 다시 도 3 및 도 8을 참조하여 본 발명의 다른 실시 예에 따른 핀 전계효과트랜지스터를 갖는 디램 셀 어레이(DRAM cell array) 영역 형성방법을 설명하기로 한다.
도 3 및 도 8을 다시 참조하면, 도 4 내지 도 7을 참조하여 설명한 것과 같은 방법으로 핀들(55, 56, 57, 58), 소자분리막(61), 게이트유전막(65), 게이트 패턴들(66, 67, 68, 69, 70) 및 하드마스크패턴들(71)을 기판(51)에 형성할 수 있다.
상기 게이트 패턴들(66, 67, 68, 69, 70) 양측의 상기 핀들(55, 56, 57, 58) 내에 소스/드레인 영역들(73)을 형성할 수 있다. 상기 소스/드레인 영역들(73)은 고농도불순물영역으로 형성할 수 있다. 차례로 적층된 상기 게이트 패턴들(66, 67, 68, 69, 70) 및 상기 하드마스크패턴들(71)의 측벽들에 절연성스페이서(74)를 형성할 수 있다. 상기 절연성스페이서(74)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 소스/드레인 영역들(73) 상에 랜딩패드들(76, 77)을 형성할 수 있다. 상기 랜딩패드들(76, 77)은 비트라인 랜딩패드들(76) 및 스토리지 랜딩패드들(77)로 구분될 수 있다. 상기 랜딩패드들(76, 77)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막으로 형성할 수 있다. 상기 랜딩패드들(76, 77)은 상기 소스/드레인 영역들(73)과 전기적으로 접속될 수 있다.
상기 랜딩패드들(76, 77) 및 상기 하드마스크패턴들(71)을 갖는 기판(51) 상에 층간절연막(85)을 형성할 수 있다. 상기 층간절연막(85)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 층간절연막(85) 내에 비트라인(83) 및 비트라인 플러그(81)를 형성할 수 있다. 상기 비트라인 플러그(81)의 한쪽은 상기 비트라인 랜딩패드(76)와 접촉하도록 형성할 수 있다. 상기 비트라인 플러그(81)의 다른 쪽은 상기 비트라인(83)에 접촉하도록 형성할 수 있다. 상기 비트라인 플러그(81) 및 상기 비트라인(83)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막으로 형성할 수 있다. 상기 비트라인(83)은 상기 비트라인 플러그(81) 및 상기 비트라인 랜딩패드(76)를 통하여 상기 소스/드레인 영역들(73) 중 선택된 하나에 전기적으로 접속될 수 있다.
상기 층간절연막(85)을 관통하는 도전성플러그(87)를 형성할 수 있다. 상기 도전성플러그(87)는 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막으로 형성할 수 있다. 상기 층간절연막(85) 상에 스토리지 노드(storage node; 91)를 형성할 수 있다. 즉, 상기 스토리지 노드(91) 및 상기 스토리지 랜딩패드(77) 사이에 상기 층간절연막(85)을 관통하는 상기 도전성플러그(87)가 형성될 수 있다. 상기 도전성플러그(87)의 한쪽은 상기 스토리지 랜딩패드(77)와 접촉할 수 있다. 상기 도전성플러그(87)의 다른 쪽은 상기 스토리지 노드(91)에 접촉할 수 있다. 상기 스토리지 노드(91)는 상기 도전성플러그(87) 및 상기 스토리지 랜딩패드(77)를 통하여 상기 소스/드레인 영역들(73) 중 선택된 하나에 전기적으로 접속될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 메모리소자의 셀 어레이 영역 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 기판에 배치된 제 1 핀(fin), 상기 제 1 핀과 마주보는 제 2 핀 및 상기 제 1 핀에 인접한 제 3 핀이 제공된다. 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 구비하고, 상기 제 2 핀은 서로 마주보는 제 3 측벽 및 제 4 측벽을 구비한다. 상기 핀들의 측벽들을 둘러싸는 소자분리막이 제공된다. 상기 제 1 및 제 2 핀들을 가로지르는 제 1 게이트 패턴이 제공된다. 상기 제 1 게이트 패턴은 상기 제 1 및 제 2 핀들 사이의 상기 소자분리막 내로 연장되어 상기 제 1 측벽 및 상기 제 3 측벽을 덮는다. 상기 제 1 측벽 및 상기 제 3 측벽에는 각각 단일측벽 핀 전계효과트랜지스터가 제공될 수 있다. 상기 제 1 게이트 패턴 하부의 상기 제 2 측벽 및 상기 제 4 측벽은 상기 소자분리막에 접촉할 수 있다. 또한, 상기 제 1 게이트 패턴에 평행하고, 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자분리막 상부를 지나가는 제 2 게이트 패턴이 제공된다. 상기 제 1 핀 및 상기 제 3 핀 사이에 있어서, 상기 제 2 게이트 패턴은 상기 제 1 및 제 3 핀들 보다 상부레벨에 배치된다. 이에 따라, 상기 제 2 게이트 패턴과 상기 핀들 사이에 발생할 수 있는 전기적 간섭을 최소화 할 수 있다. 결과적으로, 고집적화에 유리한 구조를 가지면서 상기 게이트 패턴들 및 상기 핀들 간의 전기적인 간섭을 최소화할 수 있는 반도체소자를 구현할 수 있다.
Claims (17)
- 기판;상기 기판에 배치되고 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖는 제 1 핀(fin);상기 제 1 핀의 측벽들을 둘러싸는 소자분리막; 및상기 제 1 핀을 가로지르며, 상기 소자분리막 내로 연장되어 상기 제 1 핀의 상기 제 1 측벽을 덮는 제 1 게이트 패턴을 포함하되, 상기 제 1 게이트 패턴 하부의 상기 제 2 측벽은 상기 소자분리막으로 덮이고, 상기 제 2 측벽을 덮는 상기 소자분리막의 상부표면은 상기 제 1 핀의 상부표면과 같은 레벨에 위치한 반도체소자.
- 제 1 항에 있어서,상기 제 1 핀(fin) 및 상기 제 1 게이트 패턴 사이에 개재된 게이트유전막을 더 포함하는 것을 특징으로 하는 반도체소자.
- 삭제
- 제 1 항에 있어서,상기 기판에 상기 제 1 핀(fin)과 마주보게 배치되고 제 3 측벽 및 제 4 측 벽을 갖는 제 2 핀을 더 포함하되, 상기 제 3 측벽은 상기 제 1 측벽과 마주보며, 상기 소자분리막은 상기 제 2 핀의 측벽들을 둘러싸고, 상기 제 1 게이트 패턴은 상기 제 2 핀을 가로지르도록 연장되며 상기 제 3 측벽을 덮는 것을 특징으로 하는 반도체소자.
- 제 4 항에 있어서,상기 기판에 상기 제 1 핀에 인접하게 배치되고, 상기 소자분리막에 의하여 분리되며, 제 5 측벽 및 제 6 측벽을 갖는 제 3 핀; 및상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자분리막 상부를 지나가도록 배치된 제 2 게이트 패턴을 더 포함하되, 상기 제 2 게이트 패턴은 상기 제 1 핀 및 상기 제 3 핀 사이에서 상기 핀들(fins)보다 상부레벨에 위치하는 것을 특징으로 하는 반도체소자.
- 제 5 항에 있어서,상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴에 평행하고 상기 제 2 핀을 가로지르며 상기 제 4 측벽을 덮되, 상기 제 4 측벽은 상기 제 3 측벽과 마주보는 것을 특징으로 하는 반도체소자.
- 제 5 항에 있어서,상기 제 2 게이트 패턴과 평행하고 상기 제 3 핀을 가로지르는 제 3 게이트 패턴을 더 포함하되, 상기 제 6 측벽은 상기 제 2 측벽과 평행하고, 상기 제 3 게이트 패턴은 상기 제 6 측벽을 덮는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 1 게이트 패턴과 평행하고 상기 제 1 핀을 가로지르는 제 4 게이트 패턴을 더 포함하되, 상기 제 4 게이트 패턴은 상기 제 2 측벽을 덮는 것을 특징으로 하는 반도체소자.
- 기판;상기 기판에 배치되고 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖는 제 1 핀(fin);상기 기판에 상기 제 1 핀과 마주보게 배치되고, 서로 마주보는 제 3 측벽 및 제 4 측벽을 갖는 제 2 핀;상기 기판에 상기 제 1 핀에 인접하게 배치되되, 상기 제 1 측벽과 평행한 제 5 측벽 및 상기 제 2 측벽과 평행한 제 6 측벽을 갖는 제 3 핀;상기 핀들의 측벽들을 둘러싸는 소자분리막;상기 제 1 및 제 2 핀들을 가로지르며, 상기 제 1 및 제 2 핀들 사이의 상기 소자분리막 내로 연장되어 상기 제 1 측벽 및 상기 제 1 측벽과 마주보는 상기 제 3 측벽을 덮는 제 1 게이트 패턴;상기 제 2 핀을 가로지르며, 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소 자분리막 상부를 지나가도록 배치되되, 상기 핀들(fins)보다 상부레벨에 위치하는 제 2 게이트 패턴;상기 게이트 패턴들 양측의 상기 핀들 내에 배치된 소스/드레인 영역들; 및상기 기판 상에 제공되고 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 스토리지 노드(storage node)를 포함하는 디램 셀 어레이(DRAM cell array) 영역.
- 제 9 항에 있어서,상기 소스/드레인 영역들 중 선택된 하나의 상부에 제공된 랜딩패드; 및상기 랜딩패드 상에 제공된 도전성플러그를 더 포함하되, 상기 도전성플러그는 상기 스토리지 노드와 접촉되며, 상기 랜딩패드는 상기 소스/드레인 영역들 중 선택된 하나에 접촉되는 것을 특징으로 하는 디램 셀 어레이(DRAM cell array) 영역.
- 제 9 항에 있어서,상기 핀들(fins) 및 상기 게이트 패턴들 사이에 개재된 게이트유전막을 더 포함하는 디램 셀 어레이(DRAM cell array) 영역.
- 제 9 항에 있어서,상기 제 1 게이트 패턴 하부의 상기 제 2 및 제 4 측벽들은 상기 소자분리막 에 접촉되되, 상기 핀들의 상부표면 및 상기 소자분리막의 상부표면은 실질적으로 동일레벨에 위치하는 것을 특징으로 하는 디램 셀 어레이(DRAM cell array) 영역.
- 제 9 항에 있어서,상기 제 2 게이트 패턴과 평행하며 상기 제 3 핀을 가로지르는 제 3 게이트 패턴을 더 포함하되, 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴은 평행하게 배치되고, 상기 제 3 게이트 패턴은 상기 제 6 측벽을 덮는 것을 특징으로 하는 디램 셀 어레이(DRAM cell array) 영역.
- 기판을 제공하고,상기 기판에 제 1 핀(fin), 상기 제 1 핀과 마주보는 제 2 핀, 및 상기 제 1 핀에 인접한 제 3 핀을 형성하되, 상기 제 1 핀은 서로 마주보는 제 1 측벽 및 제 2 측벽을 구비하며, 상기 제 2 핀은 서로 마주보는 제 3 측벽 및 제 4 측벽을 구비하고, 상기 제 1 측벽 및 상기 제 3 측벽은 서로 마주보게 형성되고,상기 핀들(fins)의 측벽들을 둘러싸는 소자분리막을 형성하고,상기 소자분리막을 부분적으로 제거하여 상기 제 1 및 제 2 핀들 사이에 상기 제 1 및 제 3 측벽들 중 적어도 하나를 부분적으로 노출시키는 게이트 트렌치 영역을 형성하고,상기 게이트 트렌치 영역에 노출된 상기 적어도 하나의 측벽 및 상기 핀들 상에 게이트유전막을 형성하고,상기 제 1 및 제 2 핀들을 가로지르며 상기 게이트 트렌치 영역을 채우는 제 1 게이트 패턴을 형성하는 것을 포함하는 반도체소자의 형성방법.
- 제 14 항에 있어서,상기 게이트 트렌치 영역은 상기 제 1 핀의 상기 제 1 측벽 및 상기 제 2 핀의 상기 제 3 측벽을 동시에 노출시키는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 14 항에 있어서,상기 게이트 트렌치 영역을 형성하는 것은,상기 기판 상에 마스크패턴을 형성하되, 상기 마스크패턴은 상기 제 1 핀 및 상기 제 2 핀 사이의 상기 소자분리막을 부분적으로 노출시키는 개구부를 갖고,상기 마스크패턴을 식각마스크로 사용하여 상기 소자분리막을 부분적으로 식각하고,상기 마스크패턴을 제거하는 것을 포함하는 반도체소자의 형성방법.
- 제 14 항에 있어서,상기 게이트 패턴들을 형성하는 동안,상기 제 2 핀을 가로지르며 상기 제 1 핀 및 상기 제 3 핀 사이의 상기 소자분리막 상부를 지나가는 제 2 게이트 패턴을 형성하는 것을 더 포함하되, 상기 제 2 게이트 패턴은 상기 핀들(fins)보다 상부레벨에 위치하는 것을 특징으로 하는 반도체소자의 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050126362A KR100724561B1 (ko) | 2005-12-20 | 2005-12-20 | 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 |
| US11/465,055 US20070138599A1 (en) | 2005-12-20 | 2006-08-16 | Semiconductor device having a single sidewall fin field effect transistor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050126362A KR100724561B1 (ko) | 2005-12-20 | 2005-12-20 | 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100724561B1 true KR100724561B1 (ko) | 2007-06-04 |
Family
ID=38172486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050126362A KR100724561B1 (ko) | 2005-12-20 | 2005-12-20 | 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070138599A1 (ko) |
| KR (1) | KR100724561B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150090796A (ko) * | 2014-01-28 | 2015-08-06 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
| US7859044B2 (en) * | 2007-07-24 | 2010-12-28 | International Business Machines Corporation | Partially gated FINFET with gate dielectric on only one sidewall |
| TWI341012B (en) * | 2007-09-03 | 2011-04-21 | Macronix Int Co Ltd | Methods of forming nitride read only memory and word lines thereof |
| JP2009094275A (ja) * | 2007-10-09 | 2009-04-30 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8338256B2 (en) | 2010-07-08 | 2012-12-25 | International Business Machines Corporation | Multi-gate transistor having sidewall contacts |
| US8561003B2 (en) | 2011-07-29 | 2013-10-15 | Synopsys, Inc. | N-channel and P-channel finFET cell architecture with inter-block insulator |
| US8595661B2 (en) | 2011-07-29 | 2013-11-26 | Synopsys, Inc. | N-channel and p-channel finFET cell architecture |
| US9515172B2 (en) * | 2014-01-28 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor devices having isolation insulating layers and methods of manufacturing the same |
| US9704751B1 (en) * | 2016-02-26 | 2017-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
| TWI691076B (zh) * | 2016-08-03 | 2020-04-11 | 聯華電子股份有限公司 | 半導體結構及其製作方法 |
| KR20210003997A (ko) * | 2019-07-02 | 2021-01-13 | 삼성전자주식회사 | 반도체 소자 및 그의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036437A (ja) * | 1999-06-04 | 2001-02-09 | Lucent Technol Inc | 分散チャネルから受信された信号を処理するための方法および分散チャネルからの信号を受信する受信機 |
| JP2002151688A (ja) | 2000-08-28 | 2002-05-24 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| KR20050077926A (ko) * | 2004-01-29 | 2005-08-04 | 삼성전자주식회사 | 전계효과 트랜지스터의 제조방법 |
| KR20050078749A (ko) * | 2004-02-02 | 2005-08-08 | 삼성전자주식회사 | 다마신 공법을 이용한 핀 트랜지스터 형성방법 |
| KR20050099877A (ko) * | 2004-04-12 | 2005-10-17 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3917063B2 (ja) * | 2002-11-21 | 2007-05-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100521384B1 (ko) * | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100545863B1 (ko) * | 2004-07-30 | 2006-01-24 | 삼성전자주식회사 | 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 |
| KR100605508B1 (ko) * | 2004-11-30 | 2006-07-28 | 삼성전자주식회사 | 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 |
| KR100629356B1 (ko) * | 2004-12-23 | 2006-09-29 | 삼성전자주식회사 | 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 |
| KR100645053B1 (ko) * | 2004-12-28 | 2006-11-10 | 삼성전자주식회사 | 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법 |
-
2005
- 2005-12-20 KR KR1020050126362A patent/KR100724561B1/ko not_active IP Right Cessation
-
2006
- 2006-08-16 US US11/465,055 patent/US20070138599A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036437A (ja) * | 1999-06-04 | 2001-02-09 | Lucent Technol Inc | 分散チャネルから受信された信号を処理するための方法および分散チャネルからの信号を受信する受信機 |
| JP2002151688A (ja) | 2000-08-28 | 2002-05-24 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| KR20050077926A (ko) * | 2004-01-29 | 2005-08-04 | 삼성전자주식회사 | 전계효과 트랜지스터의 제조방법 |
| KR20050078749A (ko) * | 2004-02-02 | 2005-08-08 | 삼성전자주식회사 | 다마신 공법을 이용한 핀 트랜지스터 형성방법 |
| KR20050099877A (ko) * | 2004-04-12 | 2005-10-17 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150090796A (ko) * | 2014-01-28 | 2015-08-06 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102115552B1 (ko) | 2014-01-28 | 2020-05-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070138599A1 (en) | 2007-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100724561B1 (ko) | 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 | |
| KR100843715B1 (ko) | 반도체소자의 콘택 구조체 및 그 형성방법 | |
| KR100642650B1 (ko) | 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법 | |
| KR100782488B1 (ko) | 매립 배선들을 갖는 반도체소자 및 그 제조방법 | |
| KR100352909B1 (ko) | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 | |
| JP5520185B2 (ja) | 半導体装置及びその製作方法 | |
| KR100763330B1 (ko) | 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 | |
| KR100843716B1 (ko) | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 | |
| KR100724074B1 (ko) | 핀 전계 효과 트랜지스터 및 이의 형성 방법 | |
| KR100739653B1 (ko) | 핀 전계 효과 트랜지스터 및 그 제조 방법 | |
| KR100749035B1 (ko) | 반도체 장치의 형성방법 | |
| US7491603B2 (en) | Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same | |
| KR100652370B1 (ko) | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 | |
| KR20130004673A (ko) | 디램 소자 및 이의 제조 방법 | |
| US20200083224A1 (en) | Semiconductor device and method of forming the same | |
| KR100434511B1 (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
| US6242332B1 (en) | Method for forming self-aligned contact | |
| KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| CN216213456U (zh) | 半导体存储装置 | |
| KR20210026193A (ko) | 반도체 소자 및 그 제조방법 | |
| US6953959B2 (en) | Integrated circuit devices including self-aligned contacts with increased alignment margin | |
| US6927127B2 (en) | Method of manufacturing a semiconductor memory device | |
| US20230020173A1 (en) | Semiconductor structure and method for manufacturing semiconductor structure | |
| KR20130050160A (ko) | 반도체 소자의 제조 방법 | |
| WO2014126214A1 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |