KR20050099877A - 불휘발성 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 다중 게이트 구조의 불휘발성 메모리 소자 및 그 형성 방법은 상감 공정을 이용하여 게이트 전극을 형성한다. 따라서 게이트 전극 형성 공정에서, 전하저장층, 터널링 절연막, 블록킹 절연막 및 게이트 전극막이 식각 손상을 받지 않아 신뢰성 있는 불휘발성 메모리 소자를 형성할 수 있다.

Description

불휘발성 메모리 소자 및 그 형성 방법{NON-VOLATILE MEMORY DEVICES AND METHOD FOR FORMING THE SAME}
본 발명은 메모리 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 소자 및 그 형성 방법에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 프로그램이 가능한 불휘발성 메모리 소자로서 페이지 단위 또는 다중 비트 단위의 프로그램 동작, 블록 단위 또는 섹터 단위의 소거 동작이 가능하여 속도 측면에서 매우 우수한 특성을 가진다. 이 같은 특성의 플래쉬 메모리는 디지털 휴대전화, 디지털 카메라, 랜스위치, 노트북 컴퓨터의 PC 카드, 디지털 셋톱박스, 내장 컨트롤러 등과 같은 다양한 장치들에 사용된다.
잘 알려진 바와 같이 플래쉬 메모리 소자는 소오스/드레인, 터널링 산화막, 플로팅 게이트, 블록킹 절연막 및 제어 게이트로 구성된다. 제어 게이트, 소오스/드레인 및 기판에 적절한 바이어스 전압이 인가되면, 전하가 기판으로부터 플로팅 게이트에 주입되거나 또는 플로팅 게이트에 주입된 전하가 기판으로 빠져나가게 되고, 이에 따라 문턱전압의 변동이 발생하게 된다. 따라서 플래쉬 메모리 소자는 예컨대, 이진 정보를 저장할 수 있는 메모리 소자로서의 동작을 할 수 있게 된다.
한편, 고성능, 고속도, 저소비 전력화 및 저비용을 유지하기 위해서는 반도체 소자의 지속적인 고집적화가 필요하다. 플래쉬 메모리 소자의 프로그램 동작 및 소거 동작은 터널링 절연막을 통해서 전하를 기판으로부터 플로팅 게이트로 주입하거나 그 반대로 플로팅 게이트에 주입된 전하를 기판으로 방출하는 것에 의해서 이루어진다. 전하를 기판으로부터 플로팅 게이트로 주입하는 방식으로는 파울러-노드하임 터널링(F-N 터널링)에 의한 방식, 채널핫캐리어주입(CHCI)에 의한 방식이 대표적이다. F-N 터널링에 의한 방식의 경우, 일정 두께 이상의 터널링 절연막을 요구한다. 터널링 절연막이 너무 얇으면, 외부의 바이어스 전압의 인가 없이도 전하가 얇은 터널링 절연막을 통과하게 된다. 이와 같이 일정 두께 이상의 터널링 절연막을 요구하는 플래쉬 메모리 소자의 특성은 플래쉬 메모리 소자는 고집적화를 방해하는 요인으로 작용하게 된다.
이에, 최근에 복수 개의 채널이 형성되는 다중 게이트 구조, 예컨대, 이중 게이트(Double Gate), 삼중 게이트(Triple gate) 구조를 가지는 플래쉬 메모리 소자가 제안된바 있다.
대한민국특허등록 제10-0420070호는 실리콘 핀을 이용한 다중 게이트 구조의 플래쉬 메모리 소자 및 그 형성 방법을 개시하고 있으며 도1a 및 도 1b에 플래쉬 메모리 소자가 개략적으로 도시되어 있다. 도1a 및 도 1b에서 참조번호 2b는 벌크 실리콘 기판을, 참조번호 4는 핀 액티브 영역을, 참조번호 6은 제1산화막을, 참조번호 10은 제2산화막을, 참조번호 12는 터널링 산화막을, 참조번호 16은 제어 전극을, 참조번호 32는 저장 전극을, 참조번호 34는 전극 사이 산화막을 각각 가리킨다.
하지만, 상기 10-0420070 특허에 개시된 바에 따르면, 핀 액티브 영역(4) 및 터널링 산화막(12)이 제어 전극(16)을 정의 할 때, 식각 손상을 받을 수 있다. 터널링 산화막(12)이 심한 식각 손상을 받게 되면 플래쉬 메모리 소자의 데이터 유지(retention) 특성이 악화되고 소자의 신뢰성이 확보될 수 없다.
또한 인접한 제어 전극들 사이에 전기적 연결이 발생할 수 있다. 왜냐하면, 돌출된 구조를 갖는 핀 액티브 영역(4)을 지나도록 제어 게이트를 형성해야 하기 때문이다. 따라서, 인접한 제어 전극들 사이의 전기적 연결 발생을 방지하기 위해 과식각을 수행할 경우, 채널 영역으로 사용되는 실리콘 핀들 측벽이 식각 손상을 받을 수 있다.
따라서, 본 발명의 일 목적은 소자의 신뢰성을 확보할 수 있으며 고집적화 경향과 양립할 수 있는 플래쉬 메모리 소자 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 제어 게이트에 의한 채널 제어 능력이 우수한 게이트-올-어라운드(gate-all-around) 구조의 플래쉬 메모리 소자 및 그 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 특징은 게이트-올-어라운드 구조의 반도체 메모리 소자를 제공한다. 상기 반도체 메모리 소자는 반도체 기판에 연결되고 구멍을 가지는 반도체 핀과, 상기 구멍위의 반도체 핀의 양측면들 및 상부면, 상기 구멍아래의 반도체 핀의 양측면들, 그리고 상기 구멍에 의해 정의된 반도체 핀의 내부 면들 상에 터널링 절연막을 사이에 두고 형성된 전하저장막과, 상기 전하저장막 상에 블록킹 절연막을 사이에 두고 형성된 게이트 전극을 포함한다.
이 같은 반도체 메모리 소자에 따르면, 상기 구멍과 상기 게이트 전극 사이에 위치하는 반도체 핀 (즉, 상기 구멍위의 상기 반도체 핀의 측면들 및 상부면, 상기 구멍의 상부면을 한정하는 실리콘 핀) 및 상기 구멍의 측면들 및 바닥면을 한정하는 반도체 핀이 채널로 작용할 수 있다. 따라서 상기 게이트 전극에 의한 채널의 제어 능력이 이중 게이트 구조 및 삼중 게이트 구조에 비해서 향상되고 따라서 소자 집적도의 정도가 더욱 증가될 수 있다.
상기 반도체 핀은, 상기 구멍의 바닥면을 정의하며 상기 반도체 기판으로부터 형성된 제1반도체 패턴과, 상기 제1반도체 패턴상에 적층되고 상기 구멍의 측면들을 정의하는 제2 패턴과, 상기 제2 패턴상에 적층되고 상기 구멍의 상부면을 정의하는 제3반도체 패턴을 포함할 수 있다. 따라서, 상기 제3반도체 패턴의 표면 전부, 상기 제2패턴의 측면들, 그리고 상기 제1반도체 패턴의 상부면이 채널로 작용할 수 있다.
상기 제2패턴은 상기 제1반도체 패턴 및 상기 제3반도체 패턴에 대해서 식각 선택비를 가지는 제2반도체 패턴일 수 있다. 이때, 상기 제2반도체 패턴은 실리콘-게르마늄이고 상기 제1반도체 패턴 및 상기 제3반도체 패턴은 실리콘이다. 또한, 상기 반도체 핀은 상기 적어도 1회 이상 반복되어 적층된 상기 구멍을 구비한 제2반도체 패턴 및 상기 제3반도체 패턴을 더 포함할 수 있다. 이 경우, 상기 반도체 핀은 상기 제2반도체 패턴들에 형성된 수직으로 정렬된 다수 개의 구멍들을 포함한다. 이에 따라 소자 집적도의 정도가 더 더욱 향상될 수 있다.
한편, 상기 제2패턴이 매몰 산화막 패턴일 경우, 상기 제3반도체 패턴의 표면 전부 그리고 상기 제1반도체 패턴의 상부면이 채널로 작용할 것이다.
상술한 반도체 메모리 소자에서 전하저장막은 나노 크리스탈, 퀀텀 닷, 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막으로 형성될 수 있다. 상기 전하저장막이 도전성 막질일 경우 인접한 반도체 핀에 형성된 전하저장막과 전기적으로 절연되는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 반도체 메모리 소자는 반도체 기판에 연결되고 구멍을 가지는 반도체 핀과, 상기 구멍위의 반도체 핀의 양측면들 및 상부면 그리고 상기 구멍에 의해 정의된 반도체 핀의 내부면들 상에 형성된 터널링 절연막과, 상기 구멍아래 및 상기 구멍위의 반도체 핀의 측면들 상의 터널링 절연막 그리고 상기 구멍 내부의 터널링 절연막 상에 형성된 전하저장막과, 상기 전하저장막 및 상기 터널링 절연막 상에 형성되고 상기 구멍을 채우는 블록킹 절연막과, 상기 블록킹 절연막 상에 형성된 게이트 전극을 포함한다.
이 같은 반도체 메모리 소자에 따르면, 상기 구멍위의 반도체 핀의 상부면에는 전하저장막이 형성되지 않고 상기 구멍내부에는 전하저장막이 형성되어 있다. 상기 구멍위의 반도체 핀의 상부면과 게이트 전극 사이에는 터널링 절연막 및 블록킹 절연막이 존재하며 이는 통상적인 트랜지스터와 동일한 구조를 나타낸다. 반면, 구멍위의 반도체 핀의 상부면을 제외한 반도체 핀의 표면상에는 터널링 절연막, 전하저장막, 블록킹 절연막 및 게이트 전극이 위치하고 있으며 이 같은 구조는 불휘발성 메모리 소자로서 동작을 가능하게 한다.
상기 게이트-올-어라운드 구조의 반도체 메모리 소자를 형성하는 방법은 반도체 기판에 연결되고 구멍을 가지는 반도체 핀을 형성하고, 상기 구멍위의 반도체 핀의 양측면들 및 상부면, 상기 구멍 아래의 반도체 핀의 측면들, 그리고 상기 구멍을 정의하는 반도체 핀의 내부면들 상에 터널링 절연막을 형성하고, 상기 터널링 절연막 상에 전하저장막을 형성하고, 상기 전하저장막 상에 블록킹 절연막을 형성하고, 상기 블록킹 절연막 상에 게이트 전극을 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 반도체 기판에 연결되고 구멍을 가지는 반도체 핀을 형성하는 것은: 상기 반도체 기판 상에 적어도 1회 이상 교호적으로 적층되는 제2반도체층 및 제3반도체층을 형성하고, 상기 교호적으로 적층된 제2반도체층 및 제3반도체층 그리고 상기 반도체 기판의 일부 두께를 식각하여 상기 반도체 기판으로부터 형성된 제1반도체 패턴, 상기 제2반도체층으로부터 형성된 제2반도체 패턴 및 상기 제3반도체층으로부터 형성된 제3반도체 패턴으로 이루어진 반도체 핀을 반도체 핀을 형성하고, 상기 반도체 핀의 측면들을 감싸는 소자분리막을 형성하고, 상기 반도체 핀 및 상기 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고, 상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각하고, 상기 홈 아래에 노출된 상기 제2반도체 패턴을 제거하여 상기 홈아래에 정렬되며 상기 제2반도체 패턴에 위치하는 구멍을 형성하는 것을 포함하여 이루어진다.
상기 방법에서, 상기 전하저장막은 나노 크리스탈, 퀀텀 닷, 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막으로 형성될 수 있다.
상기 방법에서, 상기 반도체 기판 및 상기 제3반도체층은 동일한 물질이고, 상기 제2반도체층은 상기 반도체 기판 및 상기 제3반도체층에 대해서 식각 선택비를 가지는 것을 특징으로 한다. 예컨대, 상기 반도체 기판 및 제3반도체층은 실리콘으로 이루어지고, 상기 제2반도체층은 실리콘-게르마늄으로 이루어 질 수 있다.
상기 방법에서, 채널을 위한 이온 주입 공정은 상기 구멍을 형성한 후 진행되며, 상기 물질막 패턴이 이온주입 마스크로 사용된다.
상기 방법에서, 상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하는 것은: 상기 반도체 핀 및 소자분리막을 가로지르는 더미 게이트 라인을 형성하고, 상기 더미 게이트 라인의 측면을 둘러싸는 상기 물질막 패턴을 형성하고, 상기 더미 게이트 라인을 제거하여 상기 더미 게이트 라인에 대응하는 상기 홈을 형성하는 것을 포함하여 이루어진다. 이 경우, 소오스/드레인을 위한 이온 주입 공정은 상기 더미 게이트 라인을 형성한 후 진행된다. 여기서, 상기 불순물 이온이 주입된 상기 더미 게이트 라인 양측의 제2반도체 패턴이 상기 홈아래의 제2반도체 패턴에 대해서 상대적으로 낮은 식각율을 가지게 된다.
상기 방법에서, 상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각한 후 상기 터널링 절연막을 형성하기 전에, 상기 반도체 핀의 가장자리의 뾰족한 부분을 둥글게 하기 위해서 열산화 공정 또는 수소 분위기에서의 열처리 공정을 더 진행할 수 있다. 이는 반도체 핀 상부 가장자리에서 기생 트랜지스터가 형성되는 것을 억제할 수 있다.
상기 방법에서, 상기 제2반도체층 및 상기 제3반도체층이 1회 적층될 경우, 상기 전하저장막을 형성한 후 에치백 공정을 진행하여 상기 제3반도체 패턴 상부면상의 전하저장막을 제거하는 것을 더 포함할 수 있다.
상기 방법에서, 상기 반도체 기판 상에 적어도 1회 이상 교호적으로 제2반도체층 및 제3반도체층을 적층하기 전에 매몰 산화막을 더 형성할 수 있다. 이는 SOI 기판, GOI 기판, 또는 SGOI 기판을 이용한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법이다.
다른 실시예에 있어서, 상기 반도체 기판에 구멍을 가지는 반도체 핀을 형성하는 것은: 상기 반도체 기판 상에 제2절연층 및 제3반도체층을 형성하고, 상기 제3반도체층, 제2절연층 그리고 상기 반도체 기판의 일부 두께를 식각하여 상기 반도체 기판으로부터 형성된 제1반도체 패턴, 상기 제2절연층으로부터 형성된 제2절연층 패턴 및 상기 제3반도체층으로부터 형성된 제3반도체 패턴으로 이루어진 반도체 핀을 반도체 핀을 형성하고, 상기 반도체 핀의 측면들을 감싸는 소자분리막을 형성하고, 상기 반도체 핀 및 상기 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고, 상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각하고, 상기 홈아래에 노출된 상기 제2절연층 패턴을 제거하여 상기 홈아래에 정렬되며 상기 제2절연층 패턴에 위치하는 구멍을 형성하는 것을 포함하여 이루어진다.
이때, 채널을 위한 이온 주입 공정은 상기 홈을 가지는 물질막 패턴을 형성한 후 진행된다. 이때, 불순물 이온이 상기 홈을 통해서 상기 제3반도체 패턴 및 상기 제2절연층 패턴에 주입되고 이에 따라, 상기 불순물 이온이 주입된 홈아래의 상기 제2절연층 패턴이 상기 홈 양측의 제2절연층 패턴에 대해서 상대적으로 높은 식각율을 가지게 된다. 따라서, 홈아래의 제2절연층 패턴이 선택적으로 제거될 수 있다.
한편, 소오스/드레인을 위한 이온 주입 공정은 상기 게이트 전극을 형성한 후에 진행된다.
상기 목적을 달성하기 위해 본 발명은 이중 게이트 구조의 반도체 메모리 소자 형성 방법을 제공한다. 이중 게이트 구조의 반도체 메모리 소자 형성 방법은, 반도체 기판상에 형성된 캐핑막 패턴을 이용하여 노출된 반도체 기판을 소정깊이 식각한 후 소자분리막을 형성하여 상기 소자분리막 및 상기 캐핑막 패턴으로 둘러싸인 반도체 핀을 형성하고; 상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고; 상기 홈에 의해 노출된 소자분리막을 식각하여 상기 반도체 핀의 측면들을 노출시키고; 노출된 반도체 핀의 측면들 및 상기 캐핑막 패턴상에 콘포말한 터널링 절연막, 전하저장막 및 블록킹 절연막을 순차적으로 형성하고; 상기 홈을 채우도록 상기 블록킹 절연막 상에 게이트 전극막을 형성하는 것을 포함한다.
이와 같은 방법에 따르면, 게이트 전극막에 대한 사진식각 공정이 필요치 않게 되어 추가적인 반도체 핀 및 터널링 산화막의 식각 손상을 방지할 수 있다.
상기 방법에서, 상기 전하저장막을 형성한 후 상기 블록킹 절연막을 형성하기 전에 에치백 공정을 더 진행하여 상기 반도체 핀 측면들에만 상기 전하저장막을 남길 수 있다. 상기 전하저장막이 도전성 막질인 경우 상기 에치백 공정을 진행하는 것이 바람직하다.
상기 방법에서, 상기 홈을 가지는 물질막을 형성한 후, 상기 홈에 의해 노출된 캐핑막 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키는 것을 더 포함할 수 있다. 이 경우 삼중 게이트 구조의 반도체 메모리 소자가 형성될 것이다.
상기 방법에서, 상기 반도체 핀의 측면들 또는 상부면 및 측면들을 노출시킨 후 터널링 절연막을 형성하기 전에 상기 반도체 핀의 가장자리의 뾰족한 부분을 둥글게 하기 위해서 열산화 공정 또는 수소 분위기에서의 열처리 공정을 더 진행할 수 있다
상기 방법에서, 상기 반도체 핀의 측면들 또는 상부면 및 측면들을 노출시킨 후, 채널 형성을 위한 이온주입 공정을 더 진행할 수 있다.
상기 방법에서, 상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하는 것은, 상기 반도체 핀 및 소자분리막 상에 버퍼막 및 물질막을 형성하고; 상기 물질막 및 상기 버퍼막을 차례로 패터닝하는 것을 포함하여 이루어질 수 있다.
상기 방법에서 상기 반도체 핀의 측면들 상에만 남도록 상기 게이트 전극막을 패터닝하는 것을 더 포함할 수 있다. 즉, 반도체 핀의 측면들에 형성된 게이트 전극막들에 대해서 서로 다른 바이어스 전압을 가할 수가 있다. 이에 따라 다층 레벨의 문턱전압을 가질 수 있는 반도체 메모리 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 "상"에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 명세서에서 선택적인 막질(optional layer) 또는 선택적인 공정(optional process)이란 그와 같은 막질 또는 공정을 진행할 수도 있고 하지 않을 수도 있다는 것을 가리킨다.
(이중 게이트 구조의 불휘발성 메모리 소자 형성)
먼저 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법에 대해서 도2, 도3a 내지 도 5a, 도3b 내지 도5b, 도6, 도7a 내지 도8a, 도7b 내지 도8b, 도9, 도10a 내지 도 12a 및 도10b 내지 도12b를 참조하여 설명을 하기로 한다.
도2는 반도체 기판에 대한 평면도로서, 소자분리를 위한 캐핑막 패턴이 형성된 반도체 기판의 일부를 도시한다. 도3a 내지 도5a는 소자분리 공정의 주요 공정단계에서의 반도체 기판의 단면도들로서 도2의 Ⅰ-Ⅰ 라인을 따라 절단했을 때의 단면도이고, 도3b 내지 도5b는 각각 도3a 내지 도5a에 대응하는 단면도들로서 도2의 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
먼저 도2, 도3a 및 도3b를 참조하여, 반도체 기판(100) 상에 캐핑막 패턴(120)을 형성한다. 본 실시예에서 사용된 반도체 기판(100)은 통상적인 방법에 따라 형성된 벌크 실리콘 기판, 즉, 단결정 실리콘 기판이다. 하지만, 절연막 상에 실리콘이 위치하는 SOI 기판, 절연막 상에 게르마늄이 위치하는 GOI 기판, 절연막 상에 실리콘-게르마늄이 위치하는 SGOI기판, 긴장된 실리콘(strained silicon) 기판 등이 사용될 수 도 있다. 긴장된 실리콘 기판은 벌크 실리콘 기판상에 실리콘-게르마늄 단결정을 소정 두께 성장시킨 후, 실리콘-게르마늄 상에 실리콘 단결정을 성장시키는 공정을 진행하여 형성될 수 있다. 긴장된 실리콘 기판은 반송자(carrier) 이동도가 벌크 실리콘에 비해서 상대적으로 높다.
캐핑막 패턴(120)은 바람직하게는 산화막(120a) 및 질화막(120b)이 차례로 적층되어 형성된다. 산화막(120a)은 예컨대, 열산화 공정을 통해서 형성되고, 질화막(120b)은 화학적기상증착법(CVD) 같은 박막 증착 기술을 통해서 형성될 수 있다.
다음 도 4a 및 도4b를 참조하여, 캐핑막 패턴(120)을 식각 마스크로 사용하여, 노출된 반도체 기판(100)을 소정 깊이로 비등방성 식각하여 반도체 핀(140)을 형성하고 소자분리영역이 되는 트렌치(160)를 정의한다. 여기서 반도체 핀(140)은 양측면들 및 상부면을 포함하고, 상부면은 캐핑막(120)으로 덮여있다.
다음 도5a 및 도5b를 참조하여, 반도체 핀(140)의 측면들 및 캐핑막(1200의 측면들을 덮도록 트렌치(160)를 절연물질로 채워 소자분리막(180)을 형성한다. 소자분리막(180)은 절연물질 증착 및 평탄화 공정을 통해서 형성된다. 절연물질의 증착 공정은 잘 알려진 CVD 공정, 플라즈마 강화 CVD (PE-CVD) 공정 등을 사용하여 산화막 계열의 절연물질을 증착한다. 절연물질에 대한 평탄화 공정은 화학적물리적 연마 공정(CMP) 공정 또는 에치백 공정을 사용할 수 있다. 소자분리막(180) 형성 전에 식각 손상을 치유하기 위해서 열산화 공정 및 산화방지막 형성 공정을 진행할 수 있다. 열산화 공정으로 반도체 핀의 측면들에 열산화막이 형성될 것이다.
도6은 소자분리막(180) 형성 후, 제어 전극, 즉 게이트 전극을 한정하기 위한 물질막 패턴(220)이 형성된 반도체 기판 일부의 평면도이다. 도7a 내지 도8a 및 도7b 내지 도8b는 각각 도6의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도6, 도7a 및 도7b를 참조하여, 소자분리막(180)을 형성한 후, 선택적인(optional) 막질로서 버퍼 산화막(200)을 소자분리막(180) 및 캐핑막 패턴(120) 상에 형성한다. 버퍼 산화막(200) 상에 게이트를 한정하는 홈(trench)을 가지는 물질막(220)을 형성한다. 즉, 물질막을 산화막(200) 상에 형성한 후 상감(damascene) 공정을 진행하여 게이트 전극이 형성될 홈(240)을 물질막(220) 내에 형성한다. 이때, 게이트 전극을 한정하는 홈(240)은 인접한 반도체 핀들을 가로지른다. 물질막(220)은 소자분리막(180), 버퍼 산화막(200)에 대해서 식각 선택비를 가지는 물질, 예컨대, 질화막으로 형성된다.
다음 도8a 및 도8b를 참조하여, 노출된 버퍼 산화막(200)을 식각한 후 계속해서 노출된 소자분리막(180)을 소정 깊이 식각하여 반도체 핀(140)의 측면들을 노출시킨다. 즉, 소자분리막(180)의 높이를 낮춘다. 여기서 버퍼 산화막(200) 및 소자분리막(180)의 식각은 질화막을 실질적으로 식각하지 않으면서 산화막에 대해서 높은 식각율을 가지는 식각 가스 또는 식각액을 사용한다. 버퍼 산화막(200) 및 산화막 계열인 소자분리막(180)이 식각될 때, 캐핑막 패턴(120)의 산화막(120a)도 일부 식각되어 반도체 핀(140)의 뾰족한 상부 가장자리가 노출될 수 있다.
소자분리막(180)의 일부분이 제거되어 정의되는 영역(160a)을 이하에서는 설명의 편의상 '잔존 트렌치'라 칭한다.
이어서 채널 이온 주입 공정(170)을 진행한다. 채널 이온 주입 공정(170)은 경사 이온 주입 기술을 사용하여 반도체 핀(140)의 측면들에 불순물 이온을 주입한다.
선택적인 공정으로 반도체 핀(140)의 뾰족한 상부 가장자리를 둥글게 하기 위해서, 열산화 공정을 진행한 후 세정 공정을 진행하거나 또는 수소 어닐링 공정을 진행할 수 있다. 이때, 버퍼 산화막(200) 및 소자분리막(180) 제거 공정에서 반도체 핀(140)의 상부 가장자리가 노출된 다면, 본 선택적인 공정은 더욱 효과적일 것이다. 반도체 핀(140)의 상부 가장자리를 둥글게 함으로써, 그곳에서의 기생 트랜지스터 발생 가능성을 배제할 수 있다.
도9는 반도체 핀(140)의 측면들을 노출시켰을 때의 반도체 기판의 개략적인 사시도이다.
도10a 내지 도12a 및 도 10b 내지 도12b는 각각 도9의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도10a 및 도10b를 참조하여, 노출된 반도체 핀(140)의 측면들 상에 터널링 절연막(260)을 형성한다. 터널링 절연막(260)을 형성한 후 기판 전면에 콘포말한(conformal) 전하저장막(280)을 형성한다. 터널링 절연막(260)을 통해서 전하가 반도체 핀(140)으로부터 전하저장막(280)으로 주입되거나 전하저장막(280)에 주입된 전하가 터널링 절연막(260)을 통해서 반도체 핀(140)으로 빠져나간다. 여기서 어떤 막질이 콘포말하다는 것은 그 막질이 하부 구조를 따라 균일한 두께로 형성된다는 것을 의미한다.
터널링 절연막(260)은 예컨대, 산화막으로 형성될 수 있으며 요구되는 소자에 적합하게 적절한 두께를 가지도록 형성된다. 전하저장막(280)은 도전성 막질 또는 전하를 트랩할 수 있는 절연성 막질로 형성된다. 예컨대, 전하저장막(280)은 나노 크리스탈(nano-crystal), 퀀텀 닷(quantum dot), 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막 등으로 형성된다.
다음 도11a 및 도11b를 참조하여, 선택적인 공정으로서 전하저장막(280)에 대한 에치백 공정을 진행하여 반도체 핀(140) 측면들 및 캐핑막 패턴(120) 측면들 상에 전하저장막을 남겨 스페이서 형태의 전하저장막(280a)을 형성한다. 즉 인접한 반도체 핀(140)들 상에 형성된 전하저장막이 전기적으로 서로 절연된다. 전하저장막(280)이 도전성 막질로 형성될 경우 전하저장막(280)에 대한 에치백 공정을 진행하는 것이 바람직하다.
다음 도12a 및 도12b를 참조하여, 콘포말한 블록킹 절연막(300)을 형성한 후, 홈(240) 및 잔존 트렌치(160a)를 완전히 채우도록 게이트 전극막을 형성한다. 이어서 평탄화 공정을 진행하여 전기적으로 분리된 게이트 전극(320)을 형성한다. 여기서, 평탄화 공정은 CMP 또는 에치백 공정 등에 의해서 진행되며, 블록킹 절연막(300)이 노출될 때까지 진행된다. 또는 캐핑막 패턴(120)이 노출될 때까지 평탄화 공정이 진행될 수 도 있다. 평탄화 공정을 진행한 후 선택적인 공정으로서 게이트 전극에 대한 에치백 공정을 진행하여 그 높이를 물질막 패턴보다 낮게 한 후 절연막을 게이트 전극의 상부면 상에 형성할 수 있다. 이때, 절연막은 물질막 패턴에 대해서 식각 선택비를 가질 수 있다.
또한, 게이트 전극 형성을 위한 평탄화 공정을 진행 한 후, 실리사이드 공정을 진행하여 게이트 전극(320) 상부면에 실리사이드막을 형성할 수도 있다.
후속 공정으로 게이트 전극(320) 양측의 캐핑막 패턴(120)을 제거한 후 소오스/드레인 형성을 위한 이온 주입 공정을 진행한다. 여기서, 캐핑막 패턴(120)이 산화막(120a) 및 질화막(120b)이 적층되어 형성될 경우, 질화막(120b)만을 제거한 후 소오스/드레인을 위한 이온 주입 공정을 진행하는 것이 바람직하다.
상기 본 발명의 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법에 따르면 종래의 게이트 전극막에 대한 사진 식각 공정 대신 CMP 공정 또는 에치백 공정을 진행한다. 따라서 반도체 핀 또는 터널링 절연막이 식각 손상을 받는 것을 방지할 수 있다.
상술한 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법에서, 전하저장막(280)이 도전성 막질로 형성될 경우, 최종적으로는 플래쉬 메모리 소자가 형성될 것이고, 전하저장막(280)이 절연성 막질로 형성될 경우 SONOS 소자 또는 MONOS 소자가 형성될 것이다.
(다층 레벨 이중 게이트 구조의 메모리 소자 형성)
상술한 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법에서, 게이트 전극(320)을 형성한 후, 사진 식각 공정을 진행하여 도13a 및 도13b에 도시된 바와 같이, 반도체 핀(140) 상부면의 게이트 전극을 제거할 수 있다. 따라서, 각 게이트 전극(320a, 320b, 320c)은 마주보는 반도체 핀의 측면들에 잔존한다. 따라서 하나의 반도체 핀의 측면들에 전기적으로 절연된 두 개의 게이트 전극이 형성된다. 예컨대, 도13a를 참조하면, 반도체 핀(140a)은 전기적으로 절연된 두 개의 게이트(320a, 320b)에 의해서 제어되고 반도체 핀(140b)은 전기적으로 절연된 두 개의 게이트(320b, 320c)에 의해서 제어된다. 이로 인해, 이들 두 게이트 전극들에 서로 다른 바이어스 전압을 인가할 수 있어 다층 레벨의 문턱 전압을 가지는 메모리 소자를 구현할 수 있다.
도14a 및 도14b는 상술한 방법에서 전하저장막(280)에 대한 에치백 공정을 진행하지 않았을 때 형성되는 반도체 메모리 소자를 개략적으로 도시한다.
(삼중 게이트 구조의 불휘발성 메모리 소자 형성 방법)
이제 도15a 내지 도17a 및 도15b 내지 도17b를 참조하여 삼중 게이트 구조의 불휘발성 메모리 소자 형성 방법을 설명하기로 한다. 상술한 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법에서 도2, 도3a 내지 도5a, 도3b 내지 도5b, 도6, 도7a 미 도7b를 참조하여 설명한 공정들을 진행한다. 즉, 소자분리공정을 진행하여 반도체 핀(140), 소자분리막(180)을 형성한 후, 게이트 전극을 정의하는 홈을 가지는 물질막(220)을 소자분리막(180) 및 캐핑막 패턴(120) 상에 형성한다.
다음 도15a 및 도15b를 참조하여, 홈(240)에 의해 노출된 소자분리막(180)의 일부분을 제거하여 반도체 핀(140)의 측면들 및 상부면을 노출시킨다. 이때, 소자분리막의 일부가 제거된 영역에 잔존 트렌치(160a)가 정의된다. 구체적으로, 물질막(220)은 산화막 및 질화막을 순차적으로 적층하여 형성하거나 또는 질화막 및 산화막을 순차적으로 적층하여 형성할 수 있다.
물질막(220)이 순차적으로 적층된 산화막 및 질화막으로 형성된 경우, 먼저 노출된 소자분리막의 일부분을 식각한 후 캐핑막 패턴을 제거한다. 이때, 소자분리막의 일부분이 식각될 때, 물질막(220)의 상부는 질화막으로 구성되어 물질막(220)은 식각되지 않는다. 한편, 소자분리막의 일부분을 제거한 후, 캐핑막 패턴이 제거될 때, 물질막(220)의 상부를 구성하는 질화막도 동시에 식각될 것이다. 결국, 잔존하는 물질막(220)의 두께는 다소 줄어들 것이다.
반면, 물질막(220)이 순차적으로 적층된 질화막 및 산화막으로 형성된 경우, 먼저 캐핑막 패턴이 제거되고 이어서 소자분리막의 일부분이 제거된다. 이 경우, 소자분리막의 일부분이 제거될 때, 물질막(220)의 상부를 구성하는 산화막도 동시에 제거될 것이다.
한편, 물질막(220)은 또한 산화막 및 질화막에 대해서 식각 선택비를 가지는 물질로 형성될 수 있다. 이 경우, 물질막(220)의 두께는 변함이 없을 것이다.
이어서 홈(240) 및 잔존 트렌치(160a)를 통해서 채널 이온 주입 공정을 진행한다. 채널 이온 주입 공정은 반도체 핀(140)의 측면들에 불순물 이온을 주입하는 경사 이온 주입 기술(170a)을 사용한다. 또, 이온 주입 공정은 반도체 핀(140)들의 상부면에 불순물 이온을 주입하는 수직 이온 주입 기술(170b)을 더 포함할 수 있다.
선택적인 공정으로 반도체 핀(140)의 뾰족한 상부 가장자리를 둥글게 하기 위해서, 열산화 공정을 진행한 후 세정 공정을 진행하거나 또는 수소 어닐링 공정을 진행할 수 있다. 이때, 버퍼 산화막(200) 및 소자분리막(180) 제거 공정에서 반도체 핀(140)의 상부 가장자리가 노출된 다면, 본 선택적인 공정은 더욱 효과적일 것이다. 반도체 핀(140)의 상부 가장자리를 둥글게 함으로써, 그곳에서의 기생 트랜지스터 발생 가능성을 배제할 수 있다.
다음 도16a 및 도16b를 참조하여, 노출된 반도체 핀(140)의 측면들 및 상부면 상에 콘포말한 터널링 절연막(260)을 형성한다. 터널링 절연막(260)은 산화막으로 형성될 수 있다. 계속해서 도17a 및 도17b를 참조하여, 터널링 절연막(260) 상에 전하저장막(280), 블록킹 절연막(300)을 형성한다. 이어서 블록킹 절연막(300) 상에 홈(240) 및 잔존 트렌치(160a)를 채우도록 게이트 전극막을 형성한 후 평탄화 공정을 진행하여 게이트 전극(320)을 형성한다. 평탄화 공정은 CMP 또는 에치백 공정을 사용할 수 있다. 평탄화 공정은 블록킹 절연막(300) 또는 전하저장막(280)이 노출될 때까지 진행될 수 있다. 또는 전하저장막(280)이 도전성 막질로 형성되는 경우, 캐핑막 패턴(120)이 노출될 때까지 진행될 수 있다.
후속 공정으로, 게이트 전극(320) 양측의 캐핑막 패턴(120)을 제거한 후 소오스/드레인을 위한 이온주입 공정을 진행한다.
상기 본 발명의 삼중 게이트 구조의 불휘발성 메모리 소자 형성 방법에 따르면 종래의 게이트 전극막에 대한 사진 식각 공정 대신 CMP 공정 또는 에치백 공정을 진행한다. 따라서 반도체 핀 또는 터널링 절연막이 식각 손상을 받는 것을 방지할 수 있다.
상술한 삼중 게이트 구조의 불휘발성 메모리 소자 형성 방법에서, 전하저장막(280)이 도전성 막질로 형성될 경우, 최종적으로는 플래쉬 메모리 소자가 형성될 것이고, 전하저장막(280)이 절연성 막질로 형성될 경우 SONOS 소자 또는 MONOS 소자가 형성될 것이다.
지금 까지는 벌크 실리콘 기판을 이용한 이중 게이트 구조 및 삼중 게이트 구조의 불휘발성 메모리 소자 형성 방법에 대해서 설명을 하였다. 하지만, 본 발명의 사상에서 벗어남이 없이 SOI 기판, GOI 기판, SGOI 기판, 긴장된 실리콘 기판 등 반도체 제조 공정에서 사용되는 다양한 종류의 기판을 사용하여 불휘발성 메모리 소자를 형성할 수 있다.
예컨대, SOI 기판, GOI 기판, SGOI 기판을 이용하는 경우, 채널은 절연막 상의 실리콘층, 게르마늄층 또는 실리콘-게르마늄층에 형성된다. 한편, 소자분리를 위한 식각 공정은 절연막이 노출될 때까지 진행되거나 또는 절연막 아래의 반도체 기판의 일부도 식각한다. 그 외의 공정은 상술한 공정들과 동일하다. 따라서 이에 대한 설명은 생략한다.
(벌크 기판을 이용한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법)
이제 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에 대해서 설명을 하기로 한다. 일 예로서, 벌크 실리콘 기판을 이용한 불휘발성 메모리 소자 형성 방법에 대해서 설명을 하나, 이는 단지 일 예로서 설명을 한 것뿐이며, 본 발명이 벌크 실리콘 기판을 이용하는 경우에만 한정되는 것은 아니다. 본 발명의 사상에서 벗어나지 아니하는 범위에서 SOI 기판, GOI 기판, SGOI 기판, 완화된 실리콘 기판 등을 사용하여 불휘발성 메모리 소자를 형성할 수 있다.
도18은 소자분리 공정을 진행한 후 더미 게이트 패턴을 형성한 이후의 반도체 기판 일부의 평면도이고 도19a 내지 도23a 및 도19b 내지 도23b는 각각 도18의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도18, 도19a 및 도19b를 참조하여 더미 게이트 패턴 형성 공정에 대해서 설명을 하기로 한다. 먼저 반도체 기판(100)을 준비한다. 반도체 기판(100)은 벌크 실리콘 기판상에 에피탁시얼 실리콘-게르마늄층을 성장시키고 에피탁시얼 실리콘-게르마늄층 상에 에피탁시얼 실리콘층을 성장시켜 형성된다. 에피탁시얼 실리콘-게르마늄층 및 에피탁시얼 실리콘층의 형성 방법은 잘 알려져 있기 때문에 그에 대한 설명은 생략을 한다.
소자분리공정을 진행하여 반도체 핀(140) 및 소자분리막(180)을 형성한다. 소자분리공정은 예컨대, 트렌치 격리 기술을 사용할 수 있다. 즉, 반도체 기판(100) 상에 캐핑막 패턴(미도시)을 형성한 후(도2 및 도3a, 3b 참조) 이를 식각 마스크로 사용하여 반도체 기판(100)을 식각한다(도4a, 4b 참조). 이때, 반도체 기판(100)의 식각은 에피탁시얼 실리콘층 및 에피탁시얼 실리콘-게르마늄층 그리고 벌크 실리콘 기판의 일부 두께를 식각한다. 따라서 반도체 핀(140)은 벌크 실리콘 기판으로 부터 형성된 제1반도체 패턴(벌크 실리콘 패턴)(140a), 실리콘-게르마늄층으로 부터 형성된 제2반도체 패턴(실리콘-게르마늄 패턴)(140b) 및 실리콘층으로 부터 형성된 제3반도체 패턴(에피탁시얼 실리콘 패턴)(140c)으로 구성된다.
계속해서 소자분리막 형성을 위한 절연물질을 증착한 후 캐핑막 패턴이 노출될 때까지 평탄화 공정을 진행하여 소자분리막(180)을 형성한다(도5a, 5b 참조).
이어서, 캐핑막 패턴을 제거한 후 세정 공정을 진행한다. 여기서, 캐핑막 패턴이 제거되어 반도체 핀(140)의 상부면이 노출된다. 한편, 세정 공정에서 반도체 핀(140) 양측의 소자분리막이 일부 식각되어 반도체 핀(140)의 상부면과 소자분리막(180)의 상부면이 거의 동일한 높이를 가진다. 계속해서, 도18, 도19a 및 도19b에 도시된 바와 같이 반도체 핀(140) 및 소자분리막(180)을 지나가는 더미 게이트 패턴(210)을 형성한다. 더미 게이트 패턴(210)은 더미 게이트 물질을 증착한 후 이를 패터닝하는 것에 의해서 형성될 수 있다.
더미 게이트 패턴(210)을 형성한 후 더미 게이트 패턴(210)을 이온 주입 마스크로 사용하여 소오스/드레인 형성을 위한 이온 주입 공정(230)을 진행한다. 이때, 불순물 이온은 실리콘층뿐 아니라 실리콘-게르마늄층에도 주입되는 것이 바람직하다. 예컨대, 주입되는 이온의 주사 깊이를 조절하여 실리콘-게르마늄층에도 불순물 이온이 주입되도록 한다. 여기서, 더미 게이트 패턴(210) 아래의 실리콘-게르마늄층에는 불순물 이온이 주입되지 않는다.
불순물 이온이 실리콘-게르마늄층에 주입되면 상대적으로 식각율이 낮아진다. 따라서, 더미 게이트 패턴(210) 양측의 불순물 이온이 주입된 실리콘-게르마늄 패턴은 더미 게이트 패턴(220) 아래의 불순물 이온이 주입되지 않은 실리콘-게르마늄 패턴에 비해서 상대적으로 식각율 더 낮다. 식각율 차이에 따라, 더미 게이트 패턴(210) 아래의 실리콘-게르마늄 패턴이 선택적으로 제거될 수 있다. 후술하겠지만 소오스/드레인을 위한 이온 주입 공정은 이후 공정 단계, 즉, 게이트 전극을 완성한 이후에 진행될 수도 있다.
다음 도20a 및 도20b를 참조하여, 더미 게이트 패턴(210)을 감싸는 물질막 패턴(220)을 형성한다. 물질막 패턴(220)은 더미 게이트 패턴(210)에 대해서 식각 선택비를 가지는 물질로 형성된다. 예컨대, 더미 게이트 패턴(210)이 산화막으로 형성될 경우, 물질막 패턴(220)은 질화막으로 형성된다. 또는 더미 게이트 패턴(210)이 질화막으로 형성될 경우, 물질막 패턴(220)은 산화막으로 형성된다. 물질막 패턴(220)은 더미 게이트 패턴(210), 반도체 핀(140) 및 소자분리막(180) 상에 물질막을 증착한 후 평탄화 공정을 진행하는 것에 의해서 형성될 수 있다. 평탄화 공정에서 더미 게이트 패턴(210)은 평탄화 정지층으로 작용을 한다.
다음 도21a 및 도21b를 참조하여, 더미 게이트 패턴(210)을 선택적으로 제거하여 반도체 핀(140)의 상부면 및 소자분리막(180)의 상부면을 노출시킨다. 이에 따라 더미 게이트 패턴(210)에 대응하는 홈(240)이 물질막 패턴(220)에 정의된다. 계속해서, 홈(240)에 의해 노출된 소자분리막(180)의 일부 두께를 선택적으로 제거하여 반도체 핀(140)의 측면들을 노출시킨다. 이때, 적어도 반도체 핀(140)의 에피탁시얼 실리콘 패턴(제3반도체 패턴)(140c) 및 실리콘-게르마늄 패턴(제2반도체 패턴)(140b)의 측면들은 노출되어야 한다. 벌크 실리콘 패턴(140a)의 측면 일부들도 노출되는 것이 바람직하다.
다음 도22a 및 도22b를 참조하여, 노출된 실리콘-게르마늄 패턴, 즉 더미 게이트 패턴 아래의(홈(240) 아래의) 실리콘-게르마늄 패턴을 제거한다. 여기서, 실리콘-게르마늄 패턴이 제거되어 형성된 영역을 '빈 공간 영역' 또는 '구멍'이라 칭한다. 빈 공간 영역(250)은 에피탁시얼 실리콘 패턴(140c) 아래에 위치하며 홈(240)과 겹친다. 즉, 반도체 핀(140)은 구멍(250)을 가진다. 여기서 더미 게이트 패턴 양측의(홈(240) 양측의) 실리콘-게르마늄 패턴은 소오스/드레인을 위한 이온 주입 공정에서 불순물 이온이 주입되어 식각율이 상대적으로 낮아져서 홈아래의 불순물 이온이 주입되지 않은 실리콘-게르마늄 패턴만이 선택적으로 제거될 수 있다. 즉, 소오스/드레인 영역 하부의 실리콘-게르마늄 패턴은 제거되지 않으며, 이에 따라 소오스/드레인 영역은 잔존하는 실리콘-게르마늄 패턴을 통해서 반도체 실리콘 패턴(140a)과 전기적으로 연결된다. 홈(240), 빈 공간 영역(250) 및 잔존 트렌치(160a)는 제3반도체 패턴(에피탁시얼 실리콘 패턴)의 외부면을 모두 노출시키며, 또한 홈(240) 아래의 벌크 실리콘 패턴(140a)의 상부면 및 측면들 일부분도 노출된다.
구멍(250) 아래의 실리콘-게르마늄 패턴(140b)의 선택적 제거는 순수, 인산, 초산 및 질산을 포함하는 식각 용액을 사용하여 진행될 수 있다.
소오스/드레인 형성을 위한 이온 주입 공정을 더미 게이트 패턴 형성 이후에 진행하지 않았다면, 실리콘-게르마늄 패턴(140b)은 모두 제거될 수 있을 것이다. 하지만, 공정 시간을 제어하면 측면 방향으로의 실리콘-게르마늄 패턴의 식각량을 조절할 수 있어 실질적으로 홈(240) 아래의 실리콘-게르마늄 패턴만을 제거할 수 있다.
다음, 채널 형성을 위한 이온 주입 공정을 진행한다. 이때, 물질막 패턴(220)이 이온 주입 마스크로 작용할 것이다.
다음 도23a 및 도23b를 참조하여, 터널링 산화막(260), 전하저장막(280) 및 블록킹 절연막(300)을 순차적으로 형성한다. 계속해서 게이트 전극막을 형성한 후 평탄화 공정을 진행하여 게이트 전극(320)을 형성한다.
상술한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서, 소오스/드레인 형성을 위한 이온 주입 공정을 더미 게이트 패턴을 형성한 후 진행하지 않았다면, 게이트 전극(320)을 형성한 후에 소오스/드레인을 위한 이온 주입 공정을 진행한다. 즉, 게이트 전극(320)을 형성한 후, 그 양측의 물질막 패턴(220)을 제거한 후 불순물 이온을 주입하여 소오스/드레인을 형성한다.
상술한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서, 전하저장막(280)이 도전막으로 형성될 경우, 전하저장막을 형성한 다음 사진식각 공정을 진행하여 인접한 반도체 핀 상의 전하저장막들을 서로 전기적으로 절연시키는 것이 바람직하다.
또한, 상술한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서, 소오스/드레인을 위한 이온 주입 공정을 게이트 전극을 형성한 이후에 진행할 경우, 더미 게이트 패턴은 형성되지 않을 수 있다.
즉, 소자 분리 공정을 진행하여 반도체 핀(140) 및 소자분리막(180)을 형성한 후, 캐핑막 패턴을 제거하고 세정 공정을 진행한 후, 상술한 이중 게이트 구조의 불휘발성 메모리 소자 형성 방법과 동일하게 홈(240)을 가지는 물질막 패턴(220)을 형성할 수 있다. 즉, 반도체 핀(140)의 상부면 및 소자분리막(180)의 상부면 상에 물질막을 형성한 후 사진식각 공정을 진행하여 물질막을 패터닝하여 홈(240)을 가지는 물질막 패턴(220)을 형성한다.
또한 더미 게이트 패턴은 캐핑막 패턴 및 소자분리막 패턴의 일부분으로 형성될 수 있다. 즉, 캐핑막 패턴을 이용해서 반도체 기판을 식각한 후 절연물질을 증착해서 소자분리막을 형성하고, 이어서 사진식각 공정을 진행하여 캐핑막 패턴 및 소자분리막을 식각하여 반도체 핀을 가로지르는 더미 게이트 패턴을 형성할 수 있다. 이 경우 더미 게이트 패턴은 캐핑막 패턴 일부 및 소자 분리막 일부로 구성될 것이다.
(게이트-올-어라운드 구조의 불휘발성 메모리 소자)
게이트-올-어라운드 구조의 불휘발성 메모리 소자는 도23a 및 도23b에 도시된 바와 같이, 게이트 전극(320)은 채널로 작용하는 에피탁시얼 실리콘 패턴(140c)의 측면들 뿐 아니라 상부면 및 하부면 그리고 벌크 실리콘 패턴(140a)의 상부면 및 측면들 일부분을 감싼다.
본 발명에 따른 게이트-올-어라운드 구조의 불휘발성 메모리 소자는 벌크 실리콘 패턴(140c), 실리콘-게르마늄 패턴(140b) 및 에피탁시얼 실리콘 패턴(140c)이 적층된 실리콘 핀(140)을 포함한다. 실리콘 게르마늄 패턴(140c)은 구멍을 가진다. 구멍의 측면들은 실리콘-게르마늄 패턴(140b)에 의해서 정의되고, 구멍의 상부면은 에피탁시얼 실리콘 패턴(140c)에 의해서 정의되고, 구멍의 바닥은 벌크 실리콘 패턴(140a)에 의해서 정의된다. 게이트 전극(320)이 구멍을 통해서 에피탁시얼 실리콘 패턴(140c)의 외부면들을 감싼다. 게이트 전극(320)과 반도체 핀(140) 사이에 터널링 절연막(260), 전하저장막(280) 및 블록킹 절연막(300)이 개재한다.
한편, 상술한 게이트-올-어라운드 구조의 불휘발성 메모리소자 형성 방법에서, 전하저장막(280)을 형성한 후 에치백 공정을 진행하여 에피탁시얼 실리콘 패턴(140c) 상부면에 형성된 전하저장막을 제거할 수 있다. 이 경우, 블록킹 절연막(300)은 빈 공간 영역(250)을 완전히 채우도록 형성된다. 즉, 게이트 전극(320)이 빈 공간 영역(250)에는 형성되지 않는다.
이에 따라 도24a 및 도24b에 도시된 바와 같이 에피탁시얼 실리콘 패턴(140c) 상부면에는 터널링 절연막(260), 블록킹 절연막(300) 및 게이트 전극(320)이 차례로 적층되어 통상적인 트랜지스터와 동일한 구조를 나타낸다. 반면, 에피탁시얼 실리콘 패턴(140c)의 측면들 및 하부면에는 터널링 절연막, 전하저장막 및 블록킹 절연막이 형성되어 불휘발성 메모리와 동일한 구조를 나타낸다.
(벌크 실리콘 기판을 이용한 다중 채널 게이트-올-어라운드 구조의 불휘발성 반도체 메모리 소자 형성 방법)
상술한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서, 반도체 기판은 벌크 실리콘 기판상에 에피탁시얼 실리콘-게르마늄층 및 에피탁시얼 실리콘막층을 1회 적층하여 형성되었다. 하지만, 벌크 실리콘 기판상에 에피탁시얼 실리콘-게르마늄층 및 에피탁시얼 실리콘막층을 적어도 2회 이상 적층하여 형성될 수 있다. 이 경우 다중 채널이 형성된다. 또 빈 공간 영역(250)은 적층되어진 실리콘-게르마늄층의 개수만큼 형성된다.
도25 내지 도28을 참조하여 다중 채널 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법을 설명한다.
먼저 도25를 참조하여, 벌크 실리콘 기판(100) 상에 실리콘-게르마늄층(102) 및 실리콘층(104)을 적어도 2회 이상 성장시켜 반도체 기판을 준비한다.
다음 도26을 참조하여, 반도체 기판의 최상층, 즉 실리콘층(104) 상에 캐핑막 패턴(120)을 형성한 후 식각 공정을 진행하여 반도체 핀(140)을 형성한다. 반도체 핀(140)은 벌크 실리콘 기판(100)으로부터 형성된 제1반도체 패턴(벌크 실리콘 패턴)(140a) 및 적어도 2회 이상 교호적으로 적층된 제2반도체 패턴(실리콘-게르마늄 패턴)(140b) 및 제3반도체 패턴(에피탁시얼 실리콘 패턴)(140c)으로 구성된다.
다음 전술한 방법과 동일하게 소자분리막 공정, 더미 게이트 공정, 소오스/드레인을 위한 이온 주입 공정, 물질막 패턴 형성 공정 등을 진행한 후, 도27에 도시된 바와 같이, 소자분리막의 일부분을 제거하여 반도체 핀(140)의 측면들을 노출시킨다. 이에 따라 에피탁시얼 실리콘 패턴들(140c)의 외부면들을 노출시키는 다수 개의 빈 공간 영역들(250)이 형성된다.
다음 도28을 참조하여, 채널 이온 주입 공정을 진행한 후, 터널링 절연막(260), 전하저장막(280), 블록킹 절연막(300) 및 게이트 전극(320)을 형성한다.
(SOI 기판, GOI 기판 또는 SGOI 기판을 이용한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법)
먼저 도29를 참조하여, 실리콘 기판(100), 매몰 절연막(103) 및 실리콘층(102)으로 이루어진 SOI기판(100)을 준비한다. 매몰 절연막(103) 상에 실리콘층(102) 대신 실리콘-게르마늄층이 형성되면 SGOI 기판이 될 것이다. 또, 매몰 절연막(103) 상에 게르마늄층이 형성되면 GOI 기판이 될 것이다.
다음 도30a 및 도30b를 참조하여, 실리콘층(102) 상에 캐핑막 패턴(120)을 형성한 후 노출된 SOI 기판(100)을 식각하여 반도체 핀(140)을 형성한다. 여기서 반도체 핀(140)은 실리콘 기판(100)으로 형성된 제1반도체 패턴(140a), 실리콘층(102)으로부터 형성된 제3반도체 패턴 및 이들 두 반도체 패턴들을 전기적으로 절연시키는 제2패턴(매몰 절연막 패턴)(140b)으로 구성된다. 여기서 반도체 기판(100)은 식각되지 않을 수도 있다.
다음 도31a 및 도31b를 참조하여, 트렌치(160)를 채우도록 절연물질을 증착하고 캐핑막 패턴(120)이 노출될 때까지 평탄화 공정을 진행하여 소자분리막(180)을 형성한다.
다음 도32a 및 도32b를 참조하여, 캐핑막 패턴(120)을 제거한 후 세정 공정을 진행하고 이어서 물질막 패턴(220)을 형성한다. 물질막 패턴(220)은 게이트 전극을 한정하는 홈(240)을 구비한다.
다음 도33a 및 도33b를 참조하여, 홈(240)에 의해 노출된 소자분리막의 일부를 식각하여 제3반도체 패턴(140c), 제2패턴(140b), 제1반도체 패턴(140a)의 측면들을 노출시킨다.
계속해서, 채널 형성을 위한 불순물 이온(245)을 제3반도체 패턴(140c)에 주입한다. 이때 불순물 이온이 제2패턴(매몰 절연막 패턴)(140b)에도 주입되도록 하는 것이 바람직하다. 불순물 이온이 주입된 매몰 절연막은 그렇지 않은 절연막에 비해서 식각율이 높아진다. 즉, 홈(240) 아래의 매몰 절연막 패턴은 불순물 이온이 주입되어 홈(240) 양측의 매몰 절연막 패턴에 비해서 식각율이 증가한다. 따라서 후속 공정에서 홈(240) 아래의 매몰 절연막 패턴만이 선택적으로 제거될 수 있다.
다음, 도34a 및 도34b를 참조하여, 노출된 매몰 절연막 패턴(140b)을 선택적으로 제거하고 이에 따라 제3반도체 패턴(140c) 아래에 홈(240)에 정렬된 빈 공간 영역(250)이 형성된다. 이에 따라 홈(240) 아래의 제3반도체 패턴(140c)의 모든 외부면들이 노출된다.
채널 형성을 위한 불순물 이온(245) 주입 공정을 매몰 절연막 패턴(140b)을 패턴을 제거한 이후에 진행할 수도 있다. 이 경우, 홈(240) 아래의 매몰 절연막 패턴 뿐 아니라 그 양측의 매몰 절연막 패턴도 제거될 것이다.
다음 도35a 및 도35b를 참조하여, 터널링 절연막(260), 전하저장막(280), 블록킹 절연막(300) 및 게이트 전극(320)을 형성한다. 후속 공정으로 소오스/드레인 형성 공정을 진행한다.
(SOI 기판을 이용한 다중 채널 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법)
상술한 SOI 기판을 이용한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서, 반도체 기판은 매몰 절연막(103) 상에 실리콘-게르마늄층 및 실리콘층이 적어도 2회 이상 교호적으로 적층되어 형성될 수 있다. 또는 매몰 절연막(103) 상에 실리콘층 및 실리콘-게르마늄층이 적어도 2회 이상 교호적으로 적층되어 반도체 기판을 형성할 수 도 있다. 이 경우, 실리콘-게르마늄과 실리콘 기판 사이에 매몰 절연막이 존재하는 것을 제외하고는 SOI 기판을 이용한 다중 채널 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법은 상술한 벌크 실리콘 기판을 이용한 다중 채널 게이트-올-어라운드 구조의 불휘발성 반도체 메모리 소자 형성 방법과 동일하다.
간략히 설명을 하면, 도25에 도시된 반도체 기판에서 벌크 실리콘 기판(100)과 최하층의 실리콘-게르마늄층(102) 사이에 매몰 절연막이 존재하는 반도체 기판을 준비한다. 이어서 최상층의 실리콘층 상에 캐핑막 패턴(120)을 형성한 후, 실리콘층, 실리콘-게르마늄층, 매몰 산화막 그리고 벌크 실리콘 기판의 일부를 식각하여 반도체 핀을 형성한다. 이때, 매몰 산화막 및 실리콘 기판의 일부는 식각되지 않을 수도 있다.
후속 공정으로 도27 및 28을 참조하여 설명한 공정들과 동일한 공정을 진행한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 상감 공정을 사용하여 게이트 전극을 형성함으로써, 반도체 핀 및 터널링 절연막의 식각 손상을 최소화 할 수 있다.
채널 이온 주입 공정 또는 소오스/드레인 이온 주입 공정에서 불순물 이온을 채널 영역 뿐 아니라 제2반도체 패턴 또는 제2절연막 패턴에 주입함으로써, 홈아래 정렬되는 빈 공간 영역을 용이하게 형성할 수 있다.
도1a 및 도1b는 종래 기술에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 반도체 기판의 단면도들이다.
도2는 반도체 기판의 평면도로서, 본 발명의 일 실시예에 따른 이중 게이트 구조의 불휘발성 메모리 소자를 형성하는 방법에서 소자분리를 위한 캐핑막 패턴이 형성된 반도체 기판의 일부를 도시한다.
도3a 내지 도5a는 소자분리 공정의 주요 공정단계에서의 반도체 기판의 단면도로서 도2의 Ⅰ-Ⅰ 라인을 따라 절단했을 때의 단면도들이고, 도3b 내지 도5b는 각각 도3a 내지 도5a에 대응하는 단면도로서 도2의 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도6은 도5a 및 도5b에 후속하는 공정 단계에서의 반도체 기판에 대한 평면도로서, 소자 분리막을 형성한 후, 게이트 전극을 한정하기 위한 물질막 패턴이 형성된 반도체 기판의 평면도이다.
도7a 내지 도8a 및 도7b 내지 도8b는 각각 도6의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도9는 도8a 및 도8b에 후속하는 공정 단계의 반도체 기판에 대한 사시도로서, 반도체 핀의 측면들을 노출시켰을 때의 반도체 기판의 개략적인 사시도이다.
도10a 내지 도12a 및 도 10b 내지 도12b는 각각 도9의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도13a 및 도13b는 도12a 및 도12b에 후속하는 공정 단계에서의 반도체 기판에 대한 단면도들이다.
도14a 및 도14b는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도들이다.
도15a 내지 도17a 및 도15b 내지 도17b는 본 발명의 일 실시예에 따른 삼중 게이트 구조의 불휘발성 메모리 소자를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도18은 본 발명의 일 실시예에 따른 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법에서 소자분리 공정을 진행한 후 더미 게이트 패턴을 형성한 이후의 반도체 기판의 평면도이다.
도19a 내지 도23a 및 도19b 내지 도23b는 각각 도18의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절단했을 때의 단면도들이다.
도24a 및 도24b는 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 반도체 기판의 단면도들이다.
도25 내지 도28은 벌크 실리콘 기판을 이용한 다중 채널 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도들이다.
도29, 도30a 내지 35a 그리고 도30b 내지 도35b는 도29의 SOI 기판을 이용한 게이트-올-어라운드 구조의 불휘발성 메모리 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도들이다.

Claims (39)

  1. 반도체 기판에 연결되고 구멍을 가지는 반도체 핀;
    상기 구멍위의 반도체 핀의 양측면들 및 상부면, 상기 구멍아래의 반도체 핀의 양측면들, 그리고 상기 구멍을 정의하는 반도체 핀의 내부면들 상에 터널링 절연막을 사이에 두고 형성된 전하저장막;
    상기 전하저장막 상에 블록킹 절연막을 사이에 두고 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 전하저장막은 나노 크리스탈, 퀀텀 닷, 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 반도체 핀은, 상기 구멍의 바닥면을 정의하며 상기 반도체 기판으로부터 형성된 제1반도체 패턴; 상기 제1반도체 패턴상에 적층되고 상기 구멍의 측면들을 정의하는 제2 패턴; 상기 제2 패턴상에 적층되고 상기 구멍의 상부면을 정의하는 제3반도체 패턴을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 반도체 기판, 상기 제1반도체 패턴 및 상기 제3반도체 패턴은 동일한 물질이고, 상기 제2 패턴은 상기 제1반도체 패턴 및 상기 제3반도체 패턴에 대해서 식각 선택비를 가지는 제2반도체 패턴인 것을 특징으로 하는 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 반도체 기판, 상기 제1반도체 패턴 및 상기 제3반도체 패턴 동일한 물질이고, 상기 제2 패턴은 매몰 산화막 패턴인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 반도체 핀은 상기 제3반도체 패턴상에 적어도 1회 이상 반복되어 적층된 상기 제2반도체 패턴 및 상기 제3반도체 패턴을 더 포함하여, 상기 반도체 핀은 상기 제2반도체 패턴들에 형성된 수직으로 정렬된 다수 개의 구멍들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1반도체 패턴과 접하는 매몰 산화막 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 기판, 상기 제1반도체 패턴 및 상기 제3반도체 패턴은 실리콘으로 이루어지고, 상기 제2반도체 패턴은 실리콘-게르마늄으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  9. 반도체 기판에 연결되고 구멍을 가지는 반도체 핀;
    상기 구멍위의 반도체 핀의 양측면들 및 상부면, 상기 구멍아래의 반도체 핀의 측면들, 그리고 상기 구멍을 정의하는 반도체 핀의 내부면들 상에 형성된 터널링 절연막;
    상기 구멍아래의 반도체 핀의 측면들, 상기 구멍위의 반도체 핀의 측면들 및 상기 구멍을 정의하는 반도체 핀의 내부면들 상의 터널링 절연막 상에 형성된 전하저장막;
    상기 구멍위의 반도체 핀의 상부면 상의 터널링 절연막 및 상기 전하저장막 상에 형성되고 상기 구멍을 채우는 블록킹 절연막;
    상기 구멍밖의 블록킹 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 전하저장막은 질화막으로 구성되고 상기 블록킹 절연막은 산화막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항 또는 제10항에 있어서,
    상기 반도체 핀은 상기 구멍의 바닥면을 정의하며 상기 반도체 기판으로부터 형성된 제1반도체 패턴; 상기 제1반도체 패턴상에 적층되고 상기 구멍의 측면들을 정의하는 제2 패턴; 상기 제2 패턴상에 적층되고 상기 구멍의 상부면을 정의하는 제3반도체 패턴을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 반도체 기판, 상기 제1반도체 패턴 및 상기 제3반도체 패턴은 동일한 물질이고, 상기 제2 패턴은 상기 제1반도체 패턴 및 상기 제3반도체 패턴에 대해서 식각 선택비를 가지는 제2반도체 패턴인 것을 특징으로 하는 특징으로 하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 반도체 기판, 상기 제1반도체 패턴 및 상기 제3반도체 패턴 동일한 물질이고, 상기 제2 패턴은 매몰 산화막 패턴인 것을 특징으로 하는 반도체 메모리 소자.
  14. 반도체 기판에 연결되고 구멍을 가지는 반도체 핀을 형성하고;
    상기 구멍위의 반도체 핀의 양측면들 및 상부면, 상기 구멍아래의 반도체 핀의 측면들, 그리고 상기 구멍을 정의하는 반도체 핀의 내부면들 상에 터널링 절연막을 형성하고;
    상기 터널링 절연막 상에 전하저장막을 형성하고;
    상기 전하저장막 상에 블록킹 절연막을 형성하고;
    상기 블록킹 절연막 상에 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  15. 제14항에 있어서,
    상기 반도체 기판에 연결되고 구멍을 가지는 반도체 핀을 형성하는 것은:
    상기 반도체 기판상에 적어도 1회 이상 교호적으로 적층되는 제2반도체층 및 제3반도체층을 형성하고;
    상기 교호적으로 적층된 제2반도체층 및 제3반도체층 그리고 상기 반도체 기판의 일부 두께를 식각하여 상기 반도체 기판으로부터 형성된 제1반도체 패턴, 상기 제2반도체층으로부터 형성된 제2반도체 패턴 및 상기 제3반도체층으로부터 형성된 제3반도체 패턴으로 이루어진 반도체 핀을 형성하고;
    상기 반도체 핀의 측면들을 감싸는 소자분리막을 형성하고;
    상기 반도체 핀 및 상기 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고;
    상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각하고;
    상기 홈아래에 노출된 상기 제2반도체 패턴을 제거하여 상기 홈아래에 정렬되며 상기 제2반도체 패턴에 위치하는 구멍을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 전하저장막은 나노 크리스탈, 퀀텀 닷, 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  17. 제14항 또는 제15항에 있어서,
    상기 반도체 기판 및 상기 제3반도체층은 동일한 물질이고, 상기 제2반도체층은 상기 반도체 기판 및 상기 제3반도체층에 대해서 식각 선택비를 가지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  18. 제15항에 있어서,
    상기 구멍을 형성한 후 상기 물질막 패턴을 이온주입 마스크로 사용하여 상기 홈을 통해서 상기 제3반도체 패턴에 채널을 위한 이온주입 공정을 진행하여 불순물 이온을 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  19. 제15항에 있어서,
    상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하는 것은;
    상기 반도체 핀 및 소자분리막을 가로지르는 더미 게이트 라인을 형성하고;
    상기 더미 게이트 라인의 측면을 둘러싸는 상기 물질막 패턴을 형성하고;
    상기 더미 게이트 라인을 제거하여 상기 더미 게이트 라인에 대응하는 상기 홈을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  20. 제19항에 있어서,
    상기 더미 게이트 라인을 형성한 후 그 양측의 제3반도체 패턴 및 제2반도체 패턴에 소오스/드레인을 위한 불순물 이온을 주입하는 것을 더 포함하며,
    상기 불순물 이온이 주입된 상기 더미 게이트 라인 양측의 제2반도체 패턴이 상기 홈아래의 제2반도체 패턴에 대해서 상대적으로 낮은 식각율을 가지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  21. 제20항에 있어서,
    상기 구멍을 형성한 후 상기 물질막 패턴을 이온주입 마스크로 사용하여 상기 홈을 통해서 상기 제3반도체 패턴에 채널을 위한 이온주입 공정을 진행하여 불순물 이온을 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  22. 제15항에 있어서,
    상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각한 후 상기 터널링 절연막을 형성하기 전에, 상기 반도체 핀의 가장자리의 뾰족한 부분을 둥글게 하기 위해서 열산화 공정 또는 수소 분위기에서의 열처리 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  23. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 제2반도체층 및 상기 제3반도체층은 1회 적층되며,
    상기 전하저장막을 형성한 후 에치백 공정을 진행하여 상기 제3반도체 패턴 상부면상의 전하저장막을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리소자 형성 방법.
  24. 제15항에 있어서,
    상기 반도체 기판상에 적어도 1회 이상 교호적으로 제2반도체층 및 제3반도체층을 적층하기 전에 매몰 산화막을 더 형성하며,
    상기 물질막 패턴을 형성한 후 상기 구멍을 형성하기 전에,
    상기 구멍 아래의 제3반도체 패턴 및 제2반도체 패턴에 소오스/드레인을 위한 불순물 이온을 주입하는 것을 더 포함하며,
    상기 불순물 이온이 주입된 상기 더미 게이트 라인 양측의 제2반도체 패턴이 상기 홈아래의 제2반도체 패턴에 대해서 상대적으로 낮은 식각율을 가지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  25. 제24항에 있어서,
    상기 구멍을 형성한 후 상기 물질막 패턴을 이온주입 마스크로 사용하여 상기 홈을 통해서 상기 제3반도체 패턴에 채널을 위한 이온주입 공정을 진행하여 불순물 이온을 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  26. 제14항에 있어서,
    상기 반도체 기판에 구멍을 가지는 반도체 핀을 형성하는 것은:
    상기 반도체 기판상에 제2절연층 및 제3반도체층을 형성하고;
    상기 제3반도체층, 제2절연층 그리고 상기 반도체 기판의 일부 두께를 식각하여 상기 반도체 기판으로부터 형성된 제1반도체 패턴, 상기 제2절연층으로부터 형성된 제2절연층 패턴 및 상기 제3반도체층으로부터 형성된 제3반도체 패턴으로 이루어진 반도체 핀을 반도체 핀을 형성하고;
    상기 반도체 핀의 측면들을 감싸는 소자분리막을 형성하고;
    상기 반도체 핀 및 상기 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고;
    상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각하고;
    상기 홈아래에 노출된 상기 제2절연층 패턴을 제거하여 상기 홈아래에 정렬되며 상기 제2절연층 패턴에 위치하는 구멍을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  27. 제26항에 있어서,
    상기 홈을 가지는 물질막 패턴을 형성한 후, 상기 홈을 통해서 상기 제3반도체 패턴 및 상기 제2절연층 패턴에 채널을 위한 이온주입 공정을 진행하여 불순물 이온을 주입하는 것을 더 포함하되,
    상기 불순물 이온이 주입된 상기 홈아래의 제2절연층 패턴이 상기 홈 양측의 제2절연층 패턴에 대해서 상대적으로 높은 식각율을 가지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  28. 제27항에 있어서,
    상기 게이트 전극을 형성한 후 소오스/드레인 형성을 위한 이온 주입 공정을 진행하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  29. 제26항에 있어서,
    상기 홈에 의해 노출된 소자분리막을 적어도 상기 제1반도체 패턴이 노출될 때까지 식각한 후 상기 터널링 절연막을 형성하기 전에, 상기 반도체 핀의 가장자리의 뾰족한 부분을 둥글게 하기 위해서 열산화 공정 또는 수소 분위기에서의 열처리 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  30. 제26항에 있어서,
    상기 전하저장막을 형성한 후 에치백 공정을 진행하여 상기 제3반도체 표면 상부면상의 전하저장막을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리소자 형성 방법.
  31. 반도체 기판상에 형성된 캐핑막 패턴을 이용하여 노출된 반도체 기판을 소정깊이 식각한 후 소자분리막을 형성하여 상기 소자분리막 및 상기 캐핑막 패턴으로 둘러싸인 반도체 핀을 형성하고;
    상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하고;
    상기 홈에 의해 노출된 소자분리막을 식각하여 상기 반도체 핀의 측면들을 노출시키고;
    노출된 반도체 핀의 측면들 및 상기 캐핑막 패턴상에 콘포말한 터널링 절연막, 전하저장막 및 블록킹 절연막을 순차적으로 형성하고;
    상기 홈을 채우도록 상기 블록킹 절연막 상에 게이트 전극막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법
  32. 제31항에 있어서,
    상기 전하저장막을 형성한 후 상기 블록킹 절연막을 형성하기 전에 에치백 공정을 더 진행하여 상기 반도체 핀 측면들에만 상기 전하저장막을 남기는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  33. 제31항 또는 제32항에 있어서,
    상기 홈을 가지는 물질막 패턴을 형성한 후, 상기 홈에 의해 노출된 캐핑막 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  34. 제33항에 있어서,
    상기 전하저장막은 나노 크리스탈, 퀀텀 닷, 실리콘, 실리콘-게르마늄, 금속막, 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  35. 제33항에 있어서,
    상기 반도체 핀의 측면들 또는 상부면 및 측면들을 노출시킨 후 터널링 절연막을 형성하기 전에 상기 반도체 핀의 가장자리의 뾰족한 부분을 둥글게 하기 위해서 열산화 공정 또는 수소 분위기에서의 열처리 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  36. 제33항에 있어서,
    상기 반도체 핀의 측면들 또는 상부면 및 측면들을 노출시킨 후, 채널 형성을 위한 이온주입 공정을 더 진행하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  37. 제33항에 있어서,
    상기 반도체 핀 및 소자분리막 상에 상기 반도체 핀 및 상기 소자분리막의 일부분을 노출시키는 홈을 가지는 물질막 패턴을 형성하는 것은;
    상기 반도체 핀 및 소자분리막 상에 버퍼막 및 물질막을 형성하고;
    상기 물질막 및 상기 버퍼막을 차례로 패터닝하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  38. 제33항에 있어서,
    상기 게이트 전극막을 패터닝하는 것을 더 포함하여 상기 반도체 핀의 측면들 상에만 남기는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
  39. 제33항에 있어서,
    상기 반도체 기판은 SOI 기판, GOI 기판, SGOI 기판, 긴장된 실리콘 기판을 포함하는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
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US11/602,032 US7402493B2 (en) 2004-04-12 2006-11-20 Method for forming non-volatile memory devices
US12/135,295 US7601592B2 (en) 2004-04-12 2008-06-09 Method for forming multi-gate non-volatile memory devices using a damascene process
US12/266,201 US20090065850A1 (en) 2004-04-12 2008-11-06 Non-volatile memory devices

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Country Link
US (4) US7161206B2 (ko)
KR (1) KR100528486B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
KR100807220B1 (ko) * 2007-02-01 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US8232170B2 (en) 2006-03-09 2012-07-31 Samsung Electronics Co., Ltd. Methods for fabricating semiconductor devices with charge storage patterns

Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301180B2 (en) * 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
WO2003015142A2 (en) * 2001-08-06 2003-02-20 Massachusetts Institute Of Technology Formation of planar strained layers
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
AU2003238963A1 (en) * 2002-06-07 2003-12-22 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
KR100589058B1 (ko) * 2004-03-16 2006-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 이를 형성하기 위한 방법
US7371638B2 (en) * 2004-05-24 2008-05-13 Samsung Electronics Co., Ltd. Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
KR100598109B1 (ko) * 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
AU2006276171A1 (en) * 2005-07-22 2007-02-08 Merck Sharp & Dohme Corp. Inhibitors of checkpoint kinases
US7352018B2 (en) * 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
KR100673016B1 (ko) * 2005-12-06 2007-01-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
ATE475184T1 (de) * 2005-12-22 2010-08-15 Nxp Bv Sonos-speicheranordnung mit verringerten kurzkanaleffekten
DE102006001680B3 (de) * 2006-01-12 2007-08-09 Infineon Technologies Ag Herstellungsverfahren für eine FinFET-Transistoranordnung und entsprechende FinFET-Transistoranordnung
KR20070090375A (ko) * 2006-03-02 2007-09-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US20070212832A1 (en) * 2006-03-08 2007-09-13 Freescale Semiconductor Inc. Method for making a multibit transistor
US8159018B2 (en) 2006-04-26 2012-04-17 Nxp B.V. Non-volatile memory device
KR100702315B1 (ko) * 2006-05-10 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100745766B1 (ko) * 2006-06-23 2007-08-02 삼성전자주식회사 네 개의 스토리지 노드막을 구비하는 비휘발성 메모리 소자및 그 동작 방법
JP2008042206A (ja) * 2006-08-04 2008-02-21 Samsung Electronics Co Ltd メモリ素子及びその製造方法
KR100801065B1 (ko) * 2006-08-04 2008-02-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
EP1892765A1 (en) * 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
KR100807227B1 (ko) * 2006-09-12 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
US20080090348A1 (en) * 2006-09-28 2008-04-17 Chang Peter L D Gate-assisted silicon-on-insulator on bulk wafer and its application to floating body cell memory and transistors
US8325530B2 (en) * 2006-10-03 2012-12-04 Macronix International Co., Ltd. Cell operation methods using gate-injection for floating gate NAND flash memory
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US8017463B2 (en) * 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
KR20080087580A (ko) * 2007-03-27 2008-10-01 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
KR20080099460A (ko) * 2007-05-09 2008-11-13 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US7795088B2 (en) * 2007-05-25 2010-09-14 Macronix International Co., Ltd. Method for manufacturing memory cell
US7855411B2 (en) * 2007-05-25 2010-12-21 Macronix International Co., Ltd. Memory cell
KR20080113966A (ko) * 2007-06-26 2008-12-31 삼성전자주식회사 비휘발성 기억 장치 및 그 제조 방법
US7781825B2 (en) * 2007-10-18 2010-08-24 Macronix International Co., Ltd. Semiconductor device and method for manufacturing the same
EP2073256A1 (en) * 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for fabricating a semiconductor device and the semiconductor device made thereof
US7645993B2 (en) * 2007-12-28 2010-01-12 Spansion, Llc Arrayed neutron detector with multi shielding allowing for discrimination between radiation types
US7560358B1 (en) * 2007-12-31 2009-07-14 Intel Corporation Method of preparing active silicon regions for CMOS or other devices
WO2009107031A1 (en) * 2008-02-26 2009-09-03 Nxp B.V. Method for manufacturing semiconductor device and semiconductor device
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US7833887B2 (en) * 2008-06-24 2010-11-16 Intel Corporation Notched-base spacer profile for non-planar transistors
KR20100002708A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7851790B2 (en) * 2008-12-30 2010-12-14 Intel Corporation Isolated Germanium nanowire on Silicon fin
FR2943832B1 (fr) * 2009-03-27 2011-04-22 Commissariat Energie Atomique Procede de realisation d'un dispositif memoire a nanoparticules conductrices
FR2943850B1 (fr) 2009-03-27 2011-06-10 Commissariat Energie Atomique Procede de realisation d'interconnexions electriques a nanotubes de carbone
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
CN101894864B (zh) * 2009-05-22 2011-12-07 中芯国际集成电路制造(上海)有限公司 双栅极场效应晶体管
KR101089659B1 (ko) * 2009-06-03 2011-12-06 서울대학교산학협력단 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법
US8993428B2 (en) * 2009-10-05 2015-03-31 International Business Machines Corporation Structure and method to create a damascene local interconnect during metal gate deposition
US8101486B2 (en) * 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
CN102117829B (zh) * 2009-12-30 2012-11-21 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8629483B2 (en) * 2011-03-14 2014-01-14 Nanya Technology Corp. Locally 2 sided CHC DRAM access transistor structure
JP5271372B2 (ja) * 2011-03-18 2013-08-21 株式会社東芝 半導体装置の製造方法
KR20120129608A (ko) * 2011-05-20 2012-11-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8815677B2 (en) * 2011-06-14 2014-08-26 Intermolecular, Inc. Method of processing MIM capacitors to reduce leakage current
CN102903750B (zh) * 2011-07-27 2015-11-25 中国科学院微电子研究所 一种半导体场效应晶体管结构及其制备方法
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法
US20130056641A1 (en) * 2011-09-01 2013-03-07 Massachusetts Institute Of Technology Solid-state neutron detector with gadolinium converter
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US8617961B1 (en) * 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
TWI469329B (zh) * 2012-08-08 2015-01-11 Macronix Int Co Ltd 半導體結構及其製造方法與操作方法
CN103579248B (zh) * 2012-08-09 2016-02-10 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法
US9224611B2 (en) * 2012-08-09 2015-12-29 Macronix International Co., Ltd. Semiconductor structure and manufacturing method and operating method of the same
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US9041106B2 (en) * 2012-09-27 2015-05-26 Intel Corporation Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
CN103811343B (zh) * 2012-11-09 2016-12-21 中国科学院微电子研究所 FinFET及其制造方法
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US9064900B2 (en) * 2013-07-08 2015-06-23 Globalfoundries Inc. FinFET method comprising high-K dielectric
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9252152B2 (en) 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9698240B2 (en) * 2014-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
CN105632923B (zh) * 2014-10-28 2018-11-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
CN105789048A (zh) * 2014-12-22 2016-07-20 中国科学院微电子研究所 半导体器件制造方法
US9412848B1 (en) * 2015-02-06 2016-08-09 Globalfoundries Inc. Methods of forming a complex GAA FET device at advanced technology nodes
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
JP6594198B2 (ja) * 2015-12-28 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10825681B2 (en) * 2016-08-13 2020-11-03 Applied Materials, Inc. 3D CTF integration using hybrid charge trap layer of sin and self aligned SiGe nanodot
WO2018125112A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Released group iv channel body over distinct group iv sub-fin
US10411027B2 (en) * 2017-10-19 2019-09-10 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cells and method for producing the same
US10510610B2 (en) 2018-03-28 2019-12-17 Varian Semiconductor Equipment Associates, Inc. Structure and method of forming fin device having improved fin liner
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
US10910488B2 (en) * 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US10727240B2 (en) * 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
US10937794B2 (en) * 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
CN111785631B (zh) * 2019-04-03 2023-10-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
US11600628B2 (en) * 2020-01-15 2023-03-07 Globalfoundries U.S. Inc. Floating gate memory cell and memory array structure
US11362100B2 (en) 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323514B1 (en) * 1999-07-06 2001-11-27 Micron Technology, Inc. Container structure for floating gate memory device and method for forming same
US6225162B1 (en) * 1999-07-06 2001-05-01 Taiwan Semiconductor Manufacturing Company Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
KR100420070B1 (ko) 2002-02-01 2004-02-25 한국과학기술원 이중-게이트 플래쉬 메모리소자 및 그 제조방법
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
TWI242215B (en) * 2002-04-16 2005-10-21 Macronix Int Co Ltd Nonvolatile memory cell for prevention from second bit effect
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
US8232170B2 (en) 2006-03-09 2012-07-31 Samsung Electronics Co., Ltd. Methods for fabricating semiconductor devices with charge storage patterns
KR100807220B1 (ko) * 2007-02-01 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법

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