JP4867225B2 - 半導体基板の製造方法及び、半導体装置の製造方法 - Google Patents
半導体基板の製造方法及び、半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4867225B2 JP4867225B2 JP2005216873A JP2005216873A JP4867225B2 JP 4867225 B2 JP4867225 B2 JP 4867225B2 JP 2005216873 A JP2005216873 A JP 2005216873A JP 2005216873 A JP2005216873 A JP 2005216873A JP 4867225 B2 JP4867225 B2 JP 4867225B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor substrate
- cleaning
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 113
- 239000000758 substrate Substances 0.000 title claims description 93
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000004140 cleaning Methods 0.000 claims description 100
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 47
- 239000007788 liquid Substances 0.000 claims description 35
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 44
- 238000005530 etching Methods 0.000 description 14
- 238000001179 sorption measurement Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 238000002474 experimental method Methods 0.000 description 9
- 238000002156 mixing Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 238000011282 treatment Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 2
- 238000007865 diluting Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Weting (AREA)
Description
本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
現在、半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ（ＳＯＩ）技術の開発が盛んである。ＳＯＩ基板を用いたデバイスでは、トランジスタが持つ寄生容量を大幅に削減できるため、従来のデバイスより高速で、且つ低消費電力の特性が得られることが知られている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
例えば、非特許文献１に開示されているＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄｓ）技術は、上記提案されている方法の一つである。ＳＢＳＩ技術によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板の所望とする領域のみＳＯＩ構造とすることが出来、安価で高性能なＳＯＩデバイスを実現可能とする技術である。
具体的な製造方法は、まず、Ｓｉ基板上にＳｉＧｅ層とＳｉ層とをエピタキシャル成長させる。次に、Ｓｉ層とＳｉＧｅ層とに支持体用の穴を形成する。そして、支持体としてシリコン酸化（ＳｉＯ２）膜あるいはシリコン窒化（Ｓｉ３Ｎ４）膜を成膜した後、支持体を素子領域の形にドライエッチし、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この状態でＳｉＧｅ層をフッ硝酸で選択的にエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞部が形成される。その後、熱酸化により空洞部内をＳｉＯ２膜で埋めることでＳＯＩ構造となる。
Ｔ，Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
Ｔ，Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、上記ＳＢＳＩ技術を用いた方法では、ＳｉＧｅ層の選択的エッチング後に、Ｓｉの表面にＧｅが残渣することが確認されている。そして、ＳｉＧｅ層を選択的にエッチングした後でＳｉ基板の酸化を行うと、ＳｉＯ２膜中のＧｅはあたかも膜中からＳｉ側へ押し出されるように移動し、ＳｉＯ２膜とＳｉとの界面（以下、「ＳｉＯ２／Ｓｉ界面」という。）に集まってしまう傾向がある。
本発明者は、このようなＳｉＯ２／Ｓｉ界面でのＧｅの集中に着目してさまざまな実験を行った。そして、その実験の結果から、「空洞部内にＧｅを残渣させた状態でＳｉ基板を熱酸化するとデバイス特性が劣化しやすい」という今まで知られていなかった問題点に気が付いた。
以下、その実験の結果を図７〜図１０に示す。なお、この実験では、残渣Ｇｅを有するＳｉ基板の代わりに、Ｇｅを意図的に吸着させたウエーハ（以下、「Ｇｅ吸着ウエーハ」という。）を実験のサンプルとして使用した。
以下、その実験の結果を図７〜図１０に示す。なお、この実験では、残渣Ｇｅを有するＳｉ基板の代わりに、Ｇｅを意図的に吸着させたウエーハ（以下、「Ｇｅ吸着ウエーハ」という。）を実験のサンプルとして使用した。
図７は、エピタキシャルＣＶＤ装置でＧｅＨ４ガスを流した時間に対するウエーハ表面のＧｅ吸着量を示す図である。図７の横軸は、ウエーハを収容したエピタキシャルＣＶＤ装置でＧｅＨ４ガスを流した時間（供給時間）を示す。また、縦軸は、ウエーハ表面のＧｅ吸着量（Ｇｅ密度）を示す。この実験では、ウエーハはシリコンであり、その温度として４００℃と４５０℃の２種類を設定した。図７に示すように、エピタキシャルＣＶＤ装置では、ＧｅＨ４ガスを流す時間が長いほど、また、ウエーハの温度が高いほど、その表面へのＧｅ吸着量が多くなる。
図８は、Ｇｅ吸着ウエーハを１０００℃、Ｏ２、１時間（ｈ）で処理し、ＳｉＯ２を形成したサンプルの、Ｇｅ密度に対するＳｉＯ２膜厚を示す図である。図８の横軸は、ウエーハ表面でのＧｅの吸着量（Ｇｅ密度）を示す。また、縦軸は、上記処理によってウエーハ表面に形成されたＳｉＯ２の膜厚を示す。さらに、図８中の点線は、Ｇｅが吸着していないウエーハ（リファレンス）の表面に形成されたＳｉＯ２の膜厚を示す。図８に示すように、ウエーハ表面にＧｅが吸着しているとＳｉＯ２が厚く形成され、Ｇｅ密度が大きくなるにしたがって、形成されるＳｉＯ２の膜厚も大きくなることがわかった。
この結果から、ＳＢＳＩ技術において、ＳｉＧｅ層の選択的エッチング後に空洞部内にＧｅが多く残渣していると、その後の酸化工程でＳｉＯ２が狙い値よりも厚く形成され、その厚く形成された分だけＳＯＩのボディが薄くなってしまう可能性がある、ということがわかった。
図９は、Ｇｅ吸着ウエーハを１０００℃、Ｏ２、１時間（ｈ）で処理し、ＳｉＯ２を形成したサンプルの、Ｇｅ密度に対するライフタイムを示す図である。図９の横軸は、ウエーハ表面でのＧｅの吸着量（Ｇｅ密度）を示す。また、縦軸は、上記処理後のＳｉ表面のライフタイムを示す。さらに、図９中の点線は、Ｇｅが吸着していないウエーハ（リファレンス）に上記処理を施した後のＳｉ表面のライフタイムを示す。図９に示すように、ウエーハ表面でのＧｅ密度が１０１３［ｃｍ−２］を上回ると、Ｓｉ表面のライフタイムが増加する（即ち、欠陥が増える）ことがわかった。
図９は、Ｇｅ吸着ウエーハを１０００℃、Ｏ２、１時間（ｈ）で処理し、ＳｉＯ２を形成したサンプルの、Ｇｅ密度に対するライフタイムを示す図である。図９の横軸は、ウエーハ表面でのＧｅの吸着量（Ｇｅ密度）を示す。また、縦軸は、上記処理後のＳｉ表面のライフタイムを示す。さらに、図９中の点線は、Ｇｅが吸着していないウエーハ（リファレンス）に上記処理を施した後のＳｉ表面のライフタイムを示す。図９に示すように、ウエーハ表面でのＧｅ密度が１０１３［ｃｍ−２］を上回ると、Ｓｉ表面のライフタイムが増加する（即ち、欠陥が増える）ことがわかった。
図１０は、Ｇｅ吸着ウエーハを１０００℃、Ｏ２、１時間（ｈ）で処理し、ＳｉＯ２を形成したサンプルの、Ｇｅ密度に対するＳｉＯ２／Ｓｉ界面準位密度を示す図である。図１０の横軸は、ウエーハ表面でのＧｅの吸着量（Ｇｅ密度）を示す。また、縦軸は、上記処理後のＳｉＯ２／Ｓｉ界面準位密度を示す。図１０に示すように、ウエーハ表面でのＧｅ密度が１０１３［ｃｍ−２］を上回ると、ＳｉＯ２／Ｓｉ界面準位密度が増加することがわかった。
図９及び図１０に示すように、ライフタイムや界面準位の値が高いと、デバイス特性が劣化してしまう（例えば、リーク電流が増大し、移動度が劣化し、ノイズが増大し、又は絶縁破壊耐圧が低下してしまう）おそれがある。
本発明は、このような実験結果に鑑みてなされたものであって、空洞部内の残渣に起因したデバイス特性の劣化を防止できるようにした半導体基板の製造方法及び、半導体装置の製造方法の提供を目的とする。
本発明は、このような実験結果に鑑みてなされたものであって、空洞部内の残渣に起因したデバイス特性の劣化を防止できるようにした半導体基板の製造方法及び、半導体装置の製造方法の提供を目的とする。
〔発明１〕 上記目的を達成するために、発明１の半導体基板の製造方法は、所定領域の半導体基材上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層を前記ＳｉＧｅ層上に形成する工程と、前記半導体層を前記半導体基材上で支持する支持体を当該半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体と、前記半導体層と、前記ＳｉＧｅ層とを順次パターニングして前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングをすることにより、前記半導体層と前記半導体基材との間に空洞部を形成する工程と、前記ＳｉＧｅ層の残渣を除去可能な条件で、前記開口面を介して前記半導体層と前記半導体基材との間を洗浄する工程と、洗浄後の前記空洞部内に絶縁膜を形成する工程と、を含み、前記半導体層と前記半導体基材との間を洗浄する工程では、ＡＰＭ洗浄液を使用した洗浄処理と、ＨＰＭ洗浄液、ＦＰＭ洗浄液、ＳＰＭ洗浄液又はＤＨＦ洗浄液の何れか一を使用した洗浄処理と、を組み合わせて行うことを特徴とするものである。
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板であり、「所定領域」
とは例えばトランジスタ等の素子を形成する領域（即ち、素子形成領域）のことである。
「半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「空洞部内に絶縁膜を形成する工程」では、洗浄後の半導体基材を例えば熱酸化することによって、空洞部内に熱酸化膜を形成する。
発明１の半導体基材の製造方法によれば、空洞部内からＳｉＧｅ層の残渣が取り除かれた後で、この空洞部内に絶縁膜が形成されるので、ＳｉＧｅ層の残渣に起因したデバイス特性の劣化を防止することができる。
とは例えばトランジスタ等の素子を形成する領域（即ち、素子形成領域）のことである。
「半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「空洞部内に絶縁膜を形成する工程」では、洗浄後の半導体基材を例えば熱酸化することによって、空洞部内に熱酸化膜を形成する。
発明１の半導体基材の製造方法によれば、空洞部内からＳｉＧｅ層の残渣が取り除かれた後で、この空洞部内に絶縁膜が形成されるので、ＳｉＧｅ層の残渣に起因したデバイス特性の劣化を防止することができる。
〔発明２〕 発明２の半導体基板の製造方法は、半導体基材上にＳｉＧｅ層を形成する工
程と、前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層
を前記第ＳｉＧｅ層上に形成する工程と、前記半導体層及び前記第ＳｉＧｅ層に前記半導
体基材を露出させる穴を形成する工程と、前記半導体層を前記半導体基材上で支持する支
持体を、前記穴が埋め込まれ且つ当該半導体層が覆われるようにして該半導体基材上に形
成する工程と、前記支持体と、前記半導体層と、前記ＳｉＧｅ層とを順次パターニングして前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングすることにより、前記半導体層と前記半導体基材との間に空洞部を形成する工程と、前記ＳｉＧｅ層の残渣を除去可能な条件で、前記開口面を介して前記半導体層と前記半導体基材との間を洗浄する工程と、洗浄後の前記空洞部内に絶縁膜を形成する工程と、を含み、前記半導体層と前記半導体基材との間を洗浄する工程では、ＡＰＭ洗浄液を使用した洗浄処理と、ＨＰＭ洗浄液、ＦＰＭ洗浄液、ＳＰＭ洗浄液又はＤＨＦ洗浄液の何れか一を使用した洗浄処理と、を組み合わせて行うことを特徴とするものである。ここで、「穴」は、例えば素子分離領域に形成する。
発明２の半導体基材の製造方法によれば、空洞部内からＳｉＧｅ層の残渣が取り除かれ
た後で、この空洞部内に絶縁膜が形成されるので、ＳｉＧｅ層の残渣に起因したデバイス特性の劣化を防止することができる。
程と、前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層
を前記第ＳｉＧｅ層上に形成する工程と、前記半導体層及び前記第ＳｉＧｅ層に前記半導
体基材を露出させる穴を形成する工程と、前記半導体層を前記半導体基材上で支持する支
持体を、前記穴が埋め込まれ且つ当該半導体層が覆われるようにして該半導体基材上に形
成する工程と、前記支持体と、前記半導体層と、前記ＳｉＧｅ層とを順次パターニングして前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングすることにより、前記半導体層と前記半導体基材との間に空洞部を形成する工程と、前記ＳｉＧｅ層の残渣を除去可能な条件で、前記開口面を介して前記半導体層と前記半導体基材との間を洗浄する工程と、洗浄後の前記空洞部内に絶縁膜を形成する工程と、を含み、前記半導体層と前記半導体基材との間を洗浄する工程では、ＡＰＭ洗浄液を使用した洗浄処理と、ＨＰＭ洗浄液、ＦＰＭ洗浄液、ＳＰＭ洗浄液又はＤＨＦ洗浄液の何れか一を使用した洗浄処理と、を組み合わせて行うことを特徴とするものである。ここで、「穴」は、例えば素子分離領域に形成する。
発明２の半導体基材の製造方法によれば、空洞部内からＳｉＧｅ層の残渣が取り除かれ
た後で、この空洞部内に絶縁膜が形成されるので、ＳｉＧｅ層の残渣に起因したデバイス特性の劣化を防止することができる。
このような構成であれば、空洞部内でのＧｅの残渣を十分少なくすることができるので、残渣Ｇｅに起因したデバイス特性の劣化を防止することができる。
ここで、「ＡＰＭ洗浄液」とは、ＮＨ４ＯＨと、Ｈ２Ｏ２と、Ｈ２Ｏとからなる洗浄液
のことである。また、「ＨＰＭ洗浄液」とは、ＨＣｌと、Ｈ２Ｏ２と、Ｈ２Ｏとからなる
洗浄液のことである。さらに、「ＦＰＭ洗浄液」とは、Ｈ２Ｏ２と、ＨＦとをＨ２Ｏで希
釈した洗浄液のことである。また、「ＳＰＭ洗浄液」とは、Ｈ２ＳＯ４と、Ｈ２Ｏ２とか
らなる洗浄液のことである。さらに、「ＤＨＦ洗浄液」とは、ＨＦをＨ２Ｏで希釈した洗浄液のことである。
発明１および２の半導体基板の製造方法によれば、例えば図５から分かるように、残渣Ｇｅをより効果的に除去することができる。
のことである。また、「ＨＰＭ洗浄液」とは、ＨＣｌと、Ｈ２Ｏ２と、Ｈ２Ｏとからなる
洗浄液のことである。さらに、「ＦＰＭ洗浄液」とは、Ｈ２Ｏ２と、ＨＦとをＨ２Ｏで希
釈した洗浄液のことである。また、「ＳＰＭ洗浄液」とは、Ｈ２ＳＯ４と、Ｈ２Ｏ２とか
らなる洗浄液のことである。さらに、「ＤＨＦ洗浄液」とは、ＨＦをＨ２Ｏで希釈した洗浄液のことである。
発明１および２の半導体基板の製造方法によれば、例えば図５から分かるように、残渣Ｇｅをより効果的に除去することができる。
〔発明３〕 発明３の半導体基板の製造方法は、発明１又は発明２の半導体基板の製造方法において、前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面を平坦化処理して前記半導体層上から前記支持体を取り除く工程、を含むことを特徴とするものである。
このような構成であれば、支持体下から半導体層の表面が露出するので、半導
体層にトランジスタ等の素子を形成することが可能である。
このような構成であれば、支持体下から半導体層の表面が露出するので、半導
体層にトランジスタ等の素子を形成することが可能である。
〔発明４〕 発明４の半導体基板の製造方法は、発明３の半導体基板の製造方法を行って前記半導体層上から前記支持体を取り除いた後で、前記半導体層にトランジスタ
を形成する工程、を含むことを特徴とするものである。
このような構成であれば、上記半導体基板の製造方法が応用されるので、デバイス特性の良好な半導体装置を提供することができる。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
を形成する工程、を含むことを特徴とするものである。
このような構成であれば、上記半導体基板の製造方法が応用されるので、デバイス特性の良好な半導体装置を提供することができる。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）実施例
図１（Ａ）、図２（Ａ）及び図３（Ａ）は、本発明の実施例に係る半導体装置の製造方法を示す平面図である。また、図１（Ｂ）は図１（Ａ）のＸ１−Ｘ１′矢視断面図であり、図１（Ｃ）は図１（Ａ）のＹ１−Ｙ１ ′矢視断面図である。さらに、図２（Ｂ）は図２（Ａ）のＸ２−Ｘ２′矢視断面図であり、図２（Ｃ）は図２（Ａ）のＹ２−Ｙ２ ′矢視断面図である。また、図３（Ｂ）は図３（Ａ）のＸ３−Ｘ３′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ３−Ｙ３ ′矢視断面図である。さらに、図４（Ａ）〜（Ｃ）は、Ｘ３−Ｘ３′断面において、図３（Ｂ）以降の半導体装置の製造方法を示す断面図である。
（１）実施例
図１（Ａ）、図２（Ａ）及び図３（Ａ）は、本発明の実施例に係る半導体装置の製造方法を示す平面図である。また、図１（Ｂ）は図１（Ａ）のＸ１−Ｘ１′矢視断面図であり、図１（Ｃ）は図１（Ａ）のＹ１−Ｙ１ ′矢視断面図である。さらに、図２（Ｂ）は図２（Ａ）のＸ２−Ｘ２′矢視断面図であり、図２（Ｃ）は図２（Ａ）のＹ２−Ｙ２ ′矢視断面図である。また、図３（Ｂ）は図３（Ａ）のＸ３−Ｘ３′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ３−Ｙ３ ′矢視断面図である。さらに、図４（Ａ）〜（Ｃ）は、Ｘ３−Ｘ３′断面において、図３（Ｂ）以降の半導体装置の製造方法を示す断面図である。
図１（Ａ）〜（Ｃ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、ＳｉＧｅ層３を形成し、その上にＳｉ層５を形成する。ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長によって形成する。
次に、支持体用の穴ｈを形成する。即ち、図１（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ層５とＳｉＧｅ層３とを順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体用の穴ｈである。この穴ｈはトランジスタ等の素子を形成する領域の外側（即ち、素子分離領域）の一部に形成する。なお、Ｓｉ基板１の一部を露出させる場合、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしても良い。
次に、支持体用の穴ｈを形成する。即ち、図１（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ層５とＳｉＧｅ層３とを順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体用の穴ｈである。この穴ｈはトランジスタ等の素子を形成する領域の外側（即ち、素子分離領域）の一部に形成する。なお、Ｓｉ基板１の一部を露出させる場合、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしても良い。
次に、図２（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１の上方全体に例えばＳｉＯ２膜１１を形成する。図２（Ｂ）に示すように、このＳｉＯ２膜１１は、支持体用の穴ｈや、Ｓｉ層５上だけでなく、ＳｉＧｅ層３及びＳｉ層５の側面にも形成される。この半導体装置の製造方法では、このＳｉＯ２膜１１が支持体であり、このＳｉＯ２膜１１によってＳｉ層５はＳｉ基板１上で支持される。
次に、図３（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ＳｉＯ２膜１１と、Ｓｉ層５と、ＳｉＧｅ層３とを順次パターニングすることにより、ＳｉＯ２膜１１にＳｉＧｅ層３の側面の一部と、Ｓｉ層５の側面（端部）の一部とを露出させる開口面を形成する。このパターニングによって、Ｓｉ層５とＳｉＧｅ層３はトランジスタ等の素子を形成する領域（即ち、素子形成領域）のＳｉ基板１上にだけ残され、素子分離領域のＳｉ基板１上からは完全に取り除かれる。
なお、図３（Ａ）〜（Ｃ）に示すように、ＳｉＧｅ層３の側面の一部等を露出させる開口面は、素子形成領域の周縁の一部に沿って形成する。ＳｉＯ２膜１１の開口面を形成しない部分では、開口面の形成後もＳｉＯ２膜１１とＳｉＧｅ層３の側面及び、ＳｉＯ２膜１１とＳｉ層５の側面とが接している。そして、ＳｉＯ２膜１１はこの接している部分でＳｉ層５を支持し続けている。
次に、ＳｉＯ２膜１１に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層３及びＳｉ層５に接触させることにより、ＳｉＧｅ層３をエッチングして除去する。これにより、図４（Ａ）に示すように、Ｓｉ基板１とＳｉ層５との間に空洞部２１を形成する。フッ硝酸を用いたウエットエッチングでは、ＳｉＧｅとＳｉとのエッチングの選択比は、例えば１００：１程度であるから、Ｓｉ層５をあまりエッチングすることなくＳｉＧｅ層３だけを選択的に取り除くことが可能である。
ところで、上記フッ硝酸を用いたエッチングでは、空洞部２１内にＧｅが残渣しやすい。このような残渣Ｇｅは、フッ硝酸によるＳｉＧｅ層３のエッチングを過剰に行う（即ち、オーバーエッチングを必要以上に長く行う）ことで取り除くことも可能であるが、その場合には、Ｓｉ層５やＳｉＯ２膜１１も必要以上に多く削られてしまうという弊害がある。
そこで、この実施例では、Ｓｉ基板１とＳｉ層５との間に空洞部２１を形成した後で、残渣Ｇｅの除去を目的として、Ｓｉ基板１を例えばウエットステーション内で洗浄処理する。この洗浄工程では、例えば、Ｈ２Ｏ２と、ＮＨ４ＯＨと、Ｈ２Ｏとを混合した洗浄液（即ち、ＡＰＭ洗浄液）を使用する。ＡＰＭ洗浄液の混合比及び温度については、その一例を後で示す（図６参照。）。
このように、Ｓｉ基板１にＡＰＭ洗浄を施し、開口面を介して空洞部２１内を洗浄することで、Ｓｉ層５やＳｉＯ２膜１１の削れといったような弊害を回避しつつ、空洞部２１内から残渣Ｇｅだけを良好に取り除くことができる。
なお、図４（Ａ）に示すように、ＳｉＧｅ層３を除去して空洞部２１を形成した後においても、ＳｉＯ２膜１１の開口面を形成していない部分ではＳｉ層５の側面は覆われたままであり、この覆われた部分でＳｉ層５はＳｉ基板１上で支持され、この状態を維持し続ける。
なお、図４（Ａ）に示すように、ＳｉＧｅ層３を除去して空洞部２１を形成した後においても、ＳｉＯ２膜１１の開口面を形成していない部分ではＳｉ層５の側面は覆われたままであり、この覆われた部分でＳｉ層５はＳｉ基板１上で支持され、この状態を維持し続ける。
次に、Ｓｉ基板１を熱酸化する。このとき、Ｏ２等の酸化種は、ＳｉＯ２膜１１下から露出したＳｉ基板１の表面だけでなく、開口面を通って空洞部２１内にも到達する。従って、図４（Ｂ）に示すように、この空洞部２１内にもＳｉＯ２膜３１が形成される。以下で、この空洞部２１内に形成されたＳｉＯ２膜３１を埋め込み酸化膜という。なお、埋め込み酸化膜３１による空洞部２１内の埋め込みが十分でない場合には、熱酸化の後でＣＶＤなどの方法により空洞部２１内にＳｉＯ２膜等を堆積させるようにしても良い。また、空洞部２１内に埋め込み酸化膜３１を形成した後で、１０００℃以上の高温アニールを行うようにしても良い。これにより、埋め込み酸化膜３１をリフローさせることが可能となる。
次に、図４（Ｃ）に示すように、ＣＶＤなどの方法によりＳｉ基板１の上方全面に素子間分離用の絶縁膜３３を形成する。この絶縁膜３３は、例えばＳｉＯ２膜である。そして、ＣＭＰにより、Ｓｉ基板１の上方全面を平坦化処理し、Ｓｉ層５の上方から絶縁膜３３やＳｉＯ２膜１１を取り除く。これにより、Ｓｉ層５の上面が露出し、且つＳｉ層５が絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をバルクのＳｉ基板１に完成させることができる。
その後、例えばＳｉ層５の表面の熱酸化を行うことにより、Ｓｉ層５の表面にゲート絶縁膜（図示せず）を形成する。そして、ゲート絶縁膜が形成されたＳｉ層５上にゲート電極（図示せず）を形成する。また、このゲート電極等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、ソース及びドレイン（図示せず）を形成し、ＳＯＩトランジスタを完成させる。
（２）Ｇｅ除去の検証実験
図５は、Ｇｅ吸着ウエーハを洗浄した後のウエーハ表面のＧｅ密度を示す図である。図５の横軸は、Ｇｅ吸着ウエーハに対して行った洗浄処理の種類を示す。また、図５の縦軸は、洗浄処理後まで残ったＧｅの吸着量（Ｇｅ密度）を示す。さらに、図５の点線は、洗浄処理前のウエーハ表面のＧｅ密度を示す。なお、図５に記載の洗浄処理Ａは、ＳＰＭとＤＨＦとを順番に行う連続処理のことである。また、洗浄処理Ｂは、ＳＰＭ、ＤＨＦ、ＡＰＭ、ＨＰＭ、ＤＨＦを順番に行う連続処理のことである。
図５は、Ｇｅ吸着ウエーハを洗浄した後のウエーハ表面のＧｅ密度を示す図である。図５の横軸は、Ｇｅ吸着ウエーハに対して行った洗浄処理の種類を示す。また、図５の縦軸は、洗浄処理後まで残ったＧｅの吸着量（Ｇｅ密度）を示す。さらに、図５の点線は、洗浄処理前のウエーハ表面のＧｅ密度を示す。なお、図５に記載の洗浄処理Ａは、ＳＰＭとＤＨＦとを順番に行う連続処理のことである。また、洗浄処理Ｂは、ＳＰＭ、ＤＨＦ、ＡＰＭ、ＨＰＭ、ＤＨＦを順番に行う連続処理のことである。
図５から分かるように、ウエーハ表面に吸着したＧｅの除去には、ＡＰＭ洗浄、又は、ＡＰＭ洗浄を含む洗浄処理Ｂが特に有効であることがわかった。これらの洗浄処理によって、ウエーハ表面のＧｅ密度は、１０１２［ｃｍ−２］から１０１０［ｃｍ−２］以下まで低減される。このような実験結果から、図４（Ａ）において、Ｓｉ基板１にＡＰＭ洗浄、又は、ＡＰＭ洗浄を含む洗浄処理Ｂを行うことで、開口面を介して空洞部２１内から残渣Ｇｅを十分に取り除くことが可能であることがわかった。
図６は、Ｇｅ吸着ウエーハに対して行った洗浄処理の条件の詳細を示す図である。図６に示すように、この検証実験では、濃度３１％のＨ２Ｏ２と、濃度３０％のＮＨ４ＯＨと、Ｈ２Ｏとを混合した薬液を使用してＡＰＭ洗浄を行った。この薬液（即ち、ＡＰＭ洗浄液）の混合比は、Ｈ２Ｏ２：ＮＨ４ＯＨ：Ｈ２Ｏ＝４：１：５０である。また、このＡＰＭ洗浄液の温度については、６０℃を保つように温度制御を行った。（上述した実施例では、例えば、このような混合比及び温度のＡＰＭ洗浄液を使用して、空洞部２１形成後のＳｉ基板１を洗浄処理する）。
ＨＰＭ洗浄には、濃度３１％のＨ２Ｏ２と、濃度３６％のＨＣｌと、Ｈ２Ｏとを混合した薬液を使用した。この薬液（即ち、ＨＰＭ洗浄液）の混合比は、Ｈ２Ｏ２：ＨＣｌ：Ｈ２Ｏ＝１：１：５０である。また、このＨＰＭ洗浄液の温度については、６０℃を保つように温度制御を行った。
ＦＰＭ洗浄には、濃度３１％のＨ２Ｏ２と、濃度５０％のＨＦと、Ｈ２Ｏとを混合した薬液を使用した。この薬液（即ち、ＦＰＭ洗浄液）の混合比は、Ｈ２Ｏ２：ＨＦ：Ｈ２Ｏ＝１：１：２００である。また、このＦＰＭ洗浄液の温度については、６０℃を保つように温度制御を行った。
ＦＰＭ洗浄には、濃度３１％のＨ２Ｏ２と、濃度５０％のＨＦと、Ｈ２Ｏとを混合した薬液を使用した。この薬液（即ち、ＦＰＭ洗浄液）の混合比は、Ｈ２Ｏ２：ＨＦ：Ｈ２Ｏ＝１：１：２００である。また、このＦＰＭ洗浄液の温度については、６０℃を保つように温度制御を行った。
ＳＰＭ洗浄には、濃度９７％のＨ２ＳＯ４と、濃度３１％のＨ２Ｏ２とを混合した薬液を使用した。この薬液（即ち、ＳＰＭ洗浄液）の混合比は、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１である。また、このＳＰＭ洗浄液の温度については、１２０℃を保つように温度制御を行った。
ＤＨＦ洗浄には、濃度５０％のＨＦと、Ｈ２Ｏとを混合した薬液を使用した。この薬液（即ち、ＤＨＦ洗浄液）の混合比は、ＨＦ：Ｈ２Ｏ＝１：２００である。ＤＨＦ洗浄液は発熱しないので、その温度については特に温度制御を行わなかった（「ＲＴ」は特に温度制御をしていないことを表す。）。
なお、図６において、「％」は重量パーセント濃度のことである。
ＤＨＦ洗浄には、濃度５０％のＨＦと、Ｈ２Ｏとを混合した薬液を使用した。この薬液（即ち、ＤＨＦ洗浄液）の混合比は、ＨＦ：Ｈ２Ｏ＝１：２００である。ＤＨＦ洗浄液は発熱しないので、その温度については特に温度制御を行わなかった（「ＲＴ」は特に温度制御をしていないことを表す。）。
なお、図６において、「％」は重量パーセント濃度のことである。
（３）まとめ
このように、本発明の実施例によれば、空洞部２１内から残渣Ｇｅが十分に取り除かれた後で、この空洞部２１内に埋め込み酸化膜３１が形成される。従って、残渣Ｇｅに起因したデバイス特性の劣化（例えば、ＳｉＯ２膜／Ｓｉ界面での界面準位の増加によるリーク電流の増大、移動度の劣化、ノイズの増大、絶縁破壊耐圧の低下等）を防止することができる。また、残渣Ｇｅが十分取り除かれることによって、埋め込み酸化膜３１が意図せず厚く形成されてしまう等の不都合もなくなるので、ウエーハ面内や、ウエーハ間でのボディ（即ち、Ｓｉ層５）の厚さの均一化に貢献することができる。それゆえ、本発明の実施例によれば、デバイス特性の良好な半導体装置を提供することができる。
このように、本発明の実施例によれば、空洞部２１内から残渣Ｇｅが十分に取り除かれた後で、この空洞部２１内に埋め込み酸化膜３１が形成される。従って、残渣Ｇｅに起因したデバイス特性の劣化（例えば、ＳｉＯ２膜／Ｓｉ界面での界面準位の増加によるリーク電流の増大、移動度の劣化、ノイズの増大、絶縁破壊耐圧の低下等）を防止することができる。また、残渣Ｇｅが十分取り除かれることによって、埋め込み酸化膜３１が意図せず厚く形成されてしまう等の不都合もなくなるので、ウエーハ面内や、ウエーハ間でのボディ（即ち、Ｓｉ層５）の厚さの均一化に貢献することができる。それゆえ、本発明の実施例によれば、デバイス特性の良好な半導体装置を提供することができる。
この実施例では、Ｓｉ基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、Ｓｉ層５が本発明の「第２半導体層」に対応し、ＳｉＯ２膜１１が本発明の「支持体」に対応している。さらに、埋め込み酸化膜３１が本発明の「絶縁膜」に対応し、残渣Ｇｅが本発明の「第１半導体層の残渣」に対応している。
なお、この実施例では、フッ硝酸を用いたエッチングによってＳｉ基板１とＳｉ層５との間に空洞部３１を形成した後で、この空洞部３１内をＡＰＭ洗浄液で洗浄する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、フッ硝酸によるエッチング工程の途中からＡＰＭ洗浄液による洗浄工程を徐々に始めるようにしても良いし、或いは、エッチング工程と洗浄工程とを交互に行うようにしても良い。このような構成であっても、空洞部２１内にＧｅを残渣させないようにすることができる。
また、この実施例では、空洞部３１内をＡＰＭ洗浄する場合について説明したが、本発明の洗浄条件はＡＰＭ洗浄に限られることはない。例えば、図５に示した洗浄処理Ｂで空洞部３１内を洗浄しても良い。ＨＰＭ洗浄、ＦＰＭ洗浄、ＳＰＭ洗浄又はＤＨＦ洗浄の何れか一と、ＡＰＭ洗浄とを組み合わせて行うことで、空洞部３１内から残渣Ｇｅを十分に取り除くことが可能である。
さらに、この実施例では、始めに、Ｓｉ基板１上の全面にＳｉＧｅ層３と、Ｓｉ層５とを順次エピタキシャル成長させる場合について説明した。しかしながら、これらの層は、Ｓｉ基板１上の全面ではなく、素子形成領域にのみ形成し、素子分離領域には形成しないようにしても良い。例えば、素子分離領域のＳｉ基板１表面をＳｉＯ２膜で覆った状態で、ＳｉＧｅ層３とＳｉ層５とを交互に選択エピタキシャル成長法により形成しても良い。このような構成であっても、Ｓｉ層５が覆われるようにしてＳｉ基板１上に支持体であるＳｉＯ２膜１１を形成することができ、このＳｉＯ２膜１１にＳｉＧｅ層３の側面の一部を露出させる開口面を形成することができる。従って、素子形成領域に空洞部２１を形成することが可能である。
また、本発明の実施例では、「半導体基材」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基材」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
１ Ｓｉ基板、３ ＳｉＧｅ層、５ Ｓｉ層、１１ ＳｉＯ２膜（支持体）、２１ 空洞部、３１ 埋め込み酸化膜、３３ （素子間分離用の）絶縁膜、ｈ 穴
Claims (4)
- 所定領域の半導体基材上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層を前
記ＳｉＧｅ層上に形成する工程と、
前記半導体層を前記半導体基材上で支持する支持体を当該半導体層が覆われるようにして該半導体基材上に形成する工程と、
前記支持体と、前記半導体層と、前記ＳｉＧｅ層とを順次パターニングして前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングをする
ことにより、前記半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記ＳｉＧｅ層の残渣を除去可能な条件で、前記開口面を介して前記半導体層と前記半
導体基材との間を洗浄する工程と、
洗浄後の前記空洞部内に絶縁膜を形成する工程と、
を含み、
前記半導体層と前記半導体基材との間を洗浄する工程では、
ＡＰＭ洗浄液を使用した洗浄処理と、ＨＰＭ洗浄液、ＦＰＭ洗浄液、ＳＰＭ洗浄液又はＤＨＦ洗浄液の何れか一を使用した洗浄処理と、を組み合わせて行うことを特徴とする半導体基板の製造方法。 - 半導体基材上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層よりもフッ硝酸を用いたウェットエッチングの速度が遅い半導体層を前
記第ＳｉＧｅ層上に形成する工程と、
前記半導体層及び前記第ＳｉＧｅ層に前記半導体基材を露出させる穴を形成する工程と、
前記半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該半
導体層が覆われるようにして該半導体基材上に形成する工程と、
前記支持体と、前記半導体層と、前記ＳｉＧｅ層とを順次パターニングして前記ＳｉＧｅ層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記ＳｉＧｅ層を前記フッ硝酸を用いたウェットエッチングすることにより、前記半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記ＳｉＧｅ層の残渣を除去可能な条件で、前記開口面を介して前記半導体層と
前記半導体基材との間を洗浄する工程と、
洗浄後の前記空洞部内に絶縁膜を形成する工程と、
を含み、
前記半導体層と前記半導体基材との間を洗浄する工程では、
ＡＰＭ洗浄液を使用した洗浄処理と、ＨＰＭ洗浄液、ＦＰＭ洗浄液、ＳＰＭ洗浄液又はＤＨＦ洗浄液の何れか一を使用した洗浄処理と、を組み合わせて行うことを特徴とする半導体基板の製造方法。 - 前記空洞部内に前記絶縁膜を形成した後で、
前記半導体基材の上方全面を平坦化処理して前記半導体層上から前記支持体を取り除く
工程、を含むことを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。 - 請求項３に記載の半導体基板の製造方法を行って前記半導体層上から前記支持体を取り
除いた後で、
前記半導体層にトランジスタを形成する工程、を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005216873A JP4867225B2 (ja) | 2005-07-27 | 2005-07-27 | 半導体基板の製造方法及び、半導体装置の製造方法 |
| KR1020060066696A KR100809408B1 (ko) | 2005-07-27 | 2006-07-18 | 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법 |
| CNB2006101078013A CN100419954C (zh) | 2005-07-27 | 2006-07-21 | 半导体基板的制造方法以及半导体装置的制造方法 |
| TW095126975A TW200741820A (en) | 2005-07-27 | 2006-07-24 | Method for manufacturing a semiconductor substrate and method for manufacturing a semiconductor device |
| US11/494,121 US7524705B2 (en) | 2005-07-27 | 2006-07-26 | Method for manufacturing a semiconductor substrate and method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005216873A JP4867225B2 (ja) | 2005-07-27 | 2005-07-27 | 半導体基板の製造方法及び、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007035908A JP2007035908A (ja) | 2007-02-08 |
| JP4867225B2 true JP4867225B2 (ja) | 2012-02-01 |
Family
ID=37674349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005216873A Expired - Fee Related JP4867225B2 (ja) | 2005-07-27 | 2005-07-27 | 半導体基板の製造方法及び、半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7524705B2 (ja) |
| JP (1) | JP4867225B2 (ja) |
| KR (1) | KR100809408B1 (ja) |
| CN (1) | CN100419954C (ja) |
| TW (1) | TW200741820A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017505B2 (en) * | 2006-11-30 | 2011-09-13 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
| JP5256519B2 (ja) * | 2007-05-03 | 2013-08-07 | ソイテック | 洗浄された歪みシリコン表面を作製するための改良されたプロセス |
| CN103117208B (zh) * | 2012-07-03 | 2016-03-23 | 上海华力微电子有限公司 | 一种去除晶圆上SiGe薄膜的方法 |
| CN107910264B (zh) * | 2017-11-08 | 2020-06-30 | 上海华力微电子有限公司 | 一种全耗尽soi结构的制作方法 |
| CN115849297A (zh) * | 2022-12-27 | 2023-03-28 | 上海铭锟半导体有限公司 | 一种mems空腔的制备方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216535B2 (ja) * | 1996-08-30 | 2001-10-09 | 日本電気株式会社 | Ｓｏｉ基板およびその製造方法 |
| JP3114643B2 (ja) * | 1997-02-20 | 2000-12-04 | 日本電気株式会社 | 半導体基板の構造および製造方法 |
| KR100414217B1 (ko) * | 2001-04-12 | 2004-01-07 | 삼성전자주식회사 | 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법 |
| JP3647777B2 (ja) * | 2001-07-06 | 2005-05-18 | 株式会社東芝 | 電界効果トランジスタの製造方法及び集積回路素子 |
| KR100646296B1 (ko) * | 2001-09-12 | 2006-11-23 | 닛본 덴끼 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2003347399A (ja) * | 2002-05-23 | 2003-12-05 | Sharp Corp | 半導体基板の製造方法 |
| JP4546021B2 (ja) * | 2002-10-02 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型電界効果型トランジスタ及び半導体装置 |
| US7026249B2 (en) * | 2003-05-30 | 2006-04-11 | International Business Machines Corporation | SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth |
| US7049660B2 (en) * | 2003-05-30 | 2006-05-23 | International Business Machines Corporation | High-quality SGOI by oxidation near the alloy melting temperature |
| JP4140456B2 (ja) * | 2003-06-17 | 2008-08-27 | 株式会社Ｓｕｍｃｏ | 半導体基板の製造方法 |
| US7015147B2 (en) * | 2003-07-22 | 2006-03-21 | Sharp Laboratories Of America, Inc. | Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer |
| EP1675169A1 (en) * | 2003-10-10 | 2006-06-28 | Tokyo Institute of Technology | Semiconductor substrate, semiconductor device and process for producing semiconductor substrate |
| US6955988B2 (en) | 2003-12-04 | 2005-10-18 | Analog Devices, Inc. | Method of forming a cavity and SOI in a semiconductor substrate |
| KR100528486B1 (ko) * | 2004-04-12 | 2005-11-15 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
| JP2006093268A (ja) * | 2004-09-22 | 2006-04-06 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US20060102204A1 (en) * | 2004-11-12 | 2006-05-18 | Tokyo Electron Limited | Method for removing a residue from a substrate using supercritical carbon dioxide processing |
| EP1739749A2 (fr) * | 2005-06-30 | 2007-01-03 | STMicroelectronics (Crolles 2) SAS | Cellule mémoire à un transistor MOS à corps isolé à effet mémoire prolongé |
| JP2007027231A (ja) * | 2005-07-13 | 2007-02-01 | Seiko Epson Corp | 半導体装置の製造方法及び、半導体装置 |
| JP4256381B2 (ja) * | 2005-11-09 | 2009-04-22 | 株式会社東芝 | 半導体装置 |
-
2005
- 2005-07-27 JP JP2005216873A patent/JP4867225B2/ja not_active Expired - Fee Related
-
2006
- 2006-07-18 KR KR1020060066696A patent/KR100809408B1/ko not_active IP Right Cessation
- 2006-07-21 CN CNB2006101078013A patent/CN100419954C/zh not_active Expired - Fee Related
- 2006-07-24 TW TW095126975A patent/TW200741820A/zh unknown
- 2006-07-26 US US11/494,121 patent/US7524705B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100419954C (zh) | 2008-09-17 |
| KR100809408B1 (ko) | 2008-03-05 |
| JP2007035908A (ja) | 2007-02-08 |
| TW200741820A (en) | 2007-11-01 |
| CN1905127A (zh) | 2007-01-31 |
| US7524705B2 (en) | 2009-04-28 |
| US20070026582A1 (en) | 2007-02-01 |
| KR20070014021A (ko) | 2007-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7800152B2 (en) | Methods for manufacturing a finfet using a conventional wafer and apparatus manufactured therefrom | |
| JP4982382B2 (ja) | リセス型ソース／ドレイン領域をｓｏｉウェハに含む半導体形成プロセス | |
| JP4029885B2 (ja) | 半導体装置の製造方法 | |
| JP2007123875A (ja) | 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造 | |
| JP4867225B2 (ja) | 半導体基板の製造方法及び、半導体装置の製造方法 | |
| US7285825B2 (en) | Element formation substrate for forming semiconductor device | |
| JPH11340317A (ja) | 分離構造形成方法 | |
| US9472575B2 (en) | Formation of strained fins in a finFET device | |
| WO2016008194A1 (zh) | 半导体器件及其制造方法 | |
| JP2006093268A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| US20070138512A1 (en) | Semiconductor substrate manufacturing method and semiconductor device | |
| JP2006245038A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4954437B2 (ja) | 半導体装置の製造方法 | |
| JP2006332404A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US7294539B2 (en) | Semiconductor substrate, semiconductor device, method of manufacturing semiconductor substrate, and method of manufacturing semiconductor device | |
| JP4852275B2 (ja) | 半導体基板の製造方法及び、半導体装置の製造方法 | |
| JP2006344769A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4670490B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005203685A (ja) | 半導体装置，及び半導体装置の製造方法 | |
| KR100674904B1 (ko) | 선택적 에피택셜 성장을 이용한 반도체 장치의 소자 분리방법 | |
| JP2007035702A (ja) | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 | |
| JP2006253258A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| JP5098178B2 (ja) | 半導体装置の製造方法 | |
| JP2007081031A (ja) | 半導体装置の製造方法 | |
| JP2007042877A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061106 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111031 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |