CN100419954C - 半导体基板的制造方法以及半导体装置的制造方法 - Google Patents

半导体基板的制造方法以及半导体装置的制造方法 Download PDF

Info

Publication number
CN100419954C
CN100419954C CNB2006101078013A CN200610107801A CN100419954C CN 100419954 C CN100419954 C CN 100419954C CN B2006101078013 A CNB2006101078013 A CN B2006101078013A CN 200610107801 A CN200610107801 A CN 200610107801A CN 100419954 C CN100419954 C CN 100419954C
Authority
CN
China
Prior art keywords
semiconductor layer
semiconductor substrate
semiconductor
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101078013A
Other languages
English (en)
Other versions
CN1905127A (zh
Inventor
金本启
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1905127A publication Critical patent/CN1905127A/zh
Application granted granted Critical
Publication of CN100419954C publication Critical patent/CN100419954C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Abstract

本发明的半导体基板的制造方法是，在Si基板(1)上形成SiGe层，在SiGe层上形成蚀刻选择比小于SiGe层的Si层(5)。接着，在Si层(5)以及SiGe层形成使Si基板(1)露出的孔，并以嵌入孔且覆盖Si层(5)的方式，在Si基板(1)上形成SiO2膜(11)。然后，在SiO2膜(11)形成使SiGe层(3)端部的一部分露出的开口面。接着，通过经由开口面对SiGe层进行蚀刻，在Si层(5)与Si基板(1)之间形成空洞部(21)。进而，经由开口面对空洞部(21)内进行APM清洗。之后，在空洞部(21)内形成嵌入氧化膜(31)。本发明提供能够防止由空洞部内的残渣引起设备特性劣化的半导体基板的制造方法、以及半导体装置的制造方法。

Description

半导体基板的制造方法以及半导体装置的制造方法
技术领域
本发明涉及半导体基板的制造方法以及半导体装置的制造方法，尤其涉及一种在半导体基板上形成SOI(Silicon on Insulator)构造的技术。
背景技术
目前，在半导体领域，为了集成电路的低消耗功率化，正盛行着硅绝缘体(SOI)技术的研发。公知在使用了SOI基板的设备中，由于能够大幅度削减晶体管所具有的寄生电容，所以，通过以往的设备能够得到高速且消耗功率低的特性。
另一方面，由于SOI基板通过SIMOX法、贴合法等，由特殊的制造装置制作，所以，基板成本变得非常高(与块状(bulk)基板相比，通常是其5～10倍左右)。而且，在使用了SOI的设备中，由于其特殊的构造，所以存在着漏极耐压降低、静电破坏电平(electrostatic discharge immunitylevel)降低等缺点。因此，为了解决这些问题，提出了一种在块状基板上制作局部的SOI构造的方法。
例如，非专利文献1所公开的SBSI(Separation by Bonding SiliconIslands)技术就是上述所提出的方法之一。SBSI技术是一种可以通过现有的半导体生产线进行制作，并且，能够仅在块状基板的所希望的区域形成SOI构造、能够实现价格低廉且高性能的SOI设备的技术。
具体的制造方法是，首先，在Si基板上使SiGe层和Si层外延生长。接着，在Si层和SiGe层中形成支撑体用的孔。然后，在将氧化硅(SiO2)膜或氮化硅(Si3N4)膜成膜作为支撑体之后，将支撑体干蚀刻形成为元件区域的形状，也连续地对Si层/SiGe层进行干蚀刻。如果在该状态下利用氢氟酸硝酸(hydrofluoric-nitric acid)选择性地对SiGe层进行干蚀刻，则以Si层垂吊在支撑体上的方式，在Si层的下面形成空洞部。之后，通过热氧化由SiO2膜填埋空洞部内而形成SOI构造。
(非专利文献1)T，Sakai et al.“Separation by Bonding Si Islands(SBSI)for LSI Applications”，Second International SiGe Technology andDevice Meeting Abstract，pp.230-231，May(2004)
可是，在使用了上述SBSI技术的方法中，当选择性地蚀刻SiGe层之后，发现在Si的表面残留有Ge。而且，如果在选择性地蚀刻SiGe层之后进行Si基板的氧化，SiO2膜中的Ge会产生移动，宛如从膜中向Si侧突出那样，具有汇集在SiO2膜与Si的界面(下面称作“SiO2/Si界面”)的倾向。
本发明人着眼于在这样的SiO2/Si界面的Ge的集中，进行了各种各样的实验。而且，由该实验结果发现了至今不为人知的问题点，即“如果以Ge残渣存在于空洞部内的状态对Si基板进行热氧化，则设备特性容易劣化”。
下面，将该实验结果在图7～图10中表示。另外，在该实验中，替代具有残渣Ge的Si基板，将有意地吸附了Ge的晶片(下面称作“Ge吸附晶片”)作为实验样品而使用。
图7是表示相对在外延CVD装置中流过GeH4气体的时间，晶片表面的Ge吸附量的图。图7的横轴表示在收容了晶片的外延CVD装置中流过GeH4气体的时间(供给时间)。另外，纵轴表示晶片表面的Ge吸附量(Ge密度)。在该实验中，晶片是硅，作为其温度，可以设定为400℃和450℃两种。如图7所示，在外延CVD装置中，流过GeH4气体的时间越长，和晶片的温度越高，其表面的Ge吸附量越多。
图8是表示以1000℃、O2、1小时(h)的条件对Ge吸附晶片进行处理后，形成了SiO2的样品的、SiO2膜厚相对Ge密度的图。图8的横轴表示在晶片表面的Ge的吸附量(Ge密度)。另外，纵轴表示通过上述处理在晶片表面形成的SiO2的膜厚。并且，图8中的虚线表示在没有吸附Ge的晶片(参照)表面所形成的SiO2的膜厚。如图8所示可知，如果在晶片表面吸附有Ge，则SiO2较厚形成、Ge的密度变大，因此，所形成的SiO2的膜厚也变大。
由该结果可知，在SBSI技术中，如果选择蚀刻SiGe层之后在空洞部内有很多Ge残渣，则在之后的氧化工序中，SiO2会比目标值形成得还厚，由于其较厚形成，相应地SOI的主体有可能变薄。
图9是表示以1000℃、O2、1小时(h)的条件对Ge吸附晶片进行处理后，形成了SiO2后的样品的、寿命相对Ge密度的图。图9的横轴表示在晶片表面的Ge的吸附量(Ge密度)。另外，纵轴表示上述处理后的Si表面的寿命。并且，图9中的虚线表示对没有吸附Ge的晶片(参照)实施上述处理后的Si表面的寿命。如图9所示可知，如果在晶片表面的Ge密度大于1013[cm-2]，则Si表面的寿命增加(即，缺陷增加)。
图10是表示以1000℃、O2、1小时(h)的条件对Ge吸附晶片进行处理后，形成了SiO2的样品的、SiO2/Si界面能级密度相对Ge密度的图。图10的横轴表示在晶片表面的Ge的吸附量(Ge密度)。另外，纵轴表示上述处理后的SiO2/Si界面能级密度。如图10所示可知，如果在晶片表面的Ge密度大于1013[cm-2]，则SiO2/Si界面能级密度增加。
如图9和图10所示，如果寿命或界面能级的值增高，则设备特性有劣化(例如，漏电流增大、移动性劣化、噪音增大或绝缘击穿耐压降低)的危险。
发明内容
本发明正是鉴于这样的实验结果而完成的发明，其目的在于，提供能够抑制由于空洞部内的残渣而引起的设备特性劣化的半导体基板的制造方法以及半导体装置的制造方法。
[发明1]为了达到上述目的，发明1的半导体基板的制造方法包括：在规定区域的半导体基材上形成第一半导体层的工序；在所述第一半导体层上，形成蚀刻选择比(etching selective ratio)小于所述第一半导体层的第二半导体层的工序；在该半导体基材上以覆盖所述第二半导体层的方式，形成在该半导体基材上支撑该第二半导体层的支撑体的工序；在所述支撑体上形成使所述第一半导体层的端部的一部分露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；以能够除去所述第一半导体层的残渣的条件，经由所述开口面，对所述第二半导体层与所述半导体基材之间形成的空洞部进行清洗的工序；和在清洗后的所述空洞部内形成绝缘膜的工序。
在这里，“半导体基材”例如是块状的硅(Si)基板，“规定区域”是指形成例如晶体管等元件的区域(即，元件形成区域)。另外，“第一半导体层”是通过例如外延生长而得到的硅锗(SiGe)层，“第二半导体层”是通过例如外延生长而得到的Si层。在SiGe的蚀刻中使用例如氢氟酸硝酸。并且，在“在空洞部内形成绝缘膜的工序”中，通过对清洗后的半导体基材进行例如热氧化，而在空洞部内形成热氧化膜。
根据发明1的半导体基材的制造方法，由于从空洞部内除去第一半导体层的残渣之后，在该空洞部内形成绝缘膜，所以，可以防止由第一半导体层的残渣而引起的设备特性的劣化。
[发明2]发明2的半导体基板的制造方法包括：在半导体基材上形成第一半导体层的工序；在所述第一半导体层上，形成蚀刻选择比小于所述第一半导体层的第二半导体层的工序；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；以嵌入所述孔并且覆盖所述第二半导体层的方式，在所述半导体基材上形成在该半导体基材上支撑该第二半导体层的支撑体的工序；在所述支撑体上形成使所述第一半导体层的端部的一部分露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；以能够除去所述第一半导体层的残渣的条件，经由所述开口面，对所述第二半导体层与所述半导体基材之间形成的空洞部进行清洗的工序；和在清洗后的所述空洞部内形成绝缘膜的工序。这里，“孔”形成在例如元件分离区域。
根据发明2的半导体基材的制造方法，由于从空洞部内除去第一半导体层的残渣之后，在该空洞部内形成绝缘膜，所以，可以防止由于第一半导体层的残渣而引起的设备特性的劣化。
[发明3]发明3的半导体基板的制造方法，其特征在于，在发明1或发明2的半导体基板的制造方法中，所述第一半导体层由SiGe构成，在对所述第二半导体层和所述半导体基材之间进行清洗的工序中，使用含有氨水和过氧化氢水的清洗液，对所述第二半导体层与所述半导体基材之间进行清洗。
根据这样的构成，由于可以充分减少在空洞部内的Ge残渣，所以，可以防止由残渣Ge而引起的设备特性的劣化。
[发明4]发明4的半导体基板的制造方法，其特征在于，在发明3的半导体基板的制造方法中，含有所述氨水和所述过氧化氢水的所述清洗液是APM清洗液，在对所述第二半导体层与所述半导体基材之间进行的清洗工序中，对使用了所述APM清洗液的清洗处理，和使用了HPM清洗液、FPM清洗液、SPM清洗液或者DHF清洗液中的任意一种的清洗处理进行组合。
在这里，“APM清洗液”是指由NH4OH、H2O2和H2O构成的清洗液。而且，“HPM清洗液”是指由HCl、H2O2和H2O构成的清洗液。并且，“FPM清洗液”是指用H2O将H2O2和HF进行稀释后的清洗液。此外，“SPM清洗液”是指由H2SO4、H2O2构成的清洗液。并且，“DHF清洗液”是指用H2O将HF进行稀释后的清洗液。
根据发明4的半导体基板的制造方法，例如由图5可知，能够有效地除去残渣Ge。
[发明5]发明5的半导体基板的制造方法，其特征在于，在发明1至发明4所述的任意半导体基板的制造方法中，包括：在所述空洞部内形成所述绝缘膜之后，对所述半导体基材的上方整个面进行平坦化处理，从所述第二半导体层上除去所述支撑体的工序。
根据该构成，由于第二半导体层的表面从支撑体下露出，所以，能够在第二半导体层上形成晶体管等元件。
[发明6]发明6的半导体基板的制造方法，其特征在于，包括：在进行发明5的半导体基板的制造方法，从所述第二半导体层上除去所述支撑体之后，在所述第二半导体层形成晶体管的工序。
根据该构成，由于应用了上述半导体基板的制造方法，所以，可以提供设备特性良好的半导体装置。
本发明特别适合用于仅在块状的半导体基板的所希望的区域形成SOI构造，即适合用于所谓的SBSI技术。
附图说明
图1是表示实施例所涉及的半导体装置的制造方法的图(其一)。
图2是表示实施例所涉及的半导体装置的制造方法的图(其二)。
图3是表示实施例所涉及的半导体装置的制造方法的图(其三)。
图4是表示实施例所涉及的半导体装置的制造方法的图(其四)。
图5是表示验证实验的结果的图。
图6是表示清洗液的混合比以及其温度的图。
图7是表示与课题相关的实验结果的图(其一)。
图8是表示与课题相关的实验结果的图(其二)。
图9是表示与课题相关的实验结果的图(其三)。
图10是表示与课题相关的实验结果的图(其四)。
图中：1-Si基板，3-SiGe层，5-Si层，11-SiO2膜(支撑体)，21-空洞部，31-嵌入氧化膜，33-(元件之间分离用的)绝缘膜，h-孔。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。
(1)实施例
图1(A)、图2(A)以及图3(A)是表示本发明的实施例所涉及的半导体装置的制造方法的俯视图。而且，图1(B)是图1(A)的X1-X1’向视剖视图，图1(C)是图1(A)的Y1-Y1’向视剖视图。并且，图2(B)是图2(A)的X2-X2’向视剖视图，图2(C)是图2(A)的Y2-Y2’向视剖视图。另外，图3(B)是图3(A)的X3-X3’向视剖视图，图3(C)是图3(A)的Y3-Y3’向视剖视图。而且，图4(A)～(C)是表示在X3-X3’剖面中，图3(B)以后的半导体装置的制造方法的剖视图。
如图1(A)～(C)所示，首先，在作为块状的硅晶片的Si基板1上形成SiGe层3，并在其上形成Si层5。SiGe层3和Si层5分别通过外延生长而形成。
接着，形成支撑体用的孔h。即，如图1(A)～(C)所示，使用光刻技术和蚀刻技术，顺次形成Si层5和SiGe层3的图案，使Si基板1的表面的一部分露出。该露出的部分是支撑体用的孔h。该孔h在形成晶体管等元件的区域的外侧(即，元件分离区域)的一部分上形成。另外，在使Si基板1的一部分露出时，可以在Si基板1的表面处停止蚀刻，也可以对Si基板1进行过蚀刻(over etching)，在Si基板1上形成凹部。
接着，如图2(A)～(C)所示，通过CVD等方法，在Si基板1的上方整体形成例如SiO2膜11。如图2(B)所示，该SiO2膜11不仅形成在支撑体用孔h与Si层5上，还形成在SiGe层3以及Si层5的侧面。在该半导体装置的制造方法中，该SiO2膜11是支撑体，Si层5通过该SiO2膜11而被支撑在Si基板1上。
接着，如图3(A)～(C)所示，通过使用光刻技术和蚀刻技术，顺次形成SiO2膜11、Si层5和SiGe层3的图案，在SiO2膜11上形成使SiGe层3的侧面的一部分、Si层5的侧面(端面)的一部分露出的开口面。通过该图案形成，使得Si层5和SiGe层3仅残留在形成晶体管等元件的区域(即，元件形成区域)的Si基板1上，从元件分离区域的Si基板1上被完全除去。
另外，如图3(A)～(C)所示，使SiGe层3的侧面的一部分等露出的开口面，沿着元件形成区域的周缘的一部分而形成。在没有形成SiO2膜11的开口面的部分，在开口面形成后，SiO2膜11和SiGe层3的侧面、以及SiO2膜11和Si层5的侧面接触。而且，SiO2膜11在该接触的部分继续支撑Si层5。
接着，通过经由形成在SiO2膜11的开口面，使氢氟酸硝酸等蚀刻液与SiGe层3以及Si层5接触，蚀刻SiGe层3而除去。由此，如图4(A)所示，在Si基板1与Si层5之间形成空洞部21。由于在使用了氢氟酸硝酸的湿蚀刻中，SiGe与Si的蚀刻选择比为例如100∶1左右，所以，能够几乎不蚀刻Si层5而选择性地仅除去SiGe层3。
可是，在使用了上述氢氟酸硝酸的蚀刻中，容易在空洞部21内残留Ge。通过基于氢氟酸硝酸对SiGe层3进行过度蚀刻(即，进行比需要时间长的过蚀刻)，也能够除去这样的残渣Ge，但是在该情况下，存在着Si层5与SiO2膜11也被削除必要以上量的弊端。
因此，在该实施例中，当在Si基板1与Si层5之间形成空洞部21之后，以除去残渣Ge为目的，例如在湿的地方(wet station)内对Si基板1进行清洗处理。在该清洗工序中，使用混合了例如H2O2、NH4OH和H2O的清洗液(即，APM清洗液)。对于APM清洗液的混合比和温度，将在后面对其一个例子进行表示(参照图6)。
这样，通过对Si基板1实施APM清洗，来经由开口面对空洞部21内进行清洗，可以回避削除Si层5与SiO2膜11的弊端，并且，良好地从空洞部21中仅除去Ge残渣。
另外，如图4(A)所示，即使在除去SiGe层3形成空洞部21之后，在没有形成SiO2膜11的开口面的部分，Si层5的侧面还是处于被覆盖的状态，Si基板5由该被覆盖的部分被支撑在基板1上，并持续维持该状态。
接着，热氧化Si基板1。此时，O2等氧化种不仅到达从SiO2膜11下露出的Si基板1的表面，还通过开口面到达空洞部21内。因此，如图4(B)所示，也在该空洞部21内形成SiO2膜31。下面，将形成在该空洞部21内的SiO2膜31称作嵌入氧化膜。另外，在通过嵌入氧化膜31没有完全嵌入到空洞部21内的情况下，也可以在热氧化之后，通过CVD等方法使SiO2膜等堆积在空洞部21内。而且，也可以在空洞部21内形成嵌入氧化膜31之后，进行1000℃以上的高温退火。由此，可以使嵌入氧化膜31回流。
接着，如图4(C)所示，通过CVD等方法在Si基板1的上方整个面上形成元件间分离用的绝缘膜33。该绝缘膜33例如是SiO2膜。然后，通过CMP，对Si基板1的上方整个面进行平坦化处理，由Si层5的上方除去绝缘膜33或SiO2膜11。由此，可以在块状Si基板1上完成露出Si层5的上面、且由绝缘膜对Si层5进行元件分离的构造(即，SOI构造)。
之后，通过例如对Si层5的表面进行热氧化，在Si层5的表面形成栅极绝缘膜(未图示)。然后，在形成有栅极绝缘膜的Si层5上形成栅电极(未图示)。而且，将该栅电极等作为掩模，向Si层5内离子注入As、P、B等杂质，由此形成源极和漏极(未图示)，完成了SOI晶体管。
(2)Ge除去的验证实验
图5是表示对Ge吸附晶片进行清洗后的晶片表面的Ge密度的图。图5的横轴表示对Ge吸附晶片进行清洗处理的种类。而且，图5的纵轴表示直到清洗处理后所残留的Ge的吸附量(Ge密度)。并且，图5的虚线表示清洗处理前的晶片表面的Ge密度。另外，图5所记载的清洗处理A是顺次进行SPM和DHF的连续处理。而清洗处理B是顺次进行SPM、DHF、APM、HPM、DHF的连续处理。
由图5可知，对于除去吸附在晶片表面的Ge，APM清洗、或包含APM清洗的清洗处理B是特别有效的。通过这些清洗处理，晶片表面的Ge密度会降低到1012[cm-2]至1010[cm-2]以下。由这样的实验结果可知，在图4(A)中，通过对Si基板1进行APM清洗或包含APM清洗的清洗处理B，可以经由开口面从空洞部21内充分地除去残渣Ge。
图6是表示对Ge吸附晶片所进行的清洗处理的详细条件的图。如图6所示，在该验证实验中，使用混合了浓度31％的H2O2、浓度30％的NH4OH、和H2O的药液，进行了APM清洗。该药液(即，APM清洗液)的混合比为H2O2∶NH4OH∶H2O＝4∶1∶50。另外，对于该APM清洗液的温度，进行了温度控制，使其保持为60℃。(在上述的实施例中，例如使用这样混合比和温度的APM清洗液，对形成空洞部21后的Si基板1进行清洗处理)。
在HPM清洗中，使用混合了浓度31％的H2O2、浓度36％的HCl、和H2O的药液。该药液(即，HPM清洗液)的混合比为H2O2∶HCl∶H2O＝1∶1∶50。另外，对该HPM清洗液的温度进行了温度控制，使其保持为60℃。
在FPM清洗中，使用混合了浓度31％的H2O2、浓度50％的HF、和H2O的药液。该药液(即，FPM清洗液)的混合比为H2O2∶HF∶H2O＝1∶1∶200。另外，对该FPM清洗液的温度进行了温度控制，使其保持为60℃。
在SPM清洗中，使用混合了浓度97％的H2SO4、浓度31％的H2O2的药液。该药液(即，SPM清洗液)的混合比为H2SO4∶H2O＝4∶1。另外，对于该SPM清洗液的温度进行了温度控制，使其保持为120℃。
在DHF清洗中，使用混合了浓度50％的HF、和H2O2的药液。该药液(即，DHF清洗液)的混合比为HF∶H2O＝1∶200。由于DHF清洗液不发热，所以，不对其温度特别进行温度控制(“RT”表示不特别进行温度控制)。
另外，在图6中，“％”是重量百分比浓度。
(3)总结
这样，根据本发明的实施例，通过在从空洞部21内完全除去残渣Ge之后，在该空洞部21内形成嵌入氧化膜31。因此，可以防止由残渣Ge而引起的设备特性的劣化(例如，由于在SiO2膜/Si界面的界面能级增加而引起的漏电流增大、移动性的劣化、噪音增大、绝缘击穿耐压降低等)。而且，由于通过充分除去残渣Ge，可以不发生无意之间使嵌入氧化膜31形成很厚等不良情况，所以，能够对晶片面内与晶片之间的主体(即，Si层5)的厚度的均匀化起到贡献。由此，根据本发明的实施例，能够提供设备特性良好的半导体装置。
在该实施例中，Si基板1与本发明的“半导体基材”对应，SiGe层3与本发明的“第一半导体层”对应。而且，Si层5与本发明的“第二半导体层”对应，SiO2膜11与本发明的“支撑体”对应。并且，嵌入氧化膜31与本发明的“绝缘膜”对应，残渣Ge与本发明的“第一半导体层的残渣”对应。
另外，在本实施例中，对通过使用了氢氟酸硝酸的蚀刻，在Si基板1与Si层5之间形成空洞部31之后，用APM清洗液对该空洞部31内进行清洗的情况进行了说明。但是，本发明并不限定于此。例如，也可以从基于氢氟酸硝酸而进行的蚀刻工序的中途，缓慢开始基于APM清洗液而进行的清洗工序，或者，也可以交替进行蚀刻工序与清洗工序。即使是这样的构成，也能够不在空洞部21内残留Ge。
而且，在本实施例中，对在空洞部31内进行APM清洗的情况进行了说明，但是，本发明的清洗条件不限定于APM清洗。例如，也可以通过图5所示的清洗处理B在空洞部31内进行清洗。通过HPM清洗、FPM清洗、SPM清洗或DHF清洗中的任意一种与APM清洗进行组合，能够从空洞部31内充分地除去残渣Ge。
并且，在本实施例中，首先，对在Si基板1上的整个面顺次使SiGe层3、Si层5外延生长的情况进行了说明。但是，这些层也可以不在Si基板1上的整个面形成，而仅形成在元件形成区域，或不在元件分离区域形成。例如，也可以在由SiO2膜覆盖元件分离区域的Si基板1表面的状态下，通过选择外延生长法来交替形成SiGe层3和Si层5。根据这样的构成，也能够以覆盖Si层5的方式，在Si基板1上形成作为支撑体的SiO2膜11，并在该SiO2膜11中形成使SiGe层3的侧面的一部分露出的开口面。因此，能够在元件形成区域形成空洞部21。
而且，在本发明的实施例中，对“半导体基材”的材质是硅、“第一半导体层”的材质是SiGe、“第二半导体层”的材质是Si的情况进行了说明。但是，这些材质不限定于上述的材质。例如，作为“半导体基材”的材质，可以使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。并且，作为“第一半导体层”的材质，可以使用蚀刻选择比大于Si基板以及第二半导体层的材质。例如，作为“第一半导体层”和“第二半导体层”的材质，可以使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中所选择的组合。

Claims (8)

1. 一种半导体基板的制造方法，其特征在于，包括：
在规定区域的半导体基材上形成第一半导体层的工序；
在所述第一半导体层上形成蚀刻选择比小于所述第一半导体层的第二半导体层的工序；
在所述半导体基材上以覆盖所述第二半导体层的方式，形成在该半导体基材上支撑该第二半导体层的支撑体的工序；
在所述支撑体上形成使所述第一半导体层的端部的一部分露出的开口面的工序；
通过经由所述开口面对所述第一半导体层进行蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；
在能够除去所述第一半导体层的残渣的条件下，经由所述开口面对所述第二半导体层与所述半导体基材之间形成的空洞部进行清洗的工序；和
在清洗后的所述空洞部内形成绝缘膜的工序。
2. 一种半导体基板的制造方法，其特征在于，包括：
在半导体基材上形成第一半导体层的工序；
在所述第一半导体层上，形成蚀刻选择比小于所述第一半导体层的第二半导体层的工序；
在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；
以埋入所述孔并且覆盖所述第二半导体层的方式，在所述半导体基材上形成在该半导体基材上支撑该第二半导体层的支撑体的工序；
在所述支撑体上形成使所述第一半导体层的端部的一部分露出的开口面的工序；
通过经由所述开口面对所述第一半导体层进行蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；
在能够除去所述第一半导体层的残渣的条件下，经由所述开口面对所述第二半导体层与所述半导体基材之间形成的空洞部进行清洗的工序；和
在清洗后的所述空洞部内形成绝缘膜的工序。
3. 根据权利要求1或者2所述的半导体基板的制造方法，其特征在于，
所述第一半导体层由SiGe构成，
在对所述第二半导体层和所述半导体基材之间进行清洗的工序中，使用含有氨水和过氧化氢水的清洗液，对所述第二半导体层与所述半导体基材之间进行清洗。
4. 根据权利要求3所述的半导体基板的制造方法，其特征在于，
含有所述氨水和所述过氧化氢水的所述清洗液是APM清洗液，
在对所述第二半导体层与所述半导体基材之间进行清洗的工序中，组合使用了所述APM清洗液的清洗处理，和使用了HPM清洗液、FPM清洗液、SPM消洗液或者DHF清洗液中的任意一种的清洗处理而进行清洗。
5. 根据权利要求1或2所述的半导体基板的制造方法，其特征在于，
在所述空洞部内形成所述绝缘膜之后包括，对所述半导体基材的上方整个面进行平坦化处理而从所述第二半导体层上除去所述支撑体的工序。
6. 根据权利要求1所述的半导体基板的制造方法，其特征在于，
对所述第一半导体层进行蚀刻的工序是使用氢氟酸硝酸的湿蚀刻。
7. 根据权利要求6所述的半导体基板的制造方法，其特征在于，
所述第一半导体层和所述第二半导体层的蚀刻选择比为1∶100。
8. 一种半导体装置的制造方法，其特征在于，
在利用权利要求5的半导体基板的制造方法从所述第二半导体层上除去所述支撑体之后，包括在所述第二半导体层形成晶体管的工序。
CNB2006101078013A 2005-07-27 2006-07-21 半导体基板的制造方法以及半导体装置的制造方法 Expired - Fee Related CN100419954C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005216873A JP4867225B2 (ja) 2005-07-27 2005-07-27 半導体基板の製造方法及び、半導体装置の製造方法
JP2005-216873 2005-07-27
JP2005216873 2005-07-27

Publications (2)

Publication Number Publication Date
CN1905127A CN1905127A (zh) 2007-01-31
CN100419954C true CN100419954C (zh) 2008-09-17

Family

ID=37674349

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101078013A Expired - Fee Related CN100419954C (zh) 2005-07-27 2006-07-21 半导体基板的制造方法以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US7524705B2 (zh)
JP (1) JP4867225B2 (zh)
KR (1) KR100809408B1 (zh)
CN (1) CN100419954C (zh)
TW (1) TW200741820A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8017505B2 (en) * 2006-11-30 2011-09-13 Seiko Epson Corporation Method for manufacturing a semiconductor device
KR101378519B1 (ko) * 2007-05-03 2014-03-27 소이텍 스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정
CN103117208B (zh) * 2012-07-03 2016-03-23 上海华力微电子有限公司 一种去除晶圆上SiGe薄膜的方法
CN107910264B (zh) * 2017-11-08 2020-06-30 上海华力微电子有限公司 一种全耗尽soi结构的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1461042A (zh) * 2002-05-23 2003-12-10 夏普株式会社 半导体衬底的生产方法
US20040238885A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
US20040242006A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
JP2005011865A (ja) * 2003-06-17 2005-01-13 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3216535B2 (ja) * 1996-08-30 2001-10-09 日本電気株式会社 Ｓｏｉ基板およびその製造方法
JP3114643B2 (ja) * 1997-02-20 2000-12-04 日本電気株式会社 半導体基板の構造および製造方法
KR100414217B1 (ko) * 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
KR100646296B1 (ko) * 2001-09-12 2006-11-23 닛본 덴끼 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US7015147B2 (en) * 2003-07-22 2006-03-21 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer
US20070126034A1 (en) * 2003-10-10 2007-06-07 Tokyo Institute Of Technology Semiconductor substrate, semiconductor device and process for producing semiconductor substrate
US6955988B2 (en) 2003-12-04 2005-10-18 Analog Devices, Inc. Method of forming a cavity and SOI in a semiconductor substrate
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
JP2006093268A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
US20060102204A1 (en) * 2004-11-12 2006-05-18 Tokyo Electron Limited Method for removing a residue from a substrate using supercritical carbon dioxide processing
EP1739749A2 (fr) * 2005-06-30 2007-01-03 STMicroelectronics (Crolles 2) SAS Cellule mémoire à un transistor MOS à corps isolé à effet mémoire prolongé
JP2007027231A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置の製造方法及び、半導体装置
JP4256381B2 (ja) * 2005-11-09 2009-04-22 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1461042A (zh) * 2002-05-23 2003-12-10 夏普株式会社 半导体衬底的生产方法
US20040238885A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
US20040242006A1 (en) * 2003-05-30 2004-12-02 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
JP2005011865A (ja) * 2003-06-17 2005-01-13 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法

Also Published As

Publication number Publication date
US20070026582A1 (en) 2007-02-01
TW200741820A (en) 2007-11-01
JP2007035908A (ja) 2007-02-08
CN1905127A (zh) 2007-01-31
KR100809408B1 (ko) 2008-03-05
US7524705B2 (en) 2009-04-28
KR20070014021A (ko) 2007-01-31
JP4867225B2 (ja) 2012-02-01

Similar Documents

Publication Publication Date Title
KR100518132B1 (ko) 동적 문턱 전압 제어를 위한 폴리실리콘 후단-게이트절연체-상-실리콘 모스펫
US7510945B2 (en) Element formation substrate, method of manufacturing the same, and semiconductor device
US6787423B1 (en) Strained-silicon semiconductor device
US7955937B2 (en) Method for manufacturing semiconductor device comprising SOI transistors and bulk transistors
US20050285193A1 (en) Semiconductor device and method of manufacturing same
CN102790054A (zh) 锗和iii-v混合共平面的半导体结构及其制备方法
TW201110201A (en) Fabrication process of a hybrid semiconductor substrate
CN100419954C (zh) 半导体基板的制造方法以及半导体装置的制造方法
US7553713B2 (en) Method of manufacturing semiconductor substrates and semiconductor devices
US9472575B2 (en) Formation of strained fins in a finFET device
CN100449785C (zh) 半导体装置及半导体装置的制造方法
US20190288012A1 (en) Implementing a hybrid finfet device and nanowire device utilizing selective sgoi
CN106206444B (zh) 半导体结构的形成方法
US8642419B2 (en) Methods of forming isolation structures for semiconductor devices
CN1964046A (zh) 半导体装置及其半导体装置的制造方法
JP2006344769A (ja) 半導体装置および半導体装置の製造方法
CN105632924A (zh) 一种用于制造半导体器件的方法
CN101005085A (zh) 半导体装置及半导体装置的制造方法
JP4670490B2 (ja) 半導体装置および半導体装置の製造方法
JP2002118264A (ja) 半導体装置及びその製造方法
JP2007035702A (ja) 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法
KR20090039061A (ko) 트랜지스터 소자 및 그 제조 방법
JP2003133384A (ja) 基板評価用素子、その製造方法及びｓｏｉ基板の評価方法
JP2002158357A (ja) Ｓｏｉ型半導体装置及びその製造方法
JP2006344622A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080917

Termination date: 20130721