KR101378519B1 - 스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정 - Google Patents

스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정 Download PDF

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Abstract

본 발명은 실리콘-게르마늄(SiGe)의 적어도 하나의 표면 층 및 상기 SiGe 층과 접촉하는 스트레인드 실리콘(sSi)의 층을 포함하는 웨이퍼들의 처리 방법에 관한 것이며, 상기 sSi 층은 상기 SiGe 층을 식각하여 노출되며, 상기 방법은 다음의 단계들을 포함한다:
(a) 선택적으로(optionally) 산화성 클리닝 단계가 후속적으로 수반되는, 상기 SiGe 층을 제1 선택적 식각을 하는 단계;
(b) 탈이온수를 사용하는 린스 단계;
(c) 건조 단계; 및
(d) 제2 선택적 식각을 하는 단계.
본 발명은 스트레인드 실리콘(sSi)의 적어도 하나의 표면 층을 포함하는 웨이퍼에 관한 것이며, 상기 sSi의 표면 층은 5 나노미터 이상 100 ㎛ 이하의 두께를 가지며, 웨이퍼당 200 개 이하의 결함들을 가진다.
스트레인드 실리콘, 선택적 식각, 산화성 클리닝, 린스, 건조

Description

스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정{Improved process for preparing cleaned surfaces of strained silicon}
본 발명은 스트레인드 실리콘(strained silicon, sSi) 층과 접촉하는 실리콘-게르마늄(SiGe)의 층을 선택적으로 식각함으로써 노출되는 스트레인드 실리콘(strained silicon, sSi)의 층들의 클리닝에 관한 것이며, sSOI(절연체 상의 스트레인드 실리콘) 또는 SGOI(절연체 상의 실리콘-게르마늄(SiGe)) 타입의 웨이퍼들의 제조에 사용된다.
이러한 웨이퍼들을 제조하기 위한 많은 기술들이 존재한다. sSOI 또는 SGOI 형태의 웨이퍼들을 제조하기 위한 가장 효과적인 현존 기술들 중 하나의 일례는 원하는 헤테로 구조를 제조하기 위한 스마트컷 기술(Smart Cut® technique)을 사용하여 절연 서포트(예를 들어, 실리콘 기판 상의 SiO2 의 층) 상으로 일부를 전이함으로써 스트레인드 실리콘(sSi) 또는 완화된(relaxed) SiGe의 활성층을 제조하는 것이다. 이러한 제조 기술들을 구현하는 특별한 예들은 미국 특허 출원 US 2004/053477 및 국제 특허 출원 WO 2004/006311에서 제시된다.
이러한 웨이퍼들의 피니싱 단계는 "도너" 기판으로부터의 분리 및 "수용체" 기판으로의 전이 이후에 상기 실리콘 층에 존재하는 SiGe 층을 제거하는 선택적인 식각 공정을 포함한다. 선택적 식각은 인접한 스트레인드 실리콘(sSi)의 층을 손상하지 않으면서 SiGe의 상부층을 선택적으로 제거할 수 있는 화학적 어택(attack) 방법이다. 이러한 "선택적 식각"을 구현할 수 있도록 발견된 조성들은 CH3COOH / H2O2 / HF 혼합물들을 포함한다.
SiGe의 상부 층을 제거하는, 상기 "선택적 식각" 단계 이후에, 클리닝 단계는 상기 SiGe 층의 선택적 식각에 따르는 스트레인드 실리콘 층의 표면 상의 표면 결함들 및 미립자의 오염을 감소시키기 위하여 적절하게 사용될 수 있다. 따라서, 클리닝 조성은 이러한 스트레인드 실리콘 층의 식각을 방지하는 동안 상기 sSi 표면을 클리닝 할 수 있도록 선택되어져야 한다.
이러한 선택적 식각 이후의 클리닝 단계는 산화제를 포함하는 조성들을 일반적으로 사용하지만, 그러나 불화 수소산(HF)을 포함하지 않는다. "RCA"로 명명되는 공지된 방법은, 다음을 포함한다: NH4OH, H2O2 및 탈이온수를 포함하는 "SC1"(표준 클린 1) 용액(또는 APM, 암모늄 수산화물 과산화물(ammonium hydroxide peroxide) 혼합물)을 사용하는 제1 클리닝 단계, 및 HCl, H2O2, 및 탈이온수를 포함하는 "SC2"(표준 클린 2) 용액(또는 HPM, 염화수소 과산화물(hydrochloric peroxide) 혼합물)을 사용하는 제2 클리닝 단계를 포함한다.
미국 특허 출원 US 2006/0264008에서 제안된 다른 처리 방법은 SiGe 층의 선택적 식각을 하는 단계 후에, RCA 클리닝 공정을 사용하기보다는 액상의 오존 용액으로 스트레인드 실리콘 층의 표면을 클리닝 하는 단계를 포함한다.
1) SiGe 층을 선택적 식각을 하는 단계, 및 2) 산화성 클리닝하는 단계의 공정 단계들에 의해 획득되는 웨이퍼는 후속의 반도체 소자 제조 공정들에서 사용될 수 있다. 일반적으로, 산화성 클리닝 단계 후에, 탈이온수로 린스하는 단계가 후속된다.
이렇게 달성된 노출된 sSi을 가진 웨이퍼는 MOS 트랜지스터들에서 사용될 수 있다. 반도체 산업의 당업자들은 집적 회로들의 동작 속도를 증가시키고 크기들을 감소시키기 위한 노력을 실제적으로 항상 기울인다. 다른 인자들이 동일하다면, 트랜지스터의 동작 속도는 전하 캐리어들, 죽, 전자들 및 (양의) 홀들 모두의 이동도를 증가시킴으로써 개선되며, 이것을 달성하는 하나의 방법은 스트레인드 실리콘을 사용하는 것이며, 실리콘-게르마늄 표면 상에 성장된 실리콘은 순수한 실리콘에서보다 더욱 넓게 이격된 원자들을 갖게 된다. 보통의 완화된 실리콘보다 전하 캐리어 이동도가 2배 되는 것이 관찰될 수 있다.
본 발명자들은 이 분야의 기존 기술의, SOD(결함들의 합)에 의해 측정되는, 결함들의 정도가 상기 달성된 웨이퍼들이 사용될 어플리케이션들에서 바람직한 정도보다 높다는 것을 발견하였다.
부가적으로, 본 발명자들은 SiGe이 종래 기술 공정들에 의해 완전하게 제거되지 않는다는 것을 발견하였다. 실제로, 비록 SiGe이 일부 영역에서는 완전하게 제거되더라도, SiGe의 다른 영역들, 실제로 "섬들(islands)"에서는 잔존한다. 이러한 섬들이 측정된 표면 결함들의 약 35%에 해당될 수 있다는 것이 관찰되었다. 이러한 섬들로부터의 게르마늄 원자들은 스트레인드 실리콘 층 내로 확산되고 스트레인드 실리콘 층을 오염시킬 수 있다. 더욱이, 이러한 섬들은 후속의 제조 단계들, 예를 들어 도핑 단계들을 방해할 수 있다.
따라서 최소량의 표면 결함들 및 최소량의 잔류 SiGe을 나타내는 sSi 층들을 제조하는 것이 본 기술분야에 필요하다. 1) SiGe 층의 선택적 식각을 하는 단계 및 2) 산화성 클리닝 단계의 종래 기술 공정들 이외에 임의의 추가적인 클리닝 공정들이 필요하며, sSi 층의 노출된 부분의 소모를 최소화하도록 선택되어야 한다.
본 발명자들은 린스 단계 및 건조 단계가 제1 및 제2 선택적 식각 단계들 사이에 삽입되도록 제2 선택적 식각 단계를 포함하는 공정에 의해 더 낮은 표면 결함들 및 감소된 잔류(residual) SiGe을 구현할 수 있다는 것을 놀랍게도 이제 발견하였다.
따라서 제1 측면에 따른 본 발명은 적어도 하나의 실리콘-게르마늄(SiGe)의 표면 층(surface layer) 및 상기 SiGe 층과 접촉하는 스트레인드 실리콘(sSi)의 층을 포함하는 웨이퍼들을 처리하는 방법에 관한 것이며, 상기 sSi 층은 상기 SiGe 층을 식각함으로써 노출되고, 상기 방법은 다음의 단계들을 포함한다:
(a) 선택적으로(optionally) 산화성 클리닝 단계가 후속적으로 수반되는, 상기 SiGe 층을 제1 선택적 식각을 하는 단계;
(b) 탈이온수를 사용하는 린스 단계;
(c) 건조 단계; 및
(d) 제2 선택적 식각을 하는 단계.
또한 제2 측면에 따른 본 발명은 웨이퍼에 관한 것으로서, 특히 상기 본 발명의 방법에 의해 구현될 수 있는 웨이퍼에 관한 것이다.
일 실시예에서, 본 발명에 따른 방법에서, 제1 선택적 식각을 하는 단계(a)는 아세트산(CH3COOH), 과산화수소(H2O2) 및 불화 수소산(HF)의 혼합물을 포함하는 식각 용액으로 수행된다. 제1 선택적 식각을 하는 단계(a) 동안 이러한 선택적 식각 용액과 함께 사용하기에 일반적으로 적절한 공정 조건들은 중량으로 0.05 % 이상 10 % 이하의 농도의 불화 수소산(HF), 현재 바람직한 실시예에서는 약 2%(1.5% 내지 2.5%)의 농도의 불화 수소산(HF)을 포함한다.
현재 바람직한 제1 실시예에서, 아세트산 / H2O2 / HF 혼합물은 부피로 15 / 15 / 1의 비율로 사용되며, 중량으로 49 % : 49 % : 2 %에 해당한다. 현재 바람직한 제2 실시예에서, 아세트산 / H2O2 / HF 혼합물은 부피로 1 / 1 / 1의 비율로 사용되며, 32 wt% : 50 wt% : 18 wt%에 해당한다.
제1 선택적 식각을 하는 단계 동안 일반적으로 적절한 온도는 20 ℃ 이상 60 ℃ 이하이며, 제1 선택적 식각을 하는 단계의 일반적으로 적절한 지속 시간(duration)은 20 초 이상 500 초 이하이다. 부가적으로, 400 rpm 내지 2000 rpm의 범위를 가지는 웨이퍼 회전 속도가 적절하게 사용될 수 있다.
본 발명에 따른 대안적인 실시예에서, 제1 선택적 식각을 하는 단계(a)는 RCA 용액들, 즉, 우선 SC1 용액을 그 다음에 SC2 용액을 사용하여 수행된다. 본 발명자들은 RCA 용액들이 산화성 클리닝뿐만 아니라 선택적 식각에 사용될 수 있다는 것을 실제로 발견하였다. 또한, 이러한 공정은 제2 선택적 식각을 하는 단계(d)에 서도 적용될 수 있다.
추가적으로 다른 실시예에서, 상대적인 비율이 부피로 15 / 15 / 1 / 5인 아세트산 / H2O2 / HF / H2SO4의 혼합물은 제1 선택적 식각을 하는 단계(a)에 사용될 수 있다. 또한, 이러한 혼합물은 제2 선택적 식각을 하는 단계(d)에서도 사용될 수 있다.
일 실시예에서, 본 발명에 따른 방법에서, 제1 선택적 식각을 하는 단계(a)는, 현재 노출된 sSi 표면(이의 적어도 일부 영역)으로부터 SiGe 이 완전하게 제거되었다는 것을 외삽법에 의한 이론적인 계산으로 예상되거나 측정에 의해 나타나는 지점을 넘어서 계속된다. 이러한 상태는 "과도 식각(over-etch)"(OE)으로 언급되지만, 사용되는 반응물(reagent)들이 제1 선택적 식각을 하는 단계(a)에서와 동일하다는 점에서 독립된 공정을 나타내는 것은 아니다. 즉, 상기 "과도 식각"은 SiGe 제거에 해당하는 종료점 검출(EPD)의 순간을 넘어서 게속된다. 반사되는 광의 강도를 측정하는 반사계(reflectometer)가 종료점을 검출하기 위하여 사용될 수 있다. 대안적으로, 주어진 선택적 식각 용액이 특정 온도에서 SiGe을 제거할 수 있는 능력이, 시간의 함수로서 제거되는 두께로서, 이전의 측정들에 의해 정확하게 결정될 수 있다면, 과도 식각이 시작하는 시점인, 제1 선택적 식각을 하는 단계(a)의 종료점은, 합당한 수준의 확실성을 가지고 계산될 수 있다. 본 발명에서 선택적인 "과도 식각"은, 식각으로부터 발생할 수 있는 불균일성을 감소시키는 데 도움을 줄 수 있다. "과도 식각"의 지속 시간은 일반적으로 0 초 이상 60 초 이하의 범위에서 적절하게 선택된다.
일 실시예에서, 본 발명에 따른 방법에서, 산화성 클리닝 단계는 제1 선택적 식각을 하는 단계(a) 이후에 수행되는데, 이러한 산화성 클리닝 단계는 5 초 내지 300 초의 시간(period) 동안, 17 ℃ 내지 35 ℃ 의 온도에서, 15 ppm 내지 50 ppm의 범위의 농도로 물에 용해된 오존(O3)의 용액을 사용할 수 있다. 이러한 산화성 클리닝 단계를 위한 현재 바람직한 처리 시간은 약 15 초이다. 오존을 이용한 이러한 처리를 위한 적절한 웨이퍼 회전 속도는 400 rpm 내지 2000 rpm 의 범위 내에 있다.
제1 선택적 식각을 하는 단계(a) 이후에 산화성 클리닝 단계가 실제로 수행되는 경우에, 예를 들어 오존을 사용하여, 제2 선택적 식각을 하는 단계는 잔류하는 SiGe의 "섬들"을 제거할 뿐만 아니라, 상기 sSi 표면 상에 존재하는 Ge 및 Si의 가능한 산화물들을 제거할 수 있다는 것이 이해될 수 있으며, 이것은 본 발명을 제한하는 것으로 해석되어서는 안 된다.
본 발명에 따른 방법의 구성에서, 린스 단계(b)에서 사용되는 탈이온수(DIW)는 마이크로-전자공학에서 사용되는 일반적인 수준의 탈이온수이다. 린스 단계의 일반적으로 적절한 지속 시간은 5 초 이상 3 분 이하이다. 이러한 DIW 린스 단계를 위한 현재 바람직한 처리 시간은 15 ℃ 내지 60 ℃의 온도에서 약 15 초이다. 린스 단계(b)를 위한 일반적으로 적절한 웨이퍼 회전 속도는 400 rpm 이상 2000 rpm 이하이다.
일 실시예에서, 본 발명에 따른 방법에서, 건조 단계(c)는 질소 또는 아르곤과 같은 불활성 가스의 유동을 사용하여 수행된다. 사용되는 가스의 순도 및 압력 조건들은 마이크로-전자공학의 당업자들에 의해 사용되는 통상적인 파라미터들을 가지도록 적절하게 선택된다. 적절한 실시예에서, 질소 가스가 린스 단계 이후에 웨이퍼를 건조하기 위해 설계된 노즐을 사용하여 공급된다. 현재 바람직한 건조 공정은 질소 가스를 사용한 두 개의 스캔(scan)들(패스들(passes))로 처리되는 웨이퍼를 건조하는 단계를 포함한다.
일 실시예에서, 본 발명에 따른 방법에서, 제2 선택적 식각을 하는 단계(d)는 아세트산(CH3COOH), 과산화수소(H2O2) 및 불화 수소산(HF)의 혼합물을 포함하는 식각 용액으로 수행된다. 제2 선택적 식각을 하는 단계(d) 동안 불화 수소산(HF)의 일반적으로 적절한 농도는 중량으로 0.05 % 이상 10 % 이하이다. 제2 선택적 식각을 하는 단계(d) 동안 일반적으로 적절한 온도는 20 ℃ 이상 60 ℃ 이하이다.
제2 선택적 식각을 하는 단계(d)의 지속 시간에 관하여, 바람직한 최대의 지속 시간은 약 40 초이다. 현재 바람직한 범위는, 특히 아세트산(CH3COOH), 과산화수소(H2O2) 및 불화 수소산(HF)의 혼합물을 포함하는 식각 용액의 상황에서, 5 초 이상 40 초 이하이다. 이러한 상황에서 단계(d)의 추가적인 현재 바람직한 지속 시간은 10 초 이상 30 초 이하이며, 더욱 바람직하게는 15 초 이상 25 초 이하이며, 약 20 초의 지속 시간이 특별히 적절한 것으로 나타났다.
일 실시예에서, 본 발명에 따른 방법에서, 제2 선택적 식각 단계(d)의 바로 다음에, 린스 단계와 건조 단계가 후속될 수 있다. 일반적으로 적절한 공정 조건들은 제1 선택적 식각을 하는 단계(a)에 후속하는 상기 린스 단계(b) 및 상기 건조 단계(c)에 대하여 앞에서 설명된 공정 조건들이다.
일 실시예에서, 본 발명에 따른 방법에서, 제2 선택적 식각을 하는 단계(d)의 다음에 추가적인 산화성 클리닝 단계(e)가 후속될 수 있다. 이러한 추가적인 산화성 클리닝 단계(e)를 위한 하나의 적절한 공정 선택은 5 초 이상 300 초 이하의 시간(period) 동안, 17 ℃ 이상 35 ℃ 이하의 온도에서, 15 ppm 이상 50 ppm 이하의 농도로 물에 용해된 오존(O3)의 용액을 사용하는 것을 포함할 수 있다.
제2 선택적 식각을 하는 단계(d) 이후에 산화성 클리닝 단계가 실제로 수행되는 경우에, 예를 들어 오존을 사용하여, 제2 산화성 클리닝은 표면 산화를 통하여 최종 표면을 더욱 친수성으로 만들 수 있으며 이러한 수단에 의하여 입자 증착에 의한 오염을 방지할 수 있다는 것이 이해될 수 있으며, 이것은 본 발명을 제한하는 것으로 해석되어서는 안 된다.
일 실시예에서, 본 발명에 따른 방법에서, 추가적인 산화성 클리닝 단계(e)에 린스 단계 및 건조 단계가 후속될 수 있다. 일반적으로 적절한 공정 조건들은 제1 선택적 식각을 하는 단계(a)에 후속하는 상기 린스 단계(b) 및 상기 건조 단계(c)에 대하여 앞에서 설명된 공정 조건들이다.
또한, 제2 측면에 따른 본 발명은 상기 본 발명의 상기 방법에 의해 특히 구현될 수 있는 웨이퍼에 관한 것이다.
본 발명에 따른 웨이퍼는 바람직하게는 스트레인드 실리콘(sSi)의 적어도 하나의 표면 층을 포함하며, 상기 sSi의 표면 층은 5 나노미터 이상 100 나노미터 이하의 두께를 가지며, 바람직하게는 상기 sSi의 표면 층은 10 나노미터 내지 30 나노미터의 두께를 가지며, 그리고 바람직하게는 웨이퍼 당 200 개 이하의 결함인 SOD @ 0.40 ㎛의 결함들의 총합(sum of defects, SOD) 값을 나타낸다.
여기에서 상기 SOD는 0.40 ㎛의 검출 임계를 가지는 US 2006/0264008에서 설명된 것처럼 결정된다. 예를 들어 케이엘에이-텐코(KLA-Tencor)의 SP1-장치를 사용하여 측정이 수행될 수 있다. 상기 측정은 LPD(작은 결함들) 및 AP(더 큰 결함들)의 검출을 포함할 수 있다. 이러한 다른 그룹들의 결함들은, 크기에 의해 구분되는, 입자들(먼지)뿐만 아니라 위상적인 결함들(홀들, 크레이터들 또는 범프들)을 모두 포함할 수 있다. SOD는 LPD 및 AP의 합이다. 주사 전자 현미경 측정에 의한 정성적인 종류의 결함들을 분별하는 것이 가능하며, 여기에서 (제2식각 단계 이후의) 95%의 잔류 결함들은 표면의 위상적인 결함들이며, 5%는 입자들에 기인한다는 것이 본 발명자들에 의해 발견되었다.
본 발명에 따른 웨이퍼들에 대하여 관찰되는 SOD 값들은 종래 기술 웨이퍼들에 대하여 관찰되는 값들에 비해 현저한 개선을 나타낸다. 다시 말해서, 본 발명자들은 통상적인 기술의 방법들에서, 즉, 오직 제1 선택적 식각 단계만 수행한 후에, SOD @ 0.40 ㎛의 통상적인 값들이 웨이퍼 당 4000개의 결함들의 범위 내에 있다는 것을 관찰하였다. 따라서, 약 15 또는 20 배만큼의 SOD 값들의 감소가 본 발명에 의해 가능해질 수 있다.
바람직한 실시예에서, 본 발명에 따른 웨이퍼들은 약 200 밀리미터 또는 약 300 밀리미터의 직경을 가진다. 실제로, 마이크로-전자공학 분야에서 웨이퍼들은 이러한 일반적인 크기로 제조된다. 웨이퍼 당 바람직한 최대 200개의 결함들은 200mm 및 300 mm 웨이퍼들 모두에 대하여 적절하다.
본 발명에 따른 웨이퍼들은 2 ㎛ x 2 ㎛의 주사 표면에 대하여 1Å rms 이하의 표면 거칠기를 일반적으로 나타낸다. 적절한 실시예들에서, 결함 밀도는 (200개의 결함들 한계의 결과로) 300 mm 웨이퍼에 대하여 0.3 입자들/cm2 보다 작으며 그리고 200 mm 웨이퍼에 대하여 0.6 입자들/cm2 보다 작다.
본 발명에 따른 웨이퍼들은 일반적으로 절연체 상의 스트레인드 실리콘(sSOI) 구조체를 가진다. 바람직하게는 상기 웨이퍼들은 앞에서 언급한 것처럼 스마트컷(Smart Cut®) 기술에 의해 구현되며, 상기 기술에 의해 sSi/SiGe 의 적층체는 산화물층에 의해 도너 기판에서 수용체 실리콘 벌크 기판으로 전이된다.
다음의 표는 본 발명의 구조 내에서 실험된 처리 조건들을 나타낸다. 예를 들어 US 2004/053477 미국 특허 출원에서 설명된 것처럼, 상기 처리된 웨이퍼들은 sSOI 또는 SGOI 타입 웨이퍼들을 제조하기 위하여 스마트컷 기술에 의해 구현된다. 사용되는 웨이퍼들은 오늘날 두 개의 일반적인 크기들인 200 mm 또는 300 mm 직경을 가지며 마이크로 전자공학 수준의 실리콘으로서 시장에서 얻을 수 있으며, 마이크로 전자공학 사용을 위한 실리콘 벌크 웨이퍼들이다.
Figure 112011096351358-pct00001
본 발명에 따르면, 스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정이 제공된다.

Claims (18)

  1. 적어도 하나의 실리콘-게르마늄(SiGe) 층, 및 상기 적어도 하나의 SiGe 층과 접촉하고 상기 적어도 하나의 SiGe 층을 식각함으로써 노출되는 스트레인드 실리콘(sSi) 층을 포함하는 적어도 하나의 웨이퍼를 처리하는 방법으로서,
    상기 적어도 하나의 SiGe 층을 제거하기 위해, 제1 선택적 식각 공정에서 상기 적어도 하나의 SiGe 층을 선택적으로 식각하는 단계;
    상기 제1 선택적 식각 공정 후에 탈이온수를 사용하여 상기 적어도 하나의 웨이퍼의 적어도 일부분을 린스하는 단계;
    상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 건조하는 단계; 및
    상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 린스 및 건조하는 단계 후에, 제2 선택적 식각 공정에서 상기 적어도 하나의 SiGe 층의 남아있는 SiGe을 선택적으로 식각하는 단계를 포함하는 웨이퍼 처리 방법.
  2. 제1항에 있어서,
    상기 제1 선택적 식각 공정에서 상기 적어도 하나의 SiGe 층을 선택적으로 식각하는 단계는, 아세트산(CH3COOH), 과산화수소(H2O2) 및 불화 수소산(HF)의 혼합물을 포함하는 식각 용액을 이용하여 상기 적어도 하나의 SiGe 층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  3. 제2항에 있어서,
    상기 식각 용액 내에서 불화 수소산(HF)의 농도는 중량으로(by weight) 0.05% 이상 및 10% 이하이고,
    상기 제1 선택적 식각 공정 동안의 온도는 20 ℃ 이상 및 60 ℃ 이하이고,
    상기 제1 선택적 식각 공정의 지속 시간은 20 초 이상 및 500 초 이하인 것을 특징으로 하는 웨이퍼 처리 방법.
  4. 제1항에 있어서,
    상기 제1 선택적 식각 공정에서 상기 적어도 하나의 SiGe 층을 선택적으로 식각하는 단계는, 5 초 이상 및 300 초 이하의 시간(period) 동안, 17 ℃ 이상 및 35 ℃ 이하의 온도에서, 15 ppm 이상 및 50 ppm 이하의 농도로 물에 용해된 오존(O3)의 용액을 사용하여, 상기 제1 선택적 식각 공정 후의 산화성 클리닝 공정에서 상기 적어도 하나의 웨이퍼의 적어도 일부분을 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  5. 제1항 또는 제4항에 있어서,
    상기 탈이온수를 사용하여 상기 적어도 하나의 웨이퍼의 적어도 일부분을 린스하는 단계는, 15 ℃ 내지 60 ℃의 온도에서, 5 초 이상 및 3 분 이하의 지속 시간 동안 상기 탈이온수를 사용하여 상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 린스하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 건조하는 단계는, 불활성 가스의 유동(flow)을 사용하여 상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 건조하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  7. 제1항 또는 제4항에 있어서,
    상기 제2 선택적 식각 공정에서 상기 적어도 하나의 SiGe 층의 남아있는 SiGe을 선택적으로 식각하는 단계는, 아세트산(CH3COOH), 과산화수소(H2O2) 및 불화 수소산(HF)의 혼합물을 포함하는 식각 용액을 사용하여 상기 적어도 하나의 SiGe 층의 남아있는 SiGe을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  8. 제7항에 있어서,
    상기 식각 용액 내에서 불화 수소산(HF)의 농도는 중량으로(by weight) 0.05% 이상 및 10% 이하이고,
    상기 제2 선택적 식각 공정 동안의 온도는 20 ℃ 이상 및 60 ℃ 이하이고,
    상기 제2 선택적 식각 공정의 지속 시간은 5 초 이상 및 40 초 이하인 것을 특징으로 하는 웨이퍼 처리 방법.
  9. 제7항에 있어서,
    상기 제2 선택적 식각 공정의 지속 시간은 10 초 이상 및 30 초 이하인 것을 특징으로 하는 웨이퍼 처리 방법.
  10. 제9항에 있어서,
    상기 제2 선택적 식각 공정의 지속 시간은 15 초 이상 및 25 초 이하인 것을 특징으로 하는 웨이퍼 처리 방법.
  11. 제10항에 있어서,
    상기 제2 선택적 식각 공정의 지속 시간은 20 초인 것을 특징으로 하는 웨이퍼 처리 방법.
  12. 제1항 또는 제4 항에 있어서,
    상기 제2 선택적 식각 공정 후에 다른 린스 공정을 수행하는 단계; 및
    상기 다른 린스 공정 후에 다른 건조 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  13. 제1항 또는 제4 항에 있어서,
    상기 제2 선택적 식각 공정 후의 산화성 클리닝 공정에서 상기 적어도 하나의 웨이퍼의 적어도 일부분을 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  14. 제13항에 있어서,
    상기 산화성 클리닝 공정은, 5 초 이상 및 300 초 이하의 시간(period) 동안, 17 ℃ 이상 및 35 ℃ 이하의 온도에서, 15 ppm 이상 및 50 ppm 이하의 농도로 물에 용해된 오존(O3)의 용액을 사용하여, 상기 적어도 하나의 웨이퍼의 상기 적어도 일부분을 클리닝하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  15. 제13항에 있어서,
    상기 산화성 클리닝 공정 후에 다른 린스 공정을 수행하는 단계; 및
    상기 다른 린스 공정 후에 다른 건조 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  16. 제1 항 또는 제4 항의 웨이퍼 처리 방법을 포함하는 제조 방법에 의해 제조되는 웨이퍼로서,
    스트레인드 실리콘(sSi)의 적어도 하나의 표면 층을 포함하고,
    상기 sSi의 상기 적어도 하나의 표면 층은 5 나노미터 이상 및 100 나노미터 이하의 두께를 가지고,
    결함들의 합(SOD)은 웨이퍼당 200개 이하의 결함들인 SOD @ 0.40 ㎛의 값을 가지는 것을 특징으로 하는 웨이퍼.
  17. 제16항에 있어서,
    상기 웨이퍼는 200 밀리미터 이상 및 300 밀리미터 이하의 직경을 가지는 것을 특징으로 하는 웨이퍼.
  18. 제16항에 있어서,
    상기 웨이퍼는 절연체 상의 스트레인드 실리콘(sSOI) 구조체를 포함하는 것을 특징으로 하는 웨이퍼.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103128648B (zh) * 2011-11-25 2015-04-15 中芯国际集成电路制造(上海)有限公司 化学机械研磨装置及研磨过程中处理晶片的方法
CA2856196C (en) 2011-12-06 2020-09-01 Masco Corporation Of Indiana Ozone distribution in a faucet
US10475658B2 (en) 2013-12-31 2019-11-12 Entegris, Inc. Formulations to selectively etch silicon and germanium
TWI782893B (zh) * 2015-07-09 2022-11-11 美商恩特葛瑞斯股份有限公司 選擇性地移除鍺化矽材料之方法、套組及組成物
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11458214B2 (en) 2015-12-21 2022-10-04 Delta Faucet Company Fluid delivery system including a disinfectant device
KR20180068591A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
WO2018191426A1 (en) 2017-04-11 2018-10-18 Entegris, Inc. Formulations to selectively etch silicon-germanium relative to silicon
EP3997193B1 (en) 2019-07-08 2023-05-03 Basf Se Composition, its use and a process for selectively etching silicon-germanium material
CN110631304A (zh) * 2019-11-01 2019-12-31 中国电子科技集团公司第四十六研究所 一种锗单晶片用去离子水的冷却装置及冷却方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257192A (ja) 2000-03-13 2001-09-21 Matsushita Electric Ind Co Ltd エッチング装置およびエッチング方法
KR20020038460A (ko) * 2000-11-17 2002-05-23 다니구찌 이찌로오, 기타오카 다카시 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법
US20060264008A1 (en) * 2005-05-19 2006-11-23 Cecile Delattre Surface treatment after selective etching

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842349B1 (fr) 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
FR2852869B1 (fr) * 2003-03-26 2006-07-14 Soitec Silicon On Insulator Traitement superficiel d'une plaquette semiconductrice avant collage
US6905976B2 (en) 2003-05-06 2005-06-14 International Business Machines Corporation Structure and method of forming a notched gate field effect transistor
JP4182818B2 (ja) * 2003-06-20 2008-11-19 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
US6958286B2 (en) * 2004-01-02 2005-10-25 International Business Machines Corporation Method of preventing surface roughening during hydrogen prebake of SiGe substrates
US7232759B2 (en) * 2004-10-04 2007-06-19 Applied Materials, Inc. Ammonium hydroxide treatments for semiconductor substrates
FR2886053B1 (fr) * 2005-05-19 2007-08-10 Soitec Silicon On Insulator Procede de gravure chimique uniforme
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257192A (ja) 2000-03-13 2001-09-21 Matsushita Electric Ind Co Ltd エッチング装置およびエッチング方法
KR20020038460A (ko) * 2000-11-17 2002-05-23 다니구찌 이찌로오, 기타오카 다카시 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법
US20060264008A1 (en) * 2005-05-19 2006-11-23 Cecile Delattre Surface treatment after selective etching
WO2007000537A2 (fr) * 2005-05-19 2007-01-04 S.O.I.Tec Silicon On Insulator Technologies Traitement de surface apres gravure selective.

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US8461055B2 (en) 2013-06-11
US20100140746A1 (en) 2010-06-10
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