KR20020038460A - 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법 - Google Patents

레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법 Download PDF

Info

Publication number
KR20020038460A
KR20020038460A KR1020010043639A KR20010043639A KR20020038460A KR 20020038460 A KR20020038460 A KR 20020038460A KR 1020010043639 A KR1020010043639 A KR 1020010043639A KR 20010043639 A KR20010043639 A KR 20010043639A KR 20020038460 A KR20020038460 A KR 20020038460A
Authority
KR
South Korea
Prior art keywords
film
resist
semiconductor device
resist residue
treatment
Prior art date
Application number
KR1020010043639A
Other languages
English (en)
Inventor
무라나까세이지
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20020038460A publication Critical patent/KR20020038460A/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • G03F7/422—Stripping or agents therefor using liquids only
    • G03F7/425—Stripping or agents therefor using liquids only containing mineral alkaline compounds; containing organic basic compounds, e.g. quaternary ammonium compounds; containing heterocyclic basic compounds containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Weting (AREA)
  • Cleaning By Liquid Or Steam (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

층간 절연막의 리세스나 접속 구멍의 확대 내지 배선 거칠어짐 등의 반도체 장치의 열화가 없는 레지스트 잔사의 제거 방법을 제공하는 것이다.
반도체 장치를 열화하지 않을 정도로 처리 시간을 짧게 한, 불소계 박리액에 의한 박리액 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복한다.

Description

레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의 제조 방법{RESIST RESIDUE REMOVING METHOD AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE USING SUCH A METHOD}
본 발명은, 기판의 세척 방법에 관한 것으로, 특히 레지스트 제거 후의 레지스트 잔사를 제거하는 방법에 관한 것이다.
반도체 장치 제조에 있어서의 레지스트 잔사의 제거성은 반도체 장치의 미세화에 수반하여, 점점 그 고성능화가 요구되어 오고 있다. 즉, 배선이나 층간 절연막 등의 반도체 장치의 구성 부분에 영향을 끼치는 일 없이, 레지스트 잔사만을 완전히 제거해야만 한다.
현재, 이러한 레지스트 잔사를 제거하는 방법으로서, 불화암모늄 등의 불소계 박리액을 이용한 방법이 널리 알려져 있다.
그러나, 상기의 종래 기술에서는 레지스트 잔사를 완전히 제거하기 위해 불소계 박리액에 의한 처리 시간을 길게 할 필요가 있으며, 한편 이 불소계 박리액은산화막을 침식하거나, 전극의 표면 거칠어짐을 일으키거나 하는 성질을 갖고 있으므로, 처리 시간을 길게 할수록 제거성은 향상되지만, 반도체 장치의 구성 부분인 층간 절연막의 막 두께가 감소하거나, 접속 구멍이 넓어지거나 하는 등 반도체 장치의 특성을 열화시킨다고 하는 문제점이 있었다. 예를 들어 층간 절연막으로서 USG(Undoped Silicate Glass)막을 이용한 경우, 이에 접속 구멍을 형성한 때에 생기는 레지스트 잔사를 상기 불소계 박리액으로 10분간의 처리를 행하면, 30 ㎚ 정도 접속 구멍이 커지며, 집적도가 저하하거나 신뢰성이 열화한다.
또한, 층간 절연막은 다른 종류의 산화막을 적층하여 형성되는 경우도 많으며, 이 층간 절연막에 접속 구멍을 형성하면, 각 산화막의 불소계 박리액에 의한 침식량의 차이에 의해 접속 구멍 내부에 단차가 형성되어 배선 재료 등을 잘 형성할 수 없어 공극이 발생해 전기적 특성 및 배선의 신뢰성이 열화한다고 하는 문제점도 있었다.
앞으로, 소자가 더욱 미세화됨에 따라 배선이나 접속 구멍을 설계대로 가공하는 것은 점점 더 곤란해진다. 이로 인해, 드라이 엣칭에서는 부착성이 강한 엣칭 조건이 필요하게 되고, 이러한 조건하에서 형성된 레지스트 잔사는 종래보다 증가되어 보다 견고한 것이 되며, 그 결과 불소계 박리액에 의한 처리 시간이 더욱 길어져, 상기와 같은 문제가 한층 더 현재화될 것이다.
본 발명은, 상기와 같은 문제점을 해소하기 위해 이루어진 것으로, 불소계 박리액을 이용한 경우에 있어서도, 층간 절연막 등의 산화막의 침식이나 전극의 표면 거칠어짐 등을 가능한 한 억제하면서, 레지스트 잔사의 제거성을 향상시킬 수있는 레지스트 잔사의 제거 방법을 제공하는 것이다.
또한, 상기의 레지스트 잔사 제거 방법을 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
도1의 (a) 및 (b)는 본 발명의 제1 실시예에 관한 레지스트 잔사의 처리 순서를 도시한 개념도.
도2의 (a) 및 (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정 단면도.
도3의 (a) 및 (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정 단면도.
도4의 (a) 및 (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정 단면도.
도5는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정 단면도.
도6은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정 단면도.
도7의 (a), (b) 및 (c)는 본 발명의 제1 실시예에 관한 처리 장치에 의한 제거 처리 순서를 도시한 개념도.
도8의 (a) 및 (b)는 본 발명의 제2 실시예에 관한 레지스트 잔사의 처리 순서를 도시한 개념도.
도9의 (a), (b), (c) 및 (d)는 본 발명의 제2 실시예에 관한 처리 장치에 의한 제거 처리 순서를 도시한 개념도.
도10의 (a), (b) 및 (c)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정 단면도.
도11의 (a) 및 (b)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정 단면도.
도12의 (a) 및 (b)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정 단면도.
도13의 (a) 및 (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정 단면도.
도14의 (a) 및 (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정 단면도.
도15의 (a) 및 (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정 단면도.
도16의 (a) 및 (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정 단면도.
도17의 (a) 및 (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정 단면도.
도18의 (a) 및 (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2, 13, 23, 47, 55, 63 : 층간 절연막
3a : 제1 도전막
5a : 유전체막
7a : 제2 도전막
8 : 커패시터
9, 15, 25, 37, 49, 65 : 레지스트막
11a 내지 11c, 19a 내지 19c, 29a 내지 29c, 39a 내지 39c, 52a 내지 52c, 69a 내지 69c, 85a 내지 85c : 레지스트 잔사
17, 27, 51, 67 : 접속 구멍
21 : 실리콘 기판
33 : 금속 플러그
34 : 도전막
36, 46 : 알루미늄 배선
59 : 구리 배선
71 : 게이트 절연막
73 : 폴리실리콘막
75 : 질화텅스텐막
77 : 텅스텐막
78 : 메탈게이트 전극
90 : 메탈게이트 트랜지스터
100, 150 : 처리 시퀀스
101 : 박리액 처리
102 : 물세척 처리
103 : 건조 처리
본 발명에 관한 청구범위 제1항에 기재된 레지스트 잔사 제거 방법은, 기판을 불소계 박리액으로 박리 처리하는 공정을 포함하는 처리 시퀀스를 연속하여 적어도 2회 이상 반복하도록 한 것이다.
본 발명에 관한 청구범위 제2항에 기재된 레지스트 잔사 제거 방법은, 기판을 불소계 박리액으로 박리 처리하는 공정과, 박리액 처리 후에 반도체 기판을 물세척 처리하는 공정과, 물세척 처리 후에 기판을 건조하는 건조 공정을 구비한 처리 시퀀스를 연속하여 적어도 2회 이상 반복하도록 한 것이다.
본 발명에 관한 청구범위 제3항에 기재된 반도체 장치의 제조 방법은, 반도체 기판 상에 층간 절연막을 형성하는 공정과, 층간 절연막 상에 제1 도전막을 형성하는 공정과, 제1 도전막 상에 유전체막을 거쳐서 제2 도전막을 형성하는 공정과, 제2 도전막 상에 레지스트막을 형성하는 공정과, 레지스트막을 마스크로서, 제2 도전막, 유전체막 및 제1 도전막을 차례로 엣칭하여 커패시터 전극을 형성하는 공정과, 레지스트막을 제거하는 공정을 구비하고, 레지스트 제거 후에 잔존하는 레지스트 잔사를 청구범위 제2항에 기재된 레지스트 잔사의 제거 방법을 이용하여 제거하는 것이다.
<제1 실시예>
도1의 (a) 및 (b)는 본 발명의 제1 실시예에 관한 레지스트 잔사의 제거 방법의 처리 순서를 도시한 것이다.
또, 이하에서 이용하는 도면에 있어서, 동일 부호를 붙인 부분은 동일 또는 상당 부분을 도시한 것으로 하여 설명을 생략하는 경우가 있다.
이 도1의 (a)는, 본 실시예에 있어서의 잔사 제거의 기본 단위가 되는 처리 시퀀스(100)를 도시한 것으로, 불소계 박리액에 의한 박리액 처리(101), 순수(純水)에 의한 물세척 처리(102) 및 건조 처리(103)의 연속된 일련의 처리로 구성되어 있다.
본 실시예는, 도1의 (b)에 도시한 바와 같이 상기의 처리 시퀀스(100)에 있어서의 박리액 처리의 처리 시간을 짧게 한 처리 시퀀스(100a, 100b, 100c)를 연속하여 반복하는 것을 특징으로 하는 것이다.
즉, 1회의 처리 시퀀스에 있어서의 불소계 박리액 처리의 처리 시간을 짧게 하여 반도체 장치의 구성 부분으로의 영향을 억제하면서, 박리 처리 시간이 짧아짐에 따른 제거성의 저하를 처리 시퀀스의 반복에 의해 보충하도록 한 것이다.
각 처리 시퀀스의 박리액 처리 시간 및 반복 횟수는 반도체 장치의 구성 부분에 끼치는 영향이 규격치에 속하며, 또한 레지스트 잔사가 충분히 제거되도록 설정한다.
다음에, 상기한 레지스트 잔사 제거 방법을 반도체 장치의 커패시터 및 커패시터 상에 달하는 접속 구멍을 갖는 층간 절연막을 형성하는 공정에 적용한 구체예에 대해 설명한다.
도2의 (a) 및 (b), 도3의 (a) 및 (b), 도4의 (a) 및 (b)과 도5는 반도체 장치의 커패시터 및 이 커패시터 상에 달하는 접속 구멍을 갖는 층간 절연막을 형성하는 공정을 도시한 공정 단면도이다.
우선, 도2의 (a)를 참조하여 도시하지 않은 반도체 소자를 포함하는 이산화실리콘막(SiO)으로 이루어지는 층간 절연막(2) 상에, 폴리실리콘으로 이루어지는 제1 도전막(3a), 산질화막(SiON)으로 이루어지는 유전체막(5a) 및 폴리실리콘으로 이루어지는 제2 도전막(7a)을 차례로 형성한다.
각 도전막은 상기의 폴리실리콘 외의 질화티탄(TiN), 텅스텐(W), 질화텅스텐(WN), 질화탄탈(TaN), 루테늄(Ru), 백금(Pt), 백금/이리듐(PT/Ir) 합금 등을 이용해도 좋다. 또한, 유전체막은 상기 산질화막 외의 이산화실리콘, 질화실리콘(SiN), 산화탄탈(Ta2O5), 티탄산바륨스트론튬(BST), 티탄산지르콘산납(PZT) 등을 이용해도 좋다.
다음에, 도2의 (b)를 참조하여 제2 도전막(7a) 상에 커패시터의 패턴을 갖는 레지스트막(9)을 형성한 후, 이 레지스트막(9)을 마스크로서, 제2 도전막(7a), 유전체막(5a) 및 제1 도전막(3a)을 염소 가스(C12) 플라즈마를 이용한 이방성 드라이 엣칭에 의해 엣칭하고, 커패시터 상부 전극(7), 커패시터 절연막(5) 및 커패시터 하부 전극(3)의 적층 구조로 이루어지는 커패시터(8)를 형성한다.
다음에, 도3의 (a)를 참조하여 불필요해진 레지스트막(9)을 산소 플라즈마를 이용한 에싱 처리(ashing process)에 의해 제거한다. 이 때, 커패시터(8)의 측면및 표면 내지 층간 절연막(2)의 표면 상에는 레지스트 잔사(11a, 11b, 11c)가 잔존한다. 이 레지스트 잔사는 드라이 엣칭시에 엣칭 가스나 레지스트막, 혹은 도전막의 성분이 혼합된 복합물로 구성되어 있는 것이라 예상된다.
여기에서, 이 레지스트 잔사를 상술한 레지스트 잔사의 제거 방법을 이용하여 제거한다.
도7의 (a), (b) 및 (c)는 이 제거 방법에 적합한 처리 장치에 의한 처리 순서를 도시한 것이다.
도7의 (a)에는 낱장식의 스프레이 박리액 처리 장치(300)를, 도7의 (b)에는 낱장식의 물세척 처리 장치(310)를, 도7의 (c)에는 낱장식의 건조 처리 장치(400)를 도시한다. 또, 스프레이 박리액 처리 장치(300) 및 물세척 처리 장치(310)는 모두 반도체 기판(1)을 적재하는 스테이지(302)를 구비하는 동시에, 각각 불소계 박리액을 분출하는 스프레이 노즐(301) 및 순수를 분출하는 스프레이 노즐(311)을 구비하고, 스테이지(302)를 회전시키면서 처리액을 스프레이 노즐(301 및 311)로부터 분출시켜 처리를 행한다.
이들의 처리 장치를 이용하여, 우선 도1의 (b)의 처리 시퀀스(100a)에 따라서 처리를 행한다.
처음에 박리액 처리(101a)를 행한다. 박리액 처리(101a)는 레지스트 잔사가 잔존하고 있는 반도체 기판(1)을 도7의 (a)의 박리액 처리 장치(300)를 이용하여, 반도체 기판(1)이 적재된 스테이지(302)를 회전시키면서, 소정의 시간, 예를 들어 3분 20초간, 스프레이 노즐(301)로부터 박리액을 분사하여 행해진다. 박리액에는불소계 박리액으로서 불화암모늄액을 이용한다.
다음에, 상기 박리액 처리에 이어서 물세척 처리(102)를 행한다.
도7의 (b)의 물세척 처리 장치(310)를 이용하여, 반도체 기판(1)이 적재된 스테이지(302)를 회전시키면서, 일정 시간, 예를 들어 2분 20초간, 스프레이 노즐(311)로부터 순수를 분사하여 행한다.
다음에, 건조 처리(103)를 행한다.
도7의 (c)의 건조 처리 장치(400)를 이용하여, 일정 시간, 예를 들어 7분 15초간, 23 ℃의 온도로 설정된 질소(N2) 분위기 속에서 반도체 기판(1)을 건조시킨다.
이상으로, 1회째의 처리 시퀀스(100a)를 종료한다.
다음에, 상기 처리 시퀀스(100a)에 이어서, 2회째의 처리 시퀀스를 도1의 (b)의 처리 시퀀스(100b)에 따라서 행한다. 이 처리 시퀀스(100b)도 처리 시퀀스(100a)의 각 처리와 마찬가지인 조건으로 행한다.
마지막으로, 상기 처리 시퀀스(100b)에 이어서, 3회째의 처리 시퀀스(100c)를 처리 시퀀스(100a, 100b)의 각 처리와 동일한 조건으로 행함으로써 잔사 제거 공정을 최종적으로 완료한다.
이로써, 도3의 (b)에 도시한 바와 같이 층간 절연막(2)의 리세스나 커패시터 전극(8)의 표면 거칠어짐 등이 없으며, 또한 잔사가 없는 청정한 커패시터(8)가 형성된다.
다음에, 도4의 (a)를 참조하여 층간 절연막(2) 상에 커패시터(8)를 덮도록 하여 이산화실리콘으로 이루어지는 층간 절연막(13)을 형성하고, 그 위에 접속 구멍의 패턴을 갖는 레지스트막(15)을 형성한 후, 이 레지스트막(15)을 마스크로서 커패시터(8) 상에 달하는 접속 구멍(17)을 형성한다.
다음에, 도4의 (b)를 참조하여 불필요해진 레지스트막(15)을 산소 플라즈마를 이용한 에싱 처리에 의해 제거한다.
이 때, 접속 구멍(17)의 측면 및 바닥면 내지 층간 절연막(13)의 표면 상에 각각 레지스트 잔사(19a, 19b, 19c)가 잔존한다.
여기에서, 이 레지스트 잔사를 상기의 경우와 동일한 처리 조건으로, 도1의 (b)에 도시한 제거 처리 순서에 따라, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
이로써, 도5에 도시한 바와 같이 층간 절연막(13)의 리세스나 접속 구멍(17)의 확대가 없으며, 또한 레지스트 잔사가 없는 청정한 접속 구멍 구조가 형성된다.
또, 상기 예에서는 층간 절연막(13)이 단층인 경우를 도시했지만, 도6에 도시한 바와 같이, 예를 들어 BPTEOS막(boro-phospho tetra ethyl orthosilicate film, 13b)과 NSG막(13a)의 2층막 구조인 경우라도, 막 종류의 차이에 의한 불소계 박리액의 침식량의 차이를 대부분 발생시키는 일 없이 레지스트 잔사를 제거하는 것이 가능하므로, 접속 구멍(17) 내로의 도전막 등의 매립 특성이 향상된다. 동일한 효과는, 또한 막 종류에 한정되지 않으며 3층 이상의 다층막 구조라도 마찬가지이다.
또한, 상기의 레지스트 잔사 제거에 있어서는 처리 장치로서 낱장식의 스프레이 처리 장치를 이용했지만, 복수의 반도체 기판을 한번에 처리할 수 있는 배치식의 스프레이 처리 장치를 이용해도 좋다.
또, 상기 예에서는 박리액 처리후 바로 물세척 처리를 행하였지만, 물세척 처리는 되도록이면 박리액이 잔존하고 있지 않은 상태에서 행해지는 것이 바람직하며, 이 경우 도7의 (a)에 도시한 박리액 처리 후에 스테이지를 고속 회전시켜 잔존하는 박리액을 제거하는, 이른바 탈액 처리를 행하면 더욱 효과적으로 잔사를 제거할 수 있다.
이상, 본 발명에 관한 제1 실시예의 레지스트 잔사 제거 방법에 따르면, 반도체 장치의 구성 부분에 영향을 끼치지 않을 정도의 단시간의 불소계 박리액에 의한 박리 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복하여 레지스트 잔사를 제거하므로, 반도체 장치의 구성 부분으로의 영향을 최소한으로 억제하면서, 레지스트 잔사를 충분히 제거하는 것이 가능해진다.
또한, 본 잔사 제거 방법을 커패시터 형성 공정에 적용함으로써, 신뢰성이 높은 커패시터를 갖는 반도체 장치를 얻을 수 있다.
<제2 실시예>
다음에, 본 발명의 제2 실시예에 관한 레지스트 잔사의 제거 방법을 제1 실시예와 마찬가지로 커패시터를 형성하는 경우에 대해 설명한다.
우선, 도8의 (a), (b)는 본 제2 실시예에 관한 레지스트 잔사의 제거 방법의 처리 순서를 도시한 것이다.
도8의 (a)는 레지스트 잔사 제거의 기본 단위가 되는 처리 시퀀스(150)를 도시한 것으로, 불소계 박리액에 의한 박리액 처리(151), IPA(이소프로필알콜)와 물의 혼합액에 의한 린스 처리(152), 순수에 의한 물세척 처리(153) 및 건조 처리(154)의 연속된 일련의 처리로 구성되어 있다.
본 실시예는, 도8의 (b)에 도시한 바와 같이 제1 실시예와 마찬가지로 처리 시퀀스(150)에 있어서의 박리액 처리의 처리 시간을 짧게 한 처리 시퀀스(150a, 150b, 150c)를 연속하여 반복하는 것을 특징으로 하는 것이다.
다음에, 도3의 (a)에 도시한 레지스트 잔사를 제거하는 구체예에 대해 설명한다.
도9의 (a) 내지 (d)는 이 제거 방법에 적합한 처리 장치에 의한 처리 순서를 도시한 것이다.
도9의 (a)에는, 배치식의 딥 방식에 의한 박리액 처리 장치(500)를, 도9의 (b)에는 배치식의 딥 방식에 의한 린스 처리 장치(510)를, 도9의 (c)에는 배치식의 딥 방식에 의한 물세척 처리 장치(520)를, 도9의 (d)에는 건조 처리 장치(450)를 도시한다.
또한, 도9의 (a) 내지 (c)에는, 처리액을 저장하는 딥조(501)를 도시하고, 도9의 (a) 내지 (d)에는 반도체 기판(1)을 수납하는 홀더(502)를 도시한다.
우선, 도8의 (b)의 처리 시퀀스(150a)에 따라서 처리를 행한다.
처음에 박리액 처리(151a)를 행한다. 박리액 처리(151a)는 레지스트 잔사가 잔존하고 있는 복수매의 반도체 기판(1)을 홀더(502)에 장착하고(예를 들어 1로트마다), 이것을 도9의 (a)의 박리액 처리 장치(500)의 불소계 박리액이 채워진 딥조(501)에 소정의 시간, 예를 들어 3분 20초간 침지한다. 이 때, 침지된 반도체 기판은 표면에 박리액이 빠짐없이 구석구석까지 종횡으로 요동된다.
또, 불소계 박리액으로서 불화암모늄액을 사용한다.
다음에, 상기의 박리액 처리(151a)에 이어서 린스 처리(152)를 행한다. 여기에서도 박리액 처리(151a)와 마찬가지로 복수의 반도체 기판을 린스 처리 장치(510)를 이용하여, 린스액이 채워진 딥조에 소정의 시간, 예를 들어 2분 20초간 침지하여 종횡으로 요동한다. 이 때, 린스액으로서 IPA와 물을 체적비 4 : 1의 비율로 혼합한 혼합액을 이용한다.
다음에, 상기의 린스 처리에 이어서 물세척 처리(153)를 행한다. 박리액 처리, 린스액 처리와 마찬가지로 복수의 반도체 기판을 물세척 처리 장치(520)를 이용하여 순수가 채워진 딥조에 소정의 시간, 예를 들어 2분 20초간 침지하여 종횡으로 요동한다.
마지막으로, 건조 처리(154)를 행한다. 물세척 처리가 완료된 복수의 반도체 기판을 건조 처리 장치(450)를 이용하여, 소정의 시간, 예를 들어 7분 15초간, 23 ℃의 온도로 설정된 질소 분위기 속에서 건조시킨다.
이상으로, 1회째의 처리 시퀀스(150a)를 종료한다.
다음에, 처리 시퀀스(l50a)에 이어서 2회째의 처리 시퀀스를 도8의 (b)의 처리 시퀀스(150b)에 따라서 행한다. 이 처리 시퀀스(150b)도 처리 시퀀스(150a)의 각 처리와 마찬가지인 조건으로 행한다.
마지막으로, 3회째의 처리 시퀀스(150c)를 처리 시퀀스(150a 또는 150b)와 마찬가지인 조건으로 행하고, 최종적으로 잔사 제거 공정을 완료한다.
이로써, 도3의 (b)에 도시한 바와 같이 층간 절연막(1)의 리세스 등이 없으며, 또한 잔사가 없는 청정한 커패시터가 형성된다.
이 후, 제1 실시예와 마찬가지인 공정 및 레지스트 잔사 제거 공정을 지나, 도6에 도시한 바와 같은 커패시터의 표면에 달하는 접속 구멍 구조를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 제2 실시예에 관한 레지스트 잔사의 제거 방법에 따르면, 반도체 장치의 구성 부분에 영향을 끼치지 않을 정도의 단시간의 불소계 박리액에 의한 박리 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복하여 레지스트 잔사를 제거하므로, 구성 부분으로의 영향을 최소한으로 억제하면서, 레지스트 잔사를 충분히 제거하는 것이 가능해진다. 또한, 배치 처리이기 때문에 작업 처리 과정을 단축할 수 있다.
또, 본 잔사 제거 방법을 커패시터 형성 공정에 적용함으로써, 신뢰성이 높은 커패시터 및 이 커패시터에 달하는 접속 구멍 구조를 갖는 반도체 장치를 얻을 수 있다.
<제3 실시예>
다음에, 본 발명의 제3 실시예에 대해 설명한다.
본 실시예는 상기의 레지스트 잔사의 제거 방법을 금속 플러그를 통과한 배선 구조를 갖는 반도체 장치의 제조 공정에 적용하는 것이다.
도10의 (a) 내지 (c), 도11의 (a) 및 (b)와 도12의 (a) 및 (b)는 반도체 장치의 배선 부분을 도시한 공정 단면도이다. 이하, 이들의 도면을 이용하여 설명한다.
우선, 도10의 (a)를 참조하여, 도전층을 포함하는 실리콘 기판(21) 상에 이산화실리콘으로 이루어지는 층간 절연막(23)을 형성하고, 이 위에 접속 구멍의 패턴을 갖는 레지스트막(25)을 형성한 후, 이 레지스트막(25)을 마스크로서 층간 절연막(23)을 드라이 엣칭함으로써, 예를 들어 실리콘 기판(21)에 형성된 도시하지 않은 도전층에 달하는 접속 구멍(27)을 형성한다.
다음에, 도10의 (b)를 참조하여 불필요해진 레지스트막(25)을 산소 플라즈마를 이용한 에싱 처리에 의해 제거한다.
이 때, 접속 구멍(27)의 측면 및 바닥면 내지 층간 절연막(23)의 표면 상에는 각각 레지스트 잔사(29a, 29b, 29c)가 잔존한다.
여기에서, 이 레지스트 잔사를 제1 실시예의 경우와 마찬가지로, 도1의 (b)에 도시한 제거 처리 순서에 따라, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
이로써, 층간 절연막(23)의 리세스나 접속 구멍(27)의 확대가 없으며, 또한 레지스트 잔사가 없는 청정한 접속 구멍 구조가 형성된다.
또, 층간 절연막(23)이 다층막 구조, 예를 들어 위로부터, 플라즈마 TEOS/SOG/플라즈마 TEOS의 3층막 구조인 경우라도, 막 종류의 차이에 의한 불소계 박리액의 침식량의 차이를 대부분 발생시키는 일 없이 레지스트 잔사를 제거하는것이 가능하므로, 접속 구멍(27) 내로의 후술하는 금속 플러그 등의 매립 특성이 향상되는 것은 제1 실시예의 경우와 마찬가지이다.
다음에, 도10의 (c)를 참조하여 접속 구멍(27) 내를 포함하는 층간 절연막(23) 상에 TiN/Ti의 적층 구조로 이루어지는 배리어층(31)을 형성한 후, 접속 구멍(27) 내에 텅스텐으로 이루어지는 금속 플러그(33)를 형성한다.
다음에, 도11의 (a)를 참조하여 배리어층(31) 및 금속 플러그(33) 상에 알루미늄 합금으로 이루어지는 도전막(34) 및 질화티탄으로 이루어지는 반사 방지막(35)을 차례로 형성하고, 이 위에 금속 플러그(33) 상을 덮도록 하여 배선 패턴을 가진 레지스트막(37)을 형성한다.
다음에, 도11의 (b)를 참조하여 레지스트막(37)을 마스크로서, 반사 방지막(35), 도전막(34) 및 배리어층(31)을 차례로, CHF3/Ar/Cl2/BCl3의 혼합 가스 플라즈마를 이용한 드라이 엣칭에 의해 배리어층(31), 도전막(34) 및 반사 방지막(35)으로 이루어지는 알루미늄 배선(36)을 형성한다.
다음에, 도12의 (a)를 참조하여, 불필요해진 레지스트막(37)을 산소 플라즈마를 이용한 에싱 처리에 의해 제거한다. 이 때, 알루미늄 배선(36)의 측면 및 표면 내지 층간 절연막(23)의 표면 상에는 각각 레지스트 잔사(39a, 39b, 39c)가 잔존한다.
여기에서, 이 레지스트 잔사를 제1 실시예의 경우와 마찬가지로 도1의 (b)에 도시한 제거 처리 순서에 따라, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
우선, 도1의 (b)의 처리 시퀀스(1OOa)에 따라서, 박리액 처리, 물세척 처리 및 건조 처리를 연속하여 행한다. 이 경우, 각각의 처리 시간을 3분 20초, 2분 20초 및 7분 15초로 한다.
다음에, 동일한 처리 조건으로 1회째의 처리 시퀀스(100a)에 이어서 2회째의 처리 시퀀스(100b)를 실시한다.
마지막으로, 다시 동일한 처리 조건으로 2회째의 처리 시퀀스(100b)에 이어서, 3회째의 처리 시퀀스(100c)를 실시하고, 최종적인 제거 공정을 완료한다.
또, 박리액으로서 불소계 박리액인 불화암모늄을, 물세척에는 순수를 이용한다. 또, 건조 처리는 23 ℃의 온도로 설정된 질소 분위기 속에서 행한다.
이로써, 도12의 (b)에 도시한 바와 같이 층간 절연막(23)의 리세스나 알루미늄 배선(36)의 표면 거칠어짐 등이 없으며, 또한 잔사가 없는 청정한 알루미늄 배선 구조를 얻을 수 있다.
또, 상기 예에서는 금속 플러그(33)가 텅스텐이고, 도전막(34)이 알루미늄 합금인 경우를 도시했지만, 금속 플러그(33)가 폴리실리콘, 도전막(34)이 텅스텐이라도 좋다. 도전막(34)이 텅스텐인 경우의 드라이 엣칭에는 SF6/Cl2의 혼합 가스 플라즈마를 이용한다.
이상 설명한 바와 같이, 본 발명의 제3 실시예에 관한 레지스트 잔사의 제거 방법에 따르면, 반도체 장치의 구성 부분에 영향을 끼치지 않을 정도의 단시간의불소계 박리액에 의한 박리 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복하여 레지스트 잔사를 제거하므로, 층간 절연막의 리세스 등을 최소한으로 억제하면서, 레지스트 잔사를 충분히 제거하는 것이 가능해져, 신뢰성이 높은 배선 구조를 갖는 반도체 장치를 제조할 수 있다.
<제4 실시예>
다음에, 본 발명의 제4 실시예에 대해 설명한다.
본 실시 형태는 제1 실시예에 있어서의 레지스트 잔사의 제거 방법을 배선 상에 달하는 접속 구멍을 형성하는 배선 접속 구멍 구조의 형성 공정에 적용하는 것이다.
이하, 도13의 (a) 및 (b), 도14의 (a) 및 (b), 도15의 (a) 및 (b)와 도16의 (a) 및 (b)에 도시한 공정 단면도를 이용하여 설명한다.
우선, 도13의 (a)를 참조하여 층간 절연막(2) 상에 질화티탄/티탄으로 이루어지는 배리어층(41), 알루미늄 합금으로 이루어지는 도전막(43) 및 질화티탄으로 이루어지는 반사 방지막(45)으로 구성된 알루미늄 배선(46)을 형성한다.
다음에, 도13의 (b)를 참조하여 층간 절연막(2)상에 알루미늄 배선(46)을 덮도록 하여 층간 절연막(47)을 형성한다. 그 위에 접속 구멍 패턴을 갖는 레지스트막(49)을 형성한 후, 이를 마스크로서 층간 절연막(47)을 C4F8/Ar/02의 혼합 가스 플라즈마를 이용한 드라이 엣칭에 의해, 알루미늄 배선(46)에 달하는 접속 구멍(51)을 형성한다.
다음에, 도14의 (a)를 참조하여 불필요해진 레지스트막(49)을 산소 플라즈마를 이용한 에싱 처리에 의해 제거한다. 이 때, 접속 구멍(51)의 측면 및 바닥면 내지 층간 절연막(47)의 표면 상에, 각각 레지스트 잔사(52a, 52b, 52c)가 잔존한다.
여기에서, 이 레지스트 잔사를 제1 실시예의 경우와 마찬가지로 도1의 (b)에 도시한 제거 처리 순서에 따라, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
우선, 도1의 (b)의 처리 시퀀스(100a)에 따라서 박리액 처리, 물세척 처리 및 건조 처리를 연속하여 행한다. 이 경우, 각각의 처리 시간을 3분 20초, 2분 20초 및 7분 15초로 한다.
다음에, 동일한 처리 조건으로 1회째의 처리 시퀀스(100a)에 이어, 2회째의 처리 시퀀스(100b)를 실시한다.
마지막으로, 다시 동일한 처리 시간 조건으로 2회째의 처리 시퀀스(100b)에 이어, 3회째의 처리 시퀀스(100c)를 실시하고, 최종적으로 제거 공정을 완료한다.
또, 박리액으로서 불소계 박리액인 불화암모늄을, 물세척에는 순수를 이용한다. 또한, 건조 처리는 23 ℃의 온도로 설정된 질소 가스 분위기 속에서 행한다.
이로써, 도14의 (b)에 도시한 바와 같이 층간 절연막(47)의 리세스나 접속 구멍(51)의 확대 등이 없으며, 또한 잔사가 없는 청정한 알루미늄 배선의 접속 구멍 구조를 얻을 수 있다.
다음에, 본 실시예에 관한 제2 변형예에 대해, 도15의 (a) 및 (b)와 도16의(a) 및 (b)에 도시한 공정 단면도를 이용하여 설명한다. 상기 예에서는 배선이 알루미늄 배선인 경우의 접속 구조에 관한 것이었지만, 본 변형예는 구리(Cu) 배선 상에 접속 구멍을 형성할 때의 레지스트 잔사 제거에 관한 것이다.
우선, 도15의 (a)를 참조하여 이산화실리콘으로 이루어지는 층간 절연막(2) 상에 질화실리콘(SiN)으로 이루어지는 구리 확산 보호막(53)을 형성하고, 그 위에 층간 절연막(55)을 형성한 후, 이 층간 절연막(55) 내에 구리 배선(59)을 매립 형성한다. 또, 구리 배선(59)의 양 측면에는 질화탄탈로 이루어지는 배리어층(57)이 형성되어 있다. 또한, 층간 절연막(55) 및 구리 배선(59) 상에 구리 확산 보호막(61)을 형성한다.
다음에, 도15의 (b)를 참조하여 구리 확산 보호막(61) 상에 이산화실리콘으로 이루어지는 층간 절연막(63)을 형성하고, 이 위에 형성된 접속 구멍 패턴을 갖는 레지스트막(65)을 마스크로서, 층간 절연막(63) 및 구리 확산 보호막(61)을 C4F8/Ar/02의 혼합 가스 플라즈마를 이용한 드라이 엣칭에 의해 구리 배선(59) 상에 달하는 접속 구멍(67)을 형성한다.
다음에, 도16의 (a)를 참조하여 불필요해진 레지스트막(65)을 산소 플라즈마를 이용한 에싱 처리에 의해 제거한다. 이 때, 접속 구멍(67)의 측면 및 바닥면 내지 층간 절연막(63)의 표면 상에는, 각각 레지스트 잔사(69a, 69b, 69c)가 잔존한다.
여기에서, 이 레지스트 잔사를 상기 예와 동일한 처리 조건으로, 도1의 (b)에 도시한 제거 처리 순서에 따라서, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
이로써, 도13의 (b)에 도시한 바와 같이 층간 절연막(63)의 리세스나 접속 구멍(67)의 확대 등이 없으며, 또한 레지스트 잔사가 없는 청정한 구리 배선 접속 구멍 구조를 얻을 수 있다.
또, 층간 절연막(63)이 위로부터 USG/FLARE 막(Fluorinated Poly Arylene Ether : Low-k film)의 2층막 구조인 경우라도, 막 종류의 차이에 의한 불소계 박리액의 침식량의 차이를 대부분 발생시키는 일 없이 레지스트 잔사를 제거할 수 있다. 또, FLARE는 하니웰 인크(Honeywell Inc.)의 상표이다.
이상 설명한 바와 같이, 본 발명의 제4 실시예에 관한 레지스트 잔사의 제거 방법에 따르면, 반도체 장치의 구성 부분에 영향을 끼치지 않을 정도의 단시간의 불소계 박리액에 의한 박리 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복하여 레지스트 잔사를 제거하므로, 층간 절연막의 리세스나 접속 구멍의 확대 등을 최소한으로 억제하면서, 레지스트 잔사를 충분히 제거하는 것이 가능해져 신뢰성이 높은 배선 접속 구멍 구조를 갖는 반도체 장치를 제조할 수 있다.
<제5 실시예>
다음에, 본 발명의 제3 실시예에 대해 설명한다.
본 실시예는 제1 실시예에 있어서의 레지스트 잔사의 제거 방법을 반도체 장치의 메탈게이트 전극 트랜지스터를 형성하는 공정에 적용하는 것이다.
이하, 도17의 (a) 및 (b)와 도18의 (a) 및 (b)에 도시한 공정 단면도를 이용하여 설명한다.
우선, 도17의 (a)를 참조하여 실리콘 기판(21) 상에 이산화실리콘으로 이루어지는 게이트 절연막(71), 폴리실리콘막(73), 질화텅스텐막(75), 텅스텐막(77), 질화실리콘막(79) 및 TEOS 산화막(81)을 차례로 형성하고, 이 TEOS 산화막(81) 위에 게이트 전극 패턴을 갖는 레지스트막(83)을 형성한다.
다음에, 도17의 (b)를 참조하여 레지스트막(73)을 마스크로 하여 TEOS 산화막(81)을 드라이 엣칭하고, 또한 질화실리콘막(79), 텅스텐막(77), 질화텅스텐막(75) 및 폴리실리콘막(73)을 차례로 드라이 엣칭함으로써, 텅스텐막(77), 질화텅스텐막(75) 및 폴리실리콘막(73)으로 이루어지는 메탈게이트 전극(78)을 형성한다.
다음에, 도18의 (a)를 참조하여 불필요해진 레지스트막(83)을 산소 플라즈마를 이용한 에싱 처리를 행하여 제거한다. 이 때, 메탈게이트 전극(78)의 측면 및 표면 내지 게이트 절연막(71)의 표면 상에 각각 레지스트 잔사(85a, 85b, 85c)가 잔존한다.
여기에서, 이 레지스트 잔사를 제1 실시예의 경우와 동일한 처리 조건으로, 도1의 (b)에 도시한 제거 처리 순서에 따라서, 도7의 (a) 내지 (c)에 도시한 처리 장치를 이용하여 제거한다.
이로써, 도18의 (b)에 도시한 바와 같이 게이트 절연막(71)이 대부분 엣칭되는 일 없이, 레지스트 잔사가 없는 청정한 메탈게이트 전극(78)이 형성된다.
그 후, 이 메탈게이트 전극을 마스크로서 이온 주입함으로써, 실리콘 기판의표면에 원하는 소스(87a)/드레인(87b)을 형성함으로써 메탈게이트 트랜지스터(90)가 완성된다.
또, 상기 예에서는 레지스트 잔사 제거를 게이트 전극 형성 후에 행하였지만, 이온 주입에 의한 소스/트레인 형성 후에 행하더라도, 동일한 제거 효과를 얻을 수 있다.
또한, 메탈 게이트 전극의 재료 및 구조는 상기 예에 한정되지 않으며, 어떠한 재료 및 구조라도 좋다.
이상 설명한 바와 같이, 본 발명의 제5 실시예에 관한 레지스트 잔사의 제거 방법에 따르면, 반도체 장치의 구성 부분에 영향을 끼치지 않을 정도의 단시간의 불소계 박리액에 의한 박리 처리를 포함하는 처리 시퀀스를 적어도 2회 이상 반복하여 레지스트 잔사를 제거하므로, 게이트 절연막이 엣칭되는 일 없이 레지스트 잔사를 충분히 제거하는 것이 가능해져, 신뢰성이 높은 메탈게이트 전극 트랜지스터를 갖는 반도체 장치를 제조할 수 있다.
또, 상술한 잔사 제거 방법에서는 각 처리 시퀀스의 박리액 처리 시간의 토탈이 10분(3분 20초 × 3회), 또한 처리 시퀀스의 반복 횟수가 3회인 경우에 대해 설명했지만, 각 처리 시퀀스의 박리액 처리 시간 및 토탈 시간 내지 반복 횟수는 반도체 장치의 제조 공정이나 소자의 크기 등의 차이에 의한 잔사의 성질, 고정 부착도 등에 따라서 설정하면 좋다. 예를 들어 잔사가 견고한 때는 각 처리 시퀀스의 박리액 처리 시간을 2분간으로 하고 반복 횟수를 5회로 하면 유리하다. 또한, 각 처리 시퀀스의 박리액 처리 시간을 전부 동일하게 할 필요도 없고 토탈 시간이동일하면 각 박리액 처리 시간을 다르게 해도 좋다.
또한, 불소계 박리액으로서 불화암모늄을 예로서 이용했지만, 이에 한정되는 것은 아니며, 불소 화합물을 함유한 것이면 어떠한 것이라도 좋다.
또, 상기 제3 내지 제5 실시예에서는 낱장식의 스프레이 처리 장치를 이용한 경우를 나타냈지만, 제2 실시예의 경우와 마찬가지로 배치식의 딥 방식의 처리 장치로 행해도 동일한 효과를 발휘할 수 있다. 이 경우의 처리 순서는 도5에 도시한 것이 된다.
본 발명은, 이상과 같이 구성되어 있으므로, 이하에 도시한 바와 같은 효과를 발휘한다.
불소계 박리액에 의한 처리를 포함하는 처리 시퀀스를 2회 이상 반복하므로, 기판을 열화시키는 일 없이 레지스트 잔사를 제거할 수 있다.
불소계 박리액 처리 및 물세척 처리 내지 건조 처리를 포함하는 처리 시퀀스를 2회 이상 반복하므로, 기판을 열화시키는 일 없이 충분히 레지스트 잔사를 제거할 수 있다.
반도체 장치의 구성 부분의 열화를 원하는 규격치 내로 제어하면서, 레지스트 잔사를 제거할 수 있다.
또한, 불소계 박리액 처리 및 물세척 처리 내지 건조 처리를 포함하는 처리 시퀀스를 2회 이상 반복하는 레지스트 잔사의 제거 방법을 이용하여 커패시터, 금속 플러그를 통과한 배선, 배선 상의 접속 구조 또는 메탈게이트 전극이 형성되므로, 레지스트 잔사가 없는 신뢰성이 높은 반도체 장치를 제조할 수 있다.

Claims (3)

  1. 기판을 불소계 박리액으로 박리 처리하는 공정을 포함하는 처리 시퀀스를 연속하여 적어도 2회 이상 반복하는 것을 특징으로 하는 레지스트 잔사의 제거 방법.
  2. 기판을 불소계 박리액으로 박리 처리하는 공정과,
    상기 박리액 처리 후에 상기 기판을 물세척 처리하는 공정과,
    상기 물세척 처리 후에 상기 기판을 건조하는 건조 공정으로 이루어지는 처리 시퀀스를 연속하여 적어도 2회 이상 반복하는 것을 특징으로 하는 레지스트 잔사의 제거 방법.
  3. 반도체 기판 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 상에 유전체막을 거쳐서 제2 도전막을 형성하는 공정과,
    상기 제2 도전막 상에 레지스트막을 형성하는 공정과,
    상기 레지스트막을 마스크로서, 상기 제2 도전막, 유전체막 및 제1 도전막을 차례로 엣칭하여 커패시터를 형성하는 공정과,
    상기 레지스트막을 제거하는 공정을 포함하고,
    상기 레지스트 제거 후에 잔존하는 레지스트 잔사를 청구범위 제2항에 기재된 레지스트 잔사의 제거 방법을 이용하여 제거한 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020010043639A 2000-11-17 2001-07-20 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법 KR20020038460A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00350856 2000-11-17
JP2000350856A JP2002158206A (ja) 2000-11-17 2000-11-17 レジスト残渣除去方法およびそれを用いた半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20020038460A true KR20020038460A (ko) 2002-05-23

Family

ID=18824012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010043639A KR20020038460A (ko) 2000-11-17 2001-07-20 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법

Country Status (3)

Country Link
JP (1) JP2002158206A (ko)
KR (1) KR20020038460A (ko)
DE (1) DE10133663A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101378519B1 (ko) * 2007-05-03 2014-03-27 소이텍 스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319151A (ja) 2005-05-13 2006-11-24 Oki Electric Ind Co Ltd エッチング残渣除去方法及びそれを用いた半導体装置の製造方法
JP2006344642A (ja) * 2005-06-07 2006-12-21 Fujikura Ltd レジスト剥離工程における回路基板搬送装置、及び前記回路基板搬送装置を用いて製造した回路基板
JP5278469B2 (ja) * 2011-03-03 2013-09-04 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
JP6024164B2 (ja) * 2012-04-05 2016-11-09 セイコーエプソン株式会社 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241131A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd レジスト残査の除去方法
KR19980068184A (ko) * 1997-02-17 1998-10-15 김광호 반도체장치 제조공정의 포토레지스트 제거방법
KR19990039400A (ko) * 1997-11-12 1999-06-05 윤종용 반도체소자 제조공정의 세정액 및 이를 이용한 포토레지스트 및폴리머 제거방법
JP2000258924A (ja) * 1999-03-08 2000-09-22 Mitsubishi Gas Chem Co Inc レジスト剥離液およびそれを用いたレジストの剥離方法
KR20000059929A (ko) * 1999-03-10 2000-10-16 황인길 금속 배선 패턴 형성시 포토레지스트 제거 방법
JP2001102369A (ja) * 1999-09-28 2001-04-13 Sony Corp レジスト除去方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241131A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd レジスト残査の除去方法
KR19980068184A (ko) * 1997-02-17 1998-10-15 김광호 반도체장치 제조공정의 포토레지스트 제거방법
KR19990039400A (ko) * 1997-11-12 1999-06-05 윤종용 반도체소자 제조공정의 세정액 및 이를 이용한 포토레지스트 및폴리머 제거방법
JP2000258924A (ja) * 1999-03-08 2000-09-22 Mitsubishi Gas Chem Co Inc レジスト剥離液およびそれを用いたレジストの剥離方法
KR20000059929A (ko) * 1999-03-10 2000-10-16 황인길 금속 배선 패턴 형성시 포토레지스트 제거 방법
JP2001102369A (ja) * 1999-09-28 2001-04-13 Sony Corp レジスト除去方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101378519B1 (ko) * 2007-05-03 2014-03-27 소이텍 스트레인드 실리콘의 클리닝된 표면들을 준비하기 위한 개선된 공정

Also Published As

Publication number Publication date
JP2002158206A (ja) 2002-05-31
DE10133663A1 (de) 2002-06-06

Similar Documents

Publication Publication Date Title
US8530323B2 (en) Capacitor and method for fabricating the same
US7417319B2 (en) Semiconductor device with connecting via and dummy via and method of manufacturing the same
KR20040025534A (ko) 반도체 장치
US20060141799A1 (en) Method of manufacturing a semiconductor device
JP2004133384A (ja) レジスト用剥離剤組成物及び半導体装置の製造方法
US20080280436A1 (en) Method for fabricating an inductor structure or a dual damascene structure
US7691704B2 (en) Method for manufacturing semiconductor device having damascene MIM type capacitor
KR20020038460A (ko) 레지스트 잔사 제거 방법 및 그를 이용한 반도체 장치의제조 방법
US20020146911A1 (en) Semiconductor device and method of manufacturing the same
US6554002B2 (en) Method for removing etching residues
CN113113350A (zh) 半导体装置的形成方法
KR100551326B1 (ko) 캐패시터를 갖는 반도체 소자 제조 방법
KR20010098749A (ko) 강유전체커패시터를 구비한 반도체장치의 제조방법
KR100482025B1 (ko) 반도체 소자의 제조방법
US8492264B2 (en) Method for forming interconnection levels of an integrated circuit
KR100929626B1 (ko) 엠아이엠 캐패시터 형성방법
KR100640965B1 (ko) 반도체 소자의 형성방법
US20070066056A1 (en) Method of removing a photoresist and method of manufacturing a semiconductor device using the same
KR100870315B1 (ko) 반도체 소자의 제조방법
KR20090071789A (ko) 반도체 수동 소자의 제조 방법
TW472319B (en) Method for removing residuals after etching
KR100866114B1 (ko) 역 구조 엠아이엠 캐패시터 형성방법
KR100569720B1 (ko) 금속-절연체-금속 커패시터 및 그 제조 방법
KR100824892B1 (ko) 반도체 장치 제조 방법
TWI517340B (zh) 金屬內連線結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application